KR20130130000A - 전기 도금 방식의 무연 범프 퇴적 - Google Patents

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Abstract

퇴적으로 워크피스에 금속 특징부를 형성하는 방법이 개시된다. 본 방법은 워크피스에 전자 디바이스의 솔더를 위한 언더 범프 금속층을 형성하는 단계와, 그 언더 범프 금속층에 직접 실질적으로 순수한 주석층을 퇴적하는 단계와, 실질적으로 순수한 주석층에 주석-은 합금층을 퇴적하는 단계를 포함한다.

Description

전기 도금 방식의 무연 범프 퇴적{ELECTROPLATED LEAD-FREE BUMP DEPOSITION}
개시하는 실시형태는 개괄적으로 워크피스에 금속 구조를 형성하는 방법 및 장치에 관한 것으로서, 보다 자세하게는 포토레지스트 패터닝 막으로 피복된 워크피스의 표면에 마이크로스케일의 패턴으로 무연 솔더를 퇴적하는 방법 및 장치에 관한 것이며, 더 구체적으로는 주석-은 합금 솔더 범프를 전기 도금하는 방법 및 장치에 관한 것이다.
반도체 업계는 유럽 연합의 RoHS(Restriction of Hazardous Substances: 유해물질 사용 제한) 지침이 요구하는 대로 전자제품에서 납을 배제시키려고 하고 있다. 본 업계는 상기 제한 지침보다도 빠르게, 무연 패키징으로 된 "그린" 컨슈머 전자 제품을 판매하려고 움직이고 있다. 마스크를 통해 패터닝된 퇴적을 이용하는 식의 무연 솔더의 전기 도금은 타이트한 피치(대략 300 미크론 미만의 접속 피치)의 범프 또는 고급 전자 패키징을 위한 마이크로범프를 제공할 수 있는 기술이다. 주석(Sn)과 은(Ag)의 합금이 이들 적용에서 주요 후보 금속이다. 실질적으로 순수한 주석은 예컨대 내피로성, 서멀 사이클링 및 연성의 역학적 특성 등 바람직한 솔더 금속의 특성을 많이 갖고 있지만, 업계에서는 실질적으로 순수한 주석 솔더의 주석 위스커 성장으로 인해, 고급 패키징 적용 시에 접합 솔더를 신뢰할 수 없게 되는 것을 발견하였다. 대략 1 중량%와 4 중량% 사이에서 소량의 은을 첨가하면, 솔더 접합시 Sn 위스커 형성 가능성을 상당히 줄일 수 있는 것을 알게 되었다. 종래 방법의 주석-은 합금(SnAg) 솔더 도금은, 주석(-0.13 볼트 SHE)과 은(+0.799 볼트 SHE) 간의 전기화학적 환원 전위의 큰 차이 때문에 실질적으로 순수한 주석 전기 도금 또는 납-주석(PbSn) 전기 도금보다 더 어렵다. 이 환원 전위차로 인해, 도금액 내의 Ag+ 이온이 금속성 Sn과 및/또는 Sn 또는 Sn+2를 Sn+2 또는 Sn+4로 산화시키는 주석 이온(Sn+2)과 자발 반응함으로써 Sn 표면 상에 금속성 Ag가 침지 퇴적하게 된다. 마찬가지로, 도금액 내의 Ag+ 이온은 니켈 또는 구리 등의 다른 금속 상에 침지 퇴적할 수 있다. 화학물질 제조업자들은 Ag+ 이온을 결합하여 Ag+ 이온의 환원 전위를 Sn+2의 환원 전위에 가깝게 함으로써 도금액 내에서 Ag+ 이온을 안정화시키기 위한 유기 분자를 개발하고 있다. 도금액 내의 유기 Ag+ 착이온은 UBM(Under Bump Metal: 언더 범프 금속) 구조에 SnAg 무연 솔더를 전기 도금할 경우, 통상 니켈 또는 구리인 UBM 상에 원하지 않는 Ag 침지 퇴적의 가능성을 없앨 수 없다. 이 원하지 않는 침지 퇴적이 UBM/SnAg 계면에 보이드 결함을 일으킬 수 있는데, 이러한 보이드는 솔더 리플로우 후에 발견될 수 있기 때문에, 상기 보이드가 패키지 접합 시에 칩의 기계 및 전기적 고장을 일으킬 수 있다. 그러므로, 집적 회로 제품에서 모든 납을 배제시키려는 동향에 있어서 전자업계가 직면한 문제를 해결하기 위해서는, SnAg 솔더를 전기 도금하여 신뢰할만한 무연 범프를 실장할 수 있는 대체 방법이 필요하다. 또한, 당업계는 납-주석(PbSn) 도금 범프 구조를 무연(SnAg) 도금 범프 구조로 대체하는 경제적인 방법의 개발을 필요로 한다. 상업적 SnAg 도금 화학분야에 있어서 Ag 컴플렉서와 기타 성분의 비용이 높기 때문에, SnAg 도금 범프의 통상 비용은 PbSn 범프의 수배이다. 기존의 SnAg 범프를 전기 도금하는 방법은 예컨대 미국 특허 출원 제11/840,748호에 개시된 바와 같이, 제조 장비 내에 고가의 제어 시스템을 필요로 하는데, 이 문헌은 그 전체가 참조로 본 명세서에 원용되며, 퇴적을 통해 솔더 금속에 일정한 합금 조성을 제공하는 것을 확실하게 하는 제어 시스템을 구비한 상업용 도금 장비를 개시하고 있다. 그러므로, SnAg와 하부 금속 사이에 신뢰할만한 계면을 형성하면서, 고가의 화학반응의 이용을 최소로 하는 SnAg 전기 도금 방법이 필요하다.
실시형태의 전술한 양태 및 다른 특징은 첨부 도면과 함께 이하에서 설명한다. 전술한 기술은 이하에서 첨부 도면을 참조함으로써 더 잘 이해될 수 있다. 도면에서는, 통상 같은 도면 부호가 여러 상이한 도면에 걸쳐 같은 부분을 나타낸다. 도면은 반드시 실측으로 나타낸 것이 아니라, 그 대신에, 기술의 원리를 설명할 때에 일반적으로 강조하여 나타낸다.
도 1은 종래 기술의 퇴적 단계후의 단면도이다.
도 2는 종래 기술의 퇴적 단계후의 단면도이다.
도 3은 열처리후 솔더 범프의 단면도이다.
도 4는 UBM-SnAg 계면에서의 보이드 존재를 보여주는 종래 기술의 상하도이다.
도 5는 UBM-SnAg 계면에서의 보이드 부재를 보여주는 본 개시 실시형태의 상하도이다.
도 6은 본 개시 실시형태의 제2 퇴적 단계후의 단면도이다.
도 7은 본 개시 실시형태를 이용하는 제조 프로세스에 적합한 상업용 웨이퍼 전착 머신을 도시하는 도면이다.
도 8은 전착 모듈을 도시하는 도면이다.
도 9는 프로세스 흐름을 보여주는 도면이다.
도면에 도시하는 실시형태를 참조하여, 본 발명의 실시형태를 설명하지만, 실시형태는 다수의 대체 실시형태로 실시될 수 있음은 물론이다. 또한, 요소 또는 물질의 임의의 적절한 사이즈, 형상 또는 타입을 이용할 수 있다. 본 개시 실시형태는 전착된 무연 솔더 범프와 언더 범프 금속(UBM) 사이에 신뢰할만한 계면을 형성하는 방법을 제공한다.
이제 도 1을 참조하면, 전착을 위해 준비된 워크피스의 표면에서의 단일 범프의 단면을 도시하고 있다. 전기 접촉부(101)가 절연막(100)으로 실질적으로 둘러싸이며, 이러한 타입의 특징부가 집적 회로 워크피스 위에 반(半) 주기적 어레이로 배치되는데, 예컨대 300 밀리미터 실리콘 웨이퍼의 표면 상에는 이러한 전기 접촉부가 1,000 내지 100,000개가 분포될 수 있다. 임의의 적절한 워크피스 또는 기판이 예컨대 갈륨 비소로 또는 다른 방식으로 준비될 수 있다. 워크피스는 시드층(102)으로 피복된 후, 니켈(Ni)이나 구리(Cu) 또는 연속된 Ni과 Cu층 등의 언더 범프 금속(106)이 전착되는 개구를 제공하도록 포토 패터닝된 포토레지스트(104)로 피복된다. 동일한 레지스트 패턴 마스크층(104)을 이용하여 언더 범프 금속(106)에 솔더 금속(120)이 전착된다. 예컨대, 전체가 본 명세서에 참조로 원용되는 미국 특허 7,012,333호에는 SnAg 솔더 합금의 퇴적을 교시하고 있는데, 이 합금은 약 3.5 중량%에서의 SnAg 공융점보다 낮게 퇴적된다.
이제 도 2를 참조하면, 무연 범프, 예컨대 SnAg 또는 SnAgCu 합금을 제공하는 종래 기술의 다른 방법을 도시하고 있는데, 여기서는 실질적으로 순수한 주석층(130)의 퇴적전에, 그보다 귀금속인 실질적으로 순수한 금속층(131)이 언더 범프 금속에 퇴적된다. 전체가 본 명세서에 참조로 원용되는 미국 특허 6,596,621에는, 약 3.5 % Ag와 약 0.6 % Cu의 비율과 밸런스 Sn로 SnAgCu 합금 범프를 형성하는데 필요한 실질적으로 순수한 Sn(130)에 비례해, 약 2 미크론 두께의 Ni로 이루어진 언더 범프 금속층(106)을 이용하고, 그 층(106)을 Ag/Cu(131)로 피복함으로써 무연 SnAgCu 범프를 형성하는 것을 교시하고 있다.
이제 도 3을 참조하여, 이들 종래 기술의 방식에 잠재된 결점에 대해 설명하는데, 도 3은 열 리플로우 프로세스후의 솔더 범프의 단면을 도시하고 있다. 열 리플로우 프로세스는 후속 처리전에 솔더 범프 구조를 안정화하는데 바람직하다. 전착 단계후에, 포토레지스트(104)(도시 생략)는 제거되고 시드층(102)은 언더 범프 금속(106)이 보호하는 부분을 제외하고는 모두 에칭되어 버린다. 후속하여, 웨이퍼는 소위 리플로우 프로세스 단계에서 열 처리된다. 간략하게 설명하면, 리플로우는 솔더가 용융되기 전에 산화주석을 실질적으로 제거하기 위해 통제된 분위기 속에서 워크피스를 가열하는 단계를 수반하는데, 이것은 SnAg 합금의 경우 약 221℃와 약 232℃ 사이에서 일어날 수 있다. 여기서, 약 221℃는 약 3.5% Ag 조성에서의 SnAg의 공융점이고, 약 232℃는 실질적으로 순수한 Sn의 용융점이며, 액면 장력이 표면 영역을 최소화하기 때문에, 솔더는 고체에서 액체로 상이 변할 때에 표면 장력에 의해 금속 체적이 형상을 변화하여 실질적으로 구 형상(126)으로 변형된다. 또한, 승온 시에는 여러 합금상(相)이 혼합된 금속간 화합물(IMC: InterMatallic Compound)층(128)이 형성되는데, 예컨대 Cu/Sn 계면에서는 IMC가 Cu5Sn6과 Cu3Sn 합금상의 조합일 것이다. 또한, 승온 시에는 퇴적 프로세스 동안 솔더에 혼입될 수 있는 다양한 유기 분자의 기화 및 탈기가 일어날 수 있다. 이들 승온 프로세스는 웨이퍼 또는 기판을 냉각하여 솔더를 고화시킴으로써 정지되는데, 고체 솔더는 상이한 사이즈 및 조성을 가질 수 있는 다수의 서브미크론 사이즈의 입자로 이루어진다. 예컨대, 전체가 본 명세서에 참조로서 원용되는 미국 특허 6,805,974호는 원하지 않는 대형의 Ag3Sn 판 형상의 입자의 형성을 피하고 대신에 미세 입자로 분산된 Sn 입자와 Ag3Sn 소형 입자를 형성하도록 합금 조성 및 냉각 속도를 제어하는 중요성을 교시하고 있다.
언더 범프 금속(UBM)과 솔더 사이에, 그 솔더 내의 제어성 좋은 입자 구조와 함께, 반복 가능하며 제어성 좋은 금속간 화합물(IMC)을 제공하는 중요성은 솔더 범프의 기계적 및 전자이동 신뢰성에 모두 영향을 줄 수 있다. 또한, 냉각 시에, 솔더 입자 구조의 핵형성 및 성장은 형성된 IMC에 의해 크게 영향을 받는다. 초기 단계의 리플로우 시에 언더 범프 금속 계면에서 Ag의 존재를 없애 버리는 것은, 언더 범프 금속과 솔더 사이의 계면 영역(232, 242)에 걸쳐 있으며 연마되어 있는 범프의 광학 현미경 화상(230, 240)을 보여주는 도 4와 도 5를 비교함으로써 알 수 있는 바와 같이 바람직하다. 여기서, 도 4와 도 5에 있어서, 밝고 어두운 색상은 솔더, UBM, 및 IMC의 상이한 재료에 대응하고, 매우 밝은 부분은 보이드이다. 예컨대 도 4에 나타내는 니켈 UBM층과 SnAg의 약 2.5 % Ag 합금의 단일 단계 전착을 이용하면, UBM과 SnAg 사이의 영역에 계면 보이드(234, 236, 238)의 발생이 빈번하게 일어날 수 있다. 반면에, 도 5에 나타내는 바와 같이 실질적으로 순수한 주석의 제1 층과 주석-은의 제2 층을 반복해 이용하는 개시 실시형태에서는 그러한 계면 보이드의 발생이 일어나지 않는다. 실질적으로 순수한 Sn층/도금조(bath)는 예컨대 Dow Chemical사로부터 입수 가능한 시판된 실질적으로 순수한 Sn 재료 또는 도금조를 지칭할 수도 있다.
이제 도 6을 참조하면, 단일 범프 구조의 단면을 도시하고 있다. 절연막(100)으로 실질적으로 둘러싸인 전기 접촉부(101)를 구비한 구조(252)를 갖는 워크피스(250)가 준비되며, 이러한 타입의 특징부는 반주기적 어레이로 배치되는데, 워크피스는 시드층(102)으로 피복된 후, 니켈(Ni)이나 구리(Cu), 또는 연속된 Ni과 Cu층 등의 언더 범프 금속(106)이 전착되는 개구를 제공하도록 포토패터닝된 포토레지스트(104)로 피복된다. 임의의 적절한 언더 범프 금속이 제공될 수도 있다. 주석 외에는 어떤 금속 이온도 함유하지 않은 금속 이온 함량을 갖는 전기 도금조를 이용하여 실질적으로 순수한 주석층(121)이 전착된다. 워크피스(250)는 전기 도금조에서 옮겨져서 린스될 수 있다. 그런 다음, 주석 및 은 이온을 포함하는 금속 이온 함량을 갖는 다른 도금조에서 동일한 레지스트 패턴 마스크층(104)을 이용하여 주석-은층(122)이 전착된다. 실질적으로 순수한 Sn층의 두께 TSn, SnAg층의 두께 TSnAg, 및 SnAg층의 %Ag인 CSnAg이 이하의 식에 따라 조정되어 최종 조성 %Ag을 제공한다.
%Ag = CSnAg x TSnAg/(TSnAg + TSn)
예컨대, 최종 조성 %Ag를 1.5%로 달성하기 위해서는 TSn = TSnAg, CSnAg = 3.0 %이다.
SnAg 합금 제조를 용이하게 하기 위해 실질적으로 순수한 은(Ag)과 실질적으로 순수한 주석(Sn)을 이용하는 것을, 또는 SnAgCu 합금을 형성하기 위해 Ag를, 이어서 Cu를, 그리고 Sn을 이용한 후에 리플로우하는 것도 고려할 수 있는데, 이 방법은, 실질적으로 순수한 Ag와 실질적으로 순수한 Sn 도금 재료가 SnAg 합금 도금보다 덜 비싸기 때문에 특정 비용면에서 유리할 수 있다. 실질적으로 순수한 금속층의 조합을 이용할 때에, 실질적으로 순수한 주석을 이용하기 전에 그보다 귀금속을 이용하는 것이 2가지 이유로 필요하다. (1) Sn 표면에의 Ag의 전착은 Sn에의 Ag 침지 퇴적을 제어할 수 없다는 문제로 제어하기가 어렵기 때문에, 퇴적 단계와 열처리 리플로우 단계 사이에 생성 제어 문제를 일으킬 수 있는 불안정한 Sn/Ag 계면을 생성한다. (2) 열 리플로우 프로세스 시에, 실질적으로 순수한 Ag는 용융하지 않고 대신에 Sn에 용해되기 때문에, Ag 금속층은 용융된 주석 솔더 볼 상에서 불안정적이게 되어, Sn 용융과 그 Sn에의 Ag의 완전 용해 사이의 기간 동안 주위를 표류한다. 그런데, 금속간 층이 형성되는 리플로우 프로세스 시에 UBM 재료의 정상에 Ag를 직접 인가하면, Sn과 UBM 사이에 Ag가 존재함으로써 금속간 층에 보이드가 형성되고, 이들 보이드는 솔더 접합의 신뢰성을 저하한다. SnAg 재료가 Sn 재료보다 수배 더 고가이기 때문에, 본 개시 실시형태는 실질적으로 순수한 Ag와 실질적으로 순수한 Sn 방법의 다소 경제적인 이점, 예컨대 솔더 퇴적 비용의 대략 50% 이상의 절감을, 솔더 접합 신뢰성을 악화시킨다는 관련된 단점 없이 제공한다.
이제 도 7을 참조하면, 본 개시 실시형태를 이용한 제조 프로세스에 적합한 상업용 웨이퍼 전착 머신을 도시하고 있다. 개시하는 실시형태는 미국 매사추세츠주 빌러리카에 소재한 TEL Nexx Systems사의 Stratus와 같은 시판중인 전착 머신으로 구현될 수 있다. 시스템(200)은 특허 협력 조약 하에 2005년 5월 12일자로 공개된 국제 출원 WO 2005/042804 A2에 개시되어 있는 바와 같이 특징부를 구현할 수 있으며, 이 국제 출원은 그 전체가 본 명세서에 참조로 원용된다. 시스템(200)은 예시적인 시스템으로서 블록도 형태로 도시되어 있다. 상이한 구성과 배치를 갖는 더 많거나 더 적은 모듈이 제공될 수 있다. 산업용 전착 머신(200)은 전술한 바와 같이 포토레지스트로 미리 패터닝된 기판이 시스템으로부터 삽입 및 인출되는 로드 포트(206)를 포함할 수 있다. 로딩 스테이션(204)은 기판(278)을 기판 홀더(270, 272, 274)에 반송하는 로봇 아암(274)을 구비할 수 있으며, 이렇게 기판 홀더에 반송된 기판은 트랜스포트(280)에 의해 모듈(210, 212, 214, 216, 260, 262, 264, 266)에 반송되어 연속으로 처리된다. 그 순서는 구리(Cu) 전착 모듈(216), 니켈(Ni) 전착 모듈(214), 주석(Sn) 전착 모듈(212), 주석-은(SnAg) 전착 모듈(210)을 포함할 수 있다. 이어서, 기판은 로딩 스테이션(204)에 반환될 수 있는데, 로딩 스테이션은 기판을 언로딩하여 기판 세정 모듈(202)에 전달하고, 그렇게 전달된 기판은 로드 포트(206)에 반환된다. 예컨대 전착 단계 전후에는, 예컨대 탈이온수를 이용한 세정 단계가 배치될 수 있는데, 예를 들어 세정 모듈(260, 262, 264, 266)이 설치될 수 있다. 이와 다르게, 모듈(260, 262, 264, 266)은 세정 모듈뿐만 아니라 린스 또는 열처리 모듈일 수도 있다. 컨트롤러(220)가 각 스테이션 또는 모듈 내에 설치되어 그 스테이션 또는 모듈 내에서 프로세스 및/또는 트랜스포트의 순서를 결정할 수 있다. 시스템 컨트롤러(222)가 시스템(200) 내에 설치되어 스테이션들 또는 프로세스 모듈들 사이에서 기판의 순서를 정하고 호스트 통신, 로트 로딩 및 언로딩 등의 시스템 작동이나 시스템(200)을 제어하는데 필요한 기타 작동을 조정한다. 컨트롤러(222)는 적절한 금속 이온 함량(예컨대, 전술한 바와 같음)을 갖는 도금조를 지원하기 위해 배치된 프로세스 모듈(212)에서 실질적으로 순수한 주석으로 워크피스를 도금하도록 프로그래밍될 수 있다. 프로세스 모듈(212)은 순수한 주석 애노드 또는 불용성 백금-티타늄(Pt-Ti) 애노드 중 하나를 포함할 수 있다. 컨트롤러(222)는 워크피스로부터 실질적으로 순수한 주석 도금 화학반응을 실질적으로 전부 린스하는 것을 지원하기 위해 배치된 린스 탱크에서 워크피스를 린스하도록 추가 프로그래밍될 수 있다. 컨트롤러(222)는 적절한 금속 이온 함량(예컨대, 전술한 바와 같음)을 갖는 도금조를 지원하기 위해 배치된 프로세스 모듈(210)에서 주석 및 은으로 워크피스를 도금하도록 추가 프로그래밍될 수 있다. 프로세스 모듈은, 예컨대 불용성 Pt-Ti 애노드 또는 임의의 기타 적합한 애노드를 포함할 수 있는 것이다. 컨트롤러(222) 또는 임의의 기타 적합한 컨트롤러는 워크피스를 열처리함으로써 주석 및 주석-은층이 섞여 실질적으로 균일한 주석-은 합금 특징부를 형성하기 위해 배치된 열처리 모듈에서 워크피스를 열처리하도록 추가 프로그래밍될 수 있다. 컨트롤러(222)는 구리 전착 모듈(216)에서 워크피스에 구리를 퇴적하도록 추가 프로그래밍될 수 있다. 컨트롤러(222)는 니켈 전착 모듈(214)에서 워크피스에 니켈을 퇴적하도록 추가 프로그래밍될 수 있다. 컨트롤러(222)는 세정 모듈(260)에서 워크피스를 세정하도록 추가 프로그래밍될 수 있다. 도시하는 실시형태에서는, 4개의 전착 모듈(210, 212, 214, 216)과 4개의 세정 모듈(260, 262, 264, 266)을 도시한다. 그러나, 더 많거나 더 적은 모듈이 설치될 수도 있다. 예를 들어, 주석(Sn) 전착 모듈과 주석-은(SnAg) 전착 모듈만이 설치될 수도 있다. 추가 예로서, 주석(Sn) 전착 모듈과 주석-은(SnAg) 전착 모듈을 갖는 개별 툴이 설치될 수도 있다. 또 추가 예로서, 시스템의 스루풋을 상승시키기 위해 다수의 워크피스를 병렬로 처리하기 위해 다수의 이중 전착 모듈이 설치될 수도 있다. 이 경우에도, 시스템의 구성의 그러한 모든 변화, 대안 및 변형이 포함된다.
이제 도 8을 참조하면, 예시적인 전착 프로세스 모듈(210)의 블록도를 도시하고 있다. 전착 모듈(210)은 미국 매사추세츠주 빌러리카에 소재한 TEL Nexx Systems사의 Stratus 툴에 설치된 모듈과 같이 특징부를 구현할 수 있고, 특허 협력 조약 하에 2005년 5월 12일자로 공개된 국제 출원 WO 2005/042804 A2에 개시되어 있는 바와 같이 특징부를 구현할 수 있으며, 이 국제 출원은 그 전체가 본 명세서에 참조로 원용된다. 예시적인 전착 모듈은 유체(302)를 포함하는 하우징(300)을 갖는데, 유체(302)는 하우징(300)을 통과하여 흐를 수 있고 유체(302)는 순환된 전해액일 수 있다. 워크피스 홀더(272)는 핸들러(280)에 의해 하우징(300)으로부터 착탈 가능하며 기판(278)을 유지할 수 있다. 2개의 기판을 도시하고 있지만, 홀더는 더 많거나 더 적은 기판을 유지할 수 있다. 애노드(310, 312)에는 차폐판(314, 316)과 패들 또는 유체 교반 어셈블리(318, 320)가 설치된다. 더 많거나 더 적은 어셈블리가 설치될 수 있다. 예컨대, 단일 애노드가 설치될 수도 있다. 추가 예로, 애노드는 하우징(300) 또는 차폐판(314, 316)의 부분일 수도 있고 패들 또는 유체 교반 어셈블리(318, 320)는 설치되지 않을 수도 있다.
예컨대 장치(200)와 함께 추가 후술하는 바와 같은, 예시적인 프로세스가 수행될 수 있다. 알고 있는 바와 같이, 컨트롤러(220)는 자동적으로 프로세스를 적어도 부분적으로 실행하도록 적절하게 프로그래밍될 수 있다.
이제 도 9를 참조하면, 워크피스에 무연 솔더 범프를 형성하기 위한 방법을 나타내는 예시적인 프로세스 흐름도(400)를 보여주고 있다. 예시적인 실시형태에 따르면, 블록 402에 있어서, 예컨대 복수의 개구를 갖는 패터닝된 레지스트 마스크층으로 피복된 전도성 시드층을 갖는 워크피스가 예컨대 장치 내에 준비될 수 있다. 블록 404에 있어서, 워크피스는 예컨대 실질적으로 순수한 주석 애노드 또는 불용성 백금-티타늄 애노드를 포함하는 주석 도금조 내에 침지될 수 있다. 블록 406에 있어서, 시드층에 전기 접촉이 형성될 수 있고 워크피스와 애노드 사이에 전위가 인가되어 실질적으로 순수한 주석이 퇴적되는데, 예컨대 약 2 미크론과 약 150 미크론 사이의 주석이 레지스트 패턴 특징부에 퇴적된다. 블록 408에 있어서, 워크피스가 린스 탱크로 옮겨질 수 있다. 블록 410에 있어서, 워크피스로부터 실질적으로 순수한 주석 도금 화학반응이 실질적으로 전부 린스될 수 있다. 블록 412에 있어서, 워크피스가 린스 탱크로부터 옮겨질 수 있고, 블록 414에 있어서 주석 및 은 이온과 애노드(예컨대, 불용성 백금-티타늄 애노드 등)를 포함하는 도금조 내에 침지될 수 있다. 블록 416에서와 같이 시드층에 전기 접촉이 형성될 수 있고, 워크피스와 애노드 사이에 전위가 인가되어 주석-은 합금이 퇴적된다. 예컨대, 약 2 미크론과 약 150 미크론 사이의 주석-은 합금이 레지스트 패턴 특징부에 퇴적될 수 있다. 블록 418에 있어서, 포토레지스트 패터닝층이 제거될 수 있고, 블록 420에서와 같이, 도금된 주석 및 주석-은 합금으로 피복되지 않은 시드층이 실질적으로 전부 제거될 수 있다. 블록 422에서와 같이, 예컨대 약 210℃ 내지 약 230℃(섭씨) 사이에서 워크피스를 열처리함으로써 주석 및 주석-은층이 섞여 원하는 바와 같이 실질적으로 균일한 주석-은 합금 특징부를 형성할 수 있다. 예시적인 프로세스(400)에 있어서, 주석 및 주석-은층은 임의의 적절한 두께 또는 조성을 가질 수 있는데, 예컨대 주석층은 약 30 미크론일 수 있고, 주석-은 합금층은 약 30 미크론일 수 있으며, 주석-은 합금 조성은 열처리전에 약 1 중량% 은과 약 7 중량% 은 사이이고 열처리후에 약 0.5 중량% 은 내지 약 3.5 중량% 은 사이일 수 있다. 추가 예로, 주석층은 약 10 미크론일 수 있고, 주석-은 합금층은 약 10 미크론일 수 있으며, 주석-은 합금 조성은 열처리전에 약 1 중량% 은과 약 7 중량% 은 사이이고 열처리후에 약 0.5 중량% 은 내지 약 3.5 중량% 은 사이일 수 있다. 추가 예로, 주석층은 주석-은층 두께의 약 1/4일 수 있다. 또한, 실시형태에 있어서, 프로세스(400)는 더 많거나 더 적은 단계를 제공할 수 있거나, 하나 이상의 단계가 하나 이상의 단계 또는 프로세스로 조합될 수 있다. 추가 예로, 주석층은 약 1 미크론이거나 10 미크론일 수 있고, 주석-은층은 약 20 미크론 내지 120 미크론 사이일 수 있다.
실시형태에 따르면, 퇴적으로 워크피스에 금속 특징부를 형성하는 방법이 제공된다. 워크피스에는 전자 디바이스의 솔더를 위한 언더 범프 금속층이 형성된다. 언더 범프 금속층에는 실질적으로 순수한 주석층이 직접 퇴적된다. 실질적으로 순수한 주석층에는 주석-은 합금층이 퇴적된다.
실시형태에 있어서, 워크피스로부터 실질적으로 순수한 주석 도금 화학반응이 실질적으로 전부 린스될 수 있다.
실시형태에 있어서, 퇴적은 전착에 의해 달성된다.
실시형태에 있어서, 언더 범프 금속은 구리 또는 니켈 중 하나를 포함할 수 있다.
실시형태에 있어서, 전도성 시드층을 갖는 워크피스에 무연 솔더 범프를 형성하는 장치가 제공되며, 이 전도성 시드층은 복수의 특징부 개구를 갖는 패터닝된 레지스트 마스크층이 피복되어 있다. 본 장치는 실질적으로 순수한 주석층을 레지스트 패턴 특징부에 퇴적하도록 구성되는 금속 이온 함량을 갖는 제1 도금조를 구비한다. 워크피스로부터 실질적으로 순수한 주석 도금 화학반응을 실질적으로 전부 린스하도록 구성되는 린스 탱크가 설치될 수 있다. 주석-은 합금층을 레지스트 패턴 특징부에 퇴적하도록 구성되는 금속 이온 함량을 갖는 제2 도금조가 설치된다.
실시형태에 있어서, 구리 전착 모듈이 설치된다.
실시형태에 있어서, 구리 전착 모듈과 니켈 전착 모듈이 설치된다.
실시형태에 있어서, 세정 모듈이 설치된다.
실시형태에 있어서, 전자 디바이스의 솔더를 위한 언더 범프 금속층에 직접 실질적으로 순수한 주석층을 퇴적하는 단계를 포함하는 프로세스에 의해 무연 솔더 특징부를 갖는 전자 디바이스가 준비된다. 실질적으로 순수한 주석층에 주석-은 합금층을 퇴적하는 단계가 제공된다.
실시형태에 있어서, 전자 디바이스로부터 실질적으로 순수한 주석 도금 화학반응을 실질적으로 전부 린스하는 단계가 제공될 수 있다.
실시형태에 있어서, 퇴적은 전착에 의해 달성된다.
실시형태에 있어서, 언더 범프 금속은 구리 또는 니켈 중 하나를 포함한다.
실시형태에 있어서, 워크피스에 무연 솔더 범프를 형성하는 방법이 제공되고, 본 방법은 워크피스에 전도성 시드층을 형성하는 단계를 포함하며, 이 전도성 시드층은 복수의 특징부 개구를 갖는 패터닝된 레지스트 마스크층으로 피복되어 있다. 워크피스는 금속 이온 함량을 갖는 제1 도금조에 침지된다. 본 방법은 시드층에 전기 접촉을 형성하고, 제1 도금조의 금속 이온 함량을 통해 전위를 제공하여 레지스트 패턴 특징부에 약 2 미크론과 약 150 미크론 사이의 실질적으로 순수한 주석을 퇴적시키는 단계를 포함한다. 워크피스는 금속 이온 함량을 갖는 제2 도금조에 침지된다. 시드층에 전기 접촉이 형성되고, 제2 도금조의 금속 이온 함량을 통해 전위가 제공되어 레지스트 패턴 특징부에 약 2 미크론과 약 150 미크론 사이의 실질적으로 순수한 주석을 퇴적시킨다.
실시형태에 있어서, 본 방법은 워크피스를 린스 탱크로 옮기는 단계를 포함할 수 있고, 워크피스로부터 실질적으로 순수한 주석 도금 화학반응을 실질적으로 전부 린스하는 단계가 제공되며, 린스 탱크로부터 워크피스를 옮기는 단계가 제공된다.
실시형태에 있어서, 포토레지스트 패터닝층이 제거된다.
실시형태에 있어서, 도금된 주석 및 주석-은 합금으로 피복되지 않은 시드층이 실질적으로 전부 제거된다.
실시형태에 있어서, 섭씨 약 210 내지 약 230도 사이에서 워크피스를 열처리함으로써 주석 및 주석-은층이 섞여 실질적으로 균일한 주석-은 합금 특징부를 형성하는 단계가 제공된다.
실시형태에 있어서, 주석층은 약 30 미크론이고, 주석-은 합금층은 약 30 미크론이며, 주석-은 합금 조성은 열처리전에 약 1 중량% 은과 약 7 중량% 은 사이이고, 열처리후에 약 0.5 중량% 은 내지 약 3.5 중량% 은 사이이다.
실시형태에 있어서, 주석층은 약 1 미크론 또는 10 미크론이고, 주석-은 합금층은 약 20 미크론 내지 약 120 미크론 사이이다.
실시형태에 있어서, 주석층은 약 10 미크론이고, 주석-은 합금층은 약 10 미크론이며, 주석-은 합금 조성은 열처리전에 약 1 중량% 은과 약 7 중량% 은 사이이고, 열처리후에 약 0.5 중량% 은 내지 약 3.5 중량% 은 사이이다.
실시형태에 있어서, 주석층은 주석-은층의 두께의 약 1/4이다.
실시형태에 있어서, 전도성 시드층을 갖는 워크피스에 무연 솔더 범프를 형성하는 장치가 제공되며, 이 전도성 시드층은 복수의 특징부 개구를 갖는 패터닝된 레지스트 마스크층으로 피복되어 있다. 본 장치는 워크피스에 실질적으로 순수한 주석층을 퇴적하도록 구성되는 금속 이온 함량을 갖는 제1 도금조를 지원하기 위해 배치된 제1 프로세스 모듈에서 실질적으로 순수한 주석으로 워크피스를 도금하도록 프로그래밍 가능한 컨트롤러를 구비한다. 컨트롤러는 워크피스에 주석 및 은층을 퇴적하도록 구성되는 금속 이온 함량을 갖는 제2 도금조를 지원하기 위해 배치된 제2 프로세스 모듈에서 주석 및 은으로 워크피스를 도금하도록 추가 프로그래밍 가능하다.
실시형태에 있어서, 컨트롤러는 워크피스로부터 실질적으로 순수한 주석 도금 화학반응을 실질적으로 전부 린스하는 것을 지원하기 위해 배치된 린스 탱크에서 워크피스를 린스하도록 추가 프로그래밍 가능하다.
실시형태에 있어서, 컨트롤러는 구리 전착 모듈에서 워크피스에 구리를 퇴적하도록 추가 프로그래밍 가능하다.
실시형태에 있어서, 컨트롤러는 니켈 전착 모듈에서 워크피스에 니켈을 퇴적하도록 추가 프로그래밍 가능하다.
실시형태에 있어서, 컨트롤러는 세정 모듈에서 워크피스를 세정하도록 추가 프로그래밍 가능하다.
예시적인 실시형태에 있어서, 워크피스에 무연 범프의 패턴을 전기 화학적으로 형성하도록 하나 이상의 워크피스를 처리하는 방법이 제공된다. 일 실시형태에 있어서, 실질적으로 2 단계의 퇴적 프로세스에 의해 무연 범프가 형성되는데, 제1 단계는 주석 이온(예컨대, 금속 이온 함량)을 포함하는 전기 도금액으로부터 실질적으로 순수한 주석의 마스크 퇴적을 이용하고, 제2 단계는 통제하에 혼합된 주석 이온과 은 이온(예컨대, 금속 이온 함량)을 포함하는 전기 도금액으로부터 주석-은 합금의 마스크 퇴적을 이용하는 것이며, 2 단계는 타깃층 1 및 타깃층 2의 두께, 즉 T1 및 T2를 제공하도록 제어되는데, 제2 단계는 X% 합금 조성을 제공하도록 제어되고, 후속 열처리 후에 2개의 층이 섞여 실질적으로 균일한 주석-은(SnAg) 합금을 형성하며, 상기 합금은 합금 퇴적 단계에서의 퇴적된 X% Ag와 후속의 순수 주석 퇴적 단계에서의 0% Ag 사이의 중간 농도를 갖는다. 개시하는 실시형태는 언더 범프 금속(UBM)과 솔더 계면 사이에서 보이드의 형성 가능성을 없애기 위해 UBM 표면에서의 Ag 등의 귀금속 이온 및 유기 컴플렉서의 침지 퇴적을 막는다. 전자 패키징을 위한 범프를 형성하기 위해 Sn과, Ag 및/또는 Cu 등의 그보다 귀금속과의 무연 솔더 합금이 SnAg 또는 SnAgCu 합금으로서 Sn과 공동 퇴적되기 전에, 실질적으로 순수한 주석 등의 덜 귀금속층이 UBM에 전착된다.
이상의 설명은 본 발명을 예시하는 것일 뿐이다. 당업자라면 본 발명에서 벗어나는 일 없이 다양한 대안 및 변형을 고안할 수 있다. 따라서, 본 발명은 이하의 특허청구범위 내에 있는 그러한 대안, 변형, 및 변화를 모두 포함하는 것이다.
특허청구범위는 다음과 같다.

Claims (28)

  1. 퇴적으로 워크피스에 금속 특징부를 형성하는 방법에 있어서,
    상기 워크피스에 전자 디바이스의 솔더를 위한 언더 범프 금속(Under Bump Metal)층을 형성하는 단계와,
    상기 언더 범프 금속층에 직접 실질적으로 순수한 주석층을 퇴적하는 단계와,
    상기 실질적으로 순수한 주석층에 주석-은 합금층을 퇴적하는 단계
    를 포함하는 금속 특징부 형성 방법.
  2. 제1항에 있어서, 상기 워크피스로부터 실질적으로 순수한 주석 도금 화학반응이 실질적으로 전부 린스되는 것인 금속 특징부 형성 방법.
  3. 제1항에 있어서, 상기 퇴적은 전착(electrodeposition)에 의해 달성되는 것인 금속 특징부 형성 방법.
  4. 제1항에 있어서, 상기 언더 범프 금속은 구리 또는 니켈 중 하나를 포함하는 것인 금속 특징부 형성 방법.
  5. 제1항에 있어서, 상기 워크피스는 열처리되는 것인 금속 특징부 형성 방법.
  6. 전도성 시드층을 갖는 워크피스에 실질적으로 무연 솔더 범프를 형성하는 장치에 있어서, 이 전도성 시드층은 복수의 특징부 개구를 갖는 패터닝된 레지스트 마스크층으로 피복되어 있고,
    상기 장치는,
    실질적으로 순수한 주석층을 레지스트 패턴 특징부에 퇴적하도록 구성되는 금속 이온 함량을 갖는 제1 도금조와,
    주석-은 합금층을 레지스트 패턴 특징부에 퇴적하도록 구성되는 금속 이온 함량을 갖는 제2 도금조
    를 포함하는 무연 솔더 범프 형성 장치.
  7. 제6항에 있어서, 상기 워크피스로부터 실질적으로 순수한 주석 도금 화학반응을 실질적으로 전부 린스하도록 구성되는 린스 탱크를 더 포함하는 무연 솔더 범프 형성 장치.
  8. 제6항에 있어서, 구리 전착 모듈을 더 포함하는 무연 솔더 범프 형성 장치.
  9. 제6항에 있어서, 구리 전착 모듈과 니켈 전착 모듈을 더 포함하는 무연 솔더 범프 형성 장치.
  10. 제6항에 있어서, 세정 모듈을 더 포함하는 무연 솔더 범프 형성 장치.
  11. 무연 솔더 특징부를 갖는 전자 디바이스를 형성하는 방법에 있어서,
    상기 전자 디바이스의 솔더를 위한 언더 범프 금속층에 직접 실질적으로 순수한 주석층을 퇴적하는 단계와,
    순수한 주석층에 주석-은 합금층을 퇴적하는 단계
    를 포함하는 전자 디바이스 형성 방법.
  12. 제11항에 있어서, 퇴적은 전착에 의해 달성되는 것인 전자 디바이스 형성 방법.
  13. 제11항에 있어서, 상기 언더 범프 금속은 구리 또는 니켈 중 하나를 포함하는 것인 전자 디바이스 형성 방법.
  14. 제11항에 있어서, 상기 전자 디바이스로부터 실질적으로 순수한 주석 도금 화학반응을 실질적으로 전부 린스하는 단계를 더 포함하는 전자 디바이스 형성 방법.
  15. 워크피스에 무연 솔더 범프를 형성하는 방법에 있어서,
    상기 워크피스에 전도성 시드층을 형성하는 단계로서, 이 전도성 시드층은 복수의 특징부 개구를 갖는 패터닝된 레지스트 마스크층으로 피복되어 있는 것인 전도성 시드층 형성 단계와,
    상기 워크피스를, 금속 이온 함량을 갖는 제1 도금조에 침지하는 단계와,
    상기 시드층에 전기 접촉을 형성하고 상기 제1 도금조의 금속 이온 함량을 통해 전위를 제공하여 레지스트 패턴 특징부에 약 2 미크론과 약 150 미크론 사이의 실질적으로 순수한 주석을 퇴적시키는 단계와,
    상기 워크피스를, 금속 이온 함량을 갖는 제2 도금조에 침지하는 단계와,
    상기 시드층에 전기 접촉을 형성하고 상기 제2 도금조의 금속 이온 함량을 통해 전위를 제공하여 레지스트 패턴 특징부에 약 2 미크론과 약 150 미크론 사이의 주석-은 합금을 퇴적시키는 단계
    를 포함하는 무연 솔더 범프 형성 방법.
  16. 제15항에 있어서, 포토레지스트 패터닝층을 제거하는 단계를 더 포함하는 무연 솔더 범프 형성 방법.
  17. 제15항에 있어서, 도금된 주석 및 주석-은 합금으로 피복되지 않은 시드층은 실질적으로 전부 제거되는 것인 무연 솔더 범프 형성 방법.
  18. 제15항에 있어서, 상기 워크피스를 섭씨 약 210 내지 약 230도 사이에서 열처리함으로써 상기 실질적으로 순수한 주석 및 주석-은층이 섞여 실질적으로 균일한 주석-은 합금 특징부를 형성하는 단계를 더 포함하는 무연 솔더 범프 형성 방법.
  19. 제15항에 있어서, 상기 실질적으로 순수한 주석층은 약 30 미크론이고, 주석-은 합금층은 약 30 미크론이며, 주석-은 합금 조성은 열처리전에 약 1 중량% 은과 약 7 중량% 은 사이이고, 열처리후에 약 0.5 중량% 은 내지 약 3.5 중량% 은 사이인 것인 무연 솔더 범프 형성 방법.
  20. 제15항에 있어서, 상기 실질적으로 순수한 주석층은 약 10 미크론이고, 주석-은 합금층은 약 10 미크론이며, 주석-은 합금 조성은 열처리전에 약 1 중량% 은과 약 7 중량% 은 사이이고, 열처리후에 약 0.5 중량% 은 내지 약 3.5 중량% 은 사이인 것인 무연 솔더 범프 형성 방법.
  21. 제15항에 있어서, 상기 실질적으로 순수한 주석층은 약 1 미크론 또는 약 10 미크론이고, 주석-은 합금층은 약 20 미크론 내지 약 120 미크론 사이인 것인 무연 솔더 범프 형성 방법.
  22. 제15항에 있어서, 상기 실질적으로 순수한 주석층은 상기 주석-은층의 두께의 약 1/4인 것인 무연 솔더 범프 형성 방법.
  23. 제15항에 있어서, 상기 워크피스를 린스 탱크에 옮기는 단계와, 상기 워크피스로부터 실질적으로 순수한 주석 도금 화학반응을 실질적으로 전부 린스하는 단계와, 상기 린스 탱크로부터 상기 워스피스를 옮기는 단계를 더 포함하는 무연 솔더 범프 형성 방법.
  24. 전도성 시드층을 갖는 워크피스에 무연 솔더 범프를 형성하는 장치에 있어서, 이 전도성 시드층은 복수의 특징부 개구를 갖는 패터닝된 레지스트 마스크층으로 피복되어 있고,
    상기 장치는,
    워크피스에 실질적으로 순수한 주석층을 퇴적하도록 구성되는 금속 이온 함량을 갖는 제1 도금조를 지원하기 위해 배치된 제1 프로세스 모듈과,
    워크피스에 주석 및 은층을 퇴적하도록 구성되는 금속 이온 함량을 갖는 제2 도금조를 지원하기 위해 배치된 제2 프로세스 모듈과,
    상기 제1 프로세스 모듈에서 실질적으로 순수한 주석층으로 워크피스를 도금하고, 상기 제2 프로세스 모듈에서 주석 및 은층으로 워크피스를 도금하도록 프로그래밍 가능한 컨트롤러
    를 포함하는 무연 솔더 범프 형성 장치.
  25. 제24항에 있어서, 상기 워크피스로부터 실질적으로 순수한 주석 도금 화학반응을 실질적으로 전부 린스하는 것을 지원하기 위해 배치된 린스 탱크를 더 포함하고, 상기 컨트롤러는 상기 린스 뱅크에서 워크피스를 린스하도록 추가 프로그래밍 가능한 것인 무연 솔더 범프 형성 장치.
  26. 제24항에 있어서, 구리 전착 모듈을 더 포함하고, 상기 컨트롤러는 상기 구리 전착 모듈에서 워크피스에 구리를 퇴적하도록 추가 프로그래밍 가능한 것인 무연 솔더 범프 형성 장치.
  27. 제24항에 있어서, 니켈 전착 모듈을 더 포함하고, 상기 컨트롤러는 상기 니켈 전착 모듈에서 워크피스에 니켈을 퇴적하도록 추가 프로그래밍 가능한 것인 무연 솔더 범프 형성 장치.
  28. 제24항에 있어서, 세정 모듈을 더 포함하고, 상기 컨트롤러는 상기 세정 모듈에서 워크피스를 세정하도록 추가 프로그래밍 가능한 것인 무연 솔더 범프 형성 장치.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9012766B2 (en) 2009-11-12 2015-04-21 Silevo, Inc. Aluminum grid as backside conductor on epitaxial silicon thin film solar cells
US9214576B2 (en) 2010-06-09 2015-12-15 Solarcity Corporation Transparent conducting oxide for photovoltaic devices
EP2405469B1 (en) * 2010-07-05 2016-09-21 ATOTECH Deutschland GmbH Method to form solder alloy deposits on substrates
JP5659821B2 (ja) * 2011-01-26 2015-01-28 三菱マテリアル株式会社 Ｓｎ合金バンプの製造方法
US9054256B2 (en) 2011-06-02 2015-06-09 Solarcity Corporation Tunneling-junction solar cell with copper grid for concentrated photovoltaic application
US9865754B2 (en) 2012-10-10 2018-01-09 Tesla, Inc. Hole collectors for silicon photovoltaic cells
JP5827939B2 (ja) 2012-12-17 2015-12-02 東京エレクトロン株式会社 成膜方法、プログラム、コンピュータ記憶媒体及び成膜装置
US9219174B2 (en) 2013-01-11 2015-12-22 Solarcity Corporation Module fabrication of solar cells with low resistivity electrodes
US10074755B2 (en) 2013-01-11 2018-09-11 Tesla, Inc. High efficiency solar panel
US9412884B2 (en) 2013-01-11 2016-08-09 Solarcity Corporation Module fabrication of solar cells with low resistivity electrodes
JP2014175357A (ja) 2013-03-06 2014-09-22 Tokyo Electron Ltd 基板処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム
JP5871844B2 (ja) * 2013-03-06 2016-03-01 東京エレクトロン株式会社 基板処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム
US8877630B1 (en) * 2013-11-12 2014-11-04 Chipmos Technologies Inc. Semiconductor structure having a silver alloy bump body and manufacturing method thereof
US9368340B2 (en) * 2014-06-02 2016-06-14 Lam Research Corporation Metallization of the wafer edge for optimized electroplating performance on resistive substrates
US9804498B2 (en) * 2014-06-09 2017-10-31 International Business Machines Corporation Filtering lead from photoresist stripping solution
US10309012B2 (en) 2014-07-03 2019-06-04 Tesla, Inc. Wafer carrier for reducing contamination from carbon particles and outgassing
US9899546B2 (en) 2014-12-05 2018-02-20 Tesla, Inc. Photovoltaic cells with electrodes adapted to house conductive paste
JP6557466B2 (ja) * 2014-12-24 2019-08-07 ローム・アンド・ハース・エレクトロニック・マテリアルズ・コリア・リミテッド ニッケルめっき液
US9947822B2 (en) 2015-02-02 2018-04-17 Tesla, Inc. Bifacial photovoltaic module using heterojunction solar cells
US9576922B2 (en) 2015-05-04 2017-02-21 Globalfoundries Inc. Silver alloying post-chip join
US10049970B2 (en) 2015-06-17 2018-08-14 Samsung Electronics Co., Ltd. Methods of manufacturing printed circuit board and semiconductor package
US20170110392A1 (en) * 2015-10-15 2017-04-20 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same structure
US9761744B2 (en) 2015-10-22 2017-09-12 Tesla, Inc. System and method for manufacturing photovoltaic structures with a metal seed layer
US9953908B2 (en) * 2015-10-30 2018-04-24 International Business Machines Corporation Method for forming solder bumps using sacrificial layer
US9842956B2 (en) 2015-12-21 2017-12-12 Tesla, Inc. System and method for mass-production of high-efficiency photovoltaic structures
US10115838B2 (en) 2016-04-19 2018-10-30 Tesla, Inc. Photovoltaic structures with interlocking busbars
US10672919B2 (en) 2017-09-19 2020-06-02 Tesla, Inc. Moisture-resistant solar cells for solar roof tiles
US11190128B2 (en) 2018-02-27 2021-11-30 Tesla, Inc. Parallel-connected solar roof tile modules

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3523197B2 (ja) * 1998-02-12 2004-04-26 エーシーエム リサーチ，インコーポレイティド メッキ設備及び方法
US6638847B1 (en) * 2000-04-19 2003-10-28 Advanced Interconnect Technology Ltd. Method of forming lead-free bump interconnections
US6596621B1 (en) * 2002-05-17 2003-07-22 International Business Machines Corporation Method of forming a lead-free tin-silver-copper based solder alloy on an electronic substrate
US7547623B2 (en) * 2002-06-25 2009-06-16 Unitive International Limited Methods of forming lead free solder bumps
US7012333B2 (en) * 2002-12-26 2006-03-14 Ebara Corporation Lead free bump and method of forming the same
US20080128019A1 (en) * 2006-12-01 2008-06-05 Applied Materials, Inc. Method of metallizing a solar cell substrate
US8314500B2 (en) * 2006-12-28 2012-11-20 Ultratech, Inc. Interconnections for flip-chip using lead-free solders and having improved reaction barrier layers
US7915741B2 (en) * 2009-02-24 2011-03-29 Unisem Advanced Technologies Sdn. Bhd. Solder bump UBM structure

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Publication number Publication date
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