KR20180132061A - 기판의 제조 방법 및 기판 - Google Patents

기판의 제조 방법 및 기판 Download PDF

Info

Publication number
KR20180132061A
KR20180132061A KR1020187027139A KR20187027139A KR20180132061A KR 20180132061 A KR20180132061 A KR 20180132061A KR 1020187027139 A KR1020187027139 A KR 1020187027139A KR 20187027139 A KR20187027139 A KR 20187027139A KR 20180132061 A KR20180132061 A KR 20180132061A
Authority
KR
South Korea
Prior art keywords
layer
plating
temperature
substrate
copper wiring
Prior art date
Application number
KR1020187027139A
Other languages
English (en)
Other versions
KR102279435B1 (ko
Inventor
게이이치 구라시나
다이키 이시츠카
신지 오마타
미츠히로 샤모토
마코토 구보타
Original Assignee
가부시키가이샤 에바라 세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 에바라 세이사꾸쇼 filed Critical 가부시키가이샤 에바라 세이사꾸쇼
Publication of KR20180132061A publication Critical patent/KR20180132061A/ko
Application granted granted Critical
Publication of KR102279435B1 publication Critical patent/KR102279435B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02535—Group 14 semiconducting materials including tin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233—Copper alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L24/742—Apparatus for manufacturing bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03901—Methods of manufacturing bonding areas involving a specific sequence of method steps with repetition of the same manufacturing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03901—Methods of manufacturing bonding areas involving a specific sequence of method steps with repetition of the same manufacturing step
    • H01L2224/03902—Multiple masking steps
    • H01L2224/03906—Multiple masking steps with modification of the same mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05563—Only on parts of the surface of the internal layer
    • H01L2224/05566—Both on and outside the bonding interface of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
    • H01L2224/11902—Multiple masking steps
    • H01L2224/11906—Multiple masking steps with modification of the same mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

주석 합금 범프층의 리플로우 시에 주석 합금이 구리 배선층에 접촉하는 것을 억제한다. 본 발명의 일 형태에 의하면, 레지스트 개구부에 범프를 갖는 기판의 제조 방법이 제공된다. 이 기판의 제조 방법은, 기판 상에 제1 온도에서 구리 배선층을 도금하는 공정과, 상기 구리 배선층 상에 제1 온도와 동등한 제2 온도에서 배리어층을 도금하는 공정과, 상기 배리어층 상에 주석 합금 범프층을 도금하는 공정을 갖는다.

Description

기판의 제조 방법 및 기판
본 발명은 기판의 제조 방법 및 기판에 관한 것이다.
종래, 반도체 웨이퍼 등의 기판의 표면에 마련된 미세한 배선용 홈, 홀, 또는 레지스트 개구부에 배선을 형성하거나, 기판의 표면에 패키지의 전극 등과 전기적으로 접속되는 범프(돌기상 전극)를 형성하거나 하는 것이 행해지고 있다. 이 배선 및 범프를 형성하는 방법으로서, 예를 들어 전해 도금법, 증착법, 인쇄법, 볼 범프법 등이 알려져 있다. 근년에는 반도체 칩의 I/O 수의 증가, 미세 피치화에 수반하여, 미세화가 가능하고 성능이 비교적 안정되어 있는 전해 도금법이 많이 이용되도록 되어 왔다.
전해 도금법으로 배선 또는 범프를 형성하는 경우, 기판 상의 배선용 홈, 홀, 또는 레지스트 개구부에 마련되는 배리어 메탈의 표면에 전기 저항이 낮은 시드층(급전층)이 형성된다(예를 들어 특허문헌 1 참조).
일본 특허 공개 제2014-60379호 공보
이와 같은 전해 도금법을 이용하여, 레지스트 개구부에 범프를 갖는 기판을 제조하는 것이 행해지고 있다. 도 6a 내지 도 6f는, 레지스트 개구부에 범프를 갖는 기판을 제조하는 종래의 프로세스를 도시하는 개략도이다.
도 6a에 도시된 바와 같이 먼저, SiO2 또는 Si로 이루어지는 기판 W가 준비된다. 기판 W에는 구리 등의 시드층(201)이 형성되고, 시드층(201) 상에는, 소정의 패턴을 갖는 레지스트층(202)이 형성된다. 계속해서, 도 6b에 도시된 바와 같이, 레지스트층(202)의 개구부에 전해 도금에 의하여 구리 배선층(203)이 형성된다. 이 구리 배선층(203)을 형성할 때의 도금액의 온도는, 도금 속도 및 도금액에 포함되는 첨가제의 효율성 등의 관점에서 약 25℃로 되도록 설정된다.
도 6c에 도시된 바와 같이, 구리 배선층(203) 상에는, 전해 도금에 의하여 Ni를 포함하는 배리어층(204)이 형성된다. 이 배리어층(204)을 형성할 때의 도금액의 온도는, 도금 속도 및 도금액에 포함되는 첨가제의 효율성 등의 관점에서 약 40℃로 되도록 설정된다. 이와 같이, 구리 배선층(203)의 상부에 형성되는 배리어층(204)은, 일반적으로 구리 배선층(203)을 형성하는 경우보다도 높은 온도에서 도금된다.
레지스트층(202)의 온도는, 구리 배선층(203)을 형성할 때의 도금액의 온도 및 배리어층(204)을 형성할 때의 도금액의 온도에 영향을 받는다. 즉, 구리 배선층(203)을 형성할 때의 레지스트층(202)의 온도는, 이때의 도금액의 온도인 약 25℃에 가까워지고, 한편, 배리어층(204)을 형성할 때의 레지스트층(202)의 온도는, 이때의 도금액의 온도인 약 40℃에 가까워진다. 따라서 배리어층(204)을 형성할 때의 레지스트층(202)은, 구리 배선층(203)을 형성할 때에 비하여 고온으로 되므로 열팽창한다. 이 때문에, 도 6c에 도시된 바와 같이, 레지스트층(202)의 열팽창에 의하여, 배리어층(204)을 형성할 때의 레지스트층(202)의 개구부의 폭이 축소되며, 그 결과 배리어층(204)의 폭이 구리 배선층(203)의 폭에 비하여 작아진다. 또한 본 명세서에 있어서 「폭」이란, 레지스트층(202)의 개구부의 형상이 대략 원형인 경우에는 각 층의 외경을 말하고, 레지스트층(202)의 개구부의 형상이 다각형인 경우에는 다각형의 각 층의 정점 간의 거리를 말한다.
계속해서, 도 6d에 도시된 바와 같이, 배리어층(204) 상에는, 전해 도금에 의하여 주석은을 포함하는 주석 합금 범프층(205)이 형성된다. 이 주석 합금 범프층(205)을 형성할 때의 도금액의 온도는, 도금 속도 및 도금액에 포함되는 첨가제의 효율성 등의 관점에서 약 30℃로 되도록 설정된다. 따라서 주석 합금 범프층(205)을 형성할 때의 레지스트층(202)은, 배리어층(204)을 형성할 때 비하여 저온으로 되므로 열수축한다. 이 때문에, 도 6d에 도시된 바와 같이, 레지스트층(202)의 열수축에 의하여, 주석 합금 범프층(205)을 형성할 때의 레지스트층(202)의 개구부의 폭이 확대되며, 그 결과 주석 합금 범프층(205)의 폭이 배리어층(204)의 폭에 비하여 커진다.
그 후, 레지스트층(202)이 레지스트 박리 장치에 의하여 제거되고, 시드층(201)이 에칭 장치에 의하여 적절한 형상으로 에칭된다. 도 6e에 도시된 바와 같이, 구리 배선층(203), 배리어층(204), 주석 합금 범프층(205)은 각각 상이한 폭을 갖는다. 구체적으로는, 배리어층(204)은 구리 배선층(203)에 비하여 작은 폭을 갖는다.
이와 같이, 배리어층(204)이 구리 배선층(203)에 비하여 작은 폭을 가지면, 주석 합금 범프층(205)을 리플로우한 때, 도 6f에 도시한 바와 같이, 리플로우된 주석 합금 범프층(205)이 배리어층(204)의 측면으로부터 늘어뜨려져 구리 배선층(203)에 접촉할 수 있다. 주석 합금 범프층(205)이 구리 배선층(203)에 접촉하면 구리가 주석 합금에 확산되어, 범프의 접합 강도의 열화를 일으키거나 일렉트로마이그레이션의 발생에 의하여 단선이 발생하거나 할 우려가 있다. 이와 같은 문제는, 전해 도금으로 3층의 도금막의 구조를 형성하는 경우에 한하지 않고, 무전해 도금으로 3층의 구조를 형성하는 경우에도 발생할 수 있다.
본 발명은 상기의 점을 감안하여 이루어진 것이다. 그 목적은, 주석 합금 범프층의 리플로우 시에 주석 합금이 구리 배선층에 접촉하는 것을 억제하는 것이다.
본 발명의 일 형태에 의하면, 레지스트 개구부에 범프를 갖는 기판의 제조 방법이 제공된다. 이 제조 방법은, 기판 상에 제1 온도로 된 도금액으로 구리 배선층을 도금하는 공정과, 상기 구리 배선층 상에 제1 온도와 동등한 제2 온도로 된 도금액으로 배리어층을 도금하는 공정과, 상기 배리어층 상에 주석 합금 범프층을 도금하는 공정을 갖는다.
이 일 형태에 의하면, 구리 배선층 상에 형성되는 배리어층이 구리 배선층의 도금 시의 온도와 동등한 온도에서 도금된다. 따라서 배리어층을 도금할 때의 레지스트 개구부의 폭이, 구리 배선층을 도금할 때의 레지스트 개구부의 폭과 비슷한 크기로 된다. 이 때문에, 배리어층의 폭이 구리 배선층의 폭과 비슷한 크기로 되어, 주석 합금 범프층을 리플로우한 때 주석 합금이 구리 배선층에 늘어뜨려져 접촉하는 것을 억제할 수 있다.
본 발명의 일 형태에 있어서, 상기 제2 온도는 상기 제1 온도와의 차가 5℃ 미만이다.
이 일 형태에 의하면, 제2 온도가, 제1 온도와의 차가 5℃ 미만으로 되어, 배리어층의 폭이 구리 배선층의 폭과 비슷한 크기로 되어, 주석 합금 범프층을 리플로우한 때 주석 합금이 구리 배선층에 늘어뜨려져 접촉하는 것을 억제할 수 있다.
본 발명의 일 형태에 있어서, 상기 제2 온도는 상기 제1 온도와의 차가 2.5℃ 이하이다.
이 일 형태에 의하면, 제2 온도가, 제1 온도와의 차가 2.5℃ 미만으로 되어, 배리어층의 폭이 구리 배선층의 폭과 한층 더 비슷한 크기로 되어, 주석 합금 범프층을 리플로우한 때 주석 합금이 구리 배선층에 늘어뜨려져 접촉하는 것을 한층 더 억제할 수 있다.
본 발명의 일 형태에 있어서, 상기 제2 온도는 상기 제1 온도와의 차가 1℃ 이하이다.
이 일 형태에 의하면, 제2 온도가 제1 온도와의 차가 1℃ 미만으로 되어, 배리어층의 폭이 구리 배선층의 폭과 실질적으로 동일한 크기로 되어, 주석 합금 범프층을 리플로우한 때 주석 합금이 구리 배선층에 늘어뜨려져 접촉하는 것을 또한 한층 더 억제할 수 있다.
본 발명의 일 형태에 있어서, 상기 배리어층은, Ni 및 Co로 이루어지는 군 중 하나 이상의 금속을 포함한다.
이 일 형태에 의하면, 배리어층이, 구리 배선층을 구성하는 구리가 확산되기 어려운 재료로 구성되므로, 구리 배선층을 구성하는 구리가, 주석 합금 범프층을 구성하는 주석 합금에 확산되는 것을 방지할 수 있다. 또한 Ni, Co는 일반적으로 전해 도금에 의하여 형성할 수 있다.
본 발명의 일 형태에 의하면, 레지스트 개구부에 범프를 갖는 기판의 제조 방법이 제공된다. 이 기판의 제조 방법은, 기판 상에 제1 온도로 된 도금액으로 구리 배선층을 도금하는 공정과, 상기 구리 배선층 상에 제1 온도 미만의 제2 온도로 된 도금액으로 강화 배리어층을 도금하는 공정과, 상기 강화 배리어층 상에 주석 합금층을 도금하는 공정을 갖는다.
이 일 형태에 의하면, 구리 배선층 상에 형성되는 강화 배리어층이 구리 배선층의 도금 시의 온도보다도 낮은 온도에서 도금된다. 따라서 강화 배리어층을 도금할 때의 레지스트 개구부의 폭이, 구리 배선층을 도금할 때의 레지스트 개구부의 폭보다도 커진다. 이 때문에, 강화 배리어층의 폭이 구리 배선층의 폭보다도 커져, 주석 합금 범프층을 리플로우한 때 주석 합금이 구리 배선층에 늘어뜨려져 접촉하는 것을 한층 더 억제할 수 있다.
본 발명의 일 형태에 있어서, 상기 강화 배리어층의 폭은 상기 구리 배선층의 폭보다도 크다.
이 일 형태에 의하면, 강화 배리어층의 폭이 구리 배선층의 폭보다도 크므로, 주석 합금 범프층을 리플로우한 때 주석 합금이 구리 배선층에 늘어뜨려져 접촉하는 것을 한층 더 억제할 수 있다.
본 발명의 일 형태에 있어서, 상기 강화 배리어층은 상기 구리 배선층의 측면의 적어도 일부를 덮는다.
이 일 형태에 의하면, 강화 배리어층이 구리 배선층의 측면의 적어도 일부를 덮으므로, 주석 합금 범프층을 리플로우한 때 주석 합금이 구리 배선층에 접촉하는 것을 한층 더 억제할 수 있다.
본 발명의 일 형태에 있어서, 상기 제2 온도는 상기 제1 온도보다도 5℃ 이상 작고 또한 15℃ 이상이다.
이 일 형태에 의하면, 제2 온도가 제1 온도보다도 5℃ 이상 작으므로, 강화 배리어층의 폭을 구리 배선층의 폭보다도 충분히 크게 할 수 있다. 따라서 주석 합금이 구리 배선층에 접촉하는 것을 보다 확실히 억제할 수 있다. 강화 배리어층을 도금하기 위한 도금액은, 그 종류에 따라서는 붕산이 포함된다. 이 붕산은, 도금액의 온도가 15℃를 하회하면 석출될 우려가 있다. 따라서 이 일 형태에 의하면 제2 온도가 15℃ 이상이므로, 강화 배리어층을 도금하기 위한 도금액으로부터 붕산이 석출되는 것을 억제할 수 있다.
본 발명의 일 형태에 있어서, 상기 강화 배리어층은, Ni 및 Co로 이루어지는 군 중 하나 이상의 금속을 포함한다.
이 일 형태에 의하면, 강화 배리어층이, 구리 배선층을 구성하는 구리가 확산되기 어려운 재료로 구성되므로, 구리 배선층을 구성하는 구리가, 주석 합금 범프층을 구성하는 주석 합금에 확산되는 것을 방지할 수 있다. 또한 Ni, Co는 일반적으로 전해 도금에 의하여 형성할 수 있다.
본 발명의 일 형태에 있어서, 상기 주석 합금 범프층을 도금하는 공정은, 상기 제2 온도 이상의 제3 온도로 된 도금액으로 상기 주석 합금 범프층을 도금하는 공정을 포함한다.
이 일 형태에 의하면, 주석 합금 범프층은 제2 온도 이상의 제3 온도에서 도금된다. 따라서 주석 합금 범프층을 도금할 때의 레지스트 개구부의 폭이, 강화 배리어층을 도금할 때의 레지스트 개구부의 폭 이하로 된다. 이 때문에, 주석 합금 범프층의 폭이 강화 배리어층의 폭 이하의 크기로 되어, 주석 합금 범프층을 리플로우한 때 주석 합금이 강화 배리어층으로부터 밀려 나오는 것을 억제하여, 주석 합금이 구리 배선층에 늘어뜨려져 접촉하는 것을 억제할 수 있다.
본 발명의 일 형태에 의하면, 레지스트 개구부에 범프를 갖는 기판이 제공된다. 이 기판은, 기판 상에 마련되는 구리 배선층과, 상기 구리 배선층 상에 마련되는 강화 배리어층과, 상기 강화 배리어층 상의 주석 합금 범프층을 갖는다. 상기 강화 배리어층의 폭은 상기 구리 배선층의 폭보다도 크다.
이 일 형태에 의하면, 강화 배리어층의 폭이 구리 배선층의 폭보다도 크므로, 주석 합금 범프층을 리플로우한 때 주석 합금이 구리 배선층에 늘어뜨려져 접촉하는 것을 억제할 수 있다.
본 발명의 일 형태에 있어서, 상기 강화 배리어층은 상기 구리 배선층의 측면의 적어도 일부를 덮는다.
이 일 형태에 의하면, 강화 배리어층이 구리 배선층의 측면의 적어도 일부를 덮으므로, 주석 합금 범프층을 리플로우한 때 주석 합금이 구리 배선층에 접촉하는 것을 한층 더 억제할 수 있다.
본 발명의 일 형태에 있어서, 상기 강화 배리어층은, Ni 및 Co로 이루어지는 군 중 하나 이상의 금속을 포함한다.
이 일 형태에 의하면, 강화 배리어층이, 구리 배선층을 구성하는 구리가 확산되기 어려운 재료로 구성되므로, 구리 배선층을 구성하는 구리가, 주석 합금 범프층을 구성하는 주석 합금에 확산되는 것을 방지할 수 있다. 또한 Ni, Co는 일반적으로 전해 도금에 의하여 형성할 수 있다.
도 1은 본 발명의 제1 실시 형태에 관한 기판에 도금을 하기 위한 도금 장치의 전체 배치도이다.
도 2는 도 1에 도시한 도금조의 개략 측단면도이다.
도 3a는 제1 실시 형태에 관한 기판의 제조 방법을 설명하기 위한, 기판의 부분 단면도를 도시한다.
도 3b는 제1 실시 형태에 관한 기판의 제조 방법을 설명하기 위한, 기판의 부분 단면도를 도시한다.
도 3c는 제1 실시 형태에 관한 기판의 제조 방법을 설명하기 위한, 기판의 부분 단면도를 도시한다.
도 3d는 제1 실시 형태에 관한 기판의 제조 방법을 설명하기 위한, 기판의 부분 단면도를 도시한다.
도 3e는 제1 실시 형태에 관한 기판의 제조 방법을 설명하기 위한, 기판의 부분 단면도를 도시한다.
도 3f는 제1 실시 형태에 관한 기판의 제조 방법을 설명하기 위한, 기판의 부분 단면도를 도시한다.
도 3g는 제1 실시 형태에 관한 기판의 제조 방법을 설명하기 위한, 기판의 부분 단면도를 도시한다.
도 4a는 제2 실시 형태에 관한 기판의 제조 방법을 설명하기 위한, 기판의 부분 단면도를 도시한다.
도 4b는 제2 실시 형태에 관한 기판의 제조 방법을 설명하기 위한, 기판의 부분 단면도를 도시한다.
도 4c는 제2 실시 형태에 관한 기판의 제조 방법을 설명하기 위한, 기판의 부분 단면도를 도시한다.
도 4d는 제2 실시 형태에 관한 기판의 제조 방법을 설명하기 위한, 기판의 부분 단면도를 도시한다.
도 4e는 제2 실시 형태에 관한 기판의 제조 방법을 설명하기 위한, 기판의 부분 단면도를 도시한다.
도 4f는 제2 실시 형태에 관한 기판의 제조 방법을 설명하기 위한, 기판의 부분 단면도를 도시한다.
도 5는 제3 실시 형태에 관한 기판에 도금을 하기 위한 도금 장치의 전체 배치도이다.
도 6a는 레지스트 개구부에 범프를 갖는 기판을 제조하는 종래의 프로세스를 도시하는 개략도이다.
도 6b는 레지스트 개구부에 범프를 갖는 기판을 제조하는 종래의 프로세스를 도시하는 개략도이다.
도 6c는 레지스트 개구부에 범프를 갖는 기판을 제조하는 종래의 프로세스를 도시하는 개략도이다.
도 6d는 레지스트 개구부에 범프를 갖는 기판을 제조하는 종래의 프로세스를 도시하는 개략도이다.
도 6e는 레지스트 개구부에 범프를 갖는 기판을 제조하는 종래의 프로세스를 도시하는 개략도이다.
도 6f는 레지스트 개구부에 범프를 갖는 기판을 제조하는 종래의 프로세스를 도시하는 개략도이다.
<제1 실시 형태>
이하, 본 발명의 제1 실시 형태에 대하여 도면을 참조하여 설명한다. 이하에서 설명하는 도면에 있어서, 동일 또는 상당하는 구성 요소에는 동일한 부호를 붙여, 중복된 설명을 생략한다.
도 1은, 본 발명의 제1 실시 형태에 관한 기판에 도금을 하기 위한 도금 장치의 전체 배치도이다. 도 1에 도시한 바와 같이 이 도금 장치는, 기판 홀더(40)에 기판을 로드하거나, 또는 기판 홀더(40)로부터 기판을 언로드하는 로드/언로드부(170A)와, 기판을 처리하는 처리부(170B)로 크게 나뉜다.
로드/언로드부(170A)에는, 2대의 카세트 테이블(102)과, 기판의 오리플랫(오리엔테이션 플랫)이나 노치 등의 위치를 소정의 방향으로 맞추는 얼라이너(104)와, 도금 처리 후의 기판을 고속 회전시켜 건조시키는 스핀 린스 드라이어(106)를 갖는다. 카세트 테이블(102)은, 반도체 웨이퍼 등의 기판을 수납한 카세트(100)를 탑재한다. 스핀 린스 드라이어(106)의 근처에는, 기판 홀더(40)를 적재하여 기판의 착탈을 행하는 기판 착탈부(120)가 마련되어 있다. 이들 유닛(100, 104, 106, 120)의 중앙에는, 이들 유닛 사이에서 기판을 반송하는 반송용 로봇으로 이루어지는 기판 반송 장치(122)가 배치되어 있다.
기판 착탈부(120)는, 레일(150)을 따라 횡 방향으로 슬라이드 가능한 평판상의 적재 플레이트(152)를 구비하고 있다. 2개의 기판 홀더(40)는 이 적재 플레이트(152)에 수평 상태에서 병렬로 적재되며, 한쪽 기판 홀더(40)와 기판 반송 장치(122) 사이에서 기판의 수수가 행해진 후, 적재 플레이트(152)가 횡 방향으로 슬라이드되고, 다른 쪽 기판 홀더(40)와 기판 반송 장치(122) 사이에서 기판의 수수가 행해진다.
도금 장치의 처리부(170B)는 스토커(124)와 프리웨트조(126)와 프리소크조(128)와 제1 세정조(130a)와 블로우조(132)와 제2 세정조(130b)와 도금조(10)를 갖는다. 스토커(124)에서는 기판 홀더(40)의 보관 및 일시 가배치가 행해진다. 프리웨트조(126)에서는 기판이 순수에 침지된다. 프리소크조(128)에서는, 기판의 표면에 형성한 시드층 등의 도전층의 표면 산화막이 에칭 제거된다. 제1 세정조(130a)에서는 프리소크 후의 기판이 기판 홀더(40)와 함께 세정액(순수 등)으로 세정된다. 블로우조(132)에서는 세정 후의 기판의 액 제거가 행해진다. 제2 세정조(130b)에서는 도금 후의 기판이 기판 홀더(40)와 함께 세정액으로 세정된다. 스토커(124), 프리웨트조(126), 프리소크조(128), 제1 세정조(130a), 블로우조(132), 제2 세정조(130b) 및 도금조(10)는 이 순서대로 배치되어 있다.
도금조(10)는, 예를 들어 오버플로우조(54)를 구비한 복수의 도금 셀(50)을 갖는다. 각 도금 셀(50)은 내부에 하나의 기판을 수납하며, 내부에 유지한 도금액 중에 기판을 침지시켜 기판 표면에 도금을 행한다. 구체적으로는 복수의 도금 셀(50)은, 후술하는 구리 배선층을 형성하기 위한 구리 도금 셀, 후술하는 배리어층을 형성하기 위한 니켈 도금 셀, 및 후술하는 주석 합금 범프층을 형성하기 위한 주석은 도금 셀 중 어느 1종의 도금 셀을 포함한다. 후술하는 도 3a 내지 도 3g 또는 도 4a 내지 도 4f에서 설명한 바와 같이, 기판에 대하여 구리 배선층, 배리어층 또는 강화 배리어층, 주석 합금 범프층의 순으로 금속층을 형성할 때는, 구리 배선층 형성용의 도금 장치, 배리어층 또는 강화 배리어층 형성용의 도금 장치, 주석 합금 범프층 형성용의 도금 장치에 있어서 피도금물인 기판에 대하여 도금 처리를 차례대로 행한다.
도금 장치는, 이들 각 기기의 측방에 위치하고, 이들 각 기기 사이에서 기판 홀더(40)를 기판과 함께 반송하는, 예를 들어 리니어 모터 방식을 채용한 기판 홀더 반송 장치(140)를 갖는다. 이 기판 홀더 반송 장치(140)는 제1 트랜스포터(142)와 제2 트랜스포터(144)를 갖고 있다. 제1 트랜스포터(142)는, 기판 착탈부(120), 스토커(124), 프리웨트조(126), 프리소크조(128), 제1 세정조(130a) 및 블로우조(132)와의 사이에서 기판을 반송하도록 구성된다. 제2 트랜스포터(144)는, 제1 세정조(130a), 제2 세정조(130b), 블로우조(132) 및 도금조(10)와의 사이에서 기판을 반송하도록 구성된다. 다른 실시 형태에서는, 도금 장치는 제1 트랜스포터(142) 및 제2 트랜스포터(144) 중 어느 한쪽만을 구비하도록 해도 된다.
오버플로우조(54)의 양측에는, 각 도금 셀(50)의 내부에 위치하고, 도금 셀(50) 내의 도금액을 교반하는 교반봉으로서의 패들(18)(도 2 참조)을 구동하는 패들 구동 장치(19)가 배치되어 있다.
도 2는, 도 1에 도시한 도금조(10)의 개략 측단면도이다. 도시한 바와 같이 도금조(10)는, 애노드(21)를 보유 지지하도록 구성된 애노드 홀더(20)와, 기판 W를 보유 지지하도록 구성된 기판 홀더(40)와, 애노드 홀더(20)와 기판 홀더(40)를 내부에 수용하는 도금 셀(50)을 갖는다.
도 2에 도시한 바와 같이 도금 셀(50)은, 첨가제를 포함하는 도금액 Q를 수용하는 도금 처리조(52)와, 도금 처리조(52)로부터 오버플로우된 도금액 Q를 받아서 배출하는 오버플로우조(54)와, 도금 처리조(52)와 오버플로우조(54)를 구획하는 구획벽(55)을 갖는다. 또한 도금 셀(50)에 있어서 도금액 Q를 임의의 약액으로 함으로써, 후술하는 구리 배선층, 배리어층 및 주석 합금 범프층을 각각 도금할 수 있다.
애노드(21)를 보유 지지한 애노드 홀더(20)와 기판 W를 보유 지지한 기판 홀더(40)는 도금 처리조(52) 내의 도금액 Q에 침지되며, 애노드(21)와 기판 W의 피도금면 W1이 대략 평행해지도록 대향하여 마련된다. 애노드(21)와 기판 W는, 도금 처리조(52)의 도금액 Q에 침지된 상태에서 도금 전원(90)에 의하여 전압이 인가된다. 이것에 의하여, 금속 이온이 기판 W의 피도금면 W1에 있어서 환원되어 피도금면 W1에 막이 형성된다. 기판 W의 근방에는, 도금액 Q의 온도를 측정하기 위한 온도계(59)가 마련된다. 온도계(59)로 측정한 온도는 도시되지 않은 제어 장치에 송신되어, 도금 셀(50)의 제어에 피드백된다.
도금 처리조(52)는, 조 내부에 도금액 Q를 공급하기 위한 도금액 공급구(56)를 갖는다. 오버플로우조(54)는, 도금 처리조(52)로부터 오버플로우된 도금액 Q를 배출하기 위한 도금액 배출구(57)를 갖는다. 도금액 공급구(56)는 도금 처리조(52)의 저부에 배치되고, 도금액 배출구(57)는 오버플로우조(54)의 저부에 배치된다.
도금액 Q가 도금액 공급구(56)로부터 도금 처리조(52)에 공급되면, 도금액 Q는 도금 처리조(52)로부터 넘치어, 구획벽(55)을 넘어 오버플로우조(54)에 유입된다. 오버플로우조(54)에 유입된 도금액 Q는 도금액 배출구(57)로부터 배출되고, 도금액 순환 장치(58)가 갖는 히터 또는 칠러 등의 온도 조절 기구(58a)에 의하여 그 온도가 원하는 온도로 조절된다. 도시되지 않은 제어 장치는 온도계(59)로부터의 출력에 기초하여, PID 제어의 제어 방법 등에 의하여 온도 조절 기구(58a)의 출력을 조절하여 도금액 Q의 액온을 조정한다. 또한 온도계(59)는, 도시한 바와 같이 도금액 Q 중에 침지시켜도 되고, 기판 홀더(40)의 기판 W의 이면측에 마련해도 된다. 원하는 온도로 조절된 도금액 Q는, 도금액 순환 장치(58)가 갖는 필터(58b) 등으로 불순물이 제거된다. 불순물이 제거된 도금액 Q는 도금액 순환 장치(58)에 의하여 도금액 공급구(56)를 통해 도금 처리조(52)에 공급된다.
애노드 홀더(20)는, 애노드(21)와 기판 W 사이의 전계를 조정하기 위한 애노드 마스크(25)를 갖는다. 애노드 마스크(25)는, 예를 들어 유전체 재료로 이루어지는 대략 판상의 부재이며, 애노드 홀더(20)의 전면에 마련된다. 즉, 애노드 마스크(25)는 애노드(21)와 기판 홀더(40) 사이에 배치된다. 애노드 마스크(25)는, 애노드(21)와 기판 W 사이에 흐르는 전류가 통과하는 제1 개구(25a)를 대략 중앙부에 갖는다. 애노드 마스크(25)는, 애노드 마스크(25)를 애노드 홀더(20)에 일체로 설치하기 위한 애노드 마스크 설치부(25b)를 그 외주에 갖는다.
도금조(10)는, 또한 애노드(21)와 기판 W 사이의 전계를 조정하기 위한 레귤레이션 플레이트(30)를 갖는다. 레귤레이션 플레이트(30)는, 예를 들어 유전체 재료로 이루어지는 대략 판상의 부재이며, 애노드 마스크(25)와 기판 홀더(40)(기판 W) 사이에 배치된다. 레귤레이션 플레이트(30)는, 애노드(21)와 기판 W 사이에 흐르는 전류가 통과하는 제2 개구(30a)를 갖는다.
레귤레이션 플레이트(30)와 기판 홀더(40) 사이에는, 기판 W의 피도금면 W1근방의 도금액 Q를 교반하기 위한 패들(18)이 마련된다. 패들(18)은 대략 봉상의 부재이며, 연직 방향을 향하도록 도금 처리조(52) 내에 마련된다. 패들(18)의 일단은 패들 구동 장치(19)에 고정된다. 패들(18)은, 패들 구동 장치(19)에 의하여 기판 W의 피도금면 W를 따라 수평 이동되며, 이것에 의하여 도금액 Q가 교반된다.
제1 실시 형태에 관한 기판의 제조 방법에서는, 도 2에 도시하는 도금 셀(50)에 있어서, 기판 W 상에 형성되는 레지스트층이 원하는 온도로 되도록 도금액 Q의 온도를 온도 조절 기구(58a)에 의하여 원하는 온도로 조절한다. 기판 상에 형성되는 레지스트층은 기판을 도금할 때 도금액 Q와 접촉하므로, 도금액 Q의 온도와 레지스트층의 온도가 대략 동일한 것으로 간주할 수 있다. 따라서 본 명세서에 있어서, 기판 W에 도금할 때의 온도란, 도금액 Q의 온도 또는 레지스트층의 온도를 말한다. 이하, 제1 실시 형태에 관한 기판의 제조 방법에 대하여 상세히 설명한다.
도 3a 내지 도 3g는, 제1 실시 형태에 관한 기판의 제조 방법을 설명하기 위한, 기판 W의 부분 단면도를 도시한다. 도 3a에 도시한 바와 같이, 제1 실시 형태에 관한 기판의 제조 방법에서는 먼저, 구리 등으로 이루어지는 시드층(301)과, 시드층(301) 상에 레지스트층(302)을 갖는 기판 W를 준비한다. 기판 W는, 예를 들어 SiO2나 Si 등의 기판이다. 또한 레지스트층(302)은 개구부를 가지며, 이 개구부에 의하여 노출된 시드층(301) 상에 후술하는 3층의 도금막이 형성된다.
계속해서, 도 3b에 도시된 바와 같이, 레지스트층(302)의 개구부에 구리 배선층(303)이 형성된다. 이 구리 배선층(303)은, 도 2에 도시한 도금 셀(50)에 있어서, 전해 도금에 의하여 형성된다. 구리 배선층(303)은, 예를 들어 약 5 내지 15㎛의 두께를 갖는다. 이 구리 배선층(303)을 형성할 때의 도금액 Q의 온도는, 도금 속도 및 도금액에 포함되는 첨가제의 효율성 등의 관점에서 약 25℃(이하, 제1 온도라 함)로 되도록 설정된다. 따라서 레지스트층(302)의 온도도 도금액 Q의 온도와 마찬가지로 약 25℃로 된다.
도 3c에 도시된 바와 같이, 구리 배선층(303) 상에는, Ni를 포함하는 배리어층(304)(배리어층의 일례에 상당함)이 형성된다. 배리어층(304)은, 예를 들어 약 1 내지 10㎛의 두께를 갖는다. 이 배리어층(304)은, 구리 배선층(303)을 도금한 도금 셀(50)과는 다른 도금 셀(50)에 있어서, 전해 도금에 의하여 형성된다. 제1 실시 형태에서는, 이 배리어층(304)을 형성할 때의 도금액의 온도(이하, 제2 온도라 함)는 제1 온도와 동등한 온도로 되도록 설정된다. 달리 말하면, 제1 실시 형태에 관한 기판의 제조 방법에서는, 도 6a 내지 도 6f에 도시한 종래의 기판 제조 프로세스에 비하여 배리어층(304)이 낮은 온도에서 도금된다. 일 실시 형태에서는, 제2 온도는 제1 온도와 동일한 약 25℃이다. 이것에 의하여, 배리어층(304)을 형성할 때의 레지스트층(302)은, 구리 배선층(303)을 형성할 때의 레지스트층(302)과 동등한 온도로 되므로, 배리어층(304)을 도금할 때의 레지스트층(302)의 개구부의 폭이, 구리 배선층(303)을 도금할 때의 레지스트층(302)의 개구부의 폭과 비슷한 크기로 된다. 따라서 배리어층(304)의 폭이 구리 배선층(303)의 폭과 비슷한 크기로 된다. 또한 본 명세서에 있어서 「폭」이란, 레지스트층(302)의 개구부의 형상이 대략 원형인 경우에는 각 층의 외경을 말하고, 레지스트층(302)의 개구부의 형상이 다각형인 경우에는 다각형의 각 층의 정점 간의 거리를 말한다.
계속해서, 도 3d에 도시된 바와 같이, 배리어층(304) 상에는, 주석은을 포함하는 주석 합금 범프층(305)이 형성된다. 주석 합금 범프층(305)은, 예를 들어 약 10 내지 50㎛의 두께를 갖는다. 이 주석 합금 범프층(305)은, 구리 배선층(303)을 도금한 도금 셀(50) 및 배리어층(304)을 도금한 도금 셀(50)과는 다른 도금 셀(50)에 있어서, 전해 도금에 의하여 형성된다. 이 주석 합금 범프층(305)을 형성할 때의 도금액의 온도(이하, 제3 온도)는, 제2 온도 이상의 온도로 되도록 설정되는 것이 바람직하다. 일 실시 형태에서는, 제3 온도는 제2 온도와 동일한 약 25℃이다. 이것에 의하여, 주석 합금 범프층(305)을 형성할 때의 레지스트층(302)의 온도는, 배리어층(304)을 형성할 때의 레지스트층(302)의 온도 이상으로 되므로, 주석 합금 범프층(305)을 도금할 때의 레지스트층(302)의 개구부의 폭이, 배리어층(304)을 도금할 때의 레지스트층(302)의 개구부의 폭 이하로 된다. 따라서 주석 합금 범프층(305)의 폭이 배리어층(304)의 폭 이하의 크기로 된다.
그 후, 레지스트층(302)이 레지스트 박리 장치에 의하여 제거되고(도 3e 참조), 시드층(301)이 에칭 장치에 의하여 적절한 형상으로 에칭된다(도 3f 참조). 상술한 제1 실시 형태에 관한 기판의 제조 방법에 의하면, 도 3f에 도시된 바와 같이, 배리어층(304)의 폭은 구리 배선층(303)의 폭과 비슷한 크기로 된다. 또한 바람직하게는, 주석 합금 범프층(305)의 폭은 배리어층(304)의 폭 이하의 크기로 된다.
이와 같이, 배리어층(304)의 폭이 구리 배선층(303)의 폭과 비슷한 크기를 갖는 경우, 도 6e에 도시된 바와 같은 배리어층(204)이 구리 배선층(203)에 비하여 매우 작은 폭을 갖는 경우에 비하여, 주석 합금 범프층(305)을 리플로우한 때, 리플로우된 주석 합금 범프층(305)이 배리어층(304)의 측면으로부터 늘어뜨려지기 어려워진다. 따라서 도 3g에 도시한 바와 같이 리플로우된 주석 합금 범프층(305)은, 원하는 구 형상을 유지할 수 있어, 주석 합금 범프층(305)이 구리 배선층(303)과 접촉하는 것을 억제할 수 있다.
이상에서 설명한 바와 같이, 제1 실시 형태에 있어서는, 구리 배선층(303) 상에 형성되는 배리어층(304)이 구리 배선층(303)의 도금 시의 온도와 동등한 온도에서 도금된다. 따라서 배리어층(304)을 도금할 때의 레지스트층(302)의 개구부의 폭이, 구리 배선층(303)을 도금할 때의 레지스트층(302)의 개구부의 폭과 비슷한 크기로 된다. 이 때문에, 배리어층(304)의 폭이 구리 배선층(303)의 폭과 비슷한 크기로 되어, 주석 합금 범프층(305)을 리플로우한 때 주석 합금이 구리 배선층(303)에 늘어뜨려져 접촉하는 것을 억제할 수 있다. 도 6a 내지 도 6f에 도시한 종래의 프로세스에서는, 배리어층(204)을 형성할 때의 도금액의 온도는, 도금 속도 및 도금액에 포함되는 첨가제의 효율성의 관점에서 약 40℃로 설정되어 있었다. 도금 속도를 높게 유지하는 것은 도금 프로세스에 있어서 중요한 요소의 하나이며, 도금 속도가 최적의 값으로 되도록 도금액의 온도를 설정하는 것이 일반적으로 행해진다. 그러나 제1 실시 형태에 있어서는, 배리어층(304)을 형성할 때의 도금액의 온도를 종래보다도 대폭 낮게 함으로써, 도금 속도 및 첨가제의 효율성은 악화되지만 배리어층(304)의 폭을 구리 배선층(303)의 폭 크기에 근접시킬 수 있다.
또한 제1 실시 형태에 있어서는, 일례로서 배리어층(304)이 Ni를 포함하는 것으로서 설명하고 있지만 이에 한정되지 않으며, 배리어층(304)은, Ni 및 Co로 이루어지는 군 중 하나 이상의 금속을 포함할 수 있다. 이들 금속은, 구리 배선층(303)을 구성하는 구리가 확산되기 어려운 재료여서, 구리가 주석 합금 범프층(305)에 확산되는 것을 방지할 수 있다. 또한 제1 실시 형태에 있어서는, 일례로서 주석 합금 범프층(305)이 주석은을 포함하는 것으로서 설명하고 있지만 이에 한정되지 않으며, 주석 합금 범프층(305)은 주석은 또는 주석구리를 포함할 수 있다.
또한 본 명세서에 있어서 「동등한 온도」란, 두 온도의 차가 5℃ 미만인 것을 말하며, 바람직하게는 2.5℃ 이하인 것을 말하고, 보다 바람직하게는 1℃ 이하인 것을 말한다. 제1 온도와 제2 온도의 차가 5℃ 미만이면, 배리어층(304)의 폭이 구리 배선층(303)의 폭과 충분히 비슷한 크기로 되어, 주석 합금 범프층(305)을 리플로우한 때 주석 합금이 구리 배선층(303)에 늘어뜨려져 접촉하는 것을 억제할 수 있다. 또한 제1 온도와 제2 온도의 차가 2.5℃ 이하이면, 배리어층(304)의 폭이 구리 배선층(303)의 폭과 한층 더 비슷한 크기로 되어, 주석 합금 범프층(305)을 리플로우한 때 주석 합금이 구리 배선층(303)에 늘어뜨려져 접촉하는 것을 한층 더 억제할 수 있다. 또한 제1 온도와 제2 온도의 차가 1℃ 이하이면, 배리어층(304)의 폭이 구리 배선층(303)의 폭과 실질적으로 동일한 크기로 되어, 주석 합금 범프층(305)을 리플로우한 때 주석 합금이 구리 배선층(303)에 늘어뜨려져 접촉하는 것을 보다 한층 더 억제할 수 있다.
<제2 실시 형태>
다음으로, 본 발명의 제2 실시 형태에 관한 기판의 제조 방법에 대하여 설명한다. 제2 실시 형태에 관한 기판의 제조 방법은, 도 1 및 도 2에 도시한 도금 장치를 사용하여 실시할 수 있다. 제2 실시 형태에 관한 기판의 제조 방법에서는, 제1 실시 형태와 마찬가지로, 도 2에 도시하는 도금 셀(50)에 있어서, 기판 W 상에 형성되는 레지스트층이 원하는 온도로 되도록 도금액 Q의 온도를 온도 조절 기구(58a)에 의하여 원하는 온도로 조절한다. 이하, 제2 실시 형태에 관한 기판의 제조 방법에 대하여 상세히 설명한다.
도 4a 내지 도 4f는, 제2 실시 형태에 관한 기판의 제조 방법을 설명하기 위한, 기판 W의 부분 단면도를 도시한다. 도 4a에 도시한 바와 같이, 제2 실시 형태에 관한 기판의 제조 방법에서는 먼저, 제1 실시 형태와 마찬가지로, 구리 등으로 이루어지는 시드층(301)과, 시드층(301) 상에 레지스트층(302)을 갖는 기판 W를 준비한다.
계속해서, 도 4b에 도시된 바와 같이, 레지스트층(302)의 개구부에 구리 배선층(303)이 형성된다. 이 구리 배선층(303)은, 도 2에 도시한 도금 셀(50)에 있어서, 전해 도금에 의하여 형성된다. 구리 배선층(303)은, 예를 들어 약 5 내지 15㎛의 두께를 갖는다. 이 구리 배선층(303)을 형성할 때의 도금액 Q의 온도는, 도금 속도 및 도금액에 포함되는 첨가제의 효율성 등의 관점에서 약 25℃(이하, 제1 온도라 함)로 되도록 설정된다. 따라서 레지스트층(302)의 온도도 도금액 Q의 온도와 마찬가지로 약 25℃로 된다.
도 4c에 도시된 바와 같이, 구리 배선층(303) 상에는, Ni를 포함하는 강화 배리어층(306)이 형성된다. 강화 배리어층(306)은, 예를 들어 약 1 내지 10㎛의 두께를 갖는다. 이 강화 배리어층(306)은, 구리 배선층(303)을 도금한 도금 셀(50)과는 다른 도금 셀(50)에 있어서, 전해 도금에 의하여 형성된다.
제2 실시 형태에서는, 이 강화 배리어층(306)을 형성할 때의 도금액의 온도(이하, 제2 온도라 함)는 제1 온도 미만으로 되도록 설정된다. 달리 말하면, 제2 실시 형태에 관한 기판의 제조 방법에서는, 도 6a 내지 도 6f에 도시한 종래의 기판 제조 프로세스에 비하여 강화 배리어층(306)이 낮은 온도에서 도금된다. 일 실시 형태에서는, 제2 온도는 약 20℃이다. 이것에 의하여, 강화 배리어층(306)을 형성할 때의 레지스트층(302)의 온도는, 구리 배선층(303)을 형성할 때의 레지스트층(302)의 온도 미만으로 되므로, 강화 배리어층(306)을 도금할 때의 레지스트층(302)의 개구부의 폭이, 구리 배선층(303)을 도금할 때의 레지스트층(302)의 개구부의 폭보다도 커진다. 따라서 강화 배리어층(306)의 폭이 구리 배선층(303)의 폭보다도 커진다.
또한 강화 배리어층(306)을 도금할 때의 레지스트층(302)의 개구부의 폭이, 구리 배선층(303)을 도금할 때의 레지스트층(302)의 개구부의 폭보다도 커지므로, 구리 배선층(303)의 측면과 레지스트층(302) 사이에 미소한 간극이 발생한다. 이 때문에, 강화 배리어층(306)을 도금할 때, 도금액 Q가 구리 배선층(303)의 측면의 적어도 일부와 레지스트층(302)의 간극에 들어가, 구리 배선층(303)의 측면의 적어도 일부에도 강화 배리어층(306)이 도금된다. 즉, 도 4c에 도시된 바와 같이, 강화 배리어층(306)은 구리 배선층(303)의 측면의 적어도 일부를 덮는다.
제2 온도는, 제1 온도보다도 5℃ 이상 작은 것이 바람직하다. 이것에 의하여, 강화 배리어층(306)의 폭을 구리 배선층의 폭보다도 충분히 크게 할 수 있어, 강화 배리어층(306)이 구리 배선층(303)의 측면을 덮는 면적을 증가시킬 수 있다. 또한 제2 온도는 15℃ 이상인 것이 바람직하다. 강화 배리어층(306)을 도금하기 위한 도금액 Q는, 그 종류에 따라서는 붕산이 포함된다. 이 붕산은, 도금액 Q의 온도가 15℃를 하회하면 석출될 우려가 있다. 따라서 제2 실시 형태에 의하면 제2 온도가 15℃ 이상이므로, 강화 배리어층(306)을 도금하기 위한 도금액 Q로부터 붕산이 석출되는 것을 억제할 수 있다.
계속해서, 도 4d에 도시된 바와 같이, 강화 배리어층(306) 상에는, 주석은을 포함하는 주석 합금 범프층(305)이 형성된다. 주석 합금 범프층(305)은, 예를 들어 약 10 내지 50㎛의 두께를 갖는다. 이 주석 합금 범프층(305)은, 구리 배선층(303)을 도금한 도금 셀(50) 및 강화 배리어층(306)을 도금한 도금 셀(50)과는 다른 도금 셀(50)에 있어서, 전해 도금에 의하여 형성된다. 이 주석 합금 범프층(305)을 형성할 때의 도금액의 온도(이하, 제3 온도)는 제2 온도 이상의 온도로 되도록 설정되는 것이 바람직하다. 일 실시 형태에서는, 제3 온도는 약 25℃이다. 이것에 의하여, 주석 합금 범프층(305)을 형성할 때의 레지스트층(302)의 온도는, 강화 배리어층(306)을 형성할 때의 레지스트층(302)의 온도 이상으로 되므로, 주석 합금 범프층(305)을 도금할 때의 레지스트층(302)의 개구부의 폭이, 강화 배리어층(306)을 도금할 때의 레지스트층(302)의 개구부의 폭 이하로 된다. 따라서 주석 합금 범프층(305)의 폭이 강화 배리어층(306)의 폭 이하의 크기로 된다.
그 후, 레지스트층(302)이 레지스트 박리 장치에 의하여 제거되고, 시드층(301)이 에칭 장치에 의하여 적절한 형상으로 에칭된다(도 4e 참조). 상술한 제2 실시 형태에 관한 기판의 제조 방법에 의하면, 도 4e에 도시된 바와 같이 강화 배리어층(306)의 폭은 구리 배선층(303)의 폭보다도 커진다. 또한 바람직하게는, 강화 배리어층(306)은 구리 배선층(303)의 측면의 적어도 일부를 덮는다. 더욱 바람직하게는, 주석 합금 범프층(305)의 폭은 강화 배리어층(306)의 폭 이하의 크기로 된다.
이와 같이, 배리어층(304)의 폭이 구리 배선층(303)의 폭보다도 큰 경우, 도 6e에 도시된 바와 같은 배리어층(204)이 구리 배선층(203)에 비하여 매우 작은 폭을 갖는 경우에 비하여, 주석 합금 범프층(305)을 리플로우한 때, 리플로우된 주석 합금 범프층(305)이 배리어층(304)의 측면으로부터 늘어뜨려지기 어려워진다. 따라서 도 4f에 도시한 바와 같이 리플로우된 주석 합금 범프층(305)은, 원하는 구 형상을 유지할 수 있어, 주석 합금 범프층(305)이 구리 배선층(303)과 접촉하는 것을 억제할 수 있다.
이상에서 설명한 바와 같이, 제2 실시 형태에 있어서는, 구리 배선층(303) 상에 형성되는 강화 배리어층(306)이 구리 배선층(303)의 도금 시의 온도 미만의 온도에서 도금된다. 따라서 강화 배리어층(306)을 도금할 때의 레지스트층(302)의 개구부의 폭이, 구리 배선층(303)을 도금할 때의 레지스트층(302)의 개구부의 폭보다도 커진다. 이 때문에, 강화 배리어층(306)의 폭이 구리 배선층(303)의 폭보다도 커져, 주석 합금 범프층(305)을 리플로우한 때 주석 합금이 구리 배선층(303)에 늘어뜨려져 접촉하는 것을 한층 더 억제할 수 있다. 또한 제2 실시 형태에 있어서는, 강화 배리어층(306)이 구리 배선층(303)의 측면의 적어도 일부를 덮으므로, 주석 합금 범프층(305)을 리플로우한 때 주석 합금이 구리 배선층(303)에 접촉하는 것을 한층 더 억제할 수 있다. 도 6a 내지 도 6f에 도시한 종래의 프로세스에서는, 배리어층(204)을 형성할 때의 도금액의 온도는, 도금 속도 및 도금액에 포함되는 첨가제의 효율성의 관점에서 약 40℃로 설정되어 있었다. 도금 속도를 높게 유지하는 것은 도금 프로세스에 있어서 중요한 요소의 하나이며, 도금 속도가 최적의 값으로 되도록 도금액의 온도를 설정하는 것이 일반적으로 행해진다. 그러나 제2 실시 형태에 있어서는, 강화 배리어층(306)을 형성할 때의 도금액의 온도를 종래보다도 대폭 낮게 함으로써, 도금 속도 및 첨가제의 효율성은 악화되지만 강화 배리어층(306)의 폭을 구리 배선층(303)의 폭보다도 크게 할 수 있다.
또한 제2 실시 형태에 있어서는, 일례로서 강화 배리어층(306)이 Ni를 포함하는 것으로서 설명하고 있지만 이에 한정되지 않으며, 강화 배리어층(306)은, Ni 및 Co로 이루어지는 군 중 하나 이상의 금속을 포함할 수 있다. 이들 금속은, 구리 배선층(303)을 구성하는 구리가 확산되기 어려운 재료여서, 구리가 주석 합금 범프층(305)에 확산되는 것을 방지할 수 있다. 또한 제2 실시 형태에 있어서는, 일례로서 주석 합금 범프층(305)이 주석은을 포함하는 것으로서 설명하고 있지만 이에 한정되지 않으며, 주석 합금 범프층(305)은 주석은 또는 주석구리를 포함할 수 있다.
<제3 실시 형태>
다음으로, 본 발명의 제3 실시 형태에 대하여 설명한다. 제3 실시 형태에서는, 도금 장치의 구성이 도 1에 도시한 도금 장치와 상이하다. 제3 실시 형태에서 설명하는 도금 장치를 사용하여, 제1 실시 형태 및 제2 실시 형태에서 설명한 기판의 제조 방법을 실시할 수 있다.
도 5는, 제3 실시 형태에 관한 기판에 도금을 하기 위한 도금 장치의 전체 배치도이다. 도 5에 도시한 바와 같이, 제3 실시 형태에 관한 도금 장치는, 도 1에 도시한 도금 장치에 비하여, 3개의 도금 셀(50a, 50b, 50c)을 갖는 점과, 각 도금 셀(50a, 50b, 50c)이 제2 세정조(130b)를 구비하고 있는 점이 상이하다. 다른 부분은 도 1에 도시한 도금 장치와 동일하므로 설명을 생략한다.
도시한 바와 같이 도금 장치에는, 블로우조(132)의 후단측에, 제2 세정조(130b)를 구비한 도금 셀(50c), 제2 세정조(130b)를 구비한 도금 셀(50b), 및 제2 세정조(130b)를 구비한 도금 셀(50a)이 순서대로 배치된다. 도금 셀(50a, 50b, 50c)의 구성은, 도 2에 도시한 도금 셀(50)과 마찬가지의 구성을 갖는다(또한 각 도금 셀(50a, 50b, 50c)에는 도시되지 않은 패들이 마련되어 있음). 도금 셀(50a)은, 도 3a 내지 도 3f 및 도 4a 내지 도 4f에 도시한 구리 배선층(303)을 형성하기 위한 도금 셀이다. 도금 셀(50b)은, 도 3a 내지 도 3f에 도시한 배리어층(304) 또는 도 4a 내지 도 4f에 도시한 강화 배리어층(306)을 형성하기 위한 도금 셀이다. 도금 셀(50c)은, 도 3a 내지 도 3f 및 도 4a 내지 도 4f에 도시한 주석 합금 범프층(305)을 형성하기 위한 도금 셀이다.
도 5에 도시하는 도금 장치에서 구리 배선층(303), 배리어층(304) 또는 강화 배리어층(306), 및 주석 합금 범프층(305)을 형성할 때는, 기판은 프리웨트조(126), 프리소크조(128), 제1 세정조(130a)에서 처리된 후, 도금 셀(50a)로 반송된다. 또한 제1 세정조(130a)의 세정액의 온도는, 이후에 계속되는 도금 셀(50a)의 도금액의 온도와 동일한 것이 바람직하다. 이것에 의하여, 기판을 도금 셀(50a)의 도금액에 침지한 때, 도금액의 온도 저하 또는 상승을 억제할 수 있다.
도금 셀(50a)에 있어서 구리 배선층(303)이 기판에 형성되면, 도금 셀(50a)이 구비하는 제2 세정조(130b)로 기판이 반송되어 세정된다. 제2 세정조(130b)의 세정액의 온도는, 이후에 계속되는 도금 셀(50b)의 도금액의 온도와 동일한 것이 바람직하다. 이것에 의하여, 기판을 도금 셀(50b)의 도금액에 침지한 때, 도금액의 온도 저하 또는 상승을 억제할 수 있다.
구리 배선층(303)이 형성된 기판은, 계속해서 도금 셀(50b)로 반송된다. 도금 셀(50b)에 있어서 배리어층(304) 또는 강화 배리어층(306)이 형성되면, 도금 셀(50b)이 구비하는 제2 세정조(130b)에 기판이 반송되어 세정된다. 제2 세정조(130b)의 세정액의 온도는, 이후에 계속되는 도금 셀(50c)의 도금액의 온도와 동일한 것이 바람직하다. 이것에 의하여, 기판을 도금 셀(50c)의 도금액에 침지한 때, 도금액의 온도 저하 또는 상승을 억제할 수 있다.
배리어층(304) 또는 강화 배리어층(306)이 형성된 기판은, 계속해서 도금 셀(50c)로 반송된다. 도금 셀(50c)에 있어서 주석 합금 범프층(305)이 형성되면, 도금 셀(50c)이 구비하는 제2 세정조(130b)에 기판이 반송되어 세정된다. 세정된 기판은, 블로우조(132)로 반송되어 액 제거가 행해진다. 그 후, 기판은, 기판 착탈부(120)에 있어서 기판 홀더(40)로부터 떼어내져 스핀 린스 드라이어(106)에서 건조된 후, 카세트(100)에 수납된다.
이상에서 설명한 바와 같이, 도 5에 도시하는 도금 장치는 3개의 도금 셀(50a, 50b, 50c)을 가지므로, 구리 배선층(303), 배리어층(304) 또는 강화 배리어층(306), 및 주석 합금 범프층(305) 모두를 이 도금 장치에서 형성할 수 있다.
이상, 본 발명의 실시 형태에 대하여 설명했지만, 상술한 발명의 실시 형태는 본 발명의 이해를 용이하게 하기 위한 것이지 본 발명을 한정하는 것은 아니다. 본 발명은, 그 취지를 일탈하지 않고 변경, 개량될 수 있음과 함께, 본 발명에는 그 등가물이 포함되는 것은 물론이다. 또한 상술한 과제의 적어도 일부를 해결할 수 있는 범위, 또는 효과의 적어도 일부를 발휘하는 범위에 있어서, 특허 청구범위 및 명세서에 기재된 각 구성 요소의 임의의 조합 또는 생략이 가능하다.
201: 시드층
202: 레지스트층
203: 구리 배선층
204: 배리어층
205: 주석 합금 범프층
301: 시드층
302: 레지스트층
303: 구리 배선층
304: 배리어층
305: 주석 합금 범프층
306: 강화 배리어층
W: 기판

Claims (14)

  1. 레지스트 개구부에 범프를 갖는 기판의 제조 방법이며,
    기판 상에 제1 온도로 된 도금액으로 구리 배선층을 도금하는 공정과,
    상기 구리 배선층 상에 제1 온도와 동등한 제2 온도로 된 도금액으로 배리어층을 도금하는 공정과,
    상기 배리어층 상에 주석 합금 범프층을 도금하는 공정을 갖는, 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 온도는 상기 제1 온도와의 차가 5℃ 미만인, 기판의 제조 방법.
  3. 제2항에 있어서,
    상기 제2 온도는 상기 제1 온도와의 차가 2.5℃ 이하인, 기판의 제조 방법.
  4. 제3항에 있어서,
    상기 제2 온도는 상기 제1 온도와의 차가 1℃ 이하인, 기판의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 배리어층은, Ni 및 Co로 이루어지는 군 중 하나 이상의 금속을 포함하는, 기판의 제조 방법.
  6. 레지스트 개구부에 범프를 갖는 기판의 제조 방법이며,
    기판 상에 제1 온도로 된 도금액으로 구리 배선층을 도금하는 공정과,
    상기 구리 배선층 상에 제1 온도 미만의 제2 온도로 된 도금액으로 강화 배리어층을 도금하는 공정과,
    상기 강화 배리어층 상에 주석 합금층을 도금하는 공정을 갖는, 기판의 제조 방법.
  7. 제6항에 있어서,
    상기 강화 배리어층의 폭은 상기 구리 배선층의 폭보다도 큰, 기판의 제조 방법.
  8. 제7항에 있어서,
    상기 강화 배리어층은 상기 구리 배선층의 측면의 적어도 일부를 덮는, 기판의 제조 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 제2 온도는 상기 제1 온도보다도 5℃ 이상 작고 또한 15℃ 이상인, 기판의 제조 방법.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 강화 배리어층은, Ni 및 Co로 이루어지는 군 중 하나 이상의 금속을 포함하는, 기판의 제조 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 주석 합금 범프층을 도금하는 공정은, 상기 제2 온도 이상의 제3 온도로 된 도금액으로 상기 주석 합금 범프층을 도금하는 공정을 포함하는, 기판의 제조 방법.
  12. 레지스트 개구부에 범프를 갖는 기판이며,
    기판 상에 마련되는 구리 배선층과,
    상기 구리 배선층 상에 마련되는 강화 배리어층과,
    상기 강화 배리어층 상의 주석 합금 범프층을 갖고,
    상기 강화 배리어층의 폭은 상기 구리 배선층의 폭보다도 큰, 기판.
  13. 제12항에 있어서,
    상기 강화 배리어층은 상기 구리 배선층의 측면의 적어도 일부를 덮는, 기판.
  14. 제12항 또는 13항에 있어서,
    상기 강화 배리어층은, Ni 및 Co로 이루어지는 군 중 하나 이상의 금속을 포함하는, 기판.
KR1020187027139A 2016-03-31 2017-03-29 기판의 제조 방법 및 기판 KR102279435B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016071000A JP6713809B2 (ja) 2016-03-31 2016-03-31 基板の製造方法及び基板
JPJP-P-2016-071000 2016-03-31
PCT/JP2017/012896 WO2017170694A1 (ja) 2016-03-31 2017-03-29 基板の製造方法及び基板

Publications (2)

Publication Number Publication Date
KR20180132061A true KR20180132061A (ko) 2018-12-11
KR102279435B1 KR102279435B1 (ko) 2021-07-21

Family

ID=59965660

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187027139A KR102279435B1 (ko) 2016-03-31 2017-03-29 기판의 제조 방법 및 기판

Country Status (6)

Country Link
US (1) US20200335394A1 (ko)
JP (1) JP6713809B2 (ko)
KR (1) KR102279435B1 (ko)
CN (1) CN108886003B (ko)
TW (1) TWI726080B (ko)
WO (1) WO2017170694A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI790526B (zh) * 2021-01-18 2023-01-21 日商荏原製作所股份有限公司 基板固持器、鍍覆裝置、鍍覆方法、及記憶媒體
TWI822514B (zh) * 2021-01-18 2023-11-11 日商荏原製作所股份有限公司 基板固持器、鍍覆裝置、鍍覆方法、及記憶媒體

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000036297A (ko) * 1999-11-06 2000-07-05 윤덕용 무전해 도금법을 이용한 고속구리배선 칩 접속용 범프(Ｂｕｍｐ) 및 UBM 형성방법
JP2014060379A (ja) 2012-08-24 2014-04-03 Tdk Corp 端子構造及び半導体素子

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413851B1 (en) * 2001-06-12 2002-07-02 Advanced Interconnect Technology, Ltd. Method of fabrication of barrier cap for under bump metal
JP2003124590A (ja) * 2001-10-17 2003-04-25 Sumitomo Electric Ind Ltd 回路基板とその製造方法及び高出力モジュール
US20040096592A1 (en) * 2002-11-19 2004-05-20 Chebiam Ramanan V. Electroless cobalt plating solution and plating techniques
US7012333B2 (en) * 2002-12-26 2006-03-14 Ebara Corporation Lead free bump and method of forming the same
US7276801B2 (en) * 2003-09-22 2007-10-02 Intel Corporation Designs and methods for conductive bumps
CN1290160C (zh) * 2004-09-24 2006-12-13 清华大学 分离双电极酸性化学镀制备集成电路铜互连线的金属化方法
TWI242253B (en) * 2004-10-22 2005-10-21 Advanced Semiconductor Eng Bumping process and structure thereof
US7189650B2 (en) * 2004-11-12 2007-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for copper film quality enhancement with two-step deposition
JP2006332694A (ja) * 2006-07-24 2006-12-07 Megic Corp 半導体表面上に金属バンプを形成する方法
JP2010040691A (ja) * 2008-08-04 2010-02-18 Ebara Corp 鉛フリーバンプ形成方法
JP5794148B2 (ja) * 2009-12-25 2015-10-14 三菱瓦斯化学株式会社 エッチング液及びこれを用いた半導体装置の製造方法
TWI473216B (zh) * 2012-06-19 2015-02-11 Chipbond Technology Corp 半導體製程及其半導體結構
CN102931159B (zh) * 2012-11-08 2016-04-06 南通富士通微电子股份有限公司 半导体封装结构
JP2015170791A (ja) * 2014-03-10 2015-09-28 マイクロン テクノロジー， インク． 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000036297A (ko) * 1999-11-06 2000-07-05 윤덕용 무전해 도금법을 이용한 고속구리배선 칩 접속용 범프(Ｂｕｍｐ) 및 UBM 형성방법
JP2014060379A (ja) 2012-08-24 2014-04-03 Tdk Corp 端子構造及び半導体素子

Also Published As

Publication number Publication date
JP2017183592A (ja) 2017-10-05
US20200335394A1 (en) 2020-10-22
KR102279435B1 (ko) 2021-07-21
WO2017170694A1 (ja) 2017-10-05
CN108886003B (zh) 2022-09-20
TWI726080B (zh) 2021-05-01
JP6713809B2 (ja) 2020-06-24
TW201802974A (zh) 2018-01-16
CN108886003A (zh) 2018-11-23

Similar Documents

Publication Publication Date Title
US10513795B2 (en) Plating apparatus, plating method, and substrate holder
JP4805141B2 (ja) 電気めっき装置
US20090218231A1 (en) Plating apparatus
US20220010446A1 (en) Electrodeposition of nanotwinned copper structures
JP4624738B2 (ja) めっき装置
KR102279435B1 (ko) 기판의 제조 방법 및 기판
CN111524808A (zh) 基板处理方法和基板处理装置
US9412713B2 (en) Treatment method of electrodeposited copper for wafer-level-packaging process flow
TWI518213B (zh) 導電性結構之形成方法
JP2019085613A (ja) 前処理装置、これを備えためっき装置、及び前処理方法
JP5232844B2 (ja) めっき装置
JP7460504B2 (ja) めっき装置
KR102360638B1 (ko) 애노드에 급전 가능한 급전체 및 도금 장치
TWI809415B (zh) 鍍覆裝置及鍍覆方法
TWI785823B (zh) 鍍覆裝置
WO2023032191A1 (ja) めっき方法及びめっき装置
JP2004162129A (ja) めっき装置及びめっき方法
JP2005226119A (ja) 基板処理方法、およびめっき方法並びに装置
JP2005281720A (ja) 湿式処理方法及び装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant