JP2002175044A - 容量性負荷駆動回路およびそれを用いたプラズマディスプレイ装置 - Google Patents

Abstract

(57)【要約】 【課題】 容量性負荷を駆動する回路においては、その
負荷容量と駆動周波数の増大に伴ない、従来の低電力化
技術を用いたとしても消費電力が増大してしまい、その
駆動回路（ドライブＩＣ）自身からの発熱が大きな問題
になっている。本発明の目的は上記の条件においても消
費電力の増大を抑えられる容量性負荷駆動回路を提供す
ることである。 【解決手段】 駆動電源１を駆動素子６を介して出力端
子に接続した構成を含む容量性負荷駆動回路３であっ
て、前記駆動電源１と前記駆動素子６との間に電力分散
手段２を挿入するか、或いは、前記出力端子に対して抵
抗性インピーダンスを直列に挿入するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、容量性負荷駆動回
路およびそれを用いたプラズマディスプレイ装置に関
し、特に、プラズマディスプレイパネルやエレクトロル
ミネッセンスパネル等の容量性負荷の駆動に伴う発熱を
適切に処理し得る回路技術に関する。近年、薄型の平面
表示装置として、プラズマディスプレイパネル（ＰＤ
Ｐ）やエレクトロルミネッセンス（ＥＬ）パネル等が研
究開発されている。特に、ＰＤＰは、大画面および高速
の表示が可能であり、また、表示品質も改善されて来て
おり、ＣＲＴに代わる表示装置として注目されている。
しかしながら、このようなＰＤＰにおいては、容量性負
荷である各表示セル（および、配線容量等）を高電圧の
パルス信号により駆動して表示を行うため、その消費電
力の大きさが問題になっている。そこで、容量性負荷
（表示セル等）を低消費電力で駆動する回路が提案され
ているが、その駆動回路自体からの放熱等の問題があ
る。そこで、放熱等の問題を解決し得る容量性負荷駆動
回路の提供が要望されている。

【０００２】

【従来の技術】図１はプラズマディスプレイ装置の全体
構成を概略的に示すブロック図である。図１において、
参照符号１０１は表示パネル、１０２はアノード（アド
レス）駆動回路、１０３はカソード（Ｙ）駆動回路、１
０４はサブアノード駆動回路、１０５は制御回路、１０
６はＸ駆動回路、そして、１０７は放電セルを示してい
る。

【０００３】以下の説明では、主としてプラズマディス
プレイ装置におけるアドレス駆動回路（アドレスドライ
ブＩＣ）について説明するが、本発明の容量性負荷駆動
回路は、プラズマディスプレイ装置のアドレス駆動回路
だけでなくＸ駆動回路やＹ駆動回路のような容量性負荷
（放電セル）を駆動するための回路として使用すること
ができ、さらに、プラズマディスプレイ装置以外の様々
な容量性負荷を駆動するための回路、例えば、ＭＯＳト
ランジスタよりなる論理ゲート（駆動されるトランジス
タのゲートは容量とみなされ、また、配線等に寄生する
容量等も加算されて容量性負荷と考えられる）を駆動す
るための回路等に幅広く適用することができる。

【０００４】図１は、直流型（ＤＣ型）プラズマディス
プレイ装置と交流型（ＡＣ型）プラズマディスプレイ装
置との両方を示すように描いており、ＤＣ型プラズマデ
ィスプレイ装置は、アノード駆動回路１０２、カソード
駆動回路１０３、および、サブアノード駆動回路１０４
を備え、また、ＡＣ型プラズマディスプレイ装置は、ア
ドレス駆動回路１０２、Ｙ電極駆動回路１０３、およ
び、Ｘ電極駆動回路１０６を備える。なお、表示パネル
１０１および制御回路１０５は、ＡＣ型およびＤＣ型の
両方に設けられている。

【０００５】すなわち、表示パネル（プラズマディスプ
レイパネル：ＰＤＰ）１０１はＤＣ型とＡＣ型に大別さ
れ、ＤＣ型ＰＤＰは、マトリクス放電電極が各放電セル
１０７内で露出しており、セル内の放電空間の電界制御
が容易であることを特徴とする。また、ＤＣ型ＰＤＰに
おいては、電極極性をアノードＡ１〜ＡｄとカソードＫ
１〜ＫＬに特定しているため、放電発光状態の最適化も
容易であり、さらに、隣接するアノード電極間で共用さ
れるサブアノード電極ＳＡ１〜ＳＡ（ｄ／２）等を用い
て予備放電を起こす技術を併用することで、上記のアノ
ード・カソード間で発生させる表示用の主放電を低電圧
且つ高速化することもできる。駆動部は、前述したよう
に、アノード駆動回路１０２、カソード駆動回路１０３
およびサブアノード駆動回路１０４の３種の駆動回路
と、これらを制御する制御回路１０５とから構成され
る。

【０００６】一方、ＡＣ型ＰＤＰは、マトリクス放電電
極が誘電体に覆われて保護され、放電による電極劣化が
抑えられて長寿命であることを特徴とする。また、水平
ライン方向のＸ電極およびＹ電極を設けた前面板と垂直
カラム方向のアドレス電極のある背面板を垂直に張合わ
せるだけの簡単な３電極パネル構造（三電極面放電ＡＣ
型ＰＤＰ）が実用化されており、高精細化も容易になっ
ている。駆動部は、前述したように、ビデオデータに応
じて発光セルをカラム方向に選択するアドレス駆動回路
１０２、各ラインを選択スキャンするＹ駆動回路１０３
および主発光用のサステインパルスを全ラインに同時印
加するＸ駆動回路１０６の３種の駆動回路と、これらを
制御する制御回路１０５とから構成される。

【０００７】ここで、各電極の駆動端子は、パネル端部
のダミー電極を除き全て回路グランドから直流的には絶
縁されており、駆動回路の負荷としては容量性インピー
ダンスが支配的になる。従来、容量性負荷のパルス駆動
回路の低消費電力化技術としては、共振現象による負荷
容量とインダクタンスとの間のエネルギーの受け渡しを
応用した電力回収回路が知られている。具体的に、アド
レス電極駆動回路のような個々の負荷電極を表示映像に
応じて相互に独立した電圧で駆動するための負荷容量が
大きく変化する駆動回路に適した電力回収技術として、
特開平５−２４９９１６号公報に記載の低電力駆動回路
が挙げられる。

【０００８】図２は従来のプラズマディスプレイ装置の
駆動回路の一例を示すブロック図であり、上記の特開平
５−２４９９１６号公報に開示された低電力駆動回路を
示すものである。図２において、参照符号１１０は電力
回収回路、１１１は電力回収回路の出力端子、１２０は
アドレス駆動回路（アドレスドライブＩＣ）、１２１は
アドレスドライブＩＣの電源端子、１２２はドライブＩ
Ｃ１２０内の出力回路、そして、１２３はアドレスドラ
イブＩＣの出力端子を示している。なお、参照符号ＣＬ
は、放電セルおよび配線容量等を含む負荷容量を示して
いる。

【０００９】図２に示す従来の容量性負荷駆動回路は、
共振用インダクタンスを備えた電力回収回路１１０を用
いてアドレスドライブＩＣ１２０の電源端子１２１を駆
動することで消費電力を抑えている。電力回収回路１１
０は、プラズマディスプレイパネルのアドレス電極にア
ドレス放電を生じさせるタイミングにおいては通常の一
定アドレス駆動電圧を出力し、そして、アドレスドライ
ブＩＣ内出力回路１２２のスイッチング状態が切り換わ
る前に電源端子１２１の電圧をグランドレベルまで落と
す。その際、電力回収回路１１０内の共振用インダクタ
ンスと高レベルに駆動されている任意の数（例えば、最
大：ｎ個）のアドレス電極の合成負荷容量（例えば、最
大：ｎ×ＣＬ）との間に共振が生じて、アドレスドライ
ブＩＣ内出力回路１２２の出力素子における消費電力が
大きく抑制されるようになっている。

【００１０】アドレスドライブＩＣの電源電圧を一定に
した従来の容量性負荷駆動回路は、放電セルをスイッチ
ングさせる前後の負荷容量ＣＬにおける蓄積エネルギー
の変化分の全てが充放電電流経路中の抵抗性インピーダ
ンス部分において消費され、電力回収回路１１０を用い
た場合には、出力電圧の共振中心になるアドレス駆動電
圧の中間電位を基準として負荷容量に蓄えられた位置エ
ネルギー量が、回収回路内の共振インダクタンスを介し
て維持される。そして、電源電圧がグランドにあるとき
に出力回路１２２のスイッチング状態を切り換え、その
後、再びアドレスドライブＩＣの電源電圧を共振を経て
通常の一定駆動電圧まで立ち上げ、これにより電力消費
を抑えるようになっている。

【００１１】

【発明が解決しようとする課題】上述した図２に示す従
来の容量性負荷駆動回路は、共振現象を利用して電力の
回収を図るものであるが、近年のプラズマディスプレイ
パネルにおける高精細化や大画面化に伴って消費電力の
抑制効果が大幅に損なわれることになって来ている。す
なわち、パネルを高精細化するために駆動回路の出力周
波数を上げた場合、パネルの制御性能を維持するために
上記の共振時間の削減が必要になる。その際、電力回収
回路１１０に設けた共振用インダクタンスは、その値を
小さくしなければならず、共振のＱの低下に伴って電力
抑制効果が減少することになる。また、パネルの大画面
化に伴ってアドレス電極の寄生容量も増加することにな
り、共振時間の増加を抑えるためには、やはり共振用イ
ンダクタンスの値を小さくする必要があり、その結果、
電力抑制効果が減少してしまう。

【００１２】駆動回路の消費電力が十分に抑制できない
場合には、ディスプレイ各部の放熱コストや部品コスト
が増大し、さらには、ディスプレイ装置自体の放熱限界
により発光輝度が抑制されたり、フラットパネルディス
プレイの持ち味である薄型軽量化を十分に発揮させるこ
とができないことにもなる。さらに、駆動回路の出力周
波数の上昇に伴って、プラズマディスプレイパネルを駆
動する高電圧パルスによる消費電力も大きくなり、駆動
回路（ドライブＩＣ）における発熱が大きな問題になっ
て来ている。

【００１３】本発明の目的は、上述した従来の容量性負
荷駆動回路が有する課題に鑑み、容量性負荷を駆動する
回路における発熱（電力消費）を分散することのできる
容量性負荷駆動回路およびそれを用いたプラズマディス
プレイ装置を提供することにある。

【００１４】

【課題を解決するための手段】本発明によれば、駆動電
源または基準電位点を駆動素子を介して出力端子に接続
した構成を含む容量性負荷駆動回路において、駆動電源
または基準電位点と駆動素子との間に電力分散手段を挿
入し、この電力分散手段により電力消費を分散するよう
になっている。

【００１５】さらに、本発明によれば、複数の容量性負
荷に対応する複数の駆動素子を集積化した構成を含む容
量性負荷駆動回路において、各駆動素子をそれぞれ電力
分散手段を介して駆動用電源または基準電位点に接続
し、各電力分散手段により電力消費を分散するようにな
っている。図３は本発明に係る容量性負荷駆動回路の原
理構成を説明するためのブロック図である。図３におい
て、参照符号１は駆動電源、２は電力分散手段、３は容
量性負荷駆動回路（アドレスドライブＩＣ）、４は基準
電位点（接地点）、５は容量性負荷（負荷容量）、６お
よび７は駆動素子、８および９はアドレスドライブＩＣ
の電源端子および接地端子（基準電位端子）、そして、
１０はアドレスドライブＩＣの端子を示している。

【００１６】図３に示されるように、負荷容量５を駆動
する際に流れる駆動電流は、駆動電源１から電力分散手
段２および駆動素子６を介して負荷容量５に流れる。そ
の際、消費される電力は、電力分散手段２および駆動素
子６の抵抗性インピーダンスの比率に応じて分散され
る。この電力削減効果は、図２を参照して説明した従来
の共振現象による電力回収方式を用いた場合とは異な
り、負荷容量５の値や駆動速度（駆動周波数）が増加し
ても損なわれることはない。

【００１７】このように、本発明によれば、アドレスド
ライブＩＣ（容量性負荷駆動回路）３で消費される電力
を削減することができる。すなわち、全体としての消費
電力は同じであるが、従来ではアドレスドライブＩＣ３
において消費される電力の一部を電力分散手段２で消費
させることにより、アドレスドライブＩＣ３の放熱構造
を簡略化することができ、回路コストを低減することが
できる。

【００１８】ここで、フラットパネルディスプレイ装
置、特に、駆動電圧が高い上に大画面化および高精細化
が進んで来ているプラズマディスプレイ装置において
は、大きな負荷容量と高い駆動速度の表示パネル駆動回
路を多数使用しなければならないため、本発明に係る容
量性負荷駆動回路を適用することにより、放熱コストを
大幅に削減し、高圧ＬＳＩを極めて小さい空間に実装す
ることが可能になる。

【００１９】なお、本発明に係る容量性負荷駆動回路の
適用は、多数の容量性負荷（放電セル等）を高電圧パル
スで駆動するプラズマディスプレイ装置に対して大きな
効果を発揮させることができるが、このプラズマディス
プレイ装置に限定されるものではなく、様々な容量性負
荷を駆動する回路に対して幅広く適用することができ
る。

【００２０】

【発明の実施の形態】以下、本発明に係る容量性負荷駆
動回路およびプラズマディスプレイ装置の実施例を、添
付図面を参照して詳述する。図４は本発明に係る容量性
負荷駆動回路の第１実施例を示すブロック図である。図
４において、参照符号１は駆動電源、２１は電力分散手
段、３はアドレスドライブＩＣ、４は基準電位点（接地
点）、５は負荷容量、６および７は駆動素子、８および
９はアドレスドライブＩＣの電源端子および基準電位端
子（接地端子）、そして、１０はアドレスドライブＩＣ
の出力端子を示している。

【００２１】図４に示されるように、本第１実施例で
は、電力分散手段２１が駆動電源１とアドレスドライブ
ＩＣ３の高電位電源端子８との間に設けられており、こ
の電力分散手段は、駆動素子６が有する導通時の抵抗性
インピーダンス（導通時インピーダンスの抵抗成分）の
１／１０程度よりも高い抵抗性インピーダンス（抵抗素
子）２１として構成されている。本第１実施例により、
負荷駆動時の駆動素子６における消費電力の約１／１０
以上を抵抗素子２１に分散して駆動回路３の電力消費を
抑えることができる。

【００２２】ここで、抵抗素子（電力分散手段）２１の
インピーダンスを駆動素子６が有する導通時の抵抗性イ
ンピーダンスの１／１０程度よりも高い値とするのは、
それよりも低い値では、抵抗素子２１に分散される電力
が小さ過ぎて実質的な電力分散の効果が得られないと考
えられるからである。なお、抵抗素子２１のインピーダ
ンスの上限に関しては、あまり値を大きくし過ぎると、
電力分散の効果は大きくなるものの駆動波形が鈍るた
め、駆動回路が適用される個々のシステム（ディスプレ
イ装置等）に応じて適切な範囲が決められることにな
る。従って、抵抗素子２１には可能な限り大きな抵抗値
を用い、その消費電力が駆動素子における消費電力より
も大きく出来るように、安価に信頼性が確保できる高電
力抵抗器を用いる事が好ましい。

【００２３】図５は本発明に係る容量性負荷駆動回路の
第２実施例を示すブロック図である。図５に示されるよ
うに、本第２実施例は、上述した第１実施例における電
力散手段を定電流源２２として構成したものである。本
第２実施例の駆動回路は、同一の駆動条件においては、
駆動素子６に流れる電流実効値を最小にすることができ
るため、駆動回路３の消費電力を原理的に最も低い値と
することが可能になる。

【００２４】図６は図５に示す容量性負荷駆動回路にお
ける定電流源の一例を示す回路図である。図６に示され
るように、定電流源２２は、例えば、ｎチャネル型ＭＯ
Ｓトランジスタ（ｎＭＯＳトランジスタ）２２１のゲー
ト・ソース間電圧をツェナーダイオード２２２で一定電
圧にバイアスするようになっている。トランジスタ２２
１の素子バラツキによる電流精度劣化を補償すべく、ト
ランジスタ２２１のソースには図示したように抵抗２２
５を直列接続しても良い。また、トランジスタ２２１の
ゲート・ドレイ、間には抵抗素子２２３を接続してツェ
ナーダイオード２２２をバイアスしている。本実施例で
は、この定電流源２２（トランジスタ２２１）で電力が
分散（消費）されて発熱することになるが、例えば、こ
の定電流源２２はＩＣ化されて放熱板に取り付けられ、
或いは、ディスクリートのトランジスタ２２１が放熱板
等に取り付けられて使用される。なお、定電流源２２
は、ゲートおよびソースを接続した１つのＭＯＳトラン
ジスタにより構成することもできる。

【００２５】ここで、例えば、図５における１つの駆動
電源１を用いて、複数の定電流源２２を介して複数の駆
動回路３（駆動素子６）に電力を供給する場合には、各
駆動回路３の間における干渉を避けるために各定電流源
２２に対してダイオード２２４を直列に挿入するように
構成してもよい。また、後述するように、駆動電源１の
電圧を切り換える場合には、ダイオード２２４を直列挿
入した定電流源回路２２を相互に反対方向に電流が流れ
るように並列接続して電流分散手段を構成することもで
きる。

【００２６】図７は本発明に係る容量性負荷駆動回路の
第３実施例を示すブロック図であり、図８は図７に示す
第３実施例における駆動電源の動作を説明するための図
である。本第３実施例は、駆動電源１の構成を特徴とす
るものであり、他の構成（アドレスドライブＩＣ３およ
び電力分散手段２）は前述した図３の駆動回路と同様で
ある。

【００２７】図７に示されるように、駆動電源１は、電
圧源１０および１１、並びに、スイッチ１２〜１４を備
えて構成され、各スイッチ１２〜１４のいずれかを選択
（オン）することで、電力分散手段２を介してアドレス
ドライブＩＣ３の電源端子８に印加する電圧を切り換え
るようになっている。駆動電源１は、スイッチ１２がオ
ンした時に高電位の電源電圧Ｖ２を出力し、スイッチ１
３がオンした時に中間電圧Ｖ１を出力し、スイッチ１４
がオンした時に接地電位Ｖ０を出力するようになってい
る。そして、図８に示されるように、駆動電源１は、駆
動素子６のオン／オフ状態を維持しつつ、その出力電圧
ＶＤを、容量性負荷（ＣＬ）５を駆動する駆動電圧ＶＣ
の電圧振幅の間で複数の電圧（Ｖ０，Ｖ１，Ｖ２）に切
り換えながら段階的に上昇および低下する。これによ
り、駆動電流の振幅を削減してその実効値を低減し、駆
動電源１を含めた駆動回路系全体の消費電力を削減する
ことが可能になる。なお、駆動電源１において、スイッ
チにより切り換える電圧は、高電位電源電圧Ｖ２，低電
位電源電圧Ｖ０および中間電位電源電圧Ｖ１に限定され
るものではなく、例えば、高電位電源電圧Ｖ２と低電位
電源電圧Ｖ０を均等にＭ分割し、それに対応するＭ＋１
個のスイッチにより出力電圧ＶＤを制御するようにして
もよい。この場合には、駆動回路系全体の消費電力を１
／Ｍにまで削減することができる。また、駆動素子６と
して出力端子間にダイオードの寄生したＭＯＳＦＥＴの
ような双方向性素子を用いることにより、負荷容量５の
充電と放電に伴なう全ての電力消費を電力分散手段２に
分散できるようになる。この場合、駆動素子７における
電力消費は無視できるようになる。

【００２８】図９は本発明に係る容量性負荷駆動回路の
第４実施例を示すブロック図である。本第４実施例で
は、上述した図７の駆動電源回路１のスイッチ１２；１
３；１４として、ゲート電圧が駆動電源制御回路１５に
より制御されたｎＭＯＳトランジスタ１２１；１３１，
１３２；１４１を使用し、図５に示す第２実施例のよう
に定電流源による電力分散手段の機能も兼用させるよう
になっている。なお、本第４実施例では、トランジスタ
１３１および１３２のドレインに直列にダイオード１３
０および１３０１が設けられているが、これらのダイオ
ードはトランジスタ１３１および１３２のソースに直列
挿入してもよい。また、図９では、駆動電源回路１のス
イッチとしてｎＭＯＳトランジスタを使用しているが、
他にｐＭＯＳトランジスタやバイポーラトランジスタ等
の能動素子を適用することもできるのはいうまでもな
い。

【００２９】このように、本第４実施例は、駆動電源回
路１のスイッチ（電圧切り換え手段）としてｎＭＯＳト
ランジスタ（能動素子）を適用し、その能動素子の制御
端子（ゲート）を定電圧や定電流制御することによっ
て、その出力特性を定電流化するようになっている。こ
れにより、駆動回路３を含めた駆動系全体の消費電力を
十分に削減できると共に、使用素子数をも削減すること
が可能になる。

【００３０】図１０は本発明に係る容量性負荷駆動回路
の第５実施例を示すブロック図である。図１０に示され
るように、本第５実施例では、電力分散手段２３がアド
レスドライブＩＣ（駆動回路）３の低電位電源端子９と
基準電位点（接地点）４との間に設けられている。

【００３１】このように、負荷容量５の電圧を基準電位
点（例えば、接地点）４の電位に駆動する際にも、負荷
容量５と基準電位点４との間の駆動素子７に電力分散手
段２３を直列に挿入することにより、駆動素子７におけ
る消費電力を削減して電力分散手段２３に分散すること
ができる。すなわち、アドレスドライブＩＣ（容量性負
荷駆動回路）３において消費される電力の一部を電力分
散手段２３で消費させることにより、駆動回路３の放熱
構造を簡略化して回路コストを低減することができる。

【００３２】図１１は本発明に係る容量性負荷駆動回路
の第６実施例を示すブロック図である。本第６実施例
は、前述した第１実施例と同様に、第５実施例における
電力分散手段２３を抵抗素子（抵抗性インピーダンス）
２４として構成したものである。ここで、抵抗素子２４
のインピーダンスは、駆動素子７が有する導通時の抵抗
性インピーダンスの１／１０程度よりも高い値とされ、
これにより、負荷駆動時の駆動素子７における消費電力
の約１／１０以上を抵抗素子２４に分散して駆動回路３
の電力消費を抑えるようになっている。

【００３３】図１２は本発明に係る容量性負荷駆動回路
の第７実施例を示すブロック図である。本第７実施例
は、前述した第２実施例と同様に、第５実施例における
電力分散手段２３を定電流源２５として構成したもので
ある。このように、電力分散手段を定電流源２５で構成
することにより、同一の駆動条件においては駆動素子７
に流れる電流実効値を最小にすることができるため、駆
動素子を介した他のいかなる駆動方法に対しても原理的
に最も低い消費電力とすることが可能になる。

【００３４】図１３は本発明に係る容量性負荷駆動回路
の第８実施例を示すブロック図である。本第８実施例
は、第１の電力分散手段２６を駆動電源１と駆動回路３
の高電位電源端子８との間に設けると共に、第２の電力
分散手段２７を基準電位点と駆動回路３の低電位電源端
子９との間に設け、さらに、駆動素子６と駆動端子１０
との間および駆動端子１０と駆動素子７との間にダイオ
ード６０および７０を挿入するようになっている。

【００３５】駆動回路３を用いて複数の負荷容量ＣＬ
（５）を駆動する場合（集積回路化した場合）において
は、駆動素子６および７の少なくとも一方に直列ダイオ
ード６０或いは７０を挿入することで駆動回路３におけ
る消費電力を十分に削減することができる。すなわち、
直列ダイオード６０或いは７０で不必要な出力電圧変化
を排除することによって、共通の電源配線や接地点など
に繋がる基準電位配線を介した各出力間の干渉による負
荷容量への余分な駆動電流の流入を抑え、駆動回路３に
おける消費電力を低減することができる。また、プラズ
マディスプレイ装置における駆動デバイスにも不必要な
駆動電圧を与えずに済むので、表示画質が向上すると共
に、駆動電圧マージンを抑えて駆動電圧を低下させるこ
とも可能になる。

【００３６】なお、駆動回路３を用いて複数の負荷容量
を駆動する場合において、電力分散手段２６，２７とし
て抵抗性インピーダンス（抵抗素子）を使用するときに
は、駆動素子６，７の導通時抵抗性インピーダンスの値
を出力端子数Ｎ（例えば、アドレスラインＡ１〜Ａｄ：
ｄ＝Ｎ）で割った値の１／１０程度よりも高い抵抗性イ
ンピーダンスを持たせることにより、負荷駆動時の駆動
素子６，７における消費電力の約１／１０以上を抵抗素
子に分散して、駆動回路３の電力消費を抑えることがで
きる。

【００３７】ここで、駆動回路３をプラズマディスプレ
イ装置におけるアドレス駆動回路（図１の１０２参照）
として適用する場合、例えば、１つの駆動回路（アドレ
スドライブＩＣ）３で３８４ラインを駆動するように構
成（Ｎ＝３８４）するが、このとき、駆動素子６（７）
のオン抵抗を２００Ωとすると、電力分散手段２６（２
７）のインピーダンスは、２００÷３８４≒０．５
［Ω］の１／１０程度よりも大きい値、すなわち、約
０．０５Ω以上の値に設定することになる。これによ
り、アドレスドライブＩＣ３で本来消費する電力の約１
／１０以上を電力分散手段２６（２７）に分散して、ア
ドレスドライブＩＣ３における発熱を低減するようにな
っている。

【００３８】図１４は本発明に係る容量性負荷駆動回路
の第９実施例としてのトーテンポール型アドレスドライ
ブＩＣの回路図である。図１４に示されるように、本第
９実施例は、例えば、プラズマディスプレイ装置におけ
るｄ個のアドレス電極（Ａ１〜Ａｄ）を駆動するための
アドレスドライブＩＣ３であり、プルアップ側の駆動素
子６−１〜６−ｄおよびプルダウン側の駆動素子７−１
〜７−ｄの両方をｎＭＯＳトランジスタによるトーテン
ポール型として構成したものである。なお、プルアップ
側およびプルダウン側の駆動素子は、それぞれドライブ
段６０および７０により駆動されるようになっている。

【００３９】このように、駆動回路３をトーテンポール
型として構成することにより、ｐＭＯＳトランジスタよ
りも電流能力の高いｎＭＯＳトランジスタのみを用いる
ことによるチップ面積の削減によって、駆動回路（Ｉ
Ｃ）を安価に構成することができる。図１５は本発明に
係る容量性負荷駆動回路の第１０実施例としてのＣＭＯ
Ｓ型アドレスドライブＩＣの回路図である。

【００４０】図１５に示されるように、本第１０実施例
は、例えば、プラズマディスプレイ装置におけるｄ個の
アドレスライン（Ａ１〜Ａｄ）を駆動するためのアドレ
スドライブＩＣ３であり、プルアップ側の駆動素子６０
−１〜６０−ｄをｐＭＯＳトランジスタとし、プルダウ
ン側の駆動素子７０−１〜７０−ｄをｎＭＯＳトランジ
スタとしたＣＭＯＳ型のものである。なお、プルアップ
側およびプルダウン側の駆動素子は、それぞれドライブ
段６００および７００により駆動されるようになってい
る。

【００４１】このように、駆動回路３をＣＭＯＳ型とし
て構成することにより、プルアップ側の駆動素子の駆動
電力も削減でき、駆動電圧の立ち上りおよび立ち下りを
対称性よく高速化することができる。図１６は本発明に
係る容量性負荷駆動回路の第１１実施例を示すブロック
回路図である。

【００４２】本第１１実施例は、前述した第８実施例と
同様に、１つの駆動回路（ドライブＩＣ）で複数の負荷
容量５を駆動するもので、一般的な駆動集積回路を用い
て安価に駆動回路を構成したものであり、プラズマディ
スプレイパネルのような多端子の容量性負荷を駆動する
専用の駆動モジュール３６（駆動回路３）は、３つの集
積回路（駆動集積回路）３７，３８，３９を備えて構成
されている。ここで、各集積回路３７，３８，３９は同
様の構成とされており、前述した図１４のようなトーテ
ンポール型とされているが、ＣＭＯＳ型であっても構わ
ない。なお、図１６から明らかなように、各集積回路３
７，３８，３９は、駆動電源１の出力電圧をＩＣ内出力
前段回路の各電源端子８４，８５，８６で直接受け取る
と共に、電力分散手段２６を介して高圧出力素子の各電
源端子８１，８２，８３（８）で受け取るようになって
いる。同様に、各集積回路３７，３８，３９は、基準電
位点４の電圧を各電源端子９４，９５，９６で直接受け
取ると共に、電力分散手段２７を介して各電源端子９
１，９２，９３（９）で受け取るようになっている。し
かし、各電源端子８４，８５，８６は、後述する図１７
の説明にあるように、高圧出力素子の電源端子８１，８
２，８３と共用化して削除してもよい。

【００４３】このように、本第１１実施例は、電力分散
手段２６を介して駆動モジュール３６の電源端子８を駆
動電源１に接続することにより、モジュール内の駆動素
子６−１〜６−ｄ等の消費電力をモジュール外の電力分
散手段２６に分散し、また、電力分散手段２７を介して
駆動モジュール３６の電源端子９を基準電位点４に接続
することにより、モジュール内の駆動素子７−１〜７−
ｄ等の消費電力をモジュール外の電力分散手段２７に分
散するようになっている。これにより、駆動モジュール
３６からの発熱を抑えて信頼性を向上させると共に、放
熱コストを抑えて安価な駆動モジュール（容量性負荷駆
動回路）を提供することが可能になる。

【００４４】ここで、集積回路３６，３７，３８の電源
端子８４，８５，８６が駆動電源１の出力に接続され、
また、電源端子９４，９５，９６が基準電位点４に接続
されているのは、それら各集積回路３６，３７，３８に
おける高圧出力素子６−１〜６−ｄを高速に制御し、ま
た、各集積回路３６，３７，３８におけるロジック回路
等の低圧回路用グランド端子を直接基準電位点（接地端
子）４に接続することで、多数のロジック信号入力端子
に供給される信号電圧をグランド基準で安定に印加する
ためである。

【００４５】図１７は本発明に係る容量性負荷駆動回路
の第１２実施例としての駆動モジュールを構成する集積
回路の一例を示すブロック回路図である。図１７に示さ
れるように、本第１２実施例は、図１６に示す駆動モジ
ュール３６（３）における集積回路３７（３８，３９）
の例である。上述したように、集積回路３７は、ｎＭＯ
Ｓトランジスタよりなるトーテンポール型として構成す
ることもできるが、本第１２実施例では、ＣＭＯＳ型出
力回路を構成する出力素子６２０およびや７２０のゲー
ト膜厚を厚くするなどして、入力耐電圧を駆動電源電圧
値にまで高めるようにしている。これらの高圧（高耐
圧）の出力素子６２０および７２０は、その制御入力
（ゲート）がトランジスタ６２１〜６２４およびトラン
ジスタ７２１〜７２４で構成される前段のフリップフロ
ップ回路により制御され、駆動電源電圧か基準電圧（接
地電圧）のいずれかのフルスウィングレベルで駆動され
る。これにより、電力分散手段２６および２７による消
費電力の分散効果を高めるために高電位電源端子８１や
高圧素子用基準電位端子（グランド端子）９１の電位を
大きく変化させた場合でも、安定に高圧出力素子６２０
および７２０を制御することが可能になる。

【００４６】なお、図１７中のトランジスタ６２０、６
２１および６２２、並びに、７２１および７２２は、フ
ルスウィングレベルで駆動されるため、入力耐電圧の高
い素子が使用される。また、高圧出力素子６２０および
７２０の前段におけるドライブ回路以前の回路用の電源
端子８４を設けずに、図１７中の破線で示すように前段
回路の電源ラインを高圧出力素子と共用化して、集積回
路３７の端子数を削減するようにしてもよい。出力素子
６２０と７２０の両方をＯＦＦさせる駆動モードが必要
でない場合には、前段のトランジスタ７２１〜７２４か
ら成るフリップフロップ回路を省略することができる。
その際には、出力素子７２０の制御入力端子（ゲート）
をトランジスタ７２３のドレイン端子から外して、図中
の一点鎖線に示すように、トランジスタ６２３のドレイ
ン端子に接続すればよい。

【００４７】図１８は本発明に係る容量性負荷駆動回路
の第１３実施例としての駆動モジュールを構成する集積
回路の他の例を示すブロック回路図である。本第１３実
施例の集積回路３７は、高圧出力素子７１−１〜７１−
ｄとして、ロジック電源７５で十分に制御できる入力耐
電圧の低い安価な素子（トランジスタ）を用いるように
したものである。すなわち、集積回路３７は、ロジック
電源７５を受け取るロジック電源端子９７および接地端
子９４を備え、バッファ７２−１〜７２−ｄのロジック
電圧出力と、電力分散手段２７で生じる電圧降下により
ｎＭＯＳトランジスタ７１−１〜７１−ｄに自己バイア
スを掛けるようになっている。なお、トランジスタ６１
−１〜６１−ｄは、ｎＭＯＳトランジスタに限定され
ず、ｐＭＯＳトランジスタやバイポーラトランジスタを
用いてもよいのはいうまでもない。

【００４８】図１９は本発明に係る容量性負荷駆動回路
の第１４実施例としての駆動モジュールを構成する集積
回路のさらに他の例を示すブロック回路図である。本第
１４実施例の集積回路３７は、図１６に示す第１１実施
例における集積回路３７に対して、少なくとも駆動電源
１と電力分散手段２６との間にスイッチ素子４５１を設
けるか或いは、基準電位点４と電力分散手段２７との間
にスイッチ素子４８１を設け、より一層、電力分散効率
を高めて駆動素子の消費電力を低減するようにしたもの
である。すなわち、駆動素子６−１〜６−ｄおよび７−
１〜７−ｄが完全に導通状態に切り換わってからスイッ
チ素子４５１および４８１を導通させることで、駆動素
子の導通開始時におけるインピーダンスの下がっていな
い状態における電力分散効果の劣化を避けるようになっ
ている。さらに、本第１４実施例では、電力分散手段２
６および２７だけでなく、スイッチ素子４５１および４
８１においても効果的に電力を分散することができる。

【００４９】以上のように、本発明の各実施例によれ
ば、負荷の容量成分に起因する電力消費を電力分散手段
に分散して駆動回路自身における消費電力を低減した容
量性負荷駆動回路、特に、プラズマディスプレイ装置用
の駆動回路を提供することができる。これにより、例え
ば、負荷容量の大きい４０型クラス以上のプラズマヂス
プレイ装置や、駆動パルスレートの高いＳＶＧＡ（８０
０×６００ドット）、ＸＧＡ（１０２４×７６８ドッ
ト）、さらには、ＳＸＧＡ（１２８０×１０２４）とい
った高解像度プラズマディスプレイ装置、或いは、ＴＶ
・ＨＤＴＶなどといった高輝度高階調のプラズマディス
プレイ装置における放熱の問題を緩和し、小型低消費電
力化を推進することができる。また、動画表示中の偽輪
郭対策に伴う駆動パルスレートの増加による消費電力の
増加も抑えることにもなる。

【００５０】図２０は三電極面放電交流駆動型プラズマ
ディスプレイパネルを概略的に示すブロック図であり、
図２１は図２０に示すプラズマディスプレイパネルの電
極構造を説明するための断面図である。図２０および図
２１において、参照符号２０７は放電セル（表示セ
ル）、２１０は背面ガラス基板、２１１，２２１は誘電
体層、２１２は蛍光体、２１３は隔壁、２１４はアドレ
ス電極（Ａ１〜Ａｄ）、２２０は前面ガラス基板、そし
て、２２２はＸ電極（Ｘ１〜ＸＬ）またはＹ電極（Ｙ１
〜ＹＬ）を示している。なお、参照符号Ｃａはアドレス
電極における隣接電極間の容量を示し、また、Ｃｇはア
ドレス電極における対向電極（Ｘ電極およびＹ電極）間
の容量を示している。

【００５１】プラズマディスプレイパネル２０１は、背
面ガラス基板２１０および前面ガラス基板２２０の２枚
のガラス基板により構成され、前面ガラス基板２２０に
は、維持電極のＢＵＳ電極と透明電極とで構成されるＸ
電極（Ｘ１，Ｘ２，〜ＸＬ）およびＹ電極（走査電極：
Ｙ１，Ｙ２，〜ＹＬ）が配設されている。背面ガラス基
板２１０には、維持電極（Ｘ電極およびＹ電極）２２２
と直交するようにアドレス電極（Ａ１，Ａ２，〜Ａｄ）
２１４が配置されており、これらの電極により放電発光
を発生する表示セル２０７が、維持電極の同じ番号の電
極で挟まれ（Ｙ１−Ｘ１，Ｙ２−Ｘ２，…）、且つ、ア
ドレス電極と交差する領域にそれぞれ形成される。

【００５２】図２２は図２０に示すプラズマディスプレ
イパネルを用いたプラズマディスプレイ装置の全体構成
を示すブロック図であり、表示パネルに対する駆動回路
の主要部を示している。図２２に示されるように、三電
極面放電交流駆動型プラズマディスプレイ装置は、表示
パネル２０１と、外部より入力されるインターフェイス
信号により表示パネルの駆動回路を制御するための制御
信号を形成する制御回路２０５と、この制御回路２０５
からの制御信号によりパネル電極を駆動するためのＸ共
通ドライバ（Ｘ電極駆動回路）２０６と、走査電極駆動
回路（走査ドライバ）２０３およびＹ共通ドライバ２０
４と、アドレス電極駆動回路（アドレスドライバ）２０
２とにより構成される。

【００５３】Ｘ共通ドライバ２０６は維持電圧パルスを
発生し、また、Ｙ共通ドライバ２０４も同じく維持電圧
パルスを発生し、そして、走査ドライバ２０３は各走査
電極（Ｙ１〜ＹＬ）を独立に駆動して走査する。また、
アドレスドライバ２０２は、各アドレス電極（Ａ１〜Ａ
ｄ）に対して表示データに対応したアドレス電圧パルス
を印加する。

【００５４】制御回路２０５は、クロックＣＬＫおよび
表示データＤＡＴＡを受け取ってアドレスドライバ２０
２にアドレス制御信号を供給する表示データ制御部２５
１、および、垂直同期信号Ｖsyncおよび水平同期信号Ｈ
syncを受け取って、走査ドライバを制御する走査ドライ
バ制御部２５３並びに共通ドライバ（Ｘ共通ドライバ２
０６およびＹ共通ドライバ２０４）を制御する共通ドラ
イバ制御部２５４を備えている。なお、表示データ制御
部２５１は、フレームメモリ２５２を備えている。

【００５５】図２３は図２２に示すプラズマディスプレ
イ装置の駆動波形の一例を示す図であり、主として、全
面書き込み期間（全面Ｗ）、全面消去期間（全面Ｅ）、
アドレス期間（ＡＤＤ）およびサスティン期間（維持放
電期間：ＳＵＳ）における各電極への印加電圧波形の概
略を示している。図２３において、画像表示に直接係わ
る駆動期間は、アドレス期間ＡＤＤとサスティン期間Ｓ
ＵＳであり、アドレス期間ＡＤＤにおいて表示する画素
を選択し、次のサスティン期間において選択された画素
を維持発光させることで、所定の明るさでの画像表示を
行うようになっている。なお、図２３は、１フレームを
複数のサブフレーム（サブフィールド）で構成した場合
の各サブフレームにおける駆動波形を示すものである。

【００５６】まず、アドレス期間において、走査電極で
あるＹ電極（Ｙ１〜ＹＬ）に対して一斉に中間電位であ
る−Ｖｍｙを印加した後、順次、−Ｖｙレベルの走査電
圧パルスを切り換えて印加する。このとき、それぞれの
Ｙ電極への走査パルスの印加に同期させて各アドレス電
極（Ａ１〜Ａｄ）に対して＋Ｖａレベルのアドレス電圧
パルスを印加することで各走査ライン上の画素選択を行
う。

【００５７】次のサスティン期間においては、全ての走
査電極（Ｙ１〜ＹＬ）およびＸ電極（Ｘ１〜ＸＬ）に対
して共通の＋Ｖｓレベルの維持電圧パルスを交互に印加
することで、先に選択された画素に対して維持発光を生
じさせ、この連続印加により所定の輝度による表示を行
う。また、このような一連の駆動波形の基本動作を組み
合わせて発光回数を制御することで、濃淡の階調表示を
行うことも可能になる。

【００５８】ここで、全面書込み期間は、パネルの全て
の表示セルに対して書き込み電圧パルスを印加すること
で、各表示セルを活性化し表示特性を均一に保つための
ものであり、ある一定の周期で挿入される。また、全面
消去期間は、画像表示を行うためのアドレス動作とサス
ティン動作を新たに開始する前に、パネルの全ての表示
セルに消去電圧パルスを印加することで、以前の表示内
容を消しておくためのものである。

【００５９】図２４は図２２に示すプラズマディスプレ
イ装置に使用するＩＣの一例を示すブロック回路図であ
る。例えば、表示パネルのアドレス電極（Ａ１〜Ａｄ）
の数が２５６０本の場合、アドレス電極に接続するドラ
イブＩＣは通常６４ビット出力であるため、合計で４０
個のドライブＩＣを使用する。一般的に、この４０個の
ドライブＩＣは複数のモジュールに分けて実装され、各
モジュールが複数のＩＣを搭載している。

【００６０】図２４は、６４ビット分の出力回路（２３
４：ＯＵＴ１〜ＯＵＴ６４）を備えたドライブＩＣチッ
プの内部回路構成を示している。各出力回路２３４は、
最終出力段のプッシュプル型ＦＥＴ２３４１および２３
４２を挟んで高圧電源配線ＶＨとグランド配線ＧＮＤが
接続されて構成される。このドライブＩＣは、さらに、
両ＦＥＴを制御するためのロジック回路２３３、６４ビ
ットの出力回路を選択するためのシフトレジスタ回路２
３１、および、ラッチ回路２３２を備える。

【００６１】これら制御用の信号は、シフトレジスタ２
３１のクロック信号ＣＬＯＣＫ、データ信号ＤＡＴＡ１
〜ＤＡＴＡ４およびラッチ回路２３２のラッチ信号ＬＡ
ＴＣＨと、ゲート回路制御用のストローブ信号ＳＴＢで
構成されている。図２４においては、最終出力段がＣＭ
ＯＳ構成（２３４１，２３４２）になっているが、同一
極性のＭＯＳＦＥＴから成るトーテンポール構成も適用
することができる。

【００６２】次に、上記のドライブＩＣチップに対する
実装方法の例を説明する。例えば、ドライブＩＣチップ
をリジットプリント基板上に搭載し、ドライブＩＣチッ
プの電源、信号および出力用パッド端子とプリント基板
上の相対応する端子とをワイヤボンディング接続して結
線する。ＩＣチップからの出力配線はプリント基板の端
面側に引き出して出力端子が設けられ、同様の端子が設
けられたフレキシブル基板と熱圧着接続して一つのモジ
ュールを形成する。このフレキシブル基板の先端には、
パネル表示電極と接続するための端子が設けられてお
り、パネル表示電極に対し熱圧着等の手法により接続し
て使用する。

【００６３】上記の各電極の駆動端子は、パネル端部の
ダミー電極を除いて全て回路グランドから直流的には絶
縁されており、駆動回路の負荷としては容量性インピー
ダンスが支配的になる。容量性負荷のパルス駆動回路の
低消費電力化技術としては、共振現象による負荷容量と
インダクタンスとの間のエネルギーの受け渡しを応用し
た電力回収回路が知られている。アドレス電極駆動回路
のように、個々の負荷電極を表示映像に応じて相互に独
立した電圧で駆動するための負荷容量が大きく変化する
駆動回路に適した電力回収技術の例としては、例えば、
図２を参照して説明した特開平５−２４９９１６号公報
に記載の低電力駆動回路が挙げられる。

【００６４】図２５は本発明に係る容量性負荷駆動回路
の第１５実施例を示すブロック図である。図２５におい
て、参照符号１は駆動電源、５１は抵抗性インピーダン
ス（分布抵抗）、３はアドレスドライブＩＣ、４は基準
電位点（接地点）、５は負荷容量、６および７は駆動素
子、８および９はアドレスドライブＩＣの電源端子およ
び基準電位端子（接地端子）、そして、１０はアドレス
ドライブＩＣの出力端子を示している。なお、参照符号
ＲＬは分布抵抗５１の両端間に抵抗値を示し、また、Ｒ
ａは分布抵抗５１の実効電極抵抗値を示している。

【００６５】図２５に示されるように、本第１５実施例
の容量性負荷駆動回路は、分布抵抗（抵抗性インピーダ
ンス）５１が出力端子１０に設けられている。ところ
で、プラズマディスプレイパネル（ＰＤＰ）の駆動電極
において、その負荷は寄生容量と寄生抵抗が集中的では
なく分布した構造になっており、容量値ＣＬの負荷容量
５をその電圧を上げる方向に駆動する時に流れる電流
は、駆動電源１から駆動回路３の駆動素子６を介してＲ
ａという抵抗値を示す分布抵抗５１に流れる。また、負
荷容量５の電圧を立ち下げる方向に駆動する時に流れる
電流は、駆動素子７を介して基準電位点４に流れ込む。
すなわち、何れの場合にも駆動電流は必ず上記の分布抵
抗５１を経由し、駆動素子６または７の導通時インピー
ダンスを介して流れる。本第１５実施例の容量性負荷駆
動回路では、分布抵抗５１の電極抵抗値Ｒａを駆動素子
６または７の少なくとも一方の導通時インピーダンスの
抵抗成分に対して実効的に１／１０以上の無視できない
抵抗値に選ぶようになっている。ここで、分布抵抗５１
の両端間の抵抗値をＲＬとし、駆動回路３の出力端子１
０側から均等に電流が寄生容量に漏れていって電極先端
において零になると仮定すると、実効電極抵抗値Ｒａは
両端間抵抗値ＲＬの１／３になる。

【００６６】負荷容量５の電圧を立ち上げる方向に駆動
する際に流れる電流は、負荷の分布する駆動電源１から
駆動素子６と分布抵抗５１を介して負荷容量５に流れ
る。その際、実効電極抵抗値Ｒａと駆動素子６の抵抗性
インピーダンスの比率に応じて電力消費が分散される。
同様に負荷容量５の電圧を立ち下げる方向に駆動する際
も、同様に、実効電極抵抗値Ｒａと駆動素子７の抵抗性
インピーダンスの比率に応じて電力消費が分散される。
ここで、容量部分（５）に流れる駆動電流経路に対して
直列に抵抗部材を挿入することが可能であれば、その抵
抗部材を容量部分と駆動回路３の出力端子１０の間に挿
入することもでき、また、容量部分を介して駆動回路の
出力端子１０に接続することもできるのはもちろんであ
る。

【００６７】上述した駆動回路３における電力削減効果
は、従来の共振現象による電力回収方式を適用した場合
とは異なり、負荷容量５や駆動速度が増加しても損なわ
れることはない。このように、本第１５実施例の容量性
負荷駆動回路は、駆動回路（ドライブＩＣ）３で消費さ
れる電力を削減することができ、その結果、駆動回路３
の放熱構造を簡略化して回路のコストを抑えることが可
能になる。

【００６８】ここで、フラットパネルディスプレイ装
置、特に、大画面および高精細化が進むと共に駆動電圧
が高いプラズマディスプレイ装置においては、負荷容量
と駆動速度が大きい表示パネル駆動回路を多数使用しな
ければならず、本第１５実施例を適用することにより、
駆動回路およびその放熱コストを大幅に削減することが
できる。すなわち、プラズマディスプレイ装置において
は、高圧ＬＳＩを極めて小さい空間に実装することにな
るため、表示パネル駆動回路およびその放熱に要するコ
スト率がディスプレイ装置の中でも高くなっているが、
本実施例を適用して駆動回路における電力消費（発熱）
を分散することで、駆動回路およびその放熱コストを大
幅に削減することが可能になる。この駆動回路における
電力削減の効果は、駆動回路３を複数の負荷容量を駆動
する集積回路として構成した場合にも同様に得られる。

【００６９】図２６は本発明に係る容量性負荷駆動回路
の第１６実施例を示すブロック図である。図２６におい
て、参照符号５０はインダクタンス性負荷を示してい
る。図２５と図２６との比較から明らかなように、本第
１６実施例は、図２５に示す第１５実施例における容量
性負荷５がインダクタンス性負荷５０とされたものであ
る。すなわち、駆動回路３の出力端子１０に対して抵抗
性インピーダンス５１を設けるのは、容量性負荷５を駆
動する駆動回路だけでなく、インダクタンス性負荷５０
を駆動する駆動回路に対しても適用することが可能であ
る。ここで、インダクタンス性負荷５０としては、例え
ば、テレビやオシロスコープに用いられるブラウン管の
電子ビームを偏向する偏向コイル、および、スピーカや
モータ或いはアクチュエータに使用されるコイル等があ
る。これらのインダクタンス性負荷を駆動する場合に
も、コイルの巻線抵抗値を高くしたり、直列抵抗器を挿
入するなどして実効的に駆動素子６または７の少なくと
も一方の導通時インピーダンスの１／１０以上の抵抗値
を示す抵抗５１を直列に挿入することで、電力分散によ
って駆動回路３の消費電力（発熱）を削減することがで
きる。

【００７０】図２７は本発明に係る容量性負荷駆動回路
の第１７実施例としてのＣＭＯＳ型アドレスドライブＩ
Ｃの回路図である。ここで、本第１７実施例の容量性負
荷駆動回路における駆動回路（アドレスドライブＩＣ）
３は、前述した図１５に示す駆動回路と同様のものであ
る。図２７に示されるように、本第１７実施例は、例え
ば、プラズマディスプレイ装置におけるｄ個のアドレス
ライン（Ａ１〜Ａｄ）を駆動するためのアドレスドライ
ブＩＣ３に本発明を適用したものであり、ドライブＩＣ
自体は、図１５に示すものと同じ構成とされている。す
なわち、ドライブＩＣ３は、プルアップ側の駆動素子６
０−１〜６０−ｄをｐＭＯＳトランジスタとし、プルダ
ウン側の駆動素子７０−１〜７０−ｄをｎＭＯＳトラン
ジスタとしたＣＭＯＳ型のものであり、プルアップ側お
よびプルダウン側の駆動素子はそれぞれドライブ段６０
０および７００により駆動されるようになっている。

【００７１】各プルアップ側およびプルダウン側の駆動
素子６０−１，７０−１；６０−２，７０−２；…；６
０−ｄ，７０−ｄに接続された出力端子１０，１０，
…，１０には、それぞれ図２５で説明したような分布抵
抗５１，５１，…，５１が設けられており、ドライブＩ
Ｃ３における電力消費を低減してドライブＩＣからの発
熱を抑えるようになっている。なお、図２７はＣＭＯＳ
型アドレスドライブＩＣを示しているが、本発明は、例
えば、前述した図１４に示すような同極性のＭＯＳトラ
ンジスタ（ＮＭＯＳトランジスタ）を用いたトーテンポ
ール型の駆動回路に適用することもできるのはもちろん
である。また、図２７においては、負荷容量５として隣
接電極間で駆動電圧が等しい時を想定して、前述した図
２１における対向電極間容量Ｃｇのみを図示したが、例
えば、隣接電極間で駆動電圧が異なる時には省略した隣
接電極間容量Ｃａを対向電極間容量Ｃｇに加えた負荷容
量（ＣＬ）になることは言うまでもない。このとき、そ
の実効的な直列抵抗Ｒａの最大値は、隣接電極の実効抵
抗を加えた２／３ＲＬになる。

【００７２】図２８は本発明に係る容量性負荷駆動回路
が適用されるプラズマディスプレイパネルにおけるアド
レス電極の断面を示す図であり、図２８（ａ）は単一材
料による電極の例を示し、また、図２８（ｂ）は複合材
料による電極の例を示している。図２８（ａ）におい
て、参照符号２１０は背面ガラス基板、２１１は誘電体
層、そして、２１４０は金属層を示す。また、図２８
（ｂ）において、参照符号２１４１は密着材料層、２１
４２は主材料層、そして、２１４３は露出層を示す。

【００７３】図２８（ａ）に示すような単一材料により
電極を構成した場合、分布抵抗（５１）の値ＲＬを所望
の抵抗値まで増加するには、電極となる金属層２１４０
の厚み或いは電極の幅を削減して電極の断面積を減少す
る。金属層２１４０としては、背面ガラス２１０や誘電
体層２１１との密着性、製造性および露出部分の耐候
性、並びに、コストや信頼性等に優れた銀やクロム等の
材料が考えられる。ここで、電極の厚みを削減すること
は、例えば、電極をパターニングするときのエッチング
処理を短時間で行うことが可能になるため製造時間を短
縮することができ、さらに、電極材料およびエッチング
液等の材料の節約にもなるため低コスト化の上でも有利
である。

【００７４】図２８（ｂ）に示すような複合材料により
電極を構成した場合、分布抵抗（５１）の値ＲＬを所望
の抵抗値まで増加するには、上述した単一材料の場合と
同様に、断面積を削減（例えば、電極の抵抗値に大きな
影響を与える主材料層２１４２の厚みを削減）してもよ
いが、条件が揃えば主材料層２１４２自体を排除するこ
ともできる。ここで、主材料（層）２１４２としては電
極抵抗の制御や製造性およびコストの面で有利な材料で
ある銅等が使用され、また、密着材料層２１４１として
は背面ガラス２１０および主材料２１４２との密着性や
コストおよび信頼性に優れた材料であるクロム等が使用
され、そして、露出層２１４３としては主材料２１４２
や誘導体層との密着性、並びに、露出部分の耐候性やコ
ストおよび信頼性に優れた材料であるクロム等が使用さ
れる。なお、銅等の主材料層２１４２は、例えば、スパ
ッタ処理により形成するが、この主材料層２１４２の厚
みの低減は、このスパッタ処理に要する時間の低減に直
結し、さらに、主材料層２１４２の排除はそのための製
造工程を省略することにもなるため、製造時間の短縮お
よび低コスト化を図ることができる。

【００７５】図２９は本発明に係る容量性負荷駆動回路
の第１８実施例を示すブロック図であり、前述した図２
５に示す第１５実施例に対して、例えば、図３に示す電
力分散手段２を適用したものである。ここで、電力分散
手段２等は、例えば、図４〜図１９を参照して説明した
ような様々な構成とすることができ、その場合には、駆
動回路３における電力消費の分散の効果はそのまま加算
して発揮されることになる。

【００７６】（付記１） 駆動電源を駆動素子を介して
出力端子に接続した構成を含む容量性負荷駆動回路であ
って、前記駆動電源と前記駆動素子との間に電力分散手
段を挿入したことを特徴とする容量性負荷駆動回路。 （付記２） 付記１に記載の容量性負荷駆動回路におい
て、前記電力分散手段は、前記駆動素子の導通時インピ
ーダンスの抵抗成分に対して１／１０以上のインピーダ
ンスを持つ抵抗素子であることを特徴とする容量性負荷
駆動回路。

【００７７】（付記３） 付記２に記載の容量性負荷駆
動回路において、前記電力分散手段は、前記駆動素子の
許容電力以上の電力性能を備えた高電力抵抗であること
を特徴とする容量性負荷駆動回路。 （付記４） 付記１に記載の容量性負荷駆動回路におい
て、前記電力分散手段は、定電流源であることを特徴と
する容量性負荷駆動回路。

【００７８】（付記５） 付記１に記載の容量性負荷駆
動回路において、前記駆動電源は、複数の異なる電圧レ
ベルを選択して出力するようになっていることを特徴と
する容量性負荷駆動回路。 （付記６） 付記５に記載の容量性負荷駆動回路におい
て、前記電力分散手段は、前記複数の異なる電圧レベル
に対してそれぞれ設けられた複数の電力分散ユニットを
備えることを特徴とする容量性負荷駆動回路。

【００７９】（付記７） 付記６に記載の容量性負荷駆
動回路において、前記各電力分散ユニットは、前記異な
る電圧レベルを選択するスイッチとしての機能を備える
ことを特徴とする容量性負荷駆動回路。 （付記８） 付記１に記載の容量性負荷駆動回路におい
て、前記駆動素子は、入力耐圧電圧が出力電圧よりも高
い素子であることを特徴とする容量性負荷駆動回路。

【００８０】（付記９） 基準電位点を駆動素子を介し
て出力端子に接続した構成を含む容量性負荷駆動回路で
あって、前記基準電位点と前記駆動素子との間に電力分
散手段を挿入したことを特徴とする容量性負荷駆動回
路。 （付記１０） 付記９に記載の容量性負荷駆動回路にお
いて、前記電力分散手段は、前記駆動素子の導通時イン
ピーダンスの抵抗成分に対して１／１０以上のインピー
ダンスを持つ抵抗素子であることを特徴とする容量性負
荷駆動回路。

【００８１】（付記１１） 付記１０に記載の容量性負
荷駆動回路において、前記電力分散手段は、前記駆動素
子の許容電力以上の電力性能を備えた高電力抵抗である
ことを特徴とする容量性負荷駆動回路。 （付記１２） 付記９に記載の容量性負荷駆動回路にお
いて、前記電力分散手段は、定電流源であることを特徴
とする容量性負荷駆動回路。

【００８２】（付記１３） 付記９に記載の容量性負荷
駆動回路において、前記駆動電源は、複数の異なる電圧
レベルを選択して出力するようになっていることを特徴
とする容量性負荷駆動回路。 （付記１４） 付記１３に記載の容量性負荷駆動回路に
おいて、前記電力分散手段は、前記複数の異なる電圧レ
ベルに対してそれぞれ設けられた複数の電力分散ユニッ
トを備えることを特徴とする容量性負荷駆動回路。

【００８３】（付記１５） 付記１４に記載の容量性負
荷駆動回路において、前記各電力分散ユニットは、前記
異なる電圧レベルを選択するスイッチとしての機能を備
えることを特徴とする容量性負荷駆動回路。 （付記１６） 付記９に記載の容量性負荷駆動回路にお
いて、前記駆動素子は、入力耐圧電圧が出力電圧よりも
高い素子であることを特徴とする容量性負荷駆動回路。

【００８４】（付記１７） 複数の容量性負荷に対応す
る複数の駆動素子を集積化した構成を含む容量性負荷駆
動回路であって、前記各駆動素子をそれぞれ電力分散手
段を介して駆動用電源または基準電位点に接続したこと
を特徴とする容量性負荷駆動回路。 （付記１８） 付記１７に記載の容量性負荷駆動回路に
おいて、前記各容量性負荷と前記対応する駆動素子との
間にダイオードを設けたことを特徴とする容量性負荷駆
動回路。

【００８５】（付記１９） 付記１７に記載の容量性負
荷駆動回路において、前記各電力分散手段は、前記駆動
素子の導通時インピーダンスを前記電力分散手段への接
続駆動素子数で割った値の１／１０以上のインピーダン
スを持つ抵抗素子であることを特徴とする容量性負荷駆
動回路。 （付記２０） 付記１９に記載の容量性負荷駆動回路に
おいて、前記各電力分散手段は、前記駆動素子の許容電
力以上の電力性能を備えた高電力抵抗であることを特徴
とする容量性負荷駆動回路。

【００８６】（付記２１） 付記１７に記載の容量性負
荷駆動回路において、前記各電力分散手段は、定電流源
であることを特徴とする容量性負荷駆動回路。（付記２
２） 付記１７に記載の容量性負荷駆動回路において、
前記駆動電源は、複数の異なる電圧レベルを選択して出
力するようになっていることを特徴とする容量性負荷駆
動回路。

【００８７】（付記２３） 付記２２に記載の容量性負
荷駆動回路において、前記電力分散手段は、前記複数の
異なる電圧レベルに対してそれぞれ設けられた複数の電
力分散ユニットを備えることを特徴とする容量性負荷駆
動回路。 （付記２４） 付記２３に記載の容量性負荷駆動回路に
おいて、前記各電力分散ユニットは、前記異なる電圧レ
ベルを選択するスイッチとしての機能を備えることを特
徴とする容量性負荷駆動回路。

【００８８】（付記２５） 付記１７に記載の容量性負
荷駆動回路において、前記駆動素子は、入力耐圧電圧が
出力電圧よりも高い素子であることを特徴とする容量性
負荷駆動回路。 （付記２６） 付記１７に記載の容量性負荷駆動回路に
おいて、前記集積化した各駆動素子の接地端子を前記電
力分散手段を介して前記駆動用電源に接続したことを特
徴とする容量性負荷駆動回路。

【００８９】（付記２７） 付記１７に記載の容量性負
荷駆動回路において、前記集積化した各駆動素子の接地
端子を前記電力分散手段を介して前記基準電位点に接続
したことを特徴とする容量性負荷駆動回路。 （付記２８） 付記１７に記載の容量性負荷駆動回路に
おいて、前記各駆動素子と前記駆動用電源または基準電
位点との間に前記各電力分散手段およびスイッチ素子の
直列接続を設けたことを特徴とする容量性負荷駆動回
路。

【００９０】（付記２９） 付記１７に記載の容量性負
荷駆動回路において、前記容量性負荷駆動回路は、前記
容量性負荷を駆動する複数の駆動集積回路を備えた駆動
モジュールとして構成されていることを特徴とする容量
性負荷駆動回路。 （付記３０） 付記２９に記載の容量性負荷駆動回路に
おいて、前記各駆動集積回路は、入力耐電圧を駆動電源
電圧値にまで高めた高圧の出力素子と、該出力素子の制
御入力を駆動電源電圧および基準電圧のいずれかのフル
スウィングレベルで駆動するフリップフロップを備える
ことを特徴とする容量性負荷駆動回路。

【００９１】（付記３１） 付記２９に記載の容量性負
荷駆動回路において、前記各駆動集積回路は、ロジック
電圧により駆動されるバッファを備え、該バッファの出
力を前記各駆動素子の入力端子に接続し、前記電力分散
手段を前記各駆動素子の反転入力端子に接続することに
より、前記電力分散手段で生じる電圧降下により駆動素
子に自己バイアスを掛けるようになっていることを特徴
とする容量性負荷駆動回路。

【００９２】（付記３２） 付記２９に記載の容量性負
荷駆動回路において、前記電力分散手段と前記駆動用電
源または基準電位点との間にスイッチ素子を設け、前記
駆動素子が導通状態に切り換わってから該スイッチ素子
を導通させるようにしたことを特徴とする容量性負荷駆
動回路。 （付記３３） 駆動電源を駆動素子を介して出力端子に
接続した構成を含む容量性負荷駆動回路であって、前記
駆動電源は、複数の異なる電圧レベルを選択して出力す
るようになっていることを特徴とする容量性負荷駆動回
路。

【００９３】（付記３４） 付記３３に記載の容量性負
荷駆動回路において、前記駆動電源は、前記駆動素子の
オン／オフ状態を維持しつつ、駆動電圧振幅の間にある
前記複数の電圧レベルを切り換えて段階的に上昇および
低下させるようにしたことを特徴とする容量性負荷駆動
回路。 （付記３５） 出力端子に接続された容量性負荷を駆動
素子により駆動する容量性負荷駆動回路であって、前記
出力端子に対して抵抗性インピーダンスを直列に挿入し
たことを特徴とする容量性負荷駆動回路。

【００９４】（付記３６） 付記３５に記載の容量性負
荷駆動回路において、前記抵抗性インピーダンスは、前
記駆動素子の少なくとも１つの導通時インピーダンスの
抵抗成分に対して１／１０以上のインピーダンスを持つ
ことを特徴とする容量性負荷駆動回路。 （付記３７） 付記３５に記載の容量性負荷駆動回路に
おいて、前記抵抗性インピーダンスは、前記駆動素子の
少なくとも１つの導通時インピーダンスの抵抗成分に対
して１０分の３以上の抵抗値を示す分布抵抗であること
を特徴とする容量性負荷駆動回路。

【００９５】（付記３８） 付記３５〜３７のいずれか
１項に記載の容量性負荷駆動回路において、前記駆動素
子を介して前記出力端子に駆動電源を接続し、該駆動電
源と該駆動素子との間に付記１〜３４のいずれか１項に
記載の容量性負荷駆動回路における電力分散手段を挿入
したことを特徴とする容量性負荷駆動回路。

【００９６】（付記３９） 付記１〜３８のいずれか１
項に記載の容量性負荷駆動回路において、前記容量性負
荷駆動回路を電極駆動回路として用いたことを特徴とす
るプラズマディスプレイ装置。 （付記４０） 付記３９に記載のプラズマディスプレイ
装置において、前記容量性負荷駆動回路を、アドレス電
極の駆動回路として用いたことを特徴とするプラズマデ
ィスプレイ装置。

【００９７】（付記４１） 付記４０に記載のプラズマ
ディスプレイ装置において、該プラズマディスプレイ装
置は、前記アドレス電極を第１の基板に配設すると共
に、ＸおよびＹ電極を第２の基板に配設した三電極面放
電交流駆動型プラズマディスプレイ装置であり、前記ア
ドレス電極の導体層の厚みを、前記ＸおよびＹ電極の導
体層と同じ素材から成る導体層の厚みに対して半分以下
に薄くしたことを特徴とするプラズマディスプレイ装
置。

【００９８】（付記４２） 付記４０に記載のプラズマ
ディスプレイ装置において、該プラズマディスプレイ装
置は、前記アドレス電極を第１の基板に配設すると共
に、ＸおよびＹ電極を第２の基板に配設した三電極面放
電交流駆動型プラズマディスプレイ装置であり、前記ア
ドレス電極の導体層を複数の金属層で構成し、該金属層
における任意の導体層を排除するようにしたことを特徴
とするプラズマディスプレイ装置。

【００９９】（付記４３） 出力端子に接続されたイン
ダクタンス性負荷を駆動素子により駆動するインダクタ
ンス性負荷駆動回路であって、前記出力端子に対して抵
抗性インピーダンスを直列に挿入したことを特徴とする
インダクタンス性負荷駆動回路。 （付記４４） 付記４３に記載のインダクタンス性負荷
駆動回路において、前記抵抗性インピーダンスは、前記
駆動素子の少なくとも１つの導通時インピーダンスの抵
抗成分に対して１／１０以上のインピーダンスを持つこ
とを特徴とするインダクタンス性負荷駆動回路。

【０１００】

【発明の効果】以上、詳述したように、本発明によれ
ば、容量性負荷を駆動する回路における発熱（電力消
費）を分散することのできる容量性負荷駆動回路および
それを用いたプラズマディスプレイ装置を提供すること
ができる。

【図面の簡単な説明】

【図１】プラズマディスプレイ装置の全体構成を概略的
に示すブロック図である。

【図２】従来のプラズマディスプレイ装置の駆動回路の
一例を示すブロック図である。

【図３】本発明に係る容量性負荷駆動回路の原理構成を
説明するためのブロック図である。

【図４】本発明に係る容量性負荷駆動回路の第１実施例
を示すブロック図である。

【図５】本発明に係る容量性負荷駆動回路の第２実施例
を示すブロック図である。

【図６】図５に示す容量性負荷駆動回路における定電流
源の一例を示す回路図である。

【図７】本発明に係る容量性負荷駆動回路の第３実施例
を示すブロック図である。

【図８】図７に示す第３実施例における駆動電源の動作
を説明するための図である。

【図９】本発明に係る容量性負荷駆動回路の第４実施例
を示すブロック図である。

【図１０】本発明に係る容量性負荷駆動回路の第５実施
例を示すブロック図である。

【図１１】本発明に係る容量性負荷駆動回路の第６実施
例を示すブロック図である。

【図１２】本発明に係る容量性負荷駆動回路の第７実施
例を示すブロック図である。

【図１３】本発明に係る容量性負荷駆動回路の第８実施
例を示すブロック図である。

【図１４】本発明に係る容量性負荷駆動回路の第９実施
例としてのトーテンポール型アドレスドライブＩＣの回
路図である。

【図１５】本発明に係る容量性負荷駆動回路の第１０実
施例としてのＣＭＯＳ型アドレスドライブＩＣの回路図
である。

【図１６】本発明に係る容量性負荷駆動回路の第１１実
施例を示すブロック回路図である。

【図１７】本発明に係る容量性負荷駆動回路の第１２実
施例としての駆動モジュールを構成する集積回路の一例
を示すブロック回路図である。

【図１８】本発明に係る容量性負荷駆動回路の第１３実
施例としての駆動モジュールを構成する集積回路の他の
例を示すブロック回路図である。

【図１９】本発明に係る容量性負荷駆動回路の第１４実
施例としての駆動モジュールを構成する集積回路のさら
に他の例を示すブロック回路図である。

【図２０】三電極面放電交流駆動型プラズマディスプレ
イパネルを概略的に示すブロック図である。

【図２１】図２０に示すプラズマディスプレイパネルの
電極構造を説明するための断面図である。

【図２２】図２０に示すプラズマディスプレイパネルを
用いたプラズマディスプレイ装置の全体構成を示すブロ
ック図である。

【図２３】図２２に示すプラズマディスプレイ装置の駆
動波形の一例を示す図である。

【図２４】図２２に示すプラズマディスプレイ装置に使
用するＩＣの一例を示すブロック回路図である。

【図２５】本発明に係る容量性負荷駆動回路の第１５実
施例を示すブロック図である。

【図２６】本発明に係る容量性負荷駆動回路の第１６実
施例を示すブロック図である。

【図２７】本発明に係る容量性負荷駆動回路の第１７実
施例としてのＣＭＯＳ型アドレスドライブＩＣの回路図
である。

【図２８】本発明に係る容量性負荷駆動回路が適用され
るプラズマディスプレイパネルにおけるアドレス電極の
断面を示す図である。

【図２９】本発明に係る容量性負荷駆動回路の第１８実
施例を示すブロック図である。

【符号の説明】

１…駆動電源 ２，２１，２２，２３，２４，２５，２６，２７，１２
１，１３１，１３２，１４１…電力分散手段 ３…駆動回路 ４…基準電位点 ５…負荷容量 ６，７…駆動素子 ８…駆動回路の電源端子 ９…駆動回路の基準電位端子 １０…駆動回路の出力端子 １５…駆動電源制御回路 ３６…駆動モジュール ３７（３８，３９）…駆動集積回路 １０１…プラズマディスプレイパネル １０２…アノード（アドレス）駆動回路 １０３…カソード（Ｙ）駆動回路 １０４…サブアノード駆動回路 １０５…制御回路 １０６…Ｘ駆動回路 １０７，２０７…放電セル １１０…電力回収回路 １２０…アドレスドライブＩＣ １２２…アドレスドライブＩＣ内出力回路 １２１…アドレスドライブＩＣ電源端子 ２１０…背面ガラス基板 ２１１，２２１…誘電体層 ２１２…蛍光体 ２１３…隔壁 ２１４…アドレス電極 ２２０…前面ガラス基板 ２２２…Ｘ電極またはＹ電極

フロントページの続き (72)発明者 井上 広一 神奈川県川崎市高津区坂戸３丁目２番１号 富士通日立プラズマディスプレイ株式会 社内 (72)発明者 高木 彰浩 神奈川県川崎市高津区坂戸３丁目２番１号 富士通日立プラズマディスプレイ株式会 社内 (72)発明者 岸 智勝 神奈川県川崎市高津区坂戸３丁目２番１号 富士通日立プラズマディスプレイ株式会 社内 Ｆターム(参考） 5C058 AA11 BA02 BA26 BB25 5C080 AA05 BB05 DD26 FF07 HH04 JJ02 JJ03 JJ06

Claims (10)

【特許請求の範囲】
1. 【請求項１】 駆動電源を駆動素子を介して出力端子に
   接続した構成を含む容量性負荷駆動回路であって、 前記駆動電源と前記駆動素子との間に電力分散手段を挿
   入したことを特徴とする容量性負荷駆動回路。
2. 【請求項２】 基準電位点を駆動素子を介して出力端子
   に接続した構成を含む容量性負荷駆動回路であって、 前記基準電位点と前記駆動素子との間に電力分散手段を
   挿入したことを特徴とする容量性負荷駆動回路。
3. 【請求項３】 請求項１または２に記載の容量性負荷駆
   動回路において、 前記電力分散手段は、前記駆動素子の導通時インピーダ
   ンスの抵抗成分に対して１／１０以上のインピーダンス
   を持つ抵抗素子であることを特徴とする容量性負荷駆動
   回路。
4. 【請求項４】 複数の容量性負荷に対応する複数の駆動
   素子を集積化した構成を含む容量性負荷駆動回路であっ
   て、 前記各駆動素子をそれぞれ電力分散手段を介して駆動用
   電源または基準電位点に接続したことを特徴とする容量
   性負荷駆動回路。
5. 【請求項５】 請求項４に記載の容量性負荷駆動回路に
   おいて、 前記容量性負荷駆動回路は、前記容量性負荷を駆動する
   複数の駆動集積回路を備えた駆動モジュールとして構成
   されていることを特徴とする容量性負荷駆動回路。
6. 【請求項６】 駆動電源を駆動素子を介して出力端子に
   接続した構成を含む容量性負荷駆動回路であって、 前記駆動電源は、複数の異なる電圧レベルを選択して出
   力するようになっていることを特徴とする容量性負荷駆
   動回路。
7. 【請求項７】 出力端子に接続された容量性負荷を駆動
   素子により駆動する容量性負荷駆動回路であって、 前記出力端子に対して抵抗性インピーダンスを直列に挿
   入したことを特徴とする容量性負荷駆動回路。
8. 【請求項８】 請求項７に記載の容量性負荷駆動回路に
   おいて、 前記駆動素子を介して前記出力端子に駆動電源を接続
   し、該駆動電源と該駆動素子との間に付記１〜６のいず
   れか１項に記載の容量性負荷駆動回路における電力分散
   手段を挿入したことを特徴とする容量性負荷駆動回路。
9. 【請求項９】 請求項１〜８のいずれか１項に記載の容
   量性負荷駆動回路において、 前記容量性負荷駆動回路を電極駆動回路として用いたこ
   とを特徴とするプラズマディスプレイ装置。
10. 【請求項１０】 出力端子に接続されたインダクタンス
    性負荷を駆動素子により駆動するインダクタンス性負荷
    駆動回路であって、 前記出力端子に対して抵抗性インピーダンスを直列に挿
    入したことを特徴とするインダクタンス性負荷駆動回
    路。