JPH06130909A - 低電圧行列アドレス信号が更に高い画素の励起電圧を制御するフラット・パネル表示装置 - Google Patents
低電圧行列アドレス信号が更に高い画素の励起電圧を制御するフラット・パネル表示装置Info
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Abstract
路論理レベルと互換性のある低信号電圧にて高い画素励
起電圧を切り換える技術を提供すること。 【構成】 好適実施態様における電界放出表示装置にお
いては、エミッター対グリッド電圧差が非放出期間中に
0付近に維持され、一対の直列に接続された電界効果型
トランジスター(QC,QR )を通じて各行と列の交差部
において画素エミッター(22Aー22C)をアース接
続することで放出を生ぜしめるのに十分なレベル迄上げ
られる。表示の明るさ制御は放出電流を調節出来るよう
直列に接続された電界効果型トランジスター(FET)
のいずれかのゲート電圧を変えることにより達成され
る。その上、可融性リンク(FL)がFET(QC,QR
)を通じて接地路と直列に設置される。フレーム時間
の百分率として画素励起時間のヂューティ・サイクルを
変えることによりグレイ・スケール・シェーディングが
付随する。
Description
置に関するもので、更に詳細には、高い画素励起電圧を
切り換えねばならないマトリックス・アドレス可能なフ
ラット・パネル表示装置に関するものである。本発明に
依れば、更に高い画素励起電圧と併せて慣用的なCMO
S,NMOS又は他の標準的な集積回路論理レベルと比
肩し得る行と列の信号電圧が可能になる。
渡り陰極線官(CRT)が主たる装置であった。CRT
はその半世紀に渡り色、明るさ、コントラスト及び解像
度の点で顕著な表示特性を与えられて来ているが、CR
Tは比較的嵩高であり、電力を消費する。携帯型コンピ
ューターの出現により軽量でコンパクトで且つ電力効率
の高い表示装置に対する熱烈な要求が生まれて来てい
る。現在、液晶表示装置については、ラップ・トップ型
コンピューターに対してほぼ汎用的に使用されている
が、CRTと比較するとコントラストの点で劣り、或る
限定された範囲の視野角度のみが可能であり、カラー・
バージョンの場合、液晶表示装置は広く一般になされて
いるバッテリー作動と両立しない割合にて電力を消費す
る。その上、カラー・スクリーンはスクリーン寸法が等
しいCRTの場合より遙にコスト高になる傾向がある。
欠点の結果、薄膜電界放出表示技術が産業界から受ける
関心の高さが増加している。こうした技術を利用してい
るフラット・パネル表示装置においては、燐ルミネッセ
ント・スクリーンと組み合わせた先の尖った薄膜冷電界
放出陰極のマトリックス・アドレス可能アレイが採用し
てある。 1950年代に入って電界放出現象が発見さ
れたが、SRIインターナショナル社のチャールズ・A
・スピントといった多くの個人が行った広範囲な研究に
よりこの技術は廉価、低電力、高解像度、高コントラス
トでフル・カラーのフラット表示装置の製造における使
用に対しての見込みが約束されるような程度迄改善あれ
て来ている。しかしながら、この技術を成功裏商業化す
るためには果たさねばならない課題が多く残っている。
放出表示装置の設計に関連して多くの問題点がある。列
信号がグリッド内の単一導電性片体を励起する一方、行
信号がエミッター・ベース電極内の導電性片体を励起す
るような表示装置が今日迄構成されて来ている。励起さ
れた列と励起された行の交差部においては、電界放出を
誘引するのに十分なグリッド対エミッター電圧差が存在
して燐光スクリーン上の組み合っている燐の発光を生ぜ
しめる。こうした現在の技術を表している図1において
3個のグリッド片体11A,11B及び11Cはエミッ
ター・ベース電極(行)片体11A,11B及び11C
のトリオと正確に交差する。この図示内容において、各
行列交差(表示装置内の単一画素と等しい)には16個
の電界放出陰極(本明細書では「エミッター」とも称す
る)13が含まれている。現実的には、この画素あたり
のエミッター・チップの個数は著しく変化する。各エミ
ッター・チップのチップはグリッド片体孔14で包囲さ
れている。電界放出を生じさせるには行導電体と列導電
体の間の電位差は少なくとも十分な電界放出レベルをも
たらす電圧と等しくなければならない。電界放出強度は
多数の因子に対する依存性が高く、その最も重要な因子
は陰極エミッター・チップの鋭さとチップにおける電界
強度である。フラット・パネル表示装置の作動に適した
電界放出レベルは80V程度の低いエミッター対グリッ
ド電圧にて達成されたが(この数値はエミッター構造の
設計と組み立てにおける改善が原因で将来的には減少す
ることが期待されており)、放出電圧はおそらく標準的
なCMOS,NMOS及びTTL「1」レベルである5
V以上にとどまろう。従って、電界放出閾値電圧が80
Vであれば、行のラインと列のラインは80Vの交差電
圧差をもたらすべく0Vと+40V又はー40Vの間の
切替えをなすべく設計されることが最もあり得る。従っ
て、これらの行と列のラインが励起される際高電圧切替
えを実施することが必要となろう。こうした高電圧を切
り換えるドライバーを作成する問題が存在するだけでな
く、行ラインと列ラインの接続を成す容量性接続が原因
で不必要な電力消費という問題がある。即ち、これらの
ライン上での電圧が高くなればなる程表示装置を駆動す
るのに要求される電力が高くなる。
エミッター対グリッド短絡の可能性があることから、孔
型表示装置は低い歩留りと低い信頼性が問題となる。こ
うした短絡は全体のアレイ内のエミッターとグリッドの
間の電圧差に影響を及ぼし、電源が電界放出を誘引する
のに十分な電圧差を維持出来ないような多くの電力を消
費するか又はアレイの一部分が実際に溶けるような大量
の熱を発生することにより全体のアレイを使用不能状態
にする。
問題を克服し、エミッター対グリッドの短絡問題を改善
し且つ表示装置の電力消費を低減化する新形式の電界放
出表示構造である。
S,NMOS又は他の集積回路論理レベルと互換性のあ
る低信号電圧で高い画素励起電圧を切り換える技術を提
供する。この技術は電界放出を誘引するのに要求される
必然的に高くなるグリッド対エミッター電圧差を制御す
る目的で開発されたが、この技術は高い画素励起電圧を
切替えねばならない全てのマトリックス・アドレス可能
表示装置(例えば、真空蛍光表示装置、エレクトロ・ル
ミネッセンス表示装置又はプラズマ型表示装置等)に使
用可能である。しかしながら、電界放出表示装置が他の
形式の表示装置以上に備えている潜在的利点が在るた
め、本発明では電界放出表示装置の関係において説明す
る。
に、これらの行と列は直列に接続された電界効果型トラ
ンジスター(FET)の少なくとも1セットにおいてゲ
ート処理する目的で使用され、各対は導電状態の際、電
界放出を誘引すべくグリッドに与えられる一定電位差に
対して十分低い電位差に単一エミッター・ノードのベー
ス電極を接続する。表示装置内の各行列交差部(即ち、
画素)は製造の歩留りと製品の信頼性を改善する目的か
ら多数のエミッター・ノードを含むことが出来る。好適
実施態様において、アレイのグリッドはエミッターが接
地電位差にある際信頼出来る電界放出と一致する一定電
位差(VFE)に保持される。個々のベース電極は当該エ
ミッター・ノードと組み合っている行ラインと列ライン
両者に信号電圧を提供することにより一対の直列接続さ
れた電界効果型トランジスターを通じて接地接続され
る。直列接続されたFETの一方のFETは行ライン上
の信号によりゲート処理され、他方のFETは列ライン
上の信号によりゲート処理される。明瞭化の問題とし
て、本発明の特定の1実施態様においては各画素は多数
のエミッター・ノードを含み、各エミッター・ノードは
多数の陰極エミッターを含む。従って、各行列交差部は
直列接続されたFETの多数の対を制御し、各対は多数
のエミッターを含む単一エミッター・ノードを制御す
る。
ター・ベースから絶縁されている。画素は直列接続され
たFETのいずれか一方又は両方をスイッチ・オフする
ことによりスイッチ・オフされる(即ち、非放出状態に
設置される)。FETの少なくとも一方のFETは非導
通状態になった時点(即ち、ゲート電圧VGSがデバイス
の閾値電圧VT を下回る)より電子はベースとグリッド
の間の電圧差が放出閾値電圧を丁度下回る迄この画素に
対応するエミッター・チップから放出される。
ッター・ベース・ノードは電流制限電界効果型トランジ
スターを通じてグリッドに接続され、このトランジスタ
ーは連続する低電流路を提供し、VT の閾値電圧を有し
ている。従って、ベースが通常VGRIDーVT の電位差に
ある状態でグリッドと各エミッターの間の電圧差(通常
は1V以下)は電界放出を生ぜしめるのに不十分であ
る。しかしながら、行と列の交差部における直列に接続
された二重FETで制御される接地路を通じてエミッタ
ー・ベースがアース接続される場合、電界放出が生じ
る。接地路を励起状態にする目的から行と列のFETは
同時にオンでなければならない。(即ち、各FETのゲ
ート電圧はデバイスの閾値電圧より高くなければならな
い。) 要求があれば、各エミッター・ベース・ノード
をグリッドに接続する目的から電流制限トランジスター
を使用することで一層正確なスイッチング・タイミング
が得られる。
流調整抵抗が各対の直列に接続された低電圧スイッチン
グMOSFETと直列に設定される。今迄説明した如
く、各MOSFETの対は1個以上の電界エミッター・
チップを含むエミッター・ノードをアースに接続する。
抵抗は直接アース・バスに接続され且つエミッター・ノ
ードから最も遠いMOSFETのソースに接続される。
電流調整抵抗を直接アース・バスに接続することにより
陰極電圧とは無関係の安定した電流値が広範囲の陰極電
圧にわたり達成される。
エミッター・ベース・ノードに対して二重の直列接続F
ETを通る電流路にはそのエミッター・ノード内にベー
ス対エミッター短絡が存在していれば検査中に溶断する
可融性リンクが含まれ、こうして歩留りの改善とアレイ
の電力消費を最低にする目的からアレイの残りの部分か
らその短絡されたノードを隔離させる。当該画素内の他
の機能ノードが動作し続ける。その上、逆に放出電流を
調整する接地路内のいずれかのFETのゲート電圧を変
えることにより明るさの制御を達成する事が出来る。
なくとも1個のエミッター電極接地路内の直列に接続さ
れたFETを通じて各画素に対して調整される。この特
徴は全体の表示装置に対する明るさの均一性を改善す
る。明るさのレベル制御はこれらのFET上のゲート電
圧を変えることにより容易に実施される。その上、低電
圧、画素レベル・スイチイングは表示装置の作動速度を
高める。表示装置の行ラインが励起され、全ての列が同
時に励起される構造を使用することにより、グレイスケ
ーリングは行ラインの励起期間中、各列信号のヂュティ
・サイクルを変えることにより実行可能である。
示構造内での単一の第1実施態様のエミッター・ノード
はアレイ全体を通じて連続的で一定電位差VGRIDに維持
されている導電性グリッド(これは又、第1画素素子と
も称する)21を特徴としている。アレイ内の各画素素
子はエミッター・グループにより点滅される。製品の信
頼性及び製造歩留りを高める目的から各エミッター・グ
ループは多数のエミッター・ノードを含み、各ノードは
多数の電界放出陰極(これは又「電界エミッター」又は
「エミッター」とも称する)を含む。図2で表された単
一エミッター・ノードはエミッター(22A,22B,
22C)を3個のみ有しているが、実際の個数はこれよ
り多くすることが出来る。エミッターたる電界放出陰極
22はそれぞれ単一エミッター・ノードのエミッターの
みに共通しているエミッター・ベース電極23に接続さ
れている。エミッター及びベース電極の組み合わせは
又、本明細書では第2画素素子と称する。
エミッター・ベース電極23はグリッド21から絶縁さ
れている。電界放出を誘引する目的からエミッター・ベ
ース電極23が一対の直列に接続された電界効果型トラ
ンジスターQC,QR を通じてアース接続される。電界効
果型トランジスターQC は列ライン信号SC によりゲー
ト処理され、一方、電界効果型トランジスターQR は行
ライン信号SR によりゲート処理される。CMOS,N
MOS,TTL及び他の集積回路に対する標準的な論理
信号電圧は全体的に5V以下であり、列ライン信号と行
ライン信号両者に対して使用可能である。注目すべき点
は電界効果型トランジスターQC を2個以上の直列に接
続されたFETと置換出来ることであり、これらのFE
Tは全て同じ列ラインでゲート処理される。同様に、電
界効果型トランジスターQR は2個以上の直列に接続さ
れたFETと置換出来、これらのFETは全て同じ行ラ
インでゲート処理される。同様に、他の制御論理ゲート
処理されるFETは任意に各接地路内にて直列に追加出
来る。画素は直列に接続されたFET(QC,QR )のい
ずれか一方又は両者をスイッチ・オフすることによりス
イッチ・オフされる(即ち、非放出状態に接地され
る)。FETの少なくとも1つのFETが非導電状態に
なる時点から(即ち、ゲート電圧VGSがデバイス閾値V
T を下回って降下する)、ベースとグリッドの間の電圧
差が放出閾値電圧を丁度下回る迄当該画素に対応するエ
ミッター・チップから電子が排出される。
エミッター・ノードは機能上及び構造上、図2の第1実
施態様のエミッター・ノードと類似している。主たる相
違点はエミッター・ベース電極23がVT の閾値電圧を
有する電流制限Nチャネル電界降下型トランジスターQ
L を通じてグリッド21に接続される点にある。トラン
ジスターQL のドレンとゲートは直接グリッド21に接
続される。トランジスターQL のチャネルはエミッター
・ベース電極23及びその組み合っているエミッターた
る電界放出陰極22A,22B,22Cを適切なグレイ
・スケール解像度を確実にするのに十分な割合にて実質
的にVGRIDーVT と等しい電位差へ回復させるのに必要
な値にのみ電流が制限されるような寸法である。
如き単一の第1実施態様のエミッター・ノードが一対の
直列に接続された電界降下型トランジスターQC,QR 及
び電流調整抵抗Rを通じてアースに接続されている。抵
抗Rは電界降下型トランジスターQR のソースとアース
の間に配設してある。グリッド電圧が20V以上である
同様の事例において、グリッド21に最も近いMOSF
ET(本例の場合、MOSFET QC )は陰極対基材
の破壊を防止するため高電圧デバイスでなければならな
い。こうした高電圧トランジスターの破壊要件はエミッ
ター・ノードの電圧スイングに依存する。
と、可融性リンクFLがエミッター・ベース電極23か
らアースへ電界効果型トランジスターQC,QR を通じて
アースにいたる引き下げ電流と直列に設定される。可融
性リンクFLはそのエミッター・グループ内にベース対
エミッターの短絡が存在していれば検査中に溶断し、こ
うして歩留りの改善とアレイの電力消費を最低にする目
的からアレイの残りの部分からその短絡されているグル
ープを隔離出来る。電流路内の可融性リンクFLの位置
は回路の観点からは取るに足りないものであることに注
意すべきである。即ち、可融性リンクはそれが電界効果
型トランジスターQC,QR の間、図2に実際に示されて
いる如きエミッター・ベース電極23とアース接続され
ているトランジスターの対の間又はアースとそのアース
接続されているトランジスターの対の間に位置付けてあ
るか否かに応じて短絡ノードを隔離する目的を達成す
る。
作動表示装置におけるグレイ・スケーリング(即ち、画
素点滅の変動)はデューティ・サイクル(即ち、画素内
のエミッターが実際にフレーム時間の百分率として出し
ている期間)を変えることにより達成可能である。明る
さの制御は電界効果型トランジスターQC 又はQR のい
ずれか一方又は両者のゲート電圧を変えることによりエ
ミッター電流を変えることで達成可能である。
行、列交差に対する多数のエミッター・ノードを提供す
る簡略化されたレイアウトが表してある。一対の多シリ
コン行ラインR0,R1 が一対の金属性アース・ラインG
ND0,GND1 と同様、金属性列ラインC0,C1 と直角
に交差する。アース・ラインGND0 は列ラインC0 と
組合い、一方、アース・ラインGND1 は列ラインC1
と組み合っている。各行と列の交差(即ち、表示装置内
の個々にアドレス可能な画素)に対して、当該画素内の
多数のエミッター・ノードのゲートとゲート交差部を形
成する少なくとも1個の行ライン延在部が存在してい
る。例えば、延在部E00は行R0 と列C0 の交差部と組
合い;延在部E01は行R0 と列C10の交差部と組合い;
延在部E10は行R1 と列C0 の交差部と組合い;延在部
11は行R1 と列C1 の交差部と組合っている。交差部
は全て同様の様式で機能するので、R0 ーC0 交差部の
領域を有する構成要素のみを以後詳細に説明する。
部領域は3個のエミッター・ノードEN1,EN2 及びE
N3 を支持している。各エミッター・ノードは第1活性
領域AA1 及び第2活性領域AA2 を含む。金属アース
・ラインGNDは第1接点C1 において第1活性領域A
A1 の一端部と接触する。第1活性領域AA1 と組み合
って第1L形多シリコン片体S1は電界効果型トランジ
スターQC のゲートを形成する(図2の模式図参照)。
金属列ラインC0 は第2接点CT2 において多シリコン
片体G1 と接触する。多シリコン延在部E00は電界効果
型トランジスターQR のゲートを形成する(再度、図2
及び図3参照)。第1金属片体MS1 は第1活性領域A
A1 と第2活性領域AA2 と相互に交差し、それぞれ第
3接点CT3 と第4接点CT4 において接触する。第3
接点CT3 と第4接点CT4 の間の第1金属片体MS1
の部分は可融性リンクFLを形成する。エミッター・ベ
ース電極(エミッター・ベース電極は、このレイアウト
には示されていないので、図2及び図3のエミッター・
ベース電極23を参照)は第1金属片体MS1 に接続さ
れている。第2L型多シリコン片体S2 は電流制限トラ
ンジスターQCLのゲートを形成し、第2金属片体MS2
は第5接点CT5 において第2多シリコン片体S2 に接
続され、第6接点CT6 において第2活性領域AA2 に
接続されている。グリッド・プレート(グリッド・プレ
ートはこのレイアウトでは示されていないので、図2及
び図3のグリッド21参照)は第2金属片体MS2 に接
続されている。図4のレイアウトは単に例示的な意味で
あることを強調する。
る電流調整トランジスターと組み合っている第1実施態
様のエミッター・ノードに対する一つの可能性のあるレ
イアウトが表してある。図5のレイアウトに極めて類似
しているが、図6の実施態様は第2活性領域AA2 で形
成される電流制限トランジスターQL 及びこの電流制限
トランジスターQL のゲートとして機能する片体S2 の
存在しない点が異なっている。このレイアウトにおい
て、エミッター・チップE1,E2 は直接第2活性領域A
A2 上に形成してある。別の相違点はC形多シリコン片
体SR で形成された電流調整抵抗Rが含まれている点に
ある。C形多シリコン片体SR に一端部は第1活性領域
AA1 に直接接触し、他端部が第1接点CT1 において
アース・ライン又はバスGNDと接触する。C形多シリ
コン片体の大部分は抵抗Rの抵抗値を適切に調節するレ
ベルにおいて軽くドーピング処理されるが、この端部は
有効なオーム接点が作成されるよう密にドーピング処理
される。
抵抗性材料と導電性材料が図5及び図6の多シリコン金
属構造と置換出来ることを理解すべきである。
てのみ詳細に開示して来たが、本発明については特許請
求された本発明の範囲と技術思想から逸脱せずにその変
更と改変を成し得ることは当技術における通常の知識を
有する者には明らかであろう。本明細書で表され説明さ
れた特定の実施態様は諸目的を達成し且つ以前説明した
諸利点を完全に提供出来るが、この開示内容は本発明の
現在の好適実施態様を単に例示するものであること及び
前掲の特許請求の範囲で意図された限定内容を越える構
造上又は設計上の詳細部分に関して制限が意図されてい
ないことを理解すべきである。
示装置におけるグリッドとエミッター・ベース電極構造
の簡略化された斜視図。
れている新型のフラット・パネル電界放出表示装置構造
内における単一エミッター・ノードの第1実施態様の模
式図。
電極をグリッドに相互接続している新型のフラット・パ
ネル電界放出表示構造内での単一エミッター・ノードの
第2実施態様の模式図。
出表示構造内での単一エミッター・ノードの第1実施態
様の模式図。
ち、単一画素)内に導入出来る方法を表す新型のフラッ
ト・パネル表示構造に対する一つの考えられるレイアウ
トの平面図。
出表示構造に対する一つの考えられるレイアウトの平面
図。
Claims (22)
- 【請求項1】 多数の列アドレス・ライン(C0,C1)と
交差する多数の行アドレス・ライン(R0,R1)を有し、
単一行アドレス・ラインと単一列アドレス・ラインの交
差が表示装置内の単一画素と組み合っており、全体の表
示装置に共通しているグリッド(21)、各グル−プが
特定の画素と組み合っている電界放出陰極のグル−プを
備えた電界放出表示装置において、表示装置内の個々の
画素を選択的に励起する方法であって:特定の画素の非
励起状態にある期間中に、電界放出を生ぜしめるのに不
十分な第1電圧差をグリッド(21)とその画素と組み
合っている陰極(22Aー22C)のグループの間に維
持する段階;当該画素が励起されている期間中にグリッ
ド(21)と陰極(22Aー22C)のグループの間の
電圧差を第2電圧差迄上昇させ、前記第2電圧差が電界
放出を生ぜしめるのに十分であり、電圧差の前記上昇が
当該画素と組み合っている行信号(SR ) と列信号(S
C ) でゲート処理される少なくとも1個の引き下げ電流
路を通じて当該画素と組み合っている陰極のグループ上
の電位差を引き下げることにより達成されることから成
る方法。 - 【請求項2】 励起された画素と組み合っている陰極の
グループ上の電位差が接地電位差に引き下げられる請求
項1の方法。 - 【請求項3】 各引き下げ電流路が多数の直列接続電界
効果型トランジスター(QC,QR ) を含み、当該トラン
ジスターの少なくとも1個のトランジスターが行信号
(SR ) によりゲ−ト処理され、当該トランジスターの
残りのトランジスターが列信号(SC )でゲート処理さ
れる請求項1の方法。 - 【請求項4】 前記行信号と列信号のため利用される電
圧レベルが標準的な論理信号電圧と対比可能な請求項3
の方法。 - 【請求項5】 グリッド(21)から陰極の各グループ
に至る少なくとも1個の電流制限導電路を介して陰極の
各グループが画素の非励起期間中に近グリッド電圧レベ
ルに充電される請求項1の方法。 - 【請求項6】 各電流制限路がNーチャネル電界効果型
トランジスター(QL )を含み、当該トランジスターの
ドレンとゲートが表示装置のグリッド(21)に接続さ
れ、当該トランジスターのソースがエミッター・ベース
電極(23)に接続される請求項5の方法。 - 【請求項7】 単一画素と組み合っている各陰極グルー
プが多数のエミッター・ノード(EN1 ーEN3 )を含
み、各ノードがそれ自体のエミッター・ベース電極(2
3)を有し、その電極上に多数の電界放出陰極(22A
ー22C)が位置付けてある請求項1の方法。 - 【請求項8】 各エミッター・ベース電極(23)が引
き下げ電流路を有し、各引き下げ電流路が可融性リンク
(FL)を含み1個以上のエミッター対グリッドの短絡
を有するエミッター・ノードが表示装置から機能的に隔
離されるよう検査中に溶断可能となる請求項7の方法。 - 【請求項9】 各画素が多数のヒューズ隔離可能エミッ
ター・グループを有する請求項8の方法。 - 【請求項10】 当該画素と組み合っているエミッター
に対する放出電流が変動するよう特定画素と組み合って
いる各引き下げ電流路を含むFET(SC,SR )の少な
くとも1個のFET上のゲート電圧を変えることにより
画素の明るさにおける変動が達成される請求項3の方
法。 - 【請求項11】 電界放出表示装置であって:多数の行
アドレス・ライン(R0,R1 );多数の列アドレス・ラ
イン(C0,C1 );前記列アドレス・ラインと交差する
前記行アドレス・ライン、単一列アドレス・ラインと単
一行アドレス・ラインの交差部が前記表示装置内の単一
画素と組み合っていること;全体の表示装置に共通し且
つ連続的に第1電位差に保持されるグリッド(21);
電界放出陰極(22Aー22C)のグループ、各グルー
プが特定の画素と組み合っていること、各グループが画
素非励起の期間中に第2電位差に維持されると、前記第
2電位差が電界放出を消去する目的から前記第1電位差
に十分近接していること、各グループが画素励起の期間
中第3電位差に維持されること、前記第3電位差が前記
第1電位差に関して電界放出を誘因する十分低い値であ
ること;各画素の陰極グループと前記第3電位差以下若
しくは第3電位差と等しい第4電位差に保持されたノー
ドの間の少なくとも1個の引き下げ電流路、前記電流路
が前記第2電位差と前記第3電位差の間の当該画素と組
み合った陰極グループに適用される電位差のスイッチン
グを可能にするよう画素の個々の行アドレス・ラインと
列アドレス・ライン(それぞれSR 及びSC )上の信号
用として励起可能であることから成る電界放出表示装
置。 - 【請求項12】 前記第4電位差が接地電位差と前記第
2電位差の間にある請求項11の電界放出表示装置。 - 【請求項13】 単一画素と組み合っている各陰極グル
ープが多数のエミッター・ノード(EN1 ーEN3 )を
含み、各ノードがそれ自体のエミッター・ベース電極
(23)を有し、当該電極上に多数の電界放出陰極(2
2Aー22C)が位置付けてある請求項11の電界放出
表示装置。 - 【請求項14】 各エミッター・ベース電極(23)が
それ自体の引き下げ電流路を有し、各引き下げ電流路が
1個以上のエミッター乃至グリッド短絡を有するエミッ
ター・ノードが機能的に表示装置から隔離されるよう検
査中に溶断される可融性リンク(FL)を含む請求項1
3の電界放出表示装置。 - 【請求項15】 各引き下げ電流路が多数の直列接続さ
れた電界効果型トランジスター(QC,QR )を含み、当
該トランジスターの少なくとも1つが組み合っている両
アドレスウ・ライン(SR )上の信号によりゲート処理
され、残りのトランジスターの少なくとも一方が組み合
っている列アドレシ・ライン(SC )上の信号によりゲ
ート処理される請求項11の電界放出表示装置。 - 【請求項16】 各引き下げ電流路が電流調整抵抗
(R)と少なくとも2個の電界効果型トランジスター
(QC,QR )を含み、前記抵抗と前記トランジスターが
直列に接続され、前記抵抗が直接前記ノードに接続さ
れ、前記トランジスターの少なくとも一方のトランジス
ターがその組み合っている行アドレス・ライン上の信号
SR でゲート処理され、少なくとも1つの他方のトラン
ジスターがその組み合っている列アドレス・ライン上の
信号SC に応答して励起可能であるようにした請求項1
1の電界放出表示装置。 - 【請求項17】 当該画素のエミッター内の放出電流が
変動するよう特定の画素(QR,QC )と組み合っている
各引き下げ電流路を含むFETの少なくとも1つのFE
T上のゲート電圧を変えることにより画素の明るさにお
ける変動が達成される請求項15及び請求項16の電界
放出表示装置。 - 【請求項18】 電界放出陰極(22Aー22C)の各
グループがその組み合っている画素の非励起時に少なく
とも1つの電流制限グリッド対エミッター導電路を通じ
て前記第2電位差に充電され、前記導電路が又、画素励
起期間中グリッド対エミッター電流を最低にするよう作
用する請求項11の電界放出表示装置 - 【請求項19】 前記電流制限導電路がNチャネル電界
効果型トランジスター(QL )を含み、当該トランジス
ターのドレンとゲートが表示装置グリッド(21)に接
続され、当該トランジスターのソースが単一エミッター
・ベース電極(23)に接続される請求項18の電界放
出表示装置。 - 【請求項20】 フラット・パネル表示装置であって:
多数の行アドレス・ライン(R0,R1 );多数の列アド
レス・ライン(C0,C1 );前記列アドレス・ラインと
交差する前記行アドレス・ライン、単一行アドレス・ラ
インと単一列アドレス・ラインの交差が前記表示装置内
の単一画素と組み合っていること;各画素に対する第1
素子と第2素子、画素励起閾値を越える2つの素子の間
に電圧差が適用される際(以後、素子間電圧差)前記画
素が放出光を発生すること一定電位差に維持される引き
下げノード;前記第2画素素子と前記引き下げノードの
間の少なくとも1個の選択的に励起可能な引き下げ電流
路、前記電流路が励起される際前記ノードを前記第2画
素素子に接続し、画素励起閾値を越える素子間電圧差を
提供し、前記電流路が非励起時に前記ノードを前記第2
画素から切り離し、画素励起閾値を越えない素子間電圧
差を提供するこから成るフラット・パネル表示装置。 - 【請求項21】 各引き下げ電流路が多数の直列接続さ
れた電界効果型トランジスター(QC,QR )を含み、当
該トランジスターの少なくとも1つがその組み合ってい
る行アドレス・ライン(SR )上の信号でゲート処理さ
れ、残りのトランジスターの少なくとも1つがその組み
合っている列アドレス・ライン(SC)上の信号でゲー
ト処理される請求項20のフラット・パネル表示装置。 - 【請求項22】 多数の列アドレス・ライン(C0,C1
)と交差する多数の行アドレス・ライン(R0,R1 )
を有する行と列のアドレス可能なフラット・パネル表示
装置であって、単一行アドレス・ラインと単一列アドレ
ス・ラインの交差が表示装置内の単一画素と組合い、各
画素が画素励起電圧を有する表示装置において、個々の
行アドレス・ラインに選択的に適応される第1信号電圧
(SR )と個々の列アドレス・ラインに選択的に適応さ
れる第2信号電圧(SC )により画素励起電圧を制御
し、前記第1及び第2信号電圧が前記画素励起電圧の1
/2以下であるようにした方法。
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