以下に、本発明の実施の形態を図面に基づいて説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
本発明において、適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ(TFT)、半導体基板やSOI基板を用いて形成されるMOS型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。また、トランジスタが配置されている基板の種類に限定はなく、単結晶基板、SOI基板、ガラス基板などに配置することが出来る。
なお、本発明において、接続されているとは、電気的に接続されていることと同義である。従って、本発明が開示する構成において、所定の接続関係に加え、その間に電気的な接続を可能とする他の素子(例えば、別の素子(トランジスタやダイオードや抵抗や容量など)やスイッチなど)が配置されていてもよい。
(実施の形態1)
本実施の形態では、本発明に係る表示装置を、図1を参照しながら説明する。本発明に係る表示装置は、複数のデータ線28と、複数のデータ線28と直交するようにそれぞれ配置された複数の走査線29と、データ線28と走査線29の交点領域(画素領域とも記す)に配置された画素回路と、発光素子と、を有する。発光素子は、エミッタアレイ43、蛍光体、及びアノード電極を有し、蛍光体及びアノード電極は対向基板側に設けられる。エミッタアレイは、エミッタ44と、エミッタの下方に設けられた電極45と、エミッタ上方の周囲を囲むように設けられた引き出しゲート電極46と、エミッタ全体の周囲を囲むように設けられ、各エミッタを絶縁するための絶縁物47とを有する。本発明の表示装置は、引き出しゲート電極46上であってエミッタ44の周囲に、当該エミッタから放出された電子を収束するための電極等を有してもよい。
画素領域41は、駆動トランジスタゲート電極電位制御回路23と、電子放出素子に供給する電流を制御する駆動トランジスタTr1と、駆動トランジスタTr1のVgsに従って発光素子の引き出しゲート電極46の電位を制御する引き出しゲート電極電位制御回路40とを備え、絶縁表面上に形成することができる。絶縁表面とは、ガラス基板等の絶縁基板の表面や半導体基板を絶縁物で覆った表面を指す。電圧保持素子とは、例えば導電体に挟持された絶縁体を有する容量素子を指す。
本実施の形態では、スピント型の電子放出素子を用いて説明し、スピント型電子放出素子が一画素領域41に4×4、計16個配置された画素構成を示すが、本発明はこれに限定されない。一画素領域41に単数の電子放出素子を有することも、複数の電子放出素子を有することもできる。一画素領域41に複数の電子放出素子を設ける場合、駆動トランジスタTr1は単数でよい。但し、高い電流密度を得るためには、駆動トランジスタTr1に複数のスピント型電子放出素子が接続されているとよい。
なお図1ではデータ線と、走査線が規則正しく直交する画素構成を示すが、本発明は画素の回路構成に係るものであるため、画素領域はストライプ配列だけではなく、走査線又はデータ線ごとに画素領域41をずらして配置する、いわゆるデルタ配列と呼ばれる画素構成にも適用できる。デルタ配列の場合、電子放出素子から放出された電子により発光する赤色蛍光体、緑色蛍光体、及び青色蛍光体の配置もデルタ配列とする。
図2は、図1で示した、本発明に係る表示装置の画素回路と、画素回路により制御される発光素子42との接続を示す回路図である。図2で示す画素回路は、データ線28と、走査線29と、駆動トランジスタゲート電極電位制御回路23と、駆動トランジスタTr1と、引き出しゲート電極電位制御回路40と、を少なくとも一つずつ備える。なお、カソード電極27の電位は、発光素子42が発光している期間において、駆動トランジスタTr1が飽和領域で動作するように決定する。そのため図1ように、駆動トランジスタ専用の電源線として配置してもよいし、当該画素領域の走査線又は当該画素領域外の走査線と接続してもよい。図1ように、カソード電極27を専用の電源線として配置する場合は、駆動トランジスタTr1及び発光素子42に安定して電荷を供給することができる。また、カソード電極27を当該画素領域の走査線又は当該画素領域外の走査線29と接続する場合は、画素領域内のカソード電極以外にさくことのできる面積が増大し、画素領域の設計上で有利である。なお、駆動トランジスタTr1の動作領域は、飽和領域に限定されず、線形領域でもよい。
駆動トランジスタゲート電極電位制御回路23は、駆動トランジスタTr1のVgsを制御するための回路であり、データ線28に接続された端子Dと、走査線29に接続された端子Sと、駆動トランジスタTr1のゲート電極に接続された端子Qと、を備える。なお、FEDの発光素子をアクティブマトリクス駆動するとき、引き出しゲート電極11は各画素領域で他の画素領域の引き出しゲート電極と電気的に分離し、独立に制御できるようにしてもよい。また、カソード電極27の電位をVcとし、アノード電極15の電位をVaとする。アノード電極15の電位Vaは固定電位としてもよい。このとき、駆動トランジスタTr1のソース電極とドレイン電極の間に係る電圧をVds、発光素子の引き出しゲート電極11とエミッタアレイに係る電圧をVegeとする。
駆動トランジスタゲート電極電位制御回路23は、スイッチ素子によって表示装置上にマトリクス状に複数配置された画素回路を時間的に分割して駆動し、かつ、電圧保持素子によって駆動トランジスタTr1のVgsを保持する機能を持つ。このようなスイッチ素子と電圧保持素子を含む回路の例を図2(B)に示す。図2(B)に示した回路は、トランジスタ30の一端に容量素子31が接続されており、ゲート電極側の端子SにHigh信号を入力することでトランジスタ30が導通(オン)し、トランジスタのソース電極又はドレイン電極の一方の電極側の端子Dに接続されたデータ線28の電位が容量素子31と、ソース電極又はドレイン電極の他方の電極側の端子Qに転送される。すなわち、データが書き込まれる。
その後、端子SにLow信号を入力することでトランジスタ30の導通が切れる(オフ)と、端子Dに接続されたデータ線28の電位が容量素子と端子Qに転送されることはない。そして、トランジスタ30をオンしていた期間における端子Qの電位が、次にトランジスタがオンされるまで、容量素子31に保持される。このときの容量素子31及び端子Qの電位に従って、駆動トランジスタTr1のVgsが決まり、それに対応したドレイン電流が駆動トランジスタTr1に流れ続ける。このようにして、アクティブマトリクス駆動を実現することができる。なお、本発明にかかる駆動トランジスタゲート電極電位制御回路23において、駆動トランジスタTr1のゲート電極の電位を保持する容量素子31は、駆動トランジスタTr1のゲート電極につく寄生容量で代用できるので、本明細書中に示す例において、駆動トランジスタTr1のゲート電極の電位を保持するための容量素子は、必ず要するものではない。
駆動トランジスタTr1のゲート電極は、駆動トランジスタゲート電極電位制御回路23の端子Q及び引き出しゲート電極電位制御回路40の端子Qinに接続され、駆動トランジスタTr1のソース電極又はドレイン電極の一方は、カソード電極27に接続され、駆動トランジスタTr1のソース電極又はドレイン電極の他方は、発光素子42の端子EAに接続される。なお、駆動トランジスタゲート電極電位制御回路23の構成によっては、カソード電極27と駆動トランジスタTr1の間、及び発光素子42の端子EAと駆動トランジスタTr1の間にスイッチ素子などを挿入する場合もあるが、本発明はその場合も含む。スイッチ素子としてはトランジスタを適用することができる。
引き出しゲート電極電位制御回路40は、駆動トランジスタTr1のゲート電極及び駆動トランジスタゲート電極電位制御回路23の端子Qに接続された端子Qinと、発光素子42の端子EGに接続された端子EGinを備える。引き出しゲート電極電位制御回路40は、端子Qinに入力された駆動トランジスタTr1のVgsに従った電圧を、端子EGinを通じて発光素子42の端子EGに出力する機能を有する。そのような機能を有する回路例とその効果については、後述する。
発光素子42は、アノード電極15に接続された端子Aと、駆動トランジスタTr1のソース電極又はドレイン電極に接続された端子EAと、引き出しゲート電極電位制御回路40の端子EGinに接続された端子EGと、を備える。また、発光素子42の端子EAは、エミッタ10と接続され、端子EGは、引き出しゲート電極11と接続されている。なお、FEDの発光素子をアクティブマトリクス駆動するとき、従来例では引き出しゲート電極11の電位を全ての発光素子で共通とした上で、ある電位Vegに固定していたが、本発明においては、引き出しゲート電極11は各画素において独立して形成されている場合を含む。また、アノード電極15の電位はVaと記す。
引き出しゲート電極電位制御回路40に必要とされる機能を有する回路例を、図4を参照して説明する。図4に示す引き出しゲート電極電位制御回路40の回路例は、配線EGmaxと、配線EGminと、配線REFと、トランジスタTr2と、トランジスタTr3と、抵抗素子Rと、を備える。トランジスタTr2及びトランジスタTr3はPチャネル型とするが、Nチャネル型であってもよい。また、抵抗素子Rは配線材料より抵抗率の高い材料で形成されており、例えば、シリコンや酸化インジウムスズ(ITOとも記す)で形成されていてもよい。
トランジスタTr3、抵抗R、トランジスタTr2は、配線EGmaxと配線EGminの間に直列に接続され、その順番は、配線EGmaxに近いほうから、トランジスタTr3、抵抗素子R、トランジスタTr2となる。また、トランジスタTr3と抵抗素子Rの間の電極は、端子EGinと接続する。また、トランジスタTr2のゲート電極は、端子Qinと接続する。また、配線REFは、トランジスタTr3のゲート電極と接続する。
次に、図4で示した引き出しゲート電極電位制御回路40に与えるバイアス電圧について説明する。配線EGmaxには電位Vmax、配線EGminには電位Vmin、配線REFには電位Vrefを印加する。電位Vmaxは、発光素子42の引き出しゲート電極11に接続された端子EGに印加する電圧(Veg)の最大値となるため、発光素子42及び駆動トランジスタTr1に最大の電流を流して最大の輝度を得るときに必要となる引き出しゲート電極の電位よりも大きく設定するのが好適である。電位Vminは、電位Vmaxよりも小さく、トランジスタTr2とトランジスタTr3が飽和領域で動作する電位であり、かつ、トランジスタTr2のゲート電極の電位(Vc+Vgs)と同じ電位又は小さい電位であればよい。特に、カソード電極27と配線EGminを接続すれば、配線EGmin以外に占めることのできる面積が増大し、画素領域の設計上で有利である。また、配線EGminは当該画素の走査線または当該画素以外の走査線に接続してもよい。
電位Vrefは、トランジスタTr3及び抵抗素子R及びトランジスタTr2に流れる電流Irefを適切な値に保つためにトランジスタTr3のゲート電極に与えるバイアス電位である。必要となるIrefの値は、抵抗素子Rの抵抗値及びトランジスタTr2の特性による。なお、トランジスタTr2及びトランジスタTr3は、端子EGinの電位VEGが端子Qinの電位VQよりも大きければよいので、線形領域で動作してもよい。
次に、図2で示した引き出しゲート電極電位制御回路40に前述の条件でバイアス電圧を加えたときの動作について説明する。まず、トランジスタTr2と抵抗素子Rの間の電極の電位は、配線EGminの電位よりも大きい。すなわち、トランジスタTr2と抵抗素子Rの間の電極は、トランジスタTr2のソース電極である。従って、トランジスタTr2はドレイン接地のソースフォロワ接続となっている。このとき、トランジスタTr2には電流Irefが流れているため、トランジスタTr2のゲートソース間電圧(以下、Vgs2とも記す)は、Irefを流すだけのVgs2がかかることになる。トランジスタTr2が飽和領域で動作していれば、Vgs2は、Irefの値のみに従い、Irefが変化しなければVgs2も変化しない。ここで、トランジスタTr2のゲート電極の電位は、駆動トランジスタTr1のゲート電極の電位と同じく、(Vc+Vgs)である。従って、トランジスタTr2のソース電極の電位は、(Vc+Vgs+Vgs2)である。
また、抵抗素子Rにも電流Irefが流れているため、抵抗素子Rの両端の電極に係る電圧Vrは、抵抗素子Rの抵抗値をrとすると、(Iref×r)と表される。ここで、抵抗素子Rの両端の電極のうち、電位の低いほうの電極はトランジスタTr2のソース電極であるため、抵抗素子Rの両端の電極のうち、電位の高いほうの電極EGinの電位は、数式2のように表される。
数式2の右辺のうち、Vcはカソード電極27の電位であり、任意に決めることができる。Vgsは、駆動トランジスタTr1のゲートソース間電圧であり、データ線28の電位や駆動トランジスタゲート電極電位制御回路23によって決定される、発光素子42に流す電流を決める電圧である。Vgsが大きいほど駆動トランジスタTr1及び発光素子42に大きな電流が流れるので、発光素子42の輝度が大きくなる。残りのVgs2とVrは、ともにIrefにのみ依存する量である。すなわち、発光素子42の引き出しゲート電極11の電位Vegは、電流Irefが変化しないとき、駆動トランジスタTr1のVgsに従って変化する。このようにして、引き出しゲート電極電位制御回路40が実現される。
ここで、引き出しゲート電極電位制御回路40は、駆動トランジスタTr1のゲート電極の電位に従って、発光素子42の引き出しゲート電極11に、駆動トランジスタTr1のゲート電極の電位よりも大きな電位を出力する回路であればよい。図4に示した引き出しゲート電極電位制御回路40以外の例を、図24に示す。
図24の(A)は、図4におけるトランジスタTr3のかわりに、抵抗素子を用いた例を示す。図24の(B)は、図4における抵抗素子のかわりに、ダイオード接続されたトランジスタを用いた例を示す。図24の(C)は、図4におけるトランジスタTr3と端子EGinの間に、抵抗素子を追加した例を示す。このように、引き出しゲート電極電位制御回路40の電気的特性は、図24の(D)に示したように、Qinの電位VQに対しEGinの電位VEGが大きく、かつ正の相関を持って変化すればよく、図4に示した例だけでなく、様々な回路を用いることができる。
なお、例えば、駆動トランジスタTr1のゲート電極を引き出しゲート電極に接続した場合のように、EGinの電位VEGがQinの電位VQより大きいとはいえない場合、Qinに、例えば発光素子42の閾値電圧以上の高い電圧をかける必要があるため、駆動トランジスタTr1のVgsが大きくなってしまい、信頼性が低下してしまう。そのため、常にEGinの電位VEGがQinの電位VQよりも大きいことが重要である。
次に、図4のように、引き出しゲート電極電位制御回路40によって、駆動トランジスタTr1のソース電極とドレイン電極との間の電圧(以下、ソースドレイン間電圧と記す)Vdsがどのように変化するかを、図5を用いて説明する。
図5の(A)において、点aは、発光素子42の輝度を大きくするために、駆動トランジスタTr1のゲートソース間電圧Vgsに大きな電圧を印加し、駆動トランジスタTr1及び発光素子42に流れる電流Idsを大きくした場合の動作点を、実線Aは駆動トランジスタTr1の電圧電流特性、実線Bは発光素子の電圧電流特性を示している。一方、図5の(B)において、点aは、発光素子42の輝度を小さくするために、駆動トランジスタTr1のゲートソース間電圧Vgsに小さな電圧を印加し、駆動トランジスタTr1及び発光素子42に流れる電流Idsを小さくした場合の動作点を、実線Aは駆動トランジスタTr1の電圧電流特性、実線Bは発光素子の電圧電流特性を示している。参考のため、図5の(B)における破線は、引き出しゲート電極電位制御回路40を用いない場合の発光素子42の電圧電流特性を示す。本発明における発光素子42の電圧電流特性と比較すると、発光素子42の電圧電流特性が左方向へシフトし、同時に動作点も左にシフトしているので、駆動トランジスタTr1のソースドレイン間電圧Vdsが従来に比べて小さくなっていることがわかる。
これは、発光素子42の引き出しゲート電極11に係る電圧Vegを、数式2に従って、駆動トランジスタTr1のゲートソース間電圧Vgsの大きさによって変化させているからである。これによって、駆動トランジスタTr1を飽和領域で動作させつつ、発光素子42の輝度が小さいときに大きくなっていた駆動トランジスタTr1のVdsを、小さくすることができる。ここで、Vegがとりうる範囲は、駆動トランジスタTr1のゲートソース間電圧Vgsの範囲によって決まる。駆動トランジスタTr1の閾値電圧をVthとすると、Vegの最小値は(Vth+Vgs2+Vr+Vc)である。従って、このときの駆動トランジスタTr1のVdsのとりうる範囲は、数式3のように表すことができる。
数式3の右辺において、Vgs2、Vrは、電流Irefと、トランジスタTr2の特性、抵抗素子Rの抵抗値によって、決定することができる。なお、Vgs2を大きくするよりも、抵抗素子Rの抵抗値を大きくしてVrを大きくした方が、トランジスタTr2に大きな電圧がかからないため好ましい。
ここで、非特許文献1に記載の電圧値を参照すると、Vegはおよそ55V、Vethはおよそ35V、Vgsは最大で13V程度であり、Vcは0Vとすることができる。すなわち、本発明において、発光素子42が最大の輝度で発光するとき、つまりVgsが最大のとき、発光素子42の引き出しゲート電極11にかける電圧Vegが55V程度であればよい。また、トランジスタTr2に大きな電圧がかからないようにするため、トランジスタTr2のゲートソース間電圧Vgs2は2V程度とする。このとき、トランジスタTr2のソース電極の電位は15V程度となるので、抵抗素子Rに係る電圧は、40V程度とするのが好ましい。
上記の電圧設定値を例にとり、発光素子42の輝度を最小にした場合のVdsを見積もる。駆動トランジスタTr1の閾値電圧を1Vとしたとき、発光素子42の輝度を最小にしたときのVgsは1Vであり、Vgs2は2VであるのでトランジスタTr2のソース電極の電位は3V、抵抗素子Rに係る電圧は40Vであるので、発光素子42の引き出しゲート電極の電位Vegは43Vとなる。従って、駆動トランジスタTr1のソースドレイン間電圧Vdsは、Veg−Veth=43−35=8Vとなる。引き出しゲート電極電位制御回路40がない場合、駆動トランジスタTr1のソースドレイン間電圧Vdsは20V程度であったが、本発明に係る画素構成を用いることによって、10V以下の低いVdsで発光素子42を駆動できるようになる。なお、電位Vegが小さくなることでトランジスタTr3のソースドレイン間電圧が大きくなることが考えられるので、Vmaxは、大きくとも60V以下であることが好ましい。
また、引き出しゲート電極電位制御回路40が存在する場合、Irefを変化させることによって、引き出しゲート電極11の電位を変化させられるので、発光素子42の電流電圧特性をシフトさせることができる。すなわち、駆動トランジスタTr1のVgsの増減で発光素子42の輝度を調整するだけでなく、引き出しゲート電極電位制御回路40によっても発光素子42の輝度を調整することが可能である。従って、引き出しゲート電極電位制御回路40により発光素子の電流電圧特性を適当な位置にシフトさせておくと、RGB毎にIrefを制御することで表示画像の色合いの調整を行ったり、表示画像のγ特性の調整を行ったり、表示画像の明るさを調整することができる。
(実施の形態2)
本発明にかかる表示装置は、画素回路に実施の形態1で説明した引き出しゲート電極電位制御回路40を含むことも特徴としているが、同じく画素回路に、駆動トランジスタゲート電極電位制御回路23を含むことも特徴とする。本発明は、表示装置がアナログ値で駆動される場合でも、デジタル値で駆動される場合でも適用することができるが、引き出しゲート電極電位制御回路40は、駆動トランジスタTr1のゲートソース間電圧Vgsがアナログ値であっても発光素子42の引き出しゲート電極11の電位をアナログ値で制御できるので、駆動トランジスタゲート電極電位制御回路23においても、アナログ値を扱う回路であると、本発明の表示装置において特に好適である。
しかしながら、駆動トランジスタTr1の電気的特性は、画素ごとにばらついてしまう。そうすると、異なる画素間において、駆動トランジスタTr1のゲートソース電極間に同じVgsを印加したとしても、駆動トランジスタTr1及び発光素子42を流れる電流の値は異なる場合がある。発光素子42の輝度は、発光素子を流れる電流値に比例するので、画素間で輝度がばらついて観察されてしまい、表示品質に深刻な悪影響をおよぼしてしまう。そして、その影響の程度は、デジタル値で駆動される表示装置よりも、アナログ値で駆動される表示装置のほうが大きい。このように本発明にかかる表示装置において、この画素間ばらつきの補正は重要な要素である。
そのため、本実施の形態においては、トランジスタの特性のばらつきに起因する発光素子の輝度ばらつきを補正する画素回路とその動作について説明する。トランジスタの特性のばらつきを補正する回路は、駆動トランジスタゲート電極電位制御回路23によって実現されてもよい。以下に、トランジスタの特性のばらつきを補正する機能を有する駆動トランジスタゲート電極電位制御回路23の例について説明する。
図20には、本発明の閾値補正型画素回路の一例と、その駆動信号タイミングチャートの一例を示す。図20の(A)に示す閾値補正型画素回路において、駆動トランジスタゲート電極電位制御回路23は、トランジスタTr61と、トランジスタTr62と、トランジスタTr63と、トランジスタTr64と、配線SW61と、配線SW62と、配線SW63と、配線PWR61と、配線PWR62と、配線PWR63と、容量素子C61と、容量素子C62と、を備える。
容量素子C61と容量素子C62は直列に接続され、容量素子C61の電極のうち容量素子C62に接続されていないほうの電極は、端子Qに接続され、容量素子C62の電極のうち容量素子C61に接続されていないほうの電極は、配線PWR62に接続されている。トランジスタTr61のゲート電極は、配線SW61に接続され、トランジスタTr61のソース電極又はドレイン電極の一方は、配線PWR61に接続され、トランジスタTr61のソース電極又はドレイン電極の他方は、端子Qに接続されている。トランジスタTr62のゲート電極は、配線SW62に接続され、トランジスタTr62のソース電極又はドレイン電極の一方は、発光素子42の端子EAに接続され、トランジスタTr62のソース電極又はドレイン電極の他方は、端子Qに接続されている。トランジスタTr63のゲート電極は、配線SW63に接続され、トランジスタTr63のソース電極又はドレイン電極の一方は、配線PWR63に接続され、トランジスタTr63のソース電極又はドレイン電極の他方は、容量素子C61と容量素子C62が接続されている電極(以下、電極P6とも記す)に接続されている。トランジスタTr64のゲート電極は、端子Sに接続され、トランジスタTr64のソース電極又はドレイン電極の一方は、端子Dに接続され、トランジスタTr64のソース電極又はドレイン電極の他方は、電極P6に接続されている。
なお、図20の(A)に示す画素回路においては、駆動トランジスタTr1はNチャネル型、トランジスタTr2及びTr3はPチャネル型として説明する。駆動トランジスタゲート電極電位制御回路23に含まれるスイッチ素子は、全てNチャネル型トランジスタとして説明するが、駆動トランジスタゲート電極電位制御回路23の動作はスイッチ素子の極性には限定されない。駆動トランジスタゲート電極電位制御回路23に含まれるスイッチ素子がPチャネル型トランジスタの場合は、図20の(B)に示す信号のうち対応する配線の信号が反転したタイミングチャートを用いればよい。
配線PWR61に与える電位は、図20の(B)における初期化期間203と閾値書込期間204において、カソード電極27の電位よりも駆動トランジスタTr1の閾値電圧以上大きい電位とするのが好適である。また、そのほかの期間については任意の電位でもよいが、全ての期間で一定電位であるのが好ましい。配線PWR62に与える電位は、全ての期間において一定電位であるのが好適である。電位の値自体は任意であるが、カソード電極27と同程度であってもよい。また、配線PWR62は、カソード電極27と接続されていてもよい。配線PWR63に与える電位は、カソード電極27と同程度であるのが好適である。また、配線PWR62は、カソード電極27と接続されていてもよい。配線SW61はトランジスタTr61をスイッチ素子として駆動するためのものであるので、配線SW61に与える電位は、オフ状態ではトランジスタTr61が十分にオフする電位であり、オン状態ではトランジスタTr61が線形領域で動作する電位であるのが好適である。配線SW62はトランジスタTr62をスイッチ素子として駆動するためのものであるため、配線SW62に与える電位は、オフ状態ではトランジスタTr62が十分にオフする電位であり、オン状態ではトランジスタTr62が線形領域で動作する電位であるのが好適である。配線SW63はトランジスタTr63をスイッチ素子として駆動するためのものであるため、配線SW63に与える電位は、オフ状態ではトランジスタTr63が十分にオフする電位であり、オン状態ではトランジスタTr63が線形領域で動作する電位であるのが好適である。端子Sに与える電位は、トランジスタTr64が十分にオフする電位あるいはトランジスタTr64が線形領域で動作する電位をとるように設定するのが好適である。端子Dに与える電位はデータ電位であり、周辺駆動回路によって映像データから作成された電位である。なお、本実施の形態における特徴として、実施の形態1で説明した引き出しゲート電極電位制御回路40に含まれる配線REFの電位を、当該走査線選択期間202に合わせて変化させることが挙げられる。この特徴により、当該走査線選択期間202における発光素子の電気的状態を、選択的に他の期間とは異ならしめることが可能となる。そのため、本実施の形態においては、配線REFは走査線29と同じく、ストライプ状にパターニングされ、走査線ごとに独立して電位設定できる構成であるのが好ましい。配線REFに与える電位は、オフ状態では電流Irefが十分小さくなる電位であり、オン状態では、実施の形態1で説明した電流Irefを与える電位であるのが好適である。
次に、図20の(A)と(B)を参照して、この画素回路の動作を説明する。まず、1フレーム期間201は、当該走査線選択期間202と、発光期間206により構成される。なお、当該走査線選択期間202が終了すると、次の走査線選択期間202Aが開始される。このように順々に走査して書き込みを行なうことで、全ての画素にデータ電位を書き込んでもよい。さらに、走査線選択期間202は、初期化期間203と、閾値書込期間204と、データ書込期間205で構成される。なお、当該走査線選択期間202中、引き出しゲート電極電位制御回路40の配線REFをハイレベルとし、トランジスタTr3をオフ状態としてもよい。こうすることで、Irefが減少し、抵抗素子R及びトランジスタTr2にかかる電圧が減少する。すると、端子EGinの電位が下がるため、発光素子42の引き出しゲート電極11の電位を、発光素子42の閾値電圧以下にすることができる。つまり、配線REFの電位を変化させることで、発光素子42のオフ状態とオン状態を制御できるのである。従来技術における閾値補正型画素では、直列接続されたアノード電極15、発光素子42、駆動トランジスタTr1、カソード電極27のうちのいずれかの素子の間にスイッチ素子が配置される場合がある。しかし、スイッチ素子は、オン状態であっても、配線より大きな抵抗値を持つ。発光素子42を含む経路には多くの電流が流れるので、無駄なエネルギー消費を抑えるため、抵抗となりうるものはできるだけなくすことが重要である。そのため、このスイッチ素子は配置しないことがより好適である。本発明にかかる表示装置の画素回路をこのように駆動することによって、発光素子42を含む経路にスイッチ素子を設けない構成を実現できるため、消費電力を低減することができる。トランジスタTr3をオフ状態にして端子EGinの電位を下げると、トランジスタTr3のソースドレイン間電圧が増加するので、信頼性確保のため、トランジスタTr3がオフ状態にあるとき、配線EGminの電位を大きくするような構成にしてもよい。例えば、当該画素の走査線29、配線SW61、配線SW62、配線SW63と配線EGminを接続してもよい。なお、図20の(B)においては、配線SW62及び配線SW63の駆動信号波形が同じであるので、これらの配線を共通化してもよい。配線を共通化すれば、配線のレイアウト面積を縮小でき、他の素子が占める面積が増大して設計の自由度が増すほか、配線に付随する寄生容量が小さくなるので、信号波形のなまりを低減することができ、また、消費電力を低減することができる。
また、図20の(B)においては、配線REFの電位は当該走査線選択期間202全てにおいてハイレベルとなっているが、データ書込期間205においては、必ずハイレベルであることは要さず、ローレベルでもよい。配線REFの電位がデータ書込期間205においてローレベルであれば、配線REFの駆動信号波形と、配線SW62及び配線SW63の駆動信号波形が同じになるので、これらのタイミング生成回路を共通化してもよい。
初期化期間203は、駆動トランジスタTr1がオン状態になるように、駆動トランジスタTr1のゲート電極及びドレイン電極を、ソース電極よりも駆動トランジスタTr1の閾値電圧以上高い電位にチャージアップする期間である。このとき、発光素子42はオフ状態とする。この状態を実現させるためのトランジスタTr61、Tr62、Tr63、Tr64及びTr3の状態は、例えば図20の(B)のように、トランジスタTr61、Tr62、Tr63はオン状態、トランジスタTr64、Tr3はオフ状態であってもよい。このように設定すると、駆動トランジスタTr1のゲート電極及びドレイン電極と容量素子C61の端子Q側の電極の電位は配線PWR61の電位となり、容量素子C61の反対側の電極は、配線PWR63の電位となることで、容量素子C61にかかる電圧は駆動トランジスタTr1の閾値電圧以上高い電圧にチャージアップされる。なお、初期化期間203は、当該走査線選択期間202にある必要はなく、別の行の走査線選択期間にあってもよい。
閾値書込期間204は、容量素子C61の両端の電極に、駆動トランジスタTr1の閾値電圧分の電位差をかける期間である。この状態を実現させるためのトランジスタTr61、Tr62、Tr63、Tr64及びTr3の状態は、例えば図20の(B)のように、トランジスタTr62、Tr63はオン状態、トランジスタTr61、Tr64、Tr3はオフ状態であってもよい。電極P6の電位をカソード電極27の電位と同程度とした状態で、駆動トランジスタTr1のゲート電極及びドレイン電極を接続し、かつ浮遊状態にすることで、初期化期間203において容量素子C61にチャージアップした電荷が駆動トランジスタTr1を通じて流れ出し、駆動トランジスタTr1のゲートソース間電圧が駆動トランジスタTr1の閾値電圧と等しくなったときに駆動トランジスタTr1はオフ状態となり、容量素子C61にチャージアップした電荷の流出は止まる。このようにすることで、容量素子C61の両端の電極には、駆動トランジスタTr1の閾値電圧分の電圧がかかる。
データ書込期間205は、駆動トランジスタTr1のゲート電極に、周辺駆動回路によって映像データから作成されたデータ電位に駆動トランジスタTr1の閾値電圧分を上乗せした電圧をかける期間である。この状態を実現させるためのトランジスタTr61、Tr62、Tr63、Tr64及びTr3の状態は、例えば図20の(B)のように、トランジスタTr64はオン状態、トランジスタTr61、Tr62、Tr63、Tr3はオフ状態であってもよい。なお、前述したように、データ書込期間205において、トランジスタTr3はオン状態であってもよい。トランジスタTr61及びTr62をオフ状態にすることにより、駆動トランジスタTr1のゲート電極が他の電極から浮遊する状態になるので、閾値書込期間204において容量素子C61にかかっていた駆動トランジスタTr1の閾値電圧分の電圧は、電極P6の電位によらず、保持される。この状態で、トランジスタTr64をオン状態、トランジスタTr63をオフ状態とし、端子Dに周辺駆動回路によって映像データから作成されたデータ電位を印加することで、電極P6の電位は、データ電位と等しくなる。このときも、容量素子C61に保持されている閾値電圧は変わらない。従って、駆動トランジスタTr1のゲート電極には、データ電位に駆動トランジスタTr1の閾値電圧分を上乗せした電圧がかかる。
発光期間206は、データ書込期間205で駆動トランジスタTr1のゲート電極に書き込んだ電圧を1フレーム期間にわたって保持し、駆動トランジスタTr1及び発光素子42に流れる電流値を一定に流し続けることによって、発光素子42をデータ電圧に従った輝度で発光させ続ける期間である。この状態を実現させるためのトランジスタTr61、Tr62、Tr63、Tr64及びTr3の状態は、例えば図20の(B)のように、トランジスタTr3はオン状態、トランジスタTr61、Tr62、Tr63、Tr64はオフ状態であってもよい。電極P6にデータ電位を書き込んだ状態でトランジスタTr63、Tr64をオフ状態とすれば、電極P6の電位は、データ電位のまま保持される。ただし、画素回路内の各種信号によるノイズによる影響を受け、電極P6の電位が変動してしまうと、駆動トランジスタTr1及び発光素子42に流れる電流も変化してしまい、発光素子42の輝度が変動するのを抑えるため、電極P6の電位を安定させることが重要である。そのため、配線PWR62を一定電位にすることで電極P6の電位の変動を抑えるのが好ましい。
図21は、本発明にかかる閾値補正型画素回路の一例と、その駆動信号タイミングチャートの一例である。図21の(A)に示す回路において、駆動トランジスタゲート電極電位制御回路23は、トランジスタTr71と、トランジスタTr72と、トランジスタTr73と、トランジスタTr74と、配線SW71と、配線SW72と、配線SW73と、配線PWR71と、配線PWR72と、配線PWR73と、容量素子C71と、容量素子C72と、を備える。
容量素子C71と容量素子C72は直列に接続され、容量素子C71の電極のうち容量素子C72に接続されている電極は、端子Qに接続されている。容量素子C71の電極のうち容量素子C72に接続されていないほうの電極を、以下では電極P7とも記す。容量素子C72の電極のうち容量素子C71に接続されていないほうの電極は、配線PWR72に接続されている。トランジスタTr71のゲート電極は、配線SW71に接続され、トランジスタTr71のソース電極又はドレイン電極の一方は、配線PWR71に接続され、トランジスタTr71のソース電極又はドレイン電極の他方は、端子Qに接続されている。トランジスタTr72のゲート電極は、配線SW72に接続され、トランジスタTr72のソース電極又はドレイン電極の一方は、発光素子42の端子EAに接続され、トランジスタTr72のソース電極又はドレイン電極の他方は、端子Qに接続されている。トランジスタTr73のゲート電極は、配線SW73に接続され、トランジスタTr73のソース電極又はドレイン電極の一方は、配線PWR73に接続され、トランジスタTr73のソース電極又はドレイン電極の他方は、電極P7に接続されている。トランジスタTr74のゲート電極は、端子Sに接続され、トランジスタTr74のソース電極又はドレイン電極の一方は、端子Dに接続され、トランジスタTr74のソース電極又はドレイン電極の他方は、電極P7に接続されている。
なお、図21の(A)に示す画素回路においては、駆動トランジスタTr1はNチャネル型、トランジスタTr2及びTr3はPチャネル型として説明する。駆動トランジスタゲート電極電位制御回路23に含まれるスイッチ素子は、全てNチャネル型トランジスタとして説明するが、回路23の動作はスイッチ素子の極性にはよらない。回路23に含まれるスイッチ素子がPチャネル型トランジスタの場合は図21の(B)に示す信号のうち対応する配線の信号が反転したタイミングチャートを用いればよい。
図21の(A)に示す画素回路の配線の電圧については、配線SW71、SW72、SW73は配線SW61、SW62、SW63に、配線PWR71、PWR73は配線PWR61、PWR63に、それぞれ対応しており、重複した説明は避ける。ただし、配線PWR72については配線PWR62とは異なり、配線PWR72の電位はカソード電極27と同程度であるのが好適である。なお、本実施の形態における特徴として、実施の形態1で説明した引き出しゲート電極電位制御回路40に含まれる配線REFの電位を、当該走査線選択期間202に合わせて変化させることが挙げられる。この特徴により、当該走査線選択期間202における発光素子の電気的状態を、選択的に他の期間とは異ならしめることが可能となる。そのため、本実施の形態においては、配線REFは走査線29と同じく、ストライプ状にパターニングされ、走査線ごとに独立して電位設定できる構成であるのが好ましい。配線REFに与える電位は、オフ状態では電流Irefが十分小さくなる電位であり、オン状態では、実施の形態1で説明した電流Irefを与える電位であるのが好適である。
次に、図21の(A)と(B)を参照して、この画素回路の動作を説明する。まず、1フレーム期間は、当該走査線選択期間202と、発光期間206により構成される。なお、当該走査線選択期間202が終了すると、次の走査線選択期間202Aが開始される。このように順々に走査して書き込みを行なうことで、全ての画素にデータ電位を書き込んでもよい。さらに、走査線選択期間202は、初期化期間203と、閾値書込期間204と、データ書込期間205で構成される。なお、当該走査線選択期間202中、引き出しゲート電極電位制御回路40の配線REFをハイレベルとし、トランジスタTr3をオフ状態としてもよい。こうすることで、Irefが減少し、抵抗素子R及びトランジスタTr2にかかる電圧が減少する。すると、端子EGinの電位が下がるため、発光素子42の引き出しゲート電極11の電位を、発光素子42の閾値電圧以下にすることができる。つまり、配線REFの電位を変化させることで、発光素子42のオフ状態とオン状態を制御できるのである。従来技術における閾値補正型画素では、直列接続されたアノード電極15、発光素子42、駆動トランジスタTr1、カソード電極27のうちのいずれかの素子の間にスイッチ素子が配置される場合がある。スイッチ素子は、オン状態であっても、配線より大きな抵抗値を持つ。カソード電極27と発光素子42の端子EAとの間には大きな電流が流れるので、無駄なエネルギー消費を抑えるため、抵抗となりうるものはできるだけなくすことが重要である。そのため、このスイッチ素子は配置しないことがより好適である。本発明にかかる表示装置の画素回路をこのように駆動することによって、発光素子42を含む経路にスイッチ素子を設けない構成を実現できるため、消費電力を低減することができる。トランジスタTr3をオフ状態にして端子EGinの電位を下げると、トランジスタTr3のソースドレイン間電圧が増加するので、信頼性確保のため、トランジスタTr3がオフ状態にあるとき、配線EGminの電位を大きくするような構成にしてもよい。例えば、当該画素の走査線29、配線SW71、配線SW72、配線SW73と配線EGminを接続してもよい。
なお、図21の(B)においては、配線SW72及び配線SW73の駆動信号波形が同じであるので、これらの配線を共通化してもよい。配線を共通化すれば、配線のレイアウト面積を縮小でき、他の素子が占める面積が増大して設計の自由度が増すほか、配線に付随する寄生容量が小さくなるので、信号波形のなまりを低減することができ、また、消費電力を低減することができる。
また、図21の(B)においては、配線REFの電位は当該走査線選択期間202全てにおいてハイレベルとなっているが、データ書込期間205においては、必ずハイレベルであることは要さず、ローレベルでもよい。配線REFの電位がデータ書込期間205においてローレベルであれば、配線REFの駆動信号波形と、配線SW72及び配線SW73の駆動信号波形が同じになるので、これらのタイミング生成回路を共通化してもよい。
初期化期間203は、駆動トランジスタTr1がオン状態になるように、駆動トランジスタTr1のゲート電極及びドレイン電極を、ソース電極よりも駆動トランジスタTr1の閾値電圧以上高い電位にチャージアップする期間である。このとき、発光素子42はオフ状態とする。この状態を実現させるためのトランジスタTr71、Tr72、Tr73、Tr74及びTr3の状態は、例えば図21の(B)のように、トランジスタTr71、Tr72、Tr73はオン状態、トランジスタTr74、Tr3はオフ状態であってもよい。このように設定すると、駆動トランジスタTr1のゲート電極及びドレイン電極と容量素子C71の端子Q側の電極の電位は配線PWR71の電位となり、容量素子C71の反対側の電極は、配線PWR73の電位となることで、容量素子C71にかかる電圧は駆動トランジスタTr1の閾値電圧以上高い電圧にチャージアップされる。このとき、容量素子C72にもチャージアップされる。なお、初期化期間203は、当該走査線選択期間202にある必要はなく、別の行の走査線選択期間にあってもよい。
閾値書込期間204は、容量素子C71及び容量素子C72の両端の電極に、駆動トランジスタTr1の閾値電圧分の電位差をかける期間である。この状態を実現させるためのトランジスタTr71、Tr72、Tr73、Tr74及びTr3の状態は、例えば図21の(B)のように、トランジスタTr72、Tr73はオン状態、トランジスタTr71、Tr74、Tr3はオフ状態であってもよい。電極P7及び配線PWR72の電位をカソード電極27の電位と同程度とした状態で、駆動トランジスタTr1のゲート電極及びドレイン電極を接続し、かつ浮遊状態にすることで、初期化期間203において容量素子C71及び容量素子C72にチャージアップした電荷が駆動トランジスタTr1を通じて流れ出し、駆動トランジスタTr1のゲートソース間電圧が駆動トランジスタTr1の閾値電圧と等しくなったときに駆動トランジスタTr1はオフ状態となり、容量素子C71及び容量素子C72にチャージアップした電荷の流出は止まる。このようにすることで、容量素子C71及び容量素子C72の両端の電極には、駆動トランジスタTr1の閾値電圧分の電圧がかかる。
データ書込期間205は、駆動トランジスタTr1のゲート電極に、周辺駆動回路によって映像データから作成されたデータに対応した電位に駆動トランジスタTr1の閾値電圧分を上乗せした電圧をかける期間である。この状態を実現させるためのトランジスタTr71、Tr72、Tr73、Tr74及びTr3の状態は、例えば図21の(B)のように、トランジスタTr74はオン状態、トランジスタTr71、Tr72、Tr73、Tr3はオフ状態であってもよい。なお、前述したように、データ書込期間205において、トランジスタTr3はオン状態であってもよい。トランジスタTr71及びTr72をオフ状態にすることにより、端子Qが他の電極から浮遊する状態になるが、端子Qには、一定電位の配線PWR72に接続されている容量素子C72も接続されているため、端子Qの電位は、容量素子C71及びC72の容量値(それぞれC1、C2とする)と電極P7の電位に依存した電位となる。カソード電極27の電位をVc、駆動トランジスタTr1の閾値電圧をVthとしたとき、閾値書込期間204が終了した時点で、配線PWR72及びPWR73の電位がVc、端子Qの電位が(Vc+Vth)であるとする。その後、データ書込期間205において、電極P7の電位のみ周辺駆動回路によって映像データから作成されたデータ電圧(Vdataとも記す)となったときの駆動トランジスタTr1のゲートソース間電位Vgsは、数式4によって表される。
データ書込期間205後の駆動トランジスタTr1のゲートソース間電位Vgsは、それ自体の閾値電圧Vthを含む。従って、(Vdata − Vc)を含む項を制御することで、画素ごとのTr1の閾値に影響されることなく、発光素子42に流れる電流値及び輝度を制御することができる。
発光期間206は、データ書込期間205で駆動トランジスタTr1のゲート電極に書き込んだ電圧を1フレーム期間にわたって保持し、駆動トランジスタTr1及び発光素子42に流れる電流値を一定に流し続けることによって、発光素子42をデータ電圧に従った輝度で発光させ続ける期間である。この状態を実現させるためのトランジスタTr71、Tr72、Tr73、Tr74及びTr3の状態は、例えば図21の(B)のように、トランジスタTr3はオン状態、トランジスタTr71、Tr72、Tr73、Tr74はオフ状態であってもよい。電極P7にデータ電位を書き込んだ状態でトランジスタTr73、Tr74をオフ状態とすれば、電極P7及び端子Qの電位は、そのまま保持される。ただし、画素回路内の各種信号によるノイズによる影響を受け、電極P7の電位が変動してしまうと、駆動トランジスタTr1及び発光素子42に流れる電流も変化してしまい、発光素子42の輝度が変動するのを抑えるため、電極P7及び端子Qの電位を安定させることが重要である。そのため、配線PWR72を一定電位にすることで電極P7及び端子Qの電位の変動を抑えるのが好ましい。
図22は、本発明にかかる電流入力型画素回路の一例と、その駆動信号タイミングチャートの一例である。図22の(A)に示す回路において、駆動トランジスタゲート電極電位制御回路23は、トランジスタTr82と、トランジスタTr84と、配線SW82と、配線PWR82と、容量素子C82と、を備える。なお、画素領域外に、周辺駆動回路によって映像データから作成されたデータ電流Idataを流すための電流源80を備えていてもよい。
容量素子C82の電極の一方は、配線PWR82に接続されている。容量素子C82の電極の他方は、端子Qに接続されている。トランジスタTr82のゲート電極は、配線SW82に接続され、トランジスタTr82のソース電極又はドレイン電極の一方は、発光素子42の端子EAに接続され、トランジスタTr82のソース電極又はドレイン電極の他方は、端子Qに接続されている。トランジスタTr84のゲート電極は、端子Sに接続され、トランジスタTr84のソース電極又はドレイン電極の一方は、端子Dに接続され、トランジスタTr84のソース電極又はドレイン電極の他方は、端子Qに接続されている。
なお、図22の(A)に示す画素回路においては、駆動トランジスタTr1はNチャネル型、トランジスタTr2及びTr3はPチャネル型として説明する。駆動トランジスタゲート電極電位制御回路23に含まれるスイッチ素子は、全てNチャネル型トランジスタとして説明するが、駆動トランジスタゲート電極電位制御回路23の動作はスイッチ素子の極性にはよらない。駆動トランジスタゲート電極電位制御回路23に含まれるスイッチ素子がPチャネル型トランジスタの場合は図22の(B)に示す信号のうち対応する配線の信号が反転したタイミングチャートを用いればよい。
配線PWR82に与える電位は、全ての期間において一定電位であるのが好適である。電位の値自体は任意であるが、カソード電極27と同程度であってもよい。また、配線PWR82は、カソード電極27と接続されていてもよい。配線SW82はトランジスタTr82をスイッチ素子として駆動するためのものであるので、配線SW82に与える電位は、オフ状態ではトランジスタTr82が十分にオフする電位であり、オン状態ではトランジスタTr82が線形領域で動作する電位であるのが好適である。端子Sに与える電位は、トランジスタTr84が十分にオフする電位あるいはトランジスタTr84が線形領域で動作する電位をとるように設定するのが好適である。端子Dに与える電位はデータ電位であり、周辺駆動回路によって映像データから作成された電位である。図22の(A)に示す画素回路においては、データは電流Idataとして与えられ、当該走査線選択期間202において画素回路に入力される。
なお、本実施の形態における特徴として、実施の形態1で説明した引き出しゲート電極電位制御回路40に含まれる配線REFの電位を、当該走査線選択期間202に合わせて変化させることが挙げられる。この特徴により、当該走査線選択期間202における発光素子の電気的状態を、選択的に他の期間とは異ならしめることが可能となる。そのため、本実施の形態においては、配線REFは走査線29と同じく、ストライプ状にパターニングされ、走査線ごとに独立して電位設定できる構成であるのが好ましい。配線REFに与える電位は、オフ状態では電流Irefが十分小さくなる電位であり、オン状態では、実施の形態1で説明した電流Irefを与える電位であるのが好適である。
次に、図22の(A)と(B)を参照して、この画素回路の動作を説明する。まず、1フレーム期間は、当該走査線選択期間202と、発光期間206により構成される。なお、当該走査線選択期間202が終了すると、次の走査線選択期間202Aが開始される。このように順々に走査して書き込みを行なうことで、全ての画素にデータ電流を書き込んでもよい。当該走査線選択期間202中、引き出しゲート電極電位制御回路40の配線REFをハイレベルとし、トランジスタTr3をオフ状態としてもよい。こうすることで、Irefが減少し、抵抗素子R及びトランジスタTr2にかかる電圧が減少する。すると、端子EGinの電位が下がるため、発光素子42の引き出しゲート電極11の電位を、発光素子42の閾値電圧以下にすることができる。つまり、配線REFの電位を変化させることで、発光素子42のオフ状態とオン状態を制御できるのである。
従来技術における電流入力型画素では、直列接続されたアノード電極15、発光素子42、駆動トランジスタTr1、カソード電極27のうちのいずれかの素子の間にスイッチ素子が必要である。スイッチ素子は、オン状態であっても、配線より大きな抵抗値を持つ。発光素子42を含む経路には多くの電流が流れるので、無駄なエネルギー消費を抑えるため、抵抗となりうるものはできるだけなくすことが重要である。本発明にかかる表示装置の画素回路をこのように駆動することによって、発光素子42を含む経路にスイッチ素子を設ける必要がなくなるので、消費電力を低減することができる。トランジスタTr3をオフ状態にして端子EGinの電位を下げると、トランジスタTr3のソースドレイン間電圧が増加するので、信頼性確保のため、トランジスタTr3がオフ状態にあるとき、配線EGminの電位を大きくするような構成にしてもよい。例えば、当該画素の走査線29、配線SW82と配線EGminを接続してもよい。
なお、図22の(B)においては、配線SW82及び走査線29の駆動信号波形が同じであるので、これらの配線を共通化してもよい。配線を共通化すれば、配線のレイアウト面積を縮小でき、他の素子が占める面積が増大して設計の自由度が増すほか、配線に付随する寄生容量が小さくなるので、信号波形のなまりを低減することができ、また、消費電力を低減することができる。また、図22の(B)においては、配線REFの駆動信号波形と、配線SW82及び走査線29の駆動信号波形が同じであるので、これらのタイミング生成回路を共通化してもよい。
当該走査線選択期間202は、駆動トランジスタTr1のゲート電極とドレイン電極を接続した状態において、駆動トランジスタTr1に周辺駆動回路によって映像データから作成されたデータ電流を流すことで、駆動トランジスタTr1のゲート電極とソース電極またはソース電極と電位が同程度の電極の間に配置した容量素子に、駆動トランジスタTr1がデータ電流を流すだけのVgsをかけるための期間である。この状態を実現させるためのトランジスタTr82、Tr84及びTr3の状態は、例えば図22の(B)のように、トランジスタTr82、Tr84はオン状態、トランジスタTr3はオフ状態であってもよい。この状態でデータ線28に電流源80によりデータ電流Idataを流すと、トランジスタTr84、Tr82を経て、駆動トランジスタTr1にもデータ電流Idataが流れる。このとき、駆動トランジスタTr1のゲート電極とドレイン電極は接続されているので、ゲートソース間電圧Vgsとソースドレイン間電圧Vdsは等しい。すなわち、駆動トランジスタTr1は飽和領域で動作している。このとき、駆動トランジスタTr1は飽和領域でデータ電流Idataを流すだけのVgsがかかっている。
発光期間206は、当該走査線選択期間202で駆動トランジスタTr1のゲート電極に書き込んだ電圧を1フレーム期間にわたって保持し、駆動トランジスタTr1及び発光素子42に流れる電流値を一定に流し続けることによって、発光素子42をデータ電流に従った輝度で発光させ続ける期間である。この状態を実現させるためのトランジスタTr82、Tr84及びTr3の状態は、例えば図22の(B)のように、トランジスタTr3はオン状態、トランジスタTr82、Tr84はオフ状態であってもよい。当該走査線選択期間202において駆動トランジスタTr1にかかっていたゲートソース間電圧Vgsは、トランジスタTr82、Tr84がオフ状態となっても、容量素子C82により、保持される。従って、発光期間206におけるVgsも、当該走査線選択期間202中と同じく、飽和領域においてデータ電流Idataを流すだけのVgsである。当該走査線選択期間202と発光期間206において駆動トランジスタTr1にかかるソースドレイン間電圧は同じであるとは限らないが、飽和領域で動作をしていれば、駆動トランジスタTr1に流れる電流Idsはゲートソース間電圧Vgsのみで決まるため、IdsはIdataに等しくなる。すなわち、駆動トランジスタTr1の閾値電圧Vthや移動度などの電気的特性に関わらず、データ電流Idataと同じ電流値となるIdsを発光素子42に流すことができるため、駆動トランジスタTr1の特性ばらつきに影響されず、均一で高品質な表示装置を得ることができる。
なお、図22の(A)のような電流入力型画素回路は、有機EL素子などの他の電流駆動型発光素子を用いることもできる。しかし、発光時の電流値が小さいためIdataも小さくせざるを得ず、特に低階調のデータ電流Idataを書き込むときに、データ線に付随する寄生容量や容量素子C82を充電する時間が長くなりすぎ、1フレームにかかる時間が長くなってしまう問題が存在する。しかし、電子放出素子を用いた本発明においては、その問題を回避することができる。それは、発光素子42の輝度を決定する要因がそこを流れる電流値だけではなく、アノード電極15に付された発光材料16の特性や、アノード電極15の電位にも依存するためである。すなわち、同じ輝度を得るときも、その電流値は一つではなく、いろいろな値をとることができる。従って、発光素子42の輝度は変化させず、発光素子42に流れる電流Idsが大きくなるようにアノード電極15の電圧または発光材料16の特性を設計すれば、Idataが小さくなることによる充電時間不足の問題を回避できる。そのとき、電流Idsの値が大きいため、アノード電極15、発光素子42、駆動トランジスタTr1、カソード電極27の各素子の間にスイッチ素子を設ける必要のない本発明の画素回路は、抵抗成分によるエネルギー損失が最小限に抑えられるため、非常に有利である。
本発明にかかる画素回路の駆動トランジスタゲート電極電位制御回路23は、上述した回路例以外にも、様々な回路を適用することができる。本発明にかかる表示装置は、アノード電極15、発光素子42、駆動トランジスタTr1、カソード電極27の各素子の間にスイッチ素子を設ける必要がないことも特徴としているため、上述した回路例以外にも本発明が適用できるのは明らかである。なお、引き出しゲート電極電位制御回路40の構成も上述した構成だけではなく、画素回路の動作に従って発光素子42の引き出しゲート電極11を制御し、発光素子42の電気的状態を制御できるものであればよい。
(実施の形態3)
本実施の形態においては、本発明にかかる表示装置全体の構成について述べる。本発明にかかる表示装置は様々な構成が考えられるが、ここでは、実施の形態2で述べた画素回路の動作を実現する周辺駆動回路の構成例について説明することにする。図23に、図20、図21及び図22に示した画素回路を含む表示装置の構成例を示す。図23に示す表示装置は、画素部90と、制御回路91と、電源回路92と、映像データ変換回路93と、データ線ドライバ94と、走査線ドライバ95と、を備える。電源回路92は、制御回路及び映像データ変換回路用電源CVと、ドライバ用電源DVと、高圧電源HVと、画素部用電源PVと、を備える。データ線ドライバ94は、シフトレジスタSR1と、ラッチ回路LATと、D/AコンバータDACと、を備える。走査線ドライバ95は、シフトレジスタSR2と、パルス幅制御回路PWCと、レベルシフタLS1と、レベルシフタLS2と、を備える。
画素部90は、データ線ドライバ94と、複数のデータ線28を介して接続され、また、画素部90は、走査線ドライバと95と、複数の配線を介して接続される。制御回路91は、電源回路92と、映像データ変換回路93と、データ線ドライバ94と、走査線ドライバ95と、をそれぞれ制御するための配線を介して接続される。電源回路92は、各回路の電源を供給し、制御回路及びデータ変換回路用電源CVは制御回路91及び映像データ変換回路93と接続され、ドライバ用電源DVは、データ線ドライバ94及び走査線ドライバ95と接続され、高圧電源HVは、画素部90におけるアノード電極15に接続され、画素回路用電源PVは、画素回路にある電源配線と接続される。映像データ変換回路93は、映像データ入力端子と、データ線ドライバ94中のラッチ回路LATと接続される。
制御回路91及び映像データ変換回路93は、主にロジック動作を行うため、制御回路及びデータ変換回路用電源CVが供給する電圧はできるだけ低くするのが好適であり、3V程度が望ましい。データ線ドライバ94及び走査線ドライバ95は、シフトレジスタSR1、SR2及びラッチ回路LAT、パルス幅制御回路PWCは、主にロジック動作を行うためドライバ用電源DVが供給する電圧はできるだけ低くするのが好適であり、3V程度が望ましい。しかし、D/AコンバータDAC、レベルシフタLS1、LS2については、画素回路の動作に必要となる電圧を供給するため、ドライバ用電源DVはロジック動作での電圧より大きい電圧も供給できる構成でも良い。また、画素回路用電源PVについても、画素回路の動作に必要となる電圧を供給するため、ドライバ用電源DVはロジック動作での電圧より大きい電圧も供給できる構成でも良い。画素部90におけるアノード電極15は、電子放出素子から飛び出した電子を加速するために、数kVから数十kVの高電圧が必要となるため、高圧電源HVは、数kVから数十kVの高電圧を供給できるような構成でも良い。
制御回路91は、データ線ドライバ94、走査線ドライバ95に対しては、クロックを生成して供給する動作、シフトレジスタSR1、SR2及びラッチ回路LAT、パルス幅制御回路PWCに入力するタイミングパルスを生成して供給する動作、などを行なう構成としてもよい。また、映像データ変換回路93に対しては、クロックを生成して供給する動作、変換された映像データをラッチ回路LATに出力するタイミングパルスを生成して供給する動作、などを行う構成としてもよい。電源回路92に対しては、画素回路の動作に必要となる電圧が表示装置ごとに異なってもよいように、また、発光素子42が劣化しても最適な輝度で駆動できるように、電源電圧を変更可能な構成とし、それを制御回路91で制御できるような構成としてもよい。
映像データが映像データ変換回路93に入力されると、映像データ変換回路93は制御回路91から供給されるタイミングに従って映像データをデータ線ドライバ94に入力できるデータに変換し、ラッチ回路LATに出力する。具体的には、アナログ信号で入力された映像データを映像データ変換回路93でA/D変換し、デジタル信号の映像データをラッチ回路LATに出力する構成でもよい。データ線ドライバ94は、制御回路91から供給されるクロック信号及びタイミングパルスに従い、シフトレジスタSR1を動作させ、ラッチ回路LATに入力される映像データを時分割して取り込み、ラッチ回路LATに取り込まれたデータに従って、D/AコンバータDACによりアナログ値のデータ電圧またはデータ電流を複数のデータ線28に出力する。データ線28に出力されるデータ電圧またはデータ電流の更新は、制御回路91から供給されるラッチパルスによって行なわれてもよい。データ線28に出力されるデータ電圧またはデータ電流の更新に合わせて、走査線ドライバ95は、制御回路91から供給されたクロック信号及びタイミングパルスに従ってシフトレジスタSR2を動作させ、走査線29を順次走査する。このとき、例えば図20の(A)と(B)のように画素回路を駆動する場合のように、順次走査のパルス幅は走査線選択期間202としてもよいが、実際のパルス幅は走査線選択期間202内でも信号によって異ならしめて駆動することがあるため、各信号に対してパルス幅制御回路PWCを用いてパルス幅を制御してもよい。パルス幅を制御して波形を整形した後、レベルシフタLS1及びLS2により、画素回路の動作に必要となる電圧に変換してもよい。このとき、例えば配線REFに入力する信号の電圧は、他の配線に入力する信号の電圧と大幅に異なるため、それぞれの信号に対して独立に電圧変換を行なってもよい。そのとき、電圧は異なっても信号が切り替わるタイミングが同じ信号であれば、シフトレジスタSR1、SR2及びパルス幅制御回路(シフトレジスタSR1、SR2及びパルス幅制御回路を合わせてタイミング生成回路とも記す)は共通にし、レベルシフタLS1、LS2だけ異なるものを用いる構成にしてもよい。そうすることで、回路規模が小さくなり、消費電力も小さくなる利点がある。なお、図23においては、走査線ドライバ95を片側に配置した例を示しているが、信号ごとに異なる走査線ドライバを複数用いてもよい。また、走査線ドライバ95を片側ではなく両側に配置してもよい。両側に配置すれば、表示装置を電子機器に実装するとき、左右のバランスがよくなり、配置の自由度が高まる利点がある。なお、すでに述べたように、本発明におけるトランジスタは、どのようなタイプのトランジスタでもよいし、どのような基板上に形成されていてもよい。従って、図23で示したような回路が、全てガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていてもよいし、SOI基板上に形成されていてもよいし、どのような基板上に形成されていてもよい。あるいは、図23における回路の一部が、ある基板に形成されており、図23における回路の別の一部が、別の基板に形成されていてもよい。つまり、図23における回路の全てが同じ基板上に形成されていなくてもよい。例えば、図23において、画素部90と走査線ドライバ95とは、ガラス基板上にTFTを用いて形成し、データ線ドライバ94(もしくはその一部)は、単結晶基板上に形成し、そのICチップをCOG(Chip On Glass)で接続してガラス基板上に配置してもよい。あるいは、そのICチップをTAB(Tape Auto Bonding)やプリント基板を用いてガラス基板と接続してもよい。
(実施の形態4)
本実施の形態では、本発明に係る発光素子の構造例を、図3を参照して説明する。
図3の(A)は、スピント型電子放出素子を用いた発光素子の各電極を、図2の発光素子42の各端子に対応させて説明した図である。図3の(A)において、発光素子は、第2の基板(図示しない)に形成されたアノード電極15と、アノード電極15に直接または間接的に接するように形成された発光材料16と、第1の基板(図示しない)に形成された円錐状のエミッタ10と、絶縁膜12と、引き出しゲート電極11を備える。図2の発光素子42における端子Aは、アノード電極15に接続され、端子EAは、エミッタ10と接続され、端子EGは、引き出しゲート電極11に接続される。
図3の(B)は、カーボンナノチューブ型(CNT型とも記す)電子放出素子を用いた発光素子の各電極を、図2の発光素子42の各端子に対応させて説明した図である。図3の(B)において、発光素子は、第2の基板(図示しない)に形成されたアノード電極15と、アノード電極15に直接または間接的に接するように形成された発光材料16と、第1の基板(図示しない)に形成された針状のエミッタ10bと、絶縁膜12と、引き出しゲート電極11を備える。なお、針状のエミッタ10bはカーボンナノチューブで形成されていてもよい。また、図3の(B)のように、針状のエミッタ10bは複数集まっていてもよい。図2の発光素子42における端子Aは、アノード電極15に接続され、端子EAは、エミッタ10bと接続され、端子EGは、引き出しゲート電極11に接続される。
図3の(C)は、表面伝導型電子放出素子を用いた発光素子の各電極を、図2の発光素子42の各端子に対応させて説明した図である。図3の(C)において、発光素子は、第2の基板(図示しない)に形成されたアノード電極15と、アノード電極15に直接または間接的に接するように形成された発光材料16と、第1の基板18に形成された薄膜状のエミッタ10cと、引き出しゲート電極11を備える。図2の発光素子42における端子Aは、アノード電極15に接続され、端子EAは、エミッタ10cと接続され、端子EGは、引き出しゲート電極11に接続される。
図3の(D)は、ホットエレクトロン型(MIM型とも記す)電子放出素子を用いた発光素子の各電極を、図2の発光素子42の各端子に対応させて説明した図である。図3の(D)において、発光素子は、第2の基板(図示しない)に形成されたアノード電極15と、アノード電極15に直接または間接的に接するように形成された発光材料16と、第1の基板18に形成された島状のエミッタ10dと、絶縁膜12と、引き出しゲート電極11を備える。図2の発光素子42における端子Aは、アノード電極15に接続され、端子EAは、エミッタ10dと接続され、端子EGは、引き出しゲート電極11に接続される。
本発明は画素回路に関するため、上述した多くの発光素子の構造を適用することができる。
(実施の形態5)
本実施の形態では、画素部の上面図について説明する。なお本実施の形態では、トランジスタとして薄膜トランジスタ(TFT)を用いることができる。
図6に示すように、画素部は走査線902と信号線903とが交差する領域に発光素子が設けられている。また電源線904は、信号線903と平行に設けられている。発光素子は、Nチャネル型のスイッチング用トランジスタ900、Nチャネル型の駆動用トランジスタ901を有し、駆動用トランジスタに接続された画素電極906に複数のエミッタ907が設けられている。本実施の形態では、3×5、計15個のエミッタを設ける場合で説明するが、エミッタの数は単数でも複数でもよい。エミッタの数が増すにつれ、一つの画素部から生じる電子の数が増すため、消費電力の低下が期待できる。スイッチング用トランジスタ900は、一つの半導体膜に対して複数のゲート電極を有するトランジスタ、所謂マルチチャネル型トランジスタを用いて作製するが、一つのゲート電極を有するトランジスタから形成してもよい。駆動用トランジスタ901は、チャネル長をチャネル幅に比べて大きくとる。チャネル長を大きくすると、トランジスタ間のばらつきを低減することができる。本発明の表示装置は、画素電極より上方に電子が飛び出し画像表示を行う、所謂上方発光型となるため、トランジスタ等の配置の自由度が高い。そのため、駆動用トランジスタ901の半導体膜は、そのチャネル長が大きくなるように設計することができる。スイッチング用トランジスタ900のソース電極又はドレイン電極の一方と、駆動用トランジスタ901のゲート電極とが、電気的に接続されている。そのため、走査線902に選択信号が入力され、スイッチング用トランジスタ900が選択されると、信号線903からビデオ信号が入力され、スイッチング用トランジスタのソース電極及びドレイン電極間に電流が流れる。その後、駆動用トランジスタ901の閾値電圧を超えると、駆動用トランジスタ901が選択され、電源線から電流が供給される。その結果、画素電極906上に形成されたエミッタ907に電圧がかかり、エミッタ907から電子が放出される。
走査線902、各トランジスタのゲート電極は同一導電膜から形成することができる。すなわち、導電膜を形成した後、所定の形状に加工することにより、走査線902、各トランジスタのゲート電極を得ることができる。勿論、走査線902、各トランジスタのゲート電極は異なる導電膜からも形成することができるが、工程数を削減するためにも同一導電膜から形成するとよい。また信号線903、電源線904、スイッチング用トランジスタ900と駆動用トランジスタ901を電気的に接続する配線、画素電極906は同一導電膜から形成することができる。すなわち、導電膜を形成した後、所定の形状に加工することにより、信号線903、電源線904、スイッチング用トランジスタ900と駆動用トランジスタ901を電気的に接続する配線、及び画素電極906を得ることができる。勿論、信号線903、電源線904、スイッチング用トランジスタ900と駆動用トランジスタ901を電気的に接続する配線、及び画素電極906は異なる導電膜からも形成することができるが、工程数を削減するためにも同一導電膜から形成するとよい。これら導電膜は、公知の材料を用いて形成することができる。消費電力を低くするため、抵抗値の低い材料を用いるとよい。また導電膜間の短絡を防止するため、それらの間には絶縁膜が設けられている。絶縁膜は無機材料又は有機材料から形成することができる。
このような画素部により、アクティブ型のFED装置を提供することができる。
(実施の形態6)
本実施の形態では、上記実施の形態とは異なる画素部の上面図について説明する。なお本実施の形態では、トランジスタとして薄膜トランジスタ(TFT)を用いることができる。
図7に示すように、駆動用トランジスタ911の形状が矩形状となり、上記実施の形態よりもチャネル長が大きい点が異なる。また画素電極916は、信号線903、電源線904、スイッチング用トランジスタ900と駆動用トランジスタ901を電気的に接続する配線とは異なる導電膜から形成される点が上記実施の形態とは異なる。画素電極が異なる導電膜から形成されるため、画素電極の面積が広くなる。すなわち、上方発光型の表示装置であるため、隣接する画素の画素電極と接しないように画素電極を設ければよく、走査線912、信号線913、電源線914と重なる領域にまで画素電極916を形成することができる。画素電極916には、単数、又は複数のエミッタを形成することができる。また電源線914は、容量素子918を形成するため、その一部が広くなっている。容量素子918は、電源線914と、駆動用トランジスタ911の半導体膜の一部と、その間に設けられた絶縁膜により構成される。その他、スイッチング用トランジスタ910、走査線912、信号線913は、上記実施の形態と同様である。
このような画素部により、アクティブ型のFED装置を提供することができる。
(実施の形態7)
本実施の形態では、上記実施の形態とは異なる画素部の上面図について説明する。なお本実施の形態では、トランジスタとして薄膜トランジスタ(TFT)を用いることができる。
図8に示すように、駆動用トランジスタ921の形状が矩形状となり、且つ複数のゲート電極を有するマルチチャネル型とする点が異なる。矩形状に加工された半導体膜と重なるように、複数のゲート電極が設けられており、複数のゲート電極は櫛歯状に設けられている。このように櫛歯状に設けられたゲート電極により、効率よくマルチチャネル型の駆動用トランジスタ921を形成することができる。また電源線924は、容量素子928を形成するため、その一部が広くなっている。上記実施の形態と異なり、矩形状の駆動用トランジスタの凹部に容量素子928を設けるため、容量を大きくすることができる。容量素子928は、電源線924と、駆動用トランジスタ921の半導体膜の一部と、その間に設けられた絶縁膜により構成される。このような配置は、矩形状を有する駆動用トランジスタを有する上記実施の形態の画素にも適用することができる。また画素電極926は、信号線903、電源線904、スイッチング用トランジスタ900と駆動用トランジスタ901を電気的に接続する配線とは異なる導電膜から形成される点が上記実施の形態とは異なる。画素電極が異なる導電膜から形成されるため、画素電極の面積が広くなる。すなわち、上方発光型の表示装置であるため、隣接する画素の画素電極と接しないように画素電極を設ければよく、走査線922、信号線923、電源線924と重なる領域にまで画素電極926を形成することができる。画素電極926には、単数、又は複数のエミッタを形成することができる。その他、スイッチング用トランジスタ920、走査線922、信号線923は、上記実施の形態と同様である。
このような画素部により、アクティブ型のFED装置を提供することができる。
(実施の形態8)
本実施の形態では、上記実施の形態とは異なり、表面伝導型の画素部の上面図について説明する。なお本実施の形態では、トランジスタとして薄膜トランジスタ(TFT)を用いることができる。
図9に示すように、交差する第1の電極931、第2の電極932を有する画素部933は、一対の電極を有するエミッタ934を有する。エミッタ934は4×4、計16個設ける場合で説明するが、これに限定されるものではない。エミッタ934は、単数であっても、複数であっても良い。エミッタ934の数が増すにつれ、一つの画素部から生じる電子の数が増すため、消費電力の低下が期待できる。第1の電極931は、複数のエミッタを形成するため、画素部933中に櫛歯状に加工されており、エミッタの一方の電極に接続されている。また第2の電極932は、櫛歯状を有し、エミッタの他方の電極と接続するため、第1の電極931と平行に、且つ一定の間隔を有するように配置されている。なお、第2の電極932と、エミッタ934の他方の電極とは、同一導電膜から形成することができる。勿論、エミッタ934の一方の電極も、同一導電膜から形成することができる。第1の電極931、第2の電極932は公知の導電性材料から形成することができる。消費電力を低くするため、抵抗値の低い材料を用いるとよい。図示しないが、画素部933はスイッチング用トランジスタ及び駆動用トランジスタを構成する薄膜トランジスタを有する。駆動用トランジスタは、第1の電極931に電気的に接続されており、駆動用トランジスタのオンオフにより第1の電極931の選択が制御される。第1の電極931が選択されると、当該駆動用トランジスタに接続されたエミッタの一方の電極から電子が放出される。
このような画素部により、アクティブ型の表示装置を提供することができる。
(実施の形態9)
本実施の形態では、アクティブ型のFED装置の作製方法について説明する。
図10(A)に示すように絶縁表面を有する基板(以下、絶縁基板と記す)950を用意する。絶縁基板950には、ガラス基板、石英基板、プラスチック基板等が挙げられる。例えば、プラスチック基板を用いると、柔軟性が高く、軽量な表示装置を提供することができる。またガラス基板を研磨等により薄くすることによって、薄型な表示装置を提供することもできる。さらには、金属等の導電性基板又はシリコン等の半導体性基板上に、絶縁性を有する層を形成した基板を、絶縁基板950として用いることも可能である。
絶縁基板950上に、下地膜として機能する絶縁膜(以下、下地絶縁膜と記す)951を形成する。下地絶縁膜951により、絶縁基板950からのアルカリ金属等の不純物の侵入を防止することができる。このような下地絶縁膜951には、シリコン酸化物、シリコン窒化物を用いることができ、シリコン窒化物を用いると不純物侵入防止効果を高めることができる。また下地絶縁膜951は、CVD法やスパッタリング法により形成することができる。
図10(B)に示すように、下地絶縁膜951上に半導体膜を形成し、所定の形状を有する島状の半導体膜954となるように加工する。半導体膜954は、シリコン材料、シリコンとゲルマニウムの混合材料を用いて形成することができる。半導体膜954は、非晶質半導体膜、微結晶半導体膜、結晶性半導体膜を用いて形成することができる。結晶性半導体膜を用いると、電気特性が高いため、画素部のスイッチング素子として適する。また画素部と駆動回路部とを同一基板上に一体形成する場合、駆動回路部のスイッチング素子として結晶性半導体膜を用いることができる。
半導体膜954を覆うように、ゲート絶縁膜955を形成する。ゲート絶縁膜955は、シリコン酸化物、シリコン窒化物から形成することができ、単層構造又は積層構造をとることができる。このようなゲート絶縁膜955は、CVD法又はスパッタリング法により形成することができる。
図10(C)に示すように、半導体膜954上にゲート絶縁膜955を介してゲート電極を形成する。ゲート電極は単層構造又は積層構造を取ることができる。本実施の形態では、第1の導電膜957と、第2の導電膜958とを有する積層構造からゲート電極を形成する。第1の導電膜957、第2の導電膜958は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、クロム(Cr)、銀(Ag)等から選ばれた元素、または当該元素を主成分とする窒化物材料から形成することができる。積層構造とすることにより、異なる機能を持たせることができる。例えば、第1の導電膜にエッチングストッパーとしての機能を有し、第2の導電膜により電気抵抗を低める機能を有することができる。
図10(D)に示すように、ゲート電極を用いて自己整合的に、半導体膜954に不純物を添加する。第1の導電膜957は膜厚が薄いため、その下方の半導体膜にも不純物が添加され、低濃度不純物領域960、高濃度不純物領域959を形成することができる。このように低濃度不純物領域960を有する薄膜トランジスタをLDD(Lightly Doped Drain)構造と呼び、さらにゲート電極と重なっている構造をGOLD(Gate−drain Overlapped LDD)構造と呼ぶ。このような低濃度不純物領域960を有する薄膜トランジスタは、ゲート長が短くなるにつれて生じうる短チャネル効果を防止することができる。
図10(E)に示すように、ゲート電極、半導体膜等を覆うように絶縁膜961を形成する。絶縁膜961は無機材料又は有機材料から形成することができる。無機材料は、例えばシリコン酸化物、シリコン窒化物を用いることができる。有機材料は、アクリル樹脂、ポリイミド樹脂、メラミン樹脂、ポリエステル樹脂、ポリカーボネート樹脂、フェノール樹脂、エポキシ樹脂、ポリアセタール、ポリエーテル、ポリウレタン、ポリアミド(ナイロン)、フラン樹脂、ジアリルフタレート樹脂等の有機化合物、シリカガラスに代表されるシロキサンポリマー系材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちSi−O−Si結合を含む無機シロキサンポリマー、又はアルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー、水素化シルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマーに代表される珪素に結合される水素がメチルやフェニルのような有機基によって置換された有機シロキサンポリマーで形成される。このような有機材料は、コーティング法、液滴吐出法等により形成することができる。また絶縁膜961は単層構造、又は積層構造をとることができる。例えば、平坦性を高めるため有機材料からなる絶縁膜を形成し、その上に不純物の侵入を防止することができる無機材料からなる絶縁膜を形成することができる。
図11(A)に示すように、絶縁膜961に開口部を形成し、配線962を形成する。開口部は、ドライエッチング法又はウェットエッチング法により、高濃度不純物領域上方に形成することができる。すなわち配線962は、不純物領域に接続されたソース電極又はドレイン電極として機能する。配線962は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、クロム(Cr)、銀(Ag)、シリコン(Si)等から選ばれた元素、または当該元素を主成分とする合金材料から形成することができる。配線962は、単層構造又は積層構造をとることができる。例えば、Ti膜と、AlとSiとの合金膜と、Ti膜との積層構造を用いることができる。AlとSiとの合金膜により配線抵抗を低くすることができ、またSiにより加熱によるヒロックを防止することができる。このようにして、第1の薄膜トランジスタ963、第2の薄膜トランジスタ966を形成することができる。第1の薄膜トランジスタ963はスイッチング用トランジスタとして機能し、第2の薄膜トランジスタ966は駆動用トランジスタとして機能する。第2の薄膜トランジスタ966のソース電極又はドレイン電極の一方には、エミッタを形成するため、その面積が広くなるように形成する。本実施の形態では、第1及び第2の薄膜トランジスタをNチャネル型薄膜トランジスタとして形成するが、ともにPチャネル型であっても、互いにPチャネル型とNチャネル型を有してもよい。
図11(B)に示すように、薄膜トランジスタ963、966を覆うように、エッチング層964を形成する。エッチング層964は無機材料又は有機材料から形成することができる。無機材料は、例えばシリコン酸化物、シリコン窒化物等のシリコン材料、シリコンとゲルマニウムの混合材料を用いることができる。有機材料は、アクリル樹脂、ポリイミド樹脂、メラミン樹脂、ポリエステル樹脂、ポリカーボネート樹脂、フェノール樹脂、エポキシ樹脂、ポリアセタール、ポリエーテル、ポリウレタン、ポリアミド(ナイロン)、フラン樹脂、ジアリルフタレート樹脂等の有機化合物、シリカガラスに代表されるシロキサンポリマー系材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちSi−O−Si結合を含む無機シロキサンポリマー、又はアルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー、水素化シルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマーに代表される珪素に結合される水素がメチルやフェニルのような有機基によって置換された有機シロキサンポリマーで形成される。このような有機材料は、コーティング法、液滴吐出法等により形成することができる。またエッチング層は、後の工程でエッチング加工されるため、配線962、絶縁膜961との選択比がとれる材料であればよく、シリコン材料から形成するとエッチングが簡便なものとなる。その後、エッチング層964上に、第2の薄膜トランジスタの一方の電極上の一部と重なるように、選択的にマスク965を形成する。マスク965は、無機材料、又は有機材料から形成することができる。有機材料の場合、レジスト材料、アクリル材料を用いるとよい。
その後、図11(C)に示すように、マスク965を用いてエッチング層964をエッチングする。このときドライエッチング法又ウェットエッチング法を用いることができる。マスク965の一部の下方までエッチング層964をエッチングするため、等方性エッチング法を適用するとよい。また複数回にわたってエッチングを行ってもよい。その結果、エッチング時間を短縮することもできうる。
図11(D)に示すように、マスク965を除去すると、エッチング層964の先端が細くなった状態を有している。すなわち、エッチング層964は円錐状、四角錐状に代表される錐状を有する。錐状のエッチング層964を覆うように、導電膜968を形成する。導電膜968は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、クロム(Cr)、銀(Ag)等から選ばれた元素、または当該元素を主成分とする合金材料から形成することができる。導電膜968は、錐状のエッチング層を覆うように選択的に形成する。
図12(A)に示すように、配線962、導電膜968を覆うように絶縁膜970を形成する。絶縁膜970は、絶縁膜961と同様の材料、又は作製方法により形成することができる。絶縁膜970は、錐状のエッチング層の形状に沿うように形成すると好ましいため、無機材料から形成するとよい。このような絶縁膜970は、CVD法又はスパッタリング法により形成することができる。
図12(B)に示すように、錐状のエッチング層964の周囲に導電膜972を形成する。導電膜972は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、クロム(Cr)、銀(Ag)等から選ばれた元素、または当該元素を主成分とする合金材料から形成することができる。導電膜972は、CVD法又はスパッタリング法により形成することができる。導電膜972は引き出しゲート電極としてとして機能することができる。
図12(C)に示すように、絶縁基板950と対向するように基板(以下、対向基板と記す)978を貼り合わせる。対向基板978には、アノード電極976、蛍光体975が設けられている。対向基板978は、絶縁基板950と同様の材料から選択することができる。対向基板978を貼り合わせたことにより形成された空間には、不活性ガスを充填してもよい。また絶縁基板950と、対向基板978とのギャップを保持するため、スペーサを形成するとよい。スペーサには、柱状スペーサ、球状スペーサを用いることができる。アノード電極976は、透光性を有する必要があり、ITO、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、又はガリウムを添加した酸化亜鉛(GZO)等の透光性導電材料を用いることが可能である。さらに酸化珪素を含む酸化インジウムスズ(以下、ITSOと記す)、ITOに酸化亜鉛(ZnO)を混合したものを用いることができる。蛍光体975は、赤色(R)用、緑色(G)用、青色(B)用として、作り分けて形成されていても良い。
このように形成された表示装置において、錐状の導電膜968から電子が放出され、アノード電極976に引き寄せられ、蛍光体975を通過することにより表示を行うことができる。
このようにして、アクティブ型のFED装置を提供することができる。
(実施の形態10)
本実施の形態では、上記実施の形態と異なるアクティブ型のFED装置の作製方法について説明する。
図13(A)に示すように、上記実施の形態で示した図11(A)に示す配線962まで形成する。このとき、第2の薄膜トランジスタ966に接続された配線962は、図11(A)に示したものよりもその面積が小さくなるように加工してもよい。本実施の形態では、図13(B)に示すように、絶縁膜961上に絶縁膜980を積層するためである。すなわち、絶縁膜を積層することにより、最上面の絶縁膜表面を有効に利用して電極等を形成することができる。絶縁膜980は、絶縁膜961と同様の材料又は作製方法により形成することができる。平坦性を高めるためには、絶縁膜980は有機材料から形成するとよい。絶縁膜980に開口部を形成し、配線962と電気的に接続するように導電膜981を形成する。導電膜981は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、クロム(Cr)、銀(Ag)等から選ばれた元素、または当該元素を主成分とする合金材料から形成することができる。導電膜981は、所定の位置に幅d1を有する開口部を形成する。幅d1は小さい程好ましく、消費電力の低下を図ることができる。
図13(C)に示すように、対向基板978を貼り合わせる。対向基板978には、アノード電極976、蛍光体975が設けられている。対向基板978は、絶縁基板950と同様の材料から選択することができる。対向基板978を貼り合わせたことにより形成された空間には、不活性ガスを充填してもよい。また絶縁基板950と、対向基板978とのギャップを保持するため、スペーサを形成するとよい。スペーサには、柱状スペーサ、球状スペーサを用いることができる。アノード電極976は、透光性を有する必要があり、酸化インジウムスズ(ITO)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、又はガリウムを添加した酸化亜鉛(GZO)等の透光性導電材料を用いることが可能である。さらに酸化珪素を含む酸化インジウムスズ(ITSO)、ITOに酸化亜鉛(ZnO)を混合したものを用いることができる。蛍光体975は、赤色(R)用、緑色(G)用として、作り分けて形成されていても良い。
このように形成された表示装置において、第2の薄膜トランジスタ966に接続された配線962、当該配線962に接続された導電膜981から電子が放出され、アノード電極976に引き寄せられ、蛍光体975を通過することにより表示を行うことができる。
このような画素部により、アクティブ型の表示装置を提供することができる。
(実施の形態11)
本実施の形態では、図22で示した、本発明にかかる電流入力型画素回路のレイアウト例について、図25および図26を用いて説明する。図25は、図22で示した、本発明にかかる画素回路を、トランジスタとしてポリシリコンTFTを用いた場合のレイアウト例である。
図25に示す画素回路のレイアウト例は、走査線29と、データ線28と、配線EGmaxと、配線EGminと、カソード線27と、配線REFと、駆動トランジスタTr1と、トランジスタTr2と、トランジスタTr3と、トランジスタTr82と、トランジスタTr84と、抵抗素子Rと、端子EAと、端子EGと、を備える。
走査線29は、図25のように、トランジスタTr84のゲート電極をほぼ直角に延長して、トランジスタTr82のゲート電極と接続されていてもよい。また、延長する方向は、直角ではなく、直線状、および斜め方向でも良い。このような配置とすることで、トランジスタTr82を制御する専用の配線が不要になるので、画素領域を配線以外に使用できるため、設計の自由度が上がり、より大きな素子を画素領域内に作ることができるので、有利である。なお、もちろん、トランジスタTr84のゲート電極に接続するための専用の配線を設けても良い。
配線REFは、走査線29とほぼ同じタイミングで信号を入力することがあるため、走査線29と平行に配置されていてもよい。また、データ線28、配線EGmax、配線EGmin、カソード線27は、走査線29および配線REFとほぼ垂直に配置されていてもよい。なお、定常的に大きな電流が流れる配線ほど、低抵抗であることによる消費電流の低減効果が大きいので、できるだけ配線抵抗の低い配線層を用いるのが好適である。また、配線EGminに関しても、走査線29とほぼ同じタイミングで信号が入力されることがあるため、走査線29と垂直ではなく、平行に配置されていてもよい。
駆動トランジスタTr1は、図25のように、チャネルがほぼ直角に曲がっていても良い。こうすることで、効率よくトランジスタを画素領域内に配置できる。また、チャネルを複数用いるマルチゲートトランジスタとしても良い。こうすることで、トランジスタがオフ状態のときのリーク電流が低減できる。
トランジスタTr2のゲート電極は、図25のように、駆動トランジスタTr1のゲート電極と接続されていても良い。
トランジスタTr3は、図25のように、チャネルが配線の下をくぐるような配置になっていても良い。こうすることで、効率よくトランジスタを画素領域内に配置できる。
抵抗素子Rは、抵抗値を大きくするため、図25のように、複数の部分で曲げることにより、素子の長さが長くなるように配置しても良い。なお、抵抗素子Rは、ポリシリコン、アモルファスシリコン、ITO、トランジスタのゲート電極と同一の導電膜など、素子を電気的に接続する配線材料よりも大きな抵抗率を有する材料で形成されるのが好適である。また、トランジスタTr2のソース電極またはドレイン電極と抵抗素子Rの接続部分は、チャネル部分と接続していてもよい。これは、抵抗素子Rをポリシリコンで形成する場合に好適である。また、トランジスタTr2のソース領域またはドレイン領域を一旦配線層と接続し、その配線層と抵抗素子Rを接続しても良い。これは、抵抗素子Rをポリシリコン以外、たとえばトランジスタのゲート電極と同一の導電膜で形成する場合に好適である。
端子EAおよび端子EGは、配線層で形成されていてもよい。なお、端子EGよりも端子EAのほうがより大きな電流が流れるため、端子EAを発光素子42と接続するコンタクトの大きさは、画素回路中のほかのコンタクトよりも大きくし、コンタクト抵抗を低くするのが好ましい。こうすることで、大きな電流が流れる経路の抵抗値が減少するため、消費電力が低減するという利点がある。
図25では、図22で示した画素回路において、トランジスタをポリシリコンTFTで形成した場合のレイアウト例について説明したが、本実施の形態が適用できる画素回路はこれに限定されず、例えば、図20や図21で示した画素回路にも適用できる。
図26は、図22で示した画素回路を、トランジスタとしてアモルファスシリコンTFTを用いた場合のレイアウト例である。
図26に示す画素回路のレイアウト例は、走査線29と、データ線28と、配線EGmaxと、配線EGminと、カソード電極27と、配線REFと、駆動トランジスタTr1と、トランジスタTr2と、トランジスタTr3と、トランジスタTr82と、トランジスタTr84と、抵抗素子Rと、端子EAと、端子EGと、を備える。
走査線29は、図26のように、トランジスタTr84のゲート電極をほぼ直角に延長して、トランジスタTr82のゲート電極と接続されていてもよい。また、延長する方向は、直角ではなく、直線状、および斜め方向でも良い。このような配置とすることで、トランジスタTr82を制御する専用の配線が不要になるので、画素領域を配線以外に使用できるため、設計の自由度が上がり、より大きな素子を画素領域内に作ることができるので、有利である。なお、もちろん、トランジスタTr84のゲート電極に接続するための専用の配線を設けても良い。
配線REFは、走査線29とほぼ同じタイミングで信号を入力することがあるため、走査線29と平行に配置されていてもよい。また、データ線28、配線EGmax、配線EGmin、カソード電極27は、走査線29および配線REFとほぼ垂直に配置されていてもよい。なお、定常的に大きな電流が流れる配線ほど、低抵抗であることによる消費電流の低減効果が大きいので、できるだけ配線抵抗の低い配線層を用いるのが好適である。また、配線EGminに関しても、走査線29とほぼ同じタイミングで信号が入力されることがあるため、走査線29と垂直ではなく、平行に配置されていてもよい。
駆動トランジスタTr1は、図26のように、ソース電極又はドレイン電極の一方がほぼ直角に曲がっていても良い。ポリシリコンTFTは、単結晶やポリシリコンでトランジスタを形成したときよりも移動度が小さく、電流を流しにくいため、こうすることで、トランジスタのチャネル幅を効率よく大きくすることができ、有利である。また、効率よくトランジスタを画素領域内に配置できる。また、チャネルを複数用いるマルチゲートトランジスタとしても良い。こうすることで、トランジスタがオフ状態のときのリーク電流が低減できる。
トランジスタTr2のゲート電極は、図26のように、駆動トランジスタTr1のゲート電極と接続されていても良い。
図26のように、トランジスタTr3のソース電極またはドレイン電極の一方の電極に接続される配線は、ゲート電極と同一の導電膜によって配線の下をくぐって接続されるような配置になっていても良い。こうすることで、アモルファスシリコンTFTを製造するときに、配線層をマスクとしてアモルファスシリコンのチャネルを形成するためのエッチングをする製造方法をとる場合において、配線の下をトランジスタのチャネルと同一の層でくぐる配置にしたとき、アモルファスシリコンと配線が電気的に接続してしまうことを回避することができる。なお、このことは、トランジスタTr2についても同様である。
抵抗素子Rは、抵抗値を大きくするため、図26のように、複数の部分で曲げることにより、素子の長さが長くなるように配置しても良い。なお、抵抗素子Rは、ポリシリコン、アモルファスシリコン、ITO、トランジスタのゲート電極と同一の導電膜など、素子を電気的に接続する配線材料よりも大きな抵抗率を有する材料で形成されるのが好適である。
また、トランジスタTr2のソース電極またはドレイン電極と抵抗素子Rの接続部分は、チャネル部分と接続していてもよい。これは、抵抗素子Rをアモルファスシリコンで形成する場合に好適である。また、トランジスタTr2のソース領域またはドレイン領域を一旦配線層と接続し、その配線層と抵抗素子Rを接続しても良い。これは、抵抗素子Rをアモルファスシリコン以外、たとえばトランジスタのゲート電極と同一の導電膜で形成する場合に好適である。
端子EAおよび端子EGは、配線層で形成されていてもよい。なお、端子EGよりも端子EAのほうがより大きな電流が流れるため、端子EAを発光素子42と接続するコンタクトの大きさは、画素回路中のほかのコンタクトよりも大きくし、コンタクト抵抗を低くするのが好ましい。こうすることで、大きな電流が流れる経路の抵抗値が減少するため、消費電力が低減するという利点がある。
図26では、図22で示した画素回路において、トランジスタをアモルファスシリコンTFTで形成した場合のレイアウト例について説明したが、本実施の形態が適用できる画素回路はこれに限定されず、例えば、図20や図21で示した画素回路にも適用できる。
(実施の形態12)
次に、トランジスタの半導体層にアモルファスシリコン(a−Si:H)膜を用いた場合について説明する。図27にはトップゲートのトランジスタ、図28及び図29にはボトムゲートのトランジスタの場合について示す。
アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタの断面を図27に示す。図27に示すように、基板2801上に下地膜2802が形成されている。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜2802としては、窒化アルミ(AlN)や酸化珪素(SiO2)、酸化窒化珪素(SiOxNy)などの単層やこれらの積層を用いることができる。
また、下地膜2802上に電極2804及び電極2805及び電極2806が形成されている。電極2805及び電極2806の上部にN型の導電型を有するN型半導体層2807及びN型半導体層2808が形成されている。また、電極2806と電極2805の間であって、下地膜2802上に半導体層2809が形成されている。そして、半導体層2809の一部はN型半導体層2807及びN型半導体層2808上にまで延長されている。なお、この半導体層はアモルファスシリコン(a−Si:H)、微結晶半導体(μ−Si:H)等の非結晶性を有する半導体膜で形成されている。また、半導体層2809上にゲート絶縁膜2810が形成されている。また、ゲート絶縁膜2810と同層の同じ材料からなる絶縁膜2811が電極2804上にも形成されている。なお、ゲート絶縁膜2810としては酸化珪素膜や窒化珪素膜などが用いられる。
また、ゲート絶縁膜2810上に、ゲート電極2812が形成されている。また、ゲート電極と同層に同じ材料でなる電極2813が電極2804上に絶縁膜2811を介して形成されている。電極2804及び電極2813で絶縁膜2811を挟まれた容量素子2819が形成されている。また、コンタクト2817以外の部分は、トランジスタ2818及び容量素子2819を覆い、層間絶縁膜2814が形成されている。
コンタクト2817において、電極2815と、電極2805が電気的に接続される。電極2815は、電子源の下地電極となる。電極2815の上に、実施の形態9および10で示したように、電子源が形成される。ここで、電極2815は、画素ごとに独立し、他の画素と電気的に接続されていなくてもよい。電極2815が画素ごとに独立していれば、本発明にかかる画素回路である、トランジスタによって発光素子に流れる電流を制御する構成が可能となる。
また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた表示装置のパネルの部分断面を図28に示す。
基板2901上に下地膜2902が形成されている。さらに下地膜2902上に電極2903が形成されている。また、電極2903と同層に同じ材料からなる電極2904が形成されている。電極2903の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
また、電極2903及び電極2904を覆うように絶縁膜2905が形成されている。絶縁膜2905には、酸化珪素膜や窒化珪素膜などが用いられる。
また、絶縁膜2905上に、半導体層2906が形成されている。また、半導体層2906と同層に同じ材料からなる半導体層2907が形成されている。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜2902としては、窒化アルミ(AlN)や酸化珪素(SiO2)、酸化窒化珪素(SiOxNy)などの単層やこれらの積層を用いることができる。
半導体層2906上にはN型の導電性を有するN型半導体層2908、2909が形成され、半導体層2907上にはN型半導体層2910が形成されている。
N型半導体層2908、2909、2910上にはそれぞれ電極2911、2912が形成され、N型半導体層2910上には電極2911及び2912と同層の同一材料からなる電極2913が形成されている。
図28のように、半導体層2907、N型半導体層2910及び電極2913と、電極2904で絶縁膜2905を挟み込む構造とすることで、容量素子2920が形成される。なお、容量素子を形成する場合、半導体層2907およびN型半導体層2910はなくてもよい。つまり、電極2913と、電極2904だけで絶縁膜2905を挟み込む構造とすることで、容量素子2920を形成してもよい。
また、コンタクト2918以外の部分は、トランジスタ2919及び容量素子2920を覆い、層間絶縁膜2914が形成されている。
また、電極2911の一方の端部は延在し、その延在した電極2911上にコンタクト2918を介して、電極2915が形成されている。
コンタクト2918において、電極2915と、電極2911が電気的に接続される。電極2915は、電子源の下地電極となる。電極2915の上に、実施の形態9および10で示したように、電子源が形成される。ここで、電極2915は、画素ごとに独立し、他の画素と電気的に接続されていなくてもよい。電極2915が画素ごとに独立していれば、本発明にかかる画素回路である、駆動トランジスタによって発光素子に流れる電流を制御する構成が可能となる。
なお、図28では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの場合について、図29を用いて説明する。
図29に示すチャネル保護型構造のトランジスタは図28に示したチャネルエッチ構造のトランジスタ2919の半導体層2906のチャネルが形成される領域上にエッチングのマスクとなる絶縁物3001が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
なお、図29に示すように、トランジスタ2919の半導体層2906のチャネルが形成される領域上にエッチングのマスクとなる絶縁物3001を設けずとも、電極2911をパターニングするレジスト膜を露光するときに、ハーフトーンやグレートーンと呼ばれるマスクを用いることで、専用のマスクを用いることなくチャネルエッチを行なうことができる。こうすることで、フォトリソグラフィの回数を減らし、製造コストを削減することができる。
本発明の画素を構成するトランジスタの半導体層(チャネル形成領域やソース領域やドレイン領域など)に非晶質半導体膜を用いることで、製造コストを削減することができる。
なお、本発明の画素構成の適用することができるトランジスタの構造や容量素子の構造は、上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造のものを用いることができる。
(実施の形態13)
本実施の形態では、図3で示した、表面伝導型電子放出素子を用いた発光素子の形状の一例について、図30の(A)および(B)を参照して説明する。図30に示す表面伝導型電子放出素子は、エミッタ10cと、引き出しゲート電極11と、画素100と、第2の基板(図示しない)に形成されたアノード電極15と、アノード電極15に付されて形成された発光材料16と、を備える。
エミッタ10cは、引き出しゲート電極11を囲むように形成され、図25および図26における端子EAと電気的に接続されているのが好適である。
引き出しゲート電極11は、エミッタ10cに囲まれるように形成され、図25および図26における端子EGと電気的に接続されているのが好適である。
発光材料16は、アノード電極15に付されて形成される。なお、図示しないが、アノード電極15に付されて形成される発光材料16は、その発光する色にしたがって、複数の種類が備えられていてもよい。また、発光材料16の大きさは、画素100の大きさとほぼ同じ大きさであることが好適である。
画素100は、エミッタ10cと、引き出しゲート電極11を少なくとも1つずつ備える。なお、画素100に含まれるエミッタ10cと、引き出しゲート電極11の数が少ない場合は、電極を微細に加工しなくてもよいため、歩留まりが良くなるという利点がある。また、画素100に含まれるエミッタ10cと、引き出しゲート電極11の数が多い場合は、エミッタ1つあたりの電子放出量が少なくても十分な輝度が得られることから、駆動電圧が小さくなり、消費電力が小さくなるという利点がある。ただし、画素100に含まれるエミッタ10cと、引き出しゲート電極11の数があまり大きいと、電極形状を加工する難度が大きくなり、製造コストが大きくなってしまうため、画素100に含まれるエミッタ10cの数は1個以上16個以下、引き出しゲート電極11の数は1個以上16個以下であることが好適である。
以下は、画素100に含まれるエミッタ10cと、引き出しゲート電極11の数は、1個ずつである場合について説明する。引き出しゲート電極11とエミッタ10cの間に電界が発生すると、エミッタ10cから、電子が放出される。放出された電子は、上方に位置するアノード電極15によって発生した電界の影響を受け、軌道を変化させながらアノード電極15に引き寄せられる。そして、アノード電極15に引き寄せられた電子は、発光材料16と衝突し、発光材料16の材質に応じた色の光を発する。このようにして、表面伝導型電子放出素子を用いた発光素子を発光させる。
ここで、発光材料16の発光強度の分布は、エミッタ10cから放出される電子の向きに依存し、一様ではない。たとえば、画素100の右側に位置するエミッタ10cから放出された電子e1によって発光材料16が発光する領域は、図30の(B)における101のような形状となり、電子e1だけでは、発光材料16を一様に発光させることはできない。
そこで、図30の(A)のように、エミッタ10cが、引き出しゲート電極11を囲むように形成されていてもよい。こうすることで、多くの方向に向けて電子e2、e3、e4をエミッタ10cから発光材料16に衝突させることができるため、発光材料16の発光強度の分布を、図30の(B)における101、102、103、104を足し合わせた領域で、一様に発光させることができる。
なお、エミッタ10cおよび引き出しゲート電極11の形状は、図30の(A)のような矩形ではなく、様々な形状を用いることができる。たとえば、6角形でもよいし、8角形でもよい。また、同心円状の形状でも、発光材料16を一様に発光させることができる。
なお、本実施形態における表面伝導型電子放出素子を用いた発光素子は、トランジスタをつくりこんだ基板上に作製されてもよい。こうすることで、画素の発光デューティー比を向上させることができるので、輝度を大きくすることができる。また、消費電力を小さくすることができる。
なお、本実施形態における表面伝導型電子放出素子を用いた発光素子は、トランジスタをつくりこんでいない基板上に作製されていてもよい。こうすることで、比較的容易に表面伝導型電子放出素子を用いた発光素子を作製することができるので、歩留まりを向上させることができる。また、動画像を表示したときのボケ(残像)のない、インパルス型の表示装置を得ることができる。
なお、本実施形態における内容は、他の実施形態と自由に組み合わせて実施することができる。
(実施の形態14)
本実施形態においては、本発明を用いた表示装置を表示部に用いた表示パネルを用いた応用例について、応用形態を図示し説明する。本発明を用いた表示装置を表示部に用いた表示パネルは、移動体や建造物等と一体に設けられた構成をとることもできる。
本発明を用いた表示装置を表示部に有する表示パネルの例について、表示装置一体型の移動体をその一例として、図32に示す。図32(a)は、表示装置一体型の移動体の例として電車車両本体3201におけるドアのガラス戸のガラスに表示パネル3202を用いた例について示す。図32(a)に示す本発明を用いた表示装置を表示部に有する表示パネル3202は、外部からの信号により表示部で表示される画像の切り替えが容易である。そのため、電車の乗降客の客層が入れ替わる時間帯ごとに表示パネルの画像を切り替え、より効果的な広告効果が期待できる。
なお、本発明を用いた表示装置を表示部に有する表示パネルは、図32(a)で示した電車車両本体におけるドアのガラスにのみ適用可能であることに限定されることなく、その形状を異ならせることにより、ありとあらゆる場所に適用可能である。図32(b)にその一例について説明する。
図32(b)は、電車車両本体における車内の様子について図示したものである。図32(b)において、図32(a)で示したドアのガラス戸の表示パネル3202の他に、ガラス窓に設けられた表示パネル3203、及び天井より吊り下げられた表示パネル3204を示す。本発明の画素構成を具備する表示パネル3203は、自発光型の表示素子を具備するため、混雑時には広告用の画像を表示し、混雑時以外には表示を行わないことで、電車からの外観をも見ることもできる。また、本発明を用いた表示パネル3204はフィルム状の基板に有機トランジスタなどのスイッチング素子を設け、自発光型の表示素子を駆動することで、表示パネル自体を湾曲させて表示を行うことも可能である。
また、本発明を用いた表示装置を表示部に有する表示パネルを用いた表示装置一体型の移動体の応用例について、別の応用形態を図33にて説明する。
本発明を用いた表示装置を表示部に有する表示パネルの例について、表示装置一体型の移動体をその一例として、図33に示す。図33は、表示装置一体型の移動体の例として自動車の車体3301に一体に取り付けられた表示パネル3302の例について示す。図33に示す本発明を用いた表示装置を表示部に有する表示パネル3302は、自動車の車体と一体に取り付けられており、車体の動作や車体内外から入力される情報をオンデマンドに表示することや、自動車の目的地までのナビゲーション機能をも有する。
なお、本発明を用いた表示装置を表示部に有する表示パネルは、図33で示した車体のフロント部にのみ適用可能であることに限定されることなく、その形状を異ならせることにより、ガラス窓、ドアなどありとあらゆる場所に適用可能である。
また、本発明を用いた表示装置を表示部に有する表示パネルを用いた表示装置一体型の移動体の応用例について、別の応用形態を図31にて説明する。
本発明を用いた表示装置を表示部に有する表示パネルの例について、表示装置一体型の移動体をその一例として、図31に示す。図31(a)は、表示装置一体型の移動体の例として飛行機機体3101内の客席天井部に一体に取り付けられた表示パネル3102の例について示す。図31(a)に示す本発明を用いた表示装置を表示部に有する表示パネル3102は、飛行機機体3101とヒンジ部3103を介して一体に取り付けられており、ヒンジ部3103の伸縮により乗客は表示パネル3102の視聴が可能になる。表示パネル3102は乗客が操作することで情報を表示する等、広告や娯楽手段として利用できる機能を有する。また、図31(b)に示すように、ヒンジ部を折り曲げて飛行機機体3101に格納することにより、離着陸時の安全に配慮することができる。なお、緊急時に表示パネルの表示素子を点灯させることで、飛行機機体3101の誘導灯としても利用可能である。
なお、本発明を用いた表示装置を表示部に有する表示パネルは、図31で示した飛行機機体3101の天井部にのみ適用可能であることに限定されることなく、その形状を異ならせることにより、座席やドアなどありとあらゆる場所に適用可能である。例えば前座席の座席背面に表示パネルを設け、操作・視聴を行う構成であってもよい。
なお、本実施形態において、移動体としては電車車両本体、自動車車体、飛行機機体について例示したがこれに限定されず、自動二輪車、自動四輪車(自動車、バス等を含む)、電車(モノレール、鉄道等を含む)、船舶等、多岐に渡る。本発明を用いた表示部を有する表示パネルを適用することにより、表示パネルの小型化、低消費電力化を達成し、且つ動作が良好である表示媒体を具備する移動体を提供することができる。また特に、外部からの信号により、移動体内における表示パネルの表示を一斉に切り替えることが容易であるため、不特定多数の顧客を対象といた広告表示盤、また緊急災害時の情報表示板としても極めて有用であるといえる。
また、本発明を用いた表示装置を表示部に有する表示パネルを用いた応用例について、建造物に用いた応用形態を図34にて用いて説明する。
図34は本発明を用いた表示装置を表示部に有する表示パネルとして、フィルム状の基板に有機トランジスタなどのスイッチング素子を設けて表示素子を駆動することにより、表示パネル自身を湾曲させて表示可能な表示パネルとし、その応用例について説明する。図34においては、建造物として電柱等の屋外に設けられた柱状体の有する曲面に表示パネルを具備し、ここでは柱状体として電柱3401に表示パネル3402を具備する構成について示す。
図34に示す表示パネル3402は、電柱の高さの真ん中あたりに位置させ、人間の視点より高い位置に設ける。そして移動体3403から表示パネルを視認することにより、表示パネル3402における画像を認識することができる。電柱のように屋外で繰り返し林立し、林立した電柱に設けた表示パネル3402において同じ映像を表示させることにより、視認者は情報表示、広告表示を視認することができる。図34において電柱3401に設けられた表示パネル3402は、外部から遠隔操作で同じ画像を表示させることが容易であるため、極めて効率的な情報表示、及び広告効果が期待できる。また、本発明の表示パネルには、表示素子として自発光型の表示素子を設けることで、夜間であっても、視認性の高い表示媒体として有用であるといえる。
また、本発明を用いた表示装置を表示部に有する表示パネルを用いた応用例について、図34とは別の建造物の応用形態を図35にて説明する。
本発明を用いた表示装置を表示部に有する表示パネルの応用例として、図35に示す。図35は、表示装置一体型の例としてユニットバス3501内の側壁に一体に取り付けられた表示パネル3502の例について示す。図35に示す本発明を用いた表示装置を表示部に有する表示パネル3502は、ユニットバス3501と一体に取り付けられており、入浴者は表示パネル3502の視聴が可能になる。表示パネル3502は入浴者が操作することで情報を表示する等、広告や娯楽手段として利用できる機能を有する。
なお、本発明を用いた表示装置を表示部に有する表示パネルは、図35で示したユニットバス3501の側壁にのみ適用可能であることに限定されることなく、その形状を異ならせることにより、鏡面の一部や浴槽の一部と一体にするなどありとあらゆる場所に適用可能である。
また図36に建造物内に大型の表示部を有するテレビジョン装置を設けた例について示す。図36は、筐体3610、表示部3611、操作部であるリモコン装置3612、スピーカー部3613等を含む。本発明を用いた表示装置を表示部に有する表示パネルは、表示部3611の作製に適用される。図36のテレビジョン装置は、建物と一体となっており、設置するスペースを広く必要とすることなく設置可能である。
なお、本実施形態において、建造物として、柱状体として電柱、ユニットバス等を例としたが、本実施形態はこれに限定されず、表示パネルを備えることのできる建造物であれば適用することができる。本発明を用いた表示部を有する表示装置を適用することにより、表示装置の小型化、低消費電力化を達成し、且つ動作が良好である表示媒体を具備する移動体を提供することができる。
(実施の形態15)
本発明の半導体装置として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それら半導体装置の具体例を図38および図37に示す。
図38(A)はデジタルカメラであり、本体3801、表示部3802、撮像部、操作キー3804、シャッター3806等を含む。なお、図38(A)は表示部3802側からの図であり、撮像部は示していない。本発明により、信頼性が高く、消費電力の小さいデジタルカメラが実現できる。
図38(B)はノート型パーソナルコンピュータであり、本体3811、筐体3812、表示部3813、キーボード3814、外部接続ポート3815、ポインティングデバイス3816等を含む。本発明により、信頼性が高く、消費電力の小さいノート型パーソナルコンピュータを実現することができる。
図38(C)は記録媒体を備えた携帯型の画像再生装置(例えば、DVD再生装置)であり、本体3821、筐体3822、表示部A3823、表示部B3824、記録媒体(DVD等)読込部3825、操作キー3826、スピーカー部3827等を含む。表示部A3823は主として画像情報を表示し、表示部B3824は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明により、信頼性が高く、消費電力の小さい画像再生装置を実現することができる。
また、図38(D)は表示装置であり、筐体3831、支持台3832、表示部3833、スピーカー3834、ビデオ入力端子3835などを含む。この表示装置は、上述した実施形態で示した作製方法により形成した薄膜トランジスタをその表示部3833および駆動回路に用いることにより作製される。なお、表示装置にはコンピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示装置が含まれる。本発明により、信頼性が高く、消費電力の小さい、特に22インチ〜50インチの大画面を有する大型の表示装置を実現することができる。
また、図37で示す携帯電話機は、操作スイッチ類3704、マイクロフォン3705などが備えられた本体(A)3701と、表示パネル(A)3708、表示パネル(B)3709、スピーカー3706などが備えられた本体(B)3702とが、蝶番3710で開閉可能に連結されている。表示パネル(A)3708と表示パネル(B)3709は、回路基板3707と共に本体(B)3702の筐体3703の中に収納される。表示パネル(A)3708及び表示パネル(B)3709の画素部は筐体3703に形成された開口窓から視認できるように配置される。
表示パネル(A)3708と表示パネル(B)3709は、その携帯電話機3700の機能に応じて画素数などの仕様を適宜設定することができる。例えば、表示パネル(A)3708を主画面とし、表示パネル(B)3709を副画面として組み合わせることができる。
本発明により、信頼性が高く、消費電力の小さい携帯情報端末を実現することができる。
本実施形態に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、蝶番3710の部位に撮像素子を組み込んで、カメラ付きの携帯電話機としても良い。また、操作スイッチ類3704、表示パネル(A)3708、表示パネル(B)3709を一つの筐体内に納めた構成としても、上記した作用効果を奏することができる。また、表示部を複数個そなえた情報表示端末に本実施形態の構成を適用しても、同様な効果を得ることができる。
なお、本実施の形態は、他の実施の形態と、自由に組み合わせて実施することができる。