KR100288549B1 - 전계방출디스플레이 - Google Patents

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Abstract

본 발명은 전계 방출 디스플레이에 관한 것으로, 전계 방출 디스플레이 하판의 한 화소를 저항체를 가진 실리콘 전계 에미터 어레이 및 하나의 n-채널 고전압 박막 트랜지스터(nHVTFT)로 구성하고, 디스플레이 신호를 각 화소에 부착되어 있는 nHVTFT를 통해 제어하는 구동방법을 제공함으로써, 고화질 및 고밀도의 전계 방출 디스플레이를 저가격으로 제조 가능하도록 하고자 하며, 전계 에미터 어레이의 각 에미터에 전계 방출 특성을 안정화시키는 저항체를 부착하여 전계 에미터간의 전기적 특성의 균일도를 향상시키고, 과전류에 의한 소자 파손를 억제시킨다.

Description

전계 방출 디스플레이{field emission display}
본 발명은 전계 방출 디스플레이(Field Emission Display) 및 그 구동방법에관한 것이다.
전계 방출 디스플레이는 전계 방출 소자(field emission device, field emitter)를 전자원으로 이용하여 평판 디스플레이(flat panel display)에 응용한 것이다. 전계 방출 디스플레이는 전계 에미터 어레이(field emitter array)를 가진 하판(lower plate)과 형광체를 가진 상판(upper plate)이 서로 평행하게 진공 패키징되어 구성되며, 하판의 전계 에미터로부터 방출된 전자를 상판의 형광체(phosphor)에 충돌시켜 형광체의 음극 발광(cathode luminescence)으로 화상을 표시하는 장치이다. 최근 종래의 브라운관(cathode ray tube: CRT)을 대체할 수 있는 평판 디스플레이로서 크게 연구 개발되고 있다.
도 1은 종래 전계 방출 디스플레이의 하판 구성을 보여주는 개략도이다. 유리와 같은 절연기판 위에 다수의 금속 전계 에미터로 이루어진 에미터 어레이(10P)가 행열(matrix) 형태로 배열되어 있어, 하나의 행과 하나의 열에 의해 한 화소(pixel)가 지정된다. 에미터 어레이(10P)의 게이트 전극 및 에미터 전극은 각각 어레이의 주변에 위치한 행구동 집적회로(20P)(row driver)와 열구동 집적회로(30P)(column driver)와 연결되어 있으며, 상기 행구동 집적회로는 디스플레이의 스캔 신호(scan signal)를, 열구동 집적회로는 데이터 신호(data signal)를 각각 제어한다.
도 2는 종래의 전계 에미터를 보여주는 단면도로서, 각 전계 에미터는 절연기판(101P) 위에 에미터 전극(102P)를 가지며, 상기 에미터 전극(102P) 위에 비정질 실리콘(amorphous silicon)으로 이루어진 저항층(103P) 및 상기 저항층(103P)의 일부 위에 원추형의 금속 전계 에미터 팁(104P)을 가지며, 상기 에미터 팁(104P)에 전기장을 인가하기 위해 에미터 팁(104P)의 주변 둘레에 형성된 게이트 절연막(105P) 및 게이트(106P)을 갖는다.
이상에서 설명한 바와같은 구조를 갖는 종래의 전계 방출 디스플레이는 전계 에미터 어레이를 전자빔 증착법(electron beam evaporation)으로 대면적의 유리 기판 위에 쉽게 제조할 수 있는 장점을 가지고 있으나, 전계 에미터 팁(104P)로 부터 전자를 방출시키기 위해서 에미터 전극(102P)와 게이트 전극(106P) 사이에 통상 50볼트(V) 이상의 고 전압을 인가시켜야하기 때문에, 행 및 열 구동 집적회로는 50V 이상의 고 전압을 생성할수 있는 소자로 이루어져야 하며, 통상의 상보형 모스(Complementary Metal-Oxide-Semiconductor: CMOS) 반도체 공정 기술이 아닌 고 전압 또는 고전력 기술로 제작된다. 결국, 고 전압용 행 및 열구동 집적회로 칩이 요구되기 때문에 구동회로의 저가격화가 어렵고 또한 소비전력이 큰 단점이 있다.(고 전압용 집적회로는 일반적인 CMOS 집적회로보다 공정이 복잡하고, 칩 면적이 넓기 때문에 비싸다).
또한, 도 1 및 도 2와 같은 종래의 전계 방출 디스플레이는 하나의 픽셀(pixel)에서 전계 에미터 어레이의 에미터 팁(104P)와 게이트 전극(106P)이 전기적으로 단락(electrical short)되면, 그 행 전체가 전기적으로 영향을 받는 라인 혼선(line cross talk)의 문제점이 발생되는 단점이 있다.
본 발명의 목적은 행 및 열구동 집적회로의 저전압화가 가능하여 저가격 및 저 소비전력을 갖는 전계 방출 디스플레이 및 그 구동방법을 제공하는데 있다.
본 발명의 다른 목적은 어레이된 각 화소를 서로 전기적으로 독립시켜 라인 혼선(line cross talk)를 억제할 수 있는 전계 방출 디스플레이 및 그 구동방법을 제공하는데 있다.
본 발명의 또 다른 목적은 전계 방출 특성을 안정화시키며, 전계 에미터간의 전기적 특성의 균일도를 향상시킬 수 있고, 과전류에 의한 소자 파손를 억제시킬 수 있는 전계 방출 디스플레이 및 그 구동방법을 제공하는데 있다.
도 1은 종래의 전계 방출 디스플레이의 하판 구성을 보여주는 개략도.
도 2는 종래의 전계 에미터 구조를 보여주는 단면도.
도 3은 본 발명의 일실시예에 따른 전계 방출 디스플레이의 하판 구성을 보여주는 개략도.
도 4는 본 발명의 일실시예에 따른 실리콘 전계 에미터 어레이 및 nHVTFT의 구조를 보여주는 단면도.
도 5는 전계 에미터의 방출전류 특성을 보여주는 그래프.
도 6은 본 발명의 전계 방출 디스플레이 하판 구동을 위한 신호 전압을 보여주는 타임 차트(time chart).
* 도면의 주요 부분에 대한 설명
10 : 전계 에미터 어레이 11 : nHVTFT
20 : 행구동 집적회로 30 : 열구동 집적회로
40 : 전계 에미터 어레이의 게이트 공통전극 101 : 절연성 기판
102 : 실리콘 전계 에미터의 에미터 전극 103 : 저항체
104 : 전계 에미터 팁
105 : 전계 에미터의 게이트절연막
106 : 전계 에미터의 게이트 111 : nHVTFT의 채널
112 : nHVTFT의 소스 113 : nHVTFT의 드레인
114 : nHVTFT의 게이트 절연막 115 : nHVTFT의 게이트
본 발명에서 제안하는 전계 방출 디스플레이는, 절연성 기판 위에, 전계 에미터 어레이와 하나의 n-채널 고전압 박막트랜지스터(n-channel High Voltage Thin-Film Transistor: nHVTFT)로 구성된 화소가 행열 형태로 배열되어 있으며, 상기 nHVTFT의 게이트로 디스플레이의 스캔 신호를, 상기 nHVTFT의 소스로 데이터 신호를 입력하며, 디스플레이의 계조 표현(gray scale representation)은 데이터 신호의 펄스 폭(pulse width) 또는 펄스 수(pulse number)를 변조하여 나타낸다.
본 발명의 전계 방출 디스플레이에서, 어레이된 각각의 전계 에미터 게이트는 전계 에미터의 턴-온 전압 이상의 일정 전압이 항상 인가되는 공통전극에 접속되며, 전계 에미터 어레이의 각 에미터 전극과 nHVTFT의 드레인이 전기적으로 서로 접속된다.
본 발명의 전계 방출 디스플레이에서, 상기 스캔 신호는 소정폭을 갖는 펄스 신호로서 화소 행열의 한 행을 선택적으로 인에이블(enable) 시키며, 상기 데이터 신호는 상기 스캔 신호가 인에이블되었을 때, 상기 스캔신호의 펄스 진폭 보다 크거나 동일한 진폭을 갖는 펄스 신호로 인가되어 상기 전계 에미터의 전자 방출을 제어한다.
또한, 본 발명의 전계 방출 디스플레이에서, 전계 에미터 어레이와 nHVTFT는 동일한 절연성 기판 위에 집적화 되고, 전계 에미터 어레이의 에미터 전극과 nHVTFT의 드레인이 동일한 전도층으로 구성된다. 전계 에미터는 원추형 실리콘 팁을 갖으며, 각 실리콘 팁의 아래에 원기둥형의 실리콘 저항체를 갖는다. 원추형 실리콘 팁은 전체 또는 부분 도핑된 실리콘으로 구성되고, 원기둥형 실리콘 저항체는 도핑되지 않은 실리콘으로 구성된다.
본 발명의 일실시예에 따른 전계 방출 디스플레이의 구조 및 그 구동방법에 대하여, 첨부된 도면 도 3 내지 도 6을 참조하여 자세히 설명하면 다음과 같다.
도 3은 본 발명의 일실시예에 따른 전계 방출 디스플레이의 하판 구성을 보여주는 개략도로서, 전계 에미터 어레이(10)과 하나의 n-채널 고전압 박막트랜지스터(n-channel High Voltage Thin-Film Transistor: nHVTFT)(11)로 구성된 화소가 행열 형태로 배열되어 있으며, nHVTFT(11)의 게이트 및 소스는 각각 행구동 집적회로(20) 및 열구동 집적회로(30)과 연결되어 있고, nHVTFT(11)의 드레인과 전계 에미터 어레이(10)의 에미터 전극은 전기적으로 서로 연결되어 있다. 또한, 전계 에미터 어레이(10)의 게이트는 전체 또는 부분 화소에 대해 공통 전극(40)에 연결되어 있다.
도 4는 본 발명의 일실시예에 따른 전계 에미터 어레이 및 nHVTFT의 구조를 보여주는 단면도로서, 전계 에미터 어레이 및 nHVTFT는 도면에 보는 바와 같이 동일한 절연기판 위에 서로 집적화되어 있으며 자세한 구조는 다음과 같다.
전계 에미터 어레이는 절연성 기판(101) 위에 에미터 전극(102)를 가지며, 에미터 전극(102)의 일부 위에 원기둥 모양의 저항체(103) 및 저항체(103) 위에 원추형의 실리콘 전계 에미터 팁(104)을 갖는다. 그리고, 에미터 팁(104)에 전기장을 인가하기 위한 게이트 절연막(105) 및 게이트(106)를 가지며, 저항체(103)은 도핑되지 않은 실리콘(undoped silicon)으로 구성되고, 전계 에미터 팁(104)의 전체 또는 일부는 도핑된 실리콘(doped silicon)으로 이루어져 있다. 또한, 전계 에미터의 게이트(106)는 전체 또는 부분 화소에 대해 공통 전극(도 3의 도면부호 40)에 연결되어 있는데, 이 부분은 도 4에 나타나지 않았다. 도 4에서 전계 에미터 어레이는 대표적으로 하나의 전계 에미터로 도시되어 있으며, 에미터 전극 및 게이트 전극이 전기적으로 서로 연결된 둘 이상의 다수 전계 에미터가 모여 어레이를 구성한다.
한편, nHVTFT은 동일한 절연성 기판(101) 위에, 도핑되지 않은 실리콘으로 이루어진 채널(111)과 채널(111)의 양 측면에 n-형으로 도핑된 실리콘으로 이루어진 소스(112)/드레인(113)을 가지며, 채널(111) 및 소스(112)/드레인(113) 위에 게이트 절연막(114)을 가지며, 게이트 절연막(114)의 일부 위에 게이트(115)가 구성되어 있다. nHVTFT의 게이트(115)와 드레인(113)는 수직적으로 서로 중첩되지 않은 오프-셋(off-set) 형태로 이루어져 고 전압하에서 동작할 수 있으며, nHVTFT의 드레인(113)과 전계 에미터의 에미터 전극(102)는 동일한 전도층(conductive layer)으로 구성되어, 전기적으로 서로 연결되어 있다.
상기와 같이 구성된 전계 방출 디스플레이의 구동 방법을 도 5 및 도 6을 이용하여 설명하면 다음과 같다. 도 5는 실리콘 전계 에미터의 전자방출 특성을 나타낸다. 도 5에서 게이트 전압(gate voltage)은 전계 에미터의 게이트(105)에 인가되는 전압을 나타내며, 게이트 전압이 특정한 턴-온 전압(turn-on voltage: 통상 50 V 이상임) 이상으로 인가되면 전계 에미터의 에미터 팁(104)으로 부터 전자가 방출된다.
도 6은 본 발명의 전계 방출 디스플레이 하판을 구동하기 위한 신호 전압을 나타낸 타임 차트(time chart)로서, FE 게이트(FE gate)는 전계 에미터의 게이트 공통 전극(40)에 인가되는 전압으로 항상 일정한 전압(통상 전계 에미터의 턴-온 전압 이상)으로 유지되며, 디스플레이의 스캔 신호는 상기 행 구동 집적회로(20)로 부터 나와 상기 nHVTFT(11)의 게이트(115)에 인가되는 전압으로 상기 nHVTFT의 문턱전압(threshold voltage: Vth) 또는 그 이상의 전압으로 인가되며, 이 스캔 신호는 펄스(pulse) 형태(펄스 폭: ts)로 화소 행열의 한 행을 선택(selection)한다. 또한, 디스플레이의 데이터 신호는 상기 열구동 집적회로(30)으로 부터 나와 상기 nHVTFT(11)의 소스(112)에 인가되는 전압으로, 상기 스캔 신호가 온(on)되었을 때 펄스 형태(펄스 진폭: 스캔 신호 전압 또는 그 이상, 펄스 폭: td)로 인가되어 전자 방출을 제어한다.
상기와 같이 구동하면 스캔 신호에 의해 한 행이 선택되었을 때 화소에서 전자가 방출되는 유효 시간은(ts-td)로 주어지며, 디스플레이의 계조 표현은 데이터 신호 전압의 펄스 폭 td 또는 펄스 수(pulse number)을 변화시키는 PWM(Pulse Width Modulation) 방식으로 수행한다.
본 발명에 의한 전계 방출 디스플레이 하판의 제작은 다음과 같은 방법으로쉽게 집적화시킬 수 있다.
저항체를 가진 실리콘 전계 에미터 어레이(10) 및 nHVTFT(11)을 각각 다결정 실리콘(또는 비정질 실리콘) 전계 에미터와 다결정 실리콘(또는 비정질 실리콘) 박막트랜지스터(Polycrystalline silicon TFT)로 구성하면 식각 공정을 이용한 통상의 실리콘 전계 에미터 제조공정과 통상의 고 전압 박막 트랜지스터 제조공정을 이용하여 실리콘 전계 에미터(10)과 nHVTFT(11)를 쉽게 집적화 시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에서는 전계 방출 디스플레이 하판의 한 화소를 저항체를 가진 실리콘 전계 에미터 어레이 및 하나의 n-채널 고전압 박막트랜지스터(nHVTFT)로 구성하여, 디스플레이 신호를 각 화소에 부착되어 있는 nHVTFT(11)를 통해 제어함으로써 스캔 및 데이터 신호의 전압 크기를 크게 줄일 수 있고, 이에 따라 행 및 열구동 집적회로의 저전압화가 가능하여 저가격 및 저소비전력의 전계 방출 디스플레이 제조가 가능하다. 또한, 각 화소에 부착된 nHVTFT은 각 화소를 전기적으로 독립시켜 라인 혼선(line cross talk)를 억제할 수 있으며, 이에 따라 고화질의 전계 방출 디스플레이를 가능하게 한다. 한편, 실리콘 전계 에미터 어레이의 각 에미터에 부착되어 있는 저항체는 전계 방출 특성을 안정화시키며, 전계 에미터간의 전기적 특성의 균일도를 향상시킬 수 있고, 과전류에 의한 소자 파손를 억제시킬 수 있기 때문에 매우 안정한 전자 방출을 보장한다. 또한, 본 발명에 의한 전계 에미터 어레이 및 nHVTFT들은 모두 600℃ 이하의 온도에서 제조 가능하기 때문에 저가격 및 대면적의 유리를 절연성 기판으로 사용할 수 있다.

Claims (8)

  1. 행구동집적회로(20)로부터 스캔신호를 입력받고 열구동집적회로(30)로부터 데이터신호를 입력받는 다수의 단위화소가 행렬 어레이되어 구성되되,
    상기 단위화소는 각각의 게이트가 공통전극에 접속된 전계에미터어레이(10)와, 상기 전계에미터어레이의 에미터전극과 자신의 드레인이 전기적으로 서로 접속되고 자신의 게이트에 상기 스캔신호를 입력받고 자신의 소스에 상기 데이터신호를 입력받는 고전압박막트랜지스터(11)로 구성되며,
    상기 단위화소의 상기 고전압박막트랜지스터와 상기 전계에미터어레이는 동일한 절연기판(101) 상부에 집적화되어 구성되되,
    상기 고전압박막트랜지스터는 상기 절연기판(101)상에 형성된 전도층에 채널(111), 소스(112) 및 드레인(113)이 형성되고 상기 전도층 상에 게이트절연막(114)를 개재하여 게이트전극(115)이 형성되며,
    상기 전계에미터어레이는 상기 전도층에 상기 드레인과 연결되어 에미터전극(102)이 형성되고, 상기 전도층 상에 저항체(103)을 개재하여 에미터팁(104)이 형성되고, 상기 전도층 상에 절연막(102, 105)를 개재하여 게이트(106)가 형성된 것을 특징으로 하는 전계방출디스플레이.
  2. 제1항에 있어서,
    상기 고전압박막트랜지스터는 n-채널 고전압 박막트랜지스터임을 특징으로 하는 전계 방출 디스플레이.
  3. 제1항에 있어서,
    상기 공통전극에는 전계 에미터의 턴-온 전압 이상의 일정 전압이 인가되는 것을 특징으로 하는 전계 방출 디스플레이.
  4. 제1항에 있어서,
    상기 스캔신호는 소정폭을 갖는 펄스신호로서 상기 단위화소가 배열된 행열의 한 행을 선택적으로 인에이블 시키는 것을 특징으로 하는 전계 방출 디스플레이.
  5. 제4항에 있어서,
    상기 테이터신호는 상기 스캔신호가 인에이블되었을 때, 소정폭을 갖는 펄스 신호로 인가되어 전계에미터의 전자 방출을 제어하는 것을 특징으로 하는 전계 방출 디스플레이.
  6. 제5항에 있어서,
    상기 데이터 신호의 펄스 진폭은 상기 스캔신호의 펄스 진폭 보다 큰 것을 특징으로 하는 전계 방출 디스플레이.
  7. 제1항에 있어서,
    상기 전계에미터어레이의 에미터팁은 원추형의 도핑된 실리콘이고, 상기 저항체는 원기둥형의 도핑되지 않은 실리콘임을 특징으로 하는 전계 방출 디스플레이.
  8. 제6항에 있어서,
    디스플레이의 계조 표현을 상기 데이터 신호의 펄스 폭 또는 펄스 수를 변조하여 표시하는 것을 특징으로 하는 전계 방출 디스플레이.
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