JP2008070473A

JP2008070473A - プラズマディスプレイ装置

Info

Publication number: JP2008070473A
Application number: JP2006247127A
Authority: JP
Inventors: Atsushi Yokoyama; 敦史横山; Giichi Kanazawa; 義一金澤
Original assignee: Fujitsu Hitachi Plasma Display Ltd
Current assignee: Hitachi Plasma Display Ltd
Priority date: 2006-09-12
Filing date: 2006-09-12
Publication date: 2008-03-27
Also published as: CN101145307A; KR20080024045A; US20080061704A1

Abstract

【課題】本発明は、負荷容量の他端の電圧変動による駆動素子の耐圧破壊のおそれを防止することができるプラズマディスプレイ装置を提供することを目的とする。
【解決手段】駆動電源を電力分散手段が直列接続された駆動素子を介して出力端子に接続し、前記出力端子に一端を接続された容量性負荷を駆動する容量性負荷駆動回路を持つプラズマディスプレイ装置において、前記電力分散手段と並列にダイオードを接続する。
【選択図】図４

Description

本発明は、プラズマディスプレイ装置に関し、容量性負荷を駆動する容量性負荷駆動回路を持つプラズマディスプレイ装置に関する。

近年、薄型の平面表示装置として、プラズマディスプレイパネル（ＰＤＰ）やエレクトロルミネッセンス（ＥＬ）パネル等が研究開発されている。特に、ＰＤＰは、大画面及び高速の表示が可能であり、また、表示品質も改善されて来ており、ＣＲＴに代わる表示装置として注目されている。

しかしながら、このようなＰＤＰにおいては、容量性負荷である各表示セル（及び、配線容量等）を高電圧のパルス信号により駆動して表示を行うため、その消費電力の大きさが問題になっている。

そこで、容量性負荷（表示セル等）を低消費電力で駆動する回路が提案されているが、その駆動回路自体からの放熱等の問題がある。そこで、放熱等の問題を解決し得る容量性負荷駆動回路の提供が要望されている。

図１は、プラズマディスプレイ装置の全体構成を概略的に示すブロック図である。図１において、参照符号１０１は表示パネル、１０２はアノード（アドレス）駆動回路、１０３はカソード（Ｙ）駆動回路、１０４はサブアノード駆動回路、１０５は制御回路、１０６はＸ駆動回路、そして、１０７は放電セルを示している。

以下の説明では、主としてプラズマディスプレイ装置におけるアドレス駆動回路（アドレスドライブＩＣ）について説明するが、本発明の容量性負荷駆動回路は、プラズマディスプレイ装置のアドレス駆動回路だけでなくＸ駆動回路やＹ駆動回路のような容量性負荷（放電セル）を駆動するための回路として適用することができる。

図１は、直流型（ＤＣ型）プラズマディスプレイ装置と交流型（ＡＣ型）プラズマディスプレイ装置との両方を示すように描いており、ＤＣ型プラズマディスプレイ装置は、アノード駆動回路１０２、カソード駆動回路１０３、及び、サブアノード駆動回路１０４を備え、また、ＡＣ型プラズマディスプレイ装置は、アドレス電極駆動回路１０２、Ｙ電極駆動回路１０３、及び、Ｘ電極駆動回路１０６を備える。なお、表示パネル１０１及び制御回路１０５は、ＡＣ型及びＤＣ型の両方に設けられている。

すなわち、表示パネル（プラズマディスプレイパネル：ＰＤＰ）１０１はＤＣ型とＡＣ型に大別され、ＤＣ型ＰＤＰは、マトリクス放電電極が各放電セル１０７内で露出しており、セル内の放電空間の電界制御が容易であることを特徴とする。また、ＤＣ型ＰＤＰにおいては、電極極性をアノードＡ１〜ＡｄとカソードＫ１〜ＫＬに特定しているため、放電発光状態の最適化も容易であり、さらに、隣接するアノード電極間で共用されるサブアノード電極ＳＡ１〜ＳＡ（ｄ／２）等を用いて予備放電を起こす技術を併用することで、上記のアノード・カソード間で発生させる表示用の主放電を低電圧かつ高速化することもできる。

駆動部は、前述したように、アノード駆動回路１０２、カソード駆動回路１０３及びサブアノード駆動回路１０４の３種の駆動回路と、これらを制御する制御回路１０５とから構成される。

一方、ＡＣ型ＰＤＰは、マトリクス放電電極が誘電体に覆われて保護され、放電による電極劣化が抑えられて長寿命であることを特徴とする。また、水平ライン方向のＸ電極及びＹ電極を設けた前面板と垂直カラム方向のアドレス電極のある背面板を垂直に張合わせるだけの簡単な３電極パネル構造（三電極面放電ＡＣ型ＰＤＰ）が実用化されており、高精細化も容易になっている。

駆動部は、前述したように、ビデオデータに応じて発光セルをカラム方向に選択するアドレス駆動回路１０２、各ラインを選択スキャンするＹ駆動回路１０３及び主発光用のサスティンパルスを全ラインに同時印加するＸ駆動回路１０６の３種の駆動回路と、これらを制御する制御回路１０５とから構成される。

ここで、各電極の駆動端子は、パネル端部のダミー電極を除き全て回路グランドから直流的には絶縁されており、駆動回路の負荷としては容量性インピーダンスが支配的になる。従来、容量性負荷のパルス駆動回路の低消費電力化技術としては、共振現象による負荷容量とインダクタンスとの間のエネルギーの受け渡しを応用した電力回収回路が知られている。具体的に、アドレス電極駆動回路のような個々の負荷電極を表示映像に応じて相互に独立した電圧で駆動するための負荷容量が大きく変化する駆動回路に適した電力回収技術として、特許文献１に記載の低電力駆動回路が挙げられる。

図２は、従来のプラズマディスプレイ装置の駆動回路の一例を示すブロック図であり、上記の特許文献１に開示された低電力駆動回路を示すものである。図２において、参照符号１１０は電力回収回路、１１１は電力回収回路の出力端子、１２０はアドレス駆動回路（アドレスドライブＩＣ）、１２１はアドレスドライブＩＣの電源端子、１２２はドライブＩＣ１２０内の出力回路、そして、１２３はアドレスドライブＩＣの出力端子を示している。なお、参照符号ＣＬは、放電セル及び配線容量等を含む負荷容量を示している。

図２に示す従来回路は、共振用インダクタンスを備えた電力回収回路１１０を用いてアドレスドライブＩＣ１２０の電源端子１２１を駆動することで消費電力を抑えている。電力回収回路１１０は、プラズマディスプレイパネルのアドレス電極にアドレス放電を生じさせるタイミングにおいては通常の一定アドレス駆動電圧を出力し、そして、アドレスドライブＩＣ内出力回路１２２のスイッチング状態が切り換わる前に電源端子１２１の電圧をグランドレベルまで落とす。

その際、電力回収回路１１０内の共振用インダクタンスと高レベルに駆動されている任意の数（例えば、最大：ｎ個）のアドレス電極の合成負荷容量（例えば、最大：ｎ×ＣＬ）との間に共振が生じて、アドレスドライブＩＣ内出力回路１２２の出力素子における消費電力が大きく抑制される。

アドレスドライブＩＣの電源電圧を一定にした従来の容量性負荷駆動回路は、放電セルをスイッチングさせる前後の負荷容量ＣＬにおける蓄積エネルギーの変化分の全てが充放電電流経路中の抵抗性インピーダンス部分において消費され、電力回収回路１１０を用いた場合には、出力電圧の共振中心になるアドレス駆動電圧の中間電位を基準として負荷容量に蓄えられた位置エネルギー量が、回収回路内の共振インダクタンスを介して維持される。

そして、電源電圧がグランドにあるときに出力回路１２２のスイッチング状態を切り換え、その後、再びアドレスドライブＩＣの電源電圧を共振を経て通常の一定駆動電圧まで立ち上げ、これにより電力消費を抑えるようになっている。

図３は従来のプラズマディスプレイ装置の容量性負荷駆動回路の一例を示すブロック図である。同図中、容量性負荷駆動回路は、駆動電源１、抵抗素子２、アドレスドライブＩＣ３、基準電位点（接地点）４、負荷容量（ＣＬ）５、駆動素子６，７、アドレスドライブＩＣの電源端子８及び基準電位端子（接地端子）９、アドレスドライブＩＣの出力端子１０を有している。

抵抗素子２１は駆動電源１とアドレスドライブＩＣ３の高電位電源端子８との間に設けられており、この抵抗素子２１は駆動素子６が有する導通時の抵抗性インピーダンス（導通時インピーダンスの抵抗成分）の１／１０程度よりも高い抵抗性インピーダンスとして構成されている。負荷駆動時の駆動素子６における消費電力の約１／１０以上を抵抗素子２１に分散して駆動回路３の電力消費を抑えることができる。
特開２００５−１７５０４４号公報

容量性負荷駆動回路の駆動素子６，７としては、例えばｎチャネルＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：以下「ＭＯＳトランジスタ」と呼ぶ）が使用される。

駆動素子６，７としてのＭＯＳトランジスタには破線で示すようなダイオードが寄生している。ところで、放電セル等で形成される負荷容量５の他端はＸ電極及びＹ電極に接続されている。このため、駆動素子６，７がオフの状態で、Ｘ電極及び／又はＹ電極に電圧が印加されたとき、電源端子１０の電位が電源端子８の電位より高くなる場合がある。この場合、抵抗素子２１が設けられているために、Ｘ電極及び／又はＹ電極の電圧変動がサージとして駆動素子６のドレインとソース間に印加され、駆動素子６が耐圧破壊を起こすおそれがあるという問題があった。

本発明は、上記の点に鑑みなされたものであり、負荷容量の他端の電圧変動による駆動素子の耐圧破壊のおそれを防止することができるプラズマディスプレイ装置を提供することを目的とする。

本発明の一実施態様によるプラズマディスプレイ装置は、駆動電源を電力分散手段が直列接続された駆動素子を介して出力端子に接続し、前記出力端子に一端を接続された容量性負荷を駆動する容量性負荷駆動回路を持つプラズマディスプレイ装置において、
前記電力分散手段と並列にダイオードを接続したことにより、負荷容量の他端の電圧変動による駆動素子の耐圧破壊のおそれを防止することができる。

前記プラズマディスプレイ装置において、
前記駆動素子は、ｎチャネルＭＯＳトランジスタである構成としても良い。

前記プラズマディスプレイ装置において、
前記電力分散手段は、前記駆動素子の導通時インピーダンスの抵抗成分に対して１／１０以上のインピーダンスを持つ抵抗素子である構成としても良い。

前記プラズマディスプレイ装置において、
前記容量性負荷駆動回路はアドレス電極駆動回路であり、前記容量性負荷の一端はアドレス電極にて構成され、前記容量性負荷の他端はＸ電極及びＹ電極にて構成されても良い。

前記プラズマディスプレイ装置において、
前記容量性負荷駆動回路は、複数の容量性負荷に対応する複数の駆動素子を集積化した構成としても良い。

本発明によれば、負荷容量の他端の電圧変動による駆動素子の耐圧破壊のおそれを防止することができる。

以下、図面に基づいて本発明の実施形態について説明する。

図４は、本発明のプラズマディスプレイ装置の容量性負荷駆動回路の一実施形態を示すブロック図である。同図中、容量性負荷駆動回路は、駆動電源１、抵抗素子２１、ダイオード２２、アドレスドライブＩＣ３、基準電位点（接地点）４、負荷容量（ＣＬ）５、駆動素子６，７、アドレスドライブＩＣの電源端子８及び基準電位端子（接地端子）９、アドレスドライブＩＣの出力端子１０を有している。ここで、駆動素子６，７はｎチャネルＭＯＳトランジスタで構成され、出力端子１０には放電セル等で形成される負荷容量５の一端が接続され、負荷容量５の他端はＸ電極及びＹ電極に接続されている。

抵抗素子２１は駆動電源１とアドレスドライブＩＣ３の高電位電源端子８との間に設けられており、この抵抗素子２１は駆動素子６が有する導通時の抵抗性インピーダンス（導通時インピーダンスの抵抗成分）の１／１０程度よりも高い抵抗性インピーダンスとして構成されている。抵抗素子２１の両端間には、ダイオード２２がアノードを駆動電源１側に、カソードを電源端子８側として、抵抗素子２１と並列に接続されている。

ここで、駆動素子６，７がオフの状態で、負荷容量５の他端であるＸ電極及び／又はＹ電極に電圧が印加されたとき、電源端子１０の電位が電源端子８の電位より高くなった場合、抵抗素子２１と並列に設けられたダイオード２２がオンするために、Ｘ電極及び／又はＹ電極の電圧変動は駆動電源１に流れて吸収される。

この場合のＸ電極及び／又はＹ電極に印加されるステップ状の電圧波形を図５（ａ）に示し、ダイオード２２を設けた場合の駆動素子６であるＭＯＳトランジスタのドレイン，ソース間電圧波形を図５（ｂ）に示す。なお、図５（ｃ）にはダイオード２２が設けられていない場合の駆動素子６であるＭＯＳトランジスタのソース，ドレイン間電圧波形を参考として示す。

このように、Ｘ電極及び／又はＹ電極で電圧変動があった場合に、駆動素子６であるＭＯＳトランジスタのドレイン，ソース間電圧がダイオード２２のオンにより低下するために、駆動素子６であるＭＯＳトランジスタが耐圧破壊を起こすおそれを防止できる。

なお、上述した実施形態における抵抗素子２１を定電流源として構成したものにおいても同一の駆動条件においては、駆動素子６に流れる電流実効値を最小にすることができ、駆動回路３の消費電力を原理的に最も低い値とすることが可能になる。この場合にも、定電流源と並列にダイオード２２を、アノードを駆動電源１側に、カソードを電源端子８側として、上記の定電流源と並列に接続することで、駆動素子６が耐圧破壊を起こすおそれを防止できる。

図６は本発明に係る容量性負荷駆動回路の一実施形態としてのトーテンポール型アドレスドライブＩＣの回路図である。この実施形態は、例えば、プラズマディスプレイ装置におけるｄ個のアドレス電極（Ａ１〜Ａｄ）を駆動するためのアドレスドライブＩＣ３であり、プルアップ側の駆動素子６−１〜６−ｄ及びプルダウン側の駆動素子７−１〜７−ｄの両方をｎチャネルＭＯＳトランジスタによるトーテンポール型として構成したものである。なお、プルアップ側及びプルダウン側の駆動素子は、それぞれドライブ段６０及び７０により駆動される。

このように、駆動回路３をトーテンポール型として構成することにより、ｐチャネルＭＯＳトランジスタよりも電流能力の高いｎチャネルＭＯＳトランジスタのみを用いることによるチップ面積の削減によって、駆動回路（ＩＣ）を安価に構成することができる。
なお、プルダウン側の駆動素子７−１〜７−ｄをｐチャネルＭＯＳトランジスタとして、ＣＭＯＳ構成とし、プルアップ側の駆動素子の駆動電力も削減でき、駆動電圧の立ち上り及び立ち下りを対称性よく高速化することもできる。

図７は、本発明が適用される３電極型面放電ＡＣ−プラズマディスプレイパネルの断面模式図を示している。３電極型面放電ＡＣ−プラズマディスプレイパネルは、前面ガラス基板２１５と背面ガラス基板２１１の２枚のガラス基板によって構成されており、前面ガラス基板２１５には、維持電極のＢＵＳ電極２１７と透明電極２１６とで構成される共通維持電極（Ｘ電極）及び走査電極（Ｙ電極）が形成される。これらのＸ電極及びＹ電極は交互に配置されている。Ｘ電極及びＹ電極上に誘電体層２１８が形成され、誘電体層２１８の上にはＭｇＯ等の保護膜２１９が形成される。

ＢＵＳ電極２１７は高い導電性を有し、透明電極２１６の導電性を補うよう機能する。誘電体層２１８は壁電荷による放電を維持するよう機能し、低融点ガラスからなる。
背面ガラス基板２１１にはＸ電極及びＹ電極と直交する形でアドレス電極２１２が形成される。このアドレス電極２１２の上に誘電体層２１３が形成され、更に、誘電体層２１３上においてアドレス電極２１２の間隙に対応する位置に隔壁２１４が形成されている。

隔壁２１４間には誘電体層２１３及び隔壁側壁を覆うように蛍光体層Ｒ，Ｇ，Ｂが形成される。この蛍光体層Ｒ，Ｇ，Ｂは赤、緑、青の３色に対応する。ＰＤＰ駆動時にはＸ電極とＹ電極との間の放電によって紫外線が生じ、蛍光体層Ｒ，Ｇ，Ｂが紫外線で励起され発光することにより画像表示が行われる。

Ｘ電極及びＹ電極が設けられた前面とアドレス電極２１２が設けられた背面との間には、ネオンとキセノンの混合ガス等の放電ガスが充填される。Ｘ電極及びＹ電極とアドレス電極とが交差する部分の空間が、１つの放電セル（画素）を構成する。

図８は、プラズマディスプレイ装置の主要部を示すブロック図である。図８に示されるプラズマディスプレイ装置は、プラズマディスプレイパネル２２０、アドレス電極駆動回路２２１、スキャンドライバ回路２２２、Ｙ電極駆動回路２２３、Ｘ電極駆動回路２２４、及び制御回路２２５を含む。スキャンドライバ回路２２２は、複数のスキャンドライバＩＣ２３０を含む。

制御回路２２５は、外部より入力されるクロック信号、表示データ、垂直同期信号、水平同期信号等に応じてパネル駆動を制御するための制御信号を生成する。具体的には、制御回路２２５は表示データを受け取りフレームメモリに格納し、クロックに同期してフレームメモリの表示データに応じたアドレス制御信号を生成する。アドレス制御信号は、アドレス電極駆動回路２２１に供給される。

また制御回路２２５は、垂直同期信号及び水平同期信号に同期して、スキャンドライバ回路２２２を制御するための走査ドライバ制御信号を生成する。また制御回路２２５は、垂直同期信号及び水平同期信号に同期して、Ｙ電極駆動回路２２３及びＸ電極駆動回路２２４を駆動する。

アドレス電極駆動回路２２１は、制御回路２２５からのアドレス制御信号に応じて動作し、表示データに対応したアドレス電圧パルスを各アドレス電極Ａ１乃至Ａｍに印加する。スキャンドライバ回路２２２は、制御回路２２５からの走査ドライバ制御信号に応じて動作し、各走査電極（Ｙ電極）Ｙ１乃至Ｙｎを独立して駆動する。このアドレス電極駆動回路２２１が図４に示す構成とされている。

スキャンドライバ回路２２２が各走査電極（Ｙ電極）Ｙ１乃至Ｙｎを順次駆動しながら、アドレス電極駆動回路２２１がアドレス電圧パルスを各アドレス電極Ａ１乃至Ａｍに印加することにより、表示するセルを選択して、各セル（画素）２２９（図面の都合上１つのみを図示してある）の発光・非発光（選択／非選択）を制御する。

Ｙ電極駆動回路２２３によりＹ電極Ｙ１乃至Ｙｎに維持電圧パルスを印加し、Ｘ電極駆動回路２２４によりＸ電極Ｘ１乃至Ｘｎに維持電圧パルスを印加する。維持電圧パルスを印加することで、表示セルとして選択されたセルにおいて、Ｘ電極とＹ電極の間に維持放電を発生させる。

図９は、図８に示す駆動回路の基本的な動作の一例を示す図である。ＰＤＰの駆動期間は、リセット期間３１、アドレス期間３２、及びサスティン期間３３とから主に構成される。リセット期間３１において各表示画素の初期化を行い、次のアドレス期間３２において表示する画素を選択し、最後のサスティン期間３３において選択された画素を発光させる。

まずリセット期間３１においては、走査電極であるＹ電極Ｙ１乃至Ｙｎと共通Ｘ電極Ｘ１乃至Ｘｎとに対して、所定の電圧波形を印加することで、全ての表示セルの状態を一斉に初期状態に設定する。即ち、前回発光したセルも発光しなかったセルも、同一の状態に初期化される。

アドレス期間３２においては、走査電極であるＹ電極Ｙ１乃至Ｙｎに走査電圧パルスを順次印加していくことで、Ｙ電極Ｙ１乃至Ｙｎを順次一本ずつ走査する。各Ｙ電極への走査電圧パルスの印加に同期させて、各アドレス電極（Ａ１乃至Ａｍ）に対し、表示データに応じたアドレス電圧パルスを印加する。これにより、各走査ライン上の表示画素の選択を行う。図９においてアドレス期間３２中の斜線は、Ｙ電極Ｙ１乃至Ｙｎの走査タイミングを模式的に示したものである。

図１０は、アドレス電極に印加されるアドレス電圧波形及びＹ電極に印加される走査電圧波形を模式的に示す図である。図１０（ｂ）は、アドレス期間３２中において、ある一本のＹ電極に印加される走査電圧波形を示す。図示されるように一本のＹ電極には、アドレス期間３２中の所定のタイミングで、負の電圧パルスが印加される。各Ｙ電極の走査駆動タイミングと同期して、アドレス電極Ａ１乃至Ａｍに、データに応じたアドレス電圧パルスが印加される。

図１０（ａ）には、ある一本のアドレス電極に印加されるアドレス電圧波形を示す。図１０では、着目Ｙ電極に負の走査電圧パルスが印加されたタイミングで着目アドレス電極に正のアドレス電圧パルスが印加されているので、この着目Ｙ電極と着目アドレス電極との交点にある表示セルにおいて放電が生じて壁電荷が形成され、発光状態（オン状態）が選択される。

図１０（ａ）に示すように、アドレス期間３２中の他のタイミングにおいて正のアドレス電圧パルスがこの着目アドレス電極に印加されないとすると、この着目アドレス電極に対応する表示パネル中の垂直線上では、着目Ｙ電極に対応する１つの表示セルのみが発光することになる。

図９に戻り、アドレス期間３２の次のサスティン期間３３においては、全ての走査電極Ｙ１乃至Ｙｎと共通Ｘ電極Ｘ１乃至Ｘｎに対し、共通の電圧レベルのサスティンパルス（維持電圧パルス）を交互に印加する。これにより、アドレス期間で発光状態（オン状態）が選択された画素を発光させ、サスティンパルスを連続印加することにより所定輝度での表示を行う。

上記のようなプラズマディスプレイ装置においては、各表示セルはオン又はオフの２値の状態しかとれないので、発光強度そのもので濃淡の階調を表現することができない。そこで一般には、各表示セルの発光回数を制御することにより、濃淡の階調表示を行っている。図１１は、現在広く採用されているサブフレーム方式による階調表示方式について説明するための図である。

図１１には、１０個のサブフレームにより１０２４階調の濃淡表示を行う場合が示される。１つのフレーム（一枚の表示画像）は、１０個のサブフレームＳＦ１乃至ＳＦ１０に分割される。１０個のサブフレームＳＦ１乃至ＳＦ１０の各々は、上述のリセット期間３１、アドレス期間３２、及びサスティン期間３３から構成される。異なるサブフレーム間で、リセット期間とアドレス期間とについては略同一の駆動を行うが、サスティン期間についてはサブフレーム毎にサスティンパルス数が異なるように設定されている。この異なるサスティンパルス数を有するサブフレームの組み合せにより、任意の階調表示を行う。

１０個のサブフレームにサスティンパルス数を割り当てる方法は様々であるが、一般的には、１０個のサブフレームのサスティンパルス数がそれぞれ２^０＝１、２^１＝２、２^２＝４、・・・、２^９＝５１２になるように設定する。これらの１０個のサブフレームから選択した任意の組み合せのサブフレームで発光表示することにより、最大１０２４階調の濃淡表示が可能である。

図１２は、スキャンドライバＩＣ２３０の回路構成の一例を示す図である。図１２のスキャンドライバＩＣ２３０は、６４ビット・シフトレジスタ５１、６４ビット・ラッチ５２、出力ドライバ５３−１乃至５３−６４、各出力ドライバに対応して設けられるダイオードＤ１及びＤ２を含む。

スキャンドライバＩＣ２３０の電源端子ＶＨ及びＧＮＤは、Ｙ電極駆動回路２２３に接続されている。また出力制御信号ＯＣもＹ電極駆動回路２２３から供給される。Ｙ電極駆動回路２２３においては、コンデンサにて電圧変動を吸収することで、電源端子ＶＨの電圧は電源端子ＧＮＤの電圧に対して略一定電圧に保持されている。

なお、ここでＧＮＤはスキャンドライバＩＣ２３０のグランド電位側であるが、以下の説明から明らかなように、ＧＮＤは接地電位に固定されているものではなく動作に応じてその電位が変動する。また電源端子ＶＨ及びＧＮＤ間の一定電圧は略５０Ｖ以上の高電圧である。

６４ビット・シフトレジスタ５１は、Ｙ電極の走査駆動タイミングを示す入力データＤＡを受け取り、クロック信号ＣＬＫに同期してデータＤＡを順次シフトする。６４ビット・ラッチ５２は、ラッチイネーブル信号ＬＥに応答して６４ビット・シフトレジスタ５１の６４ビットの出力をラッチする。出力ドライバ５３−１乃至５３−６４は、６４ビット・ラッチ５２の６４個の出力のＨＩＧＨ／ＬＯＷにそれぞれ応じて駆動信号を出力する。

なお、Ｙ電極の走査駆動タイミングを示すデータＤＡは、６４ビット・シフトレジスタ５１内部を伝搬後にデータＤＢとしてスキャンドライバＩＣ２３０の外部に出力される。このデータＤＢは、次段のスキャンドライバＩＣ２３０の６４ビット・シフトレジスタ５１に、入力データＤＡとして入力される。

６４個の出力ドライバ５３−１乃至５３−６４のそれぞれの出力ＨＶＯ１乃至ＨＶＯ６４は、６４本のＹ電極に接続される。出力ドライバ５３−１乃至５３−６４は、出力制御信号ＯＣに応じて、出力ＨＶＯ１乃至ＨＶＯ６４の状態を切り替える。例えば出力制御信号ＯＣがＨＩＧＨの時には、６４ビット・ラッチ５２の６４個の出力のＨＩＧＨ／ＬＯＷにそれぞれ応じた電圧を出力ＨＶＯ１乃至ＨＶＯ６４として生成し、出力制御信号ＯＣがＬＯＷの時には、ハイ・インピーダンス（Ｈｉ−Ｚ）状態に出力ＨＶＯ１乃至ＨＶＯ６４を設定する。

具体的には、出力ドライバ５３−１乃至５３−６４の出力ＨＶＯ１乃至ＨＶＯ６４は、サスティン期間においてＨｉ−Ｚとなり、アドレス期間において６４ビット・ラッチ５２の６４個の出力のＨＩＧＨ／ＬＯＷに応じた電圧となる。

サスティン期間においては、Ｙ電極駆動回路２２３から電源端子ＧＮＤに交互に正負のサスティン電圧Ｖｓが供給され、出力ドライバ５３−１乃至５３−６４及びダイオードＤ１及びＤ２を介してＹ電極にサスティンパルスが印加される。Ｙ電極駆動回路２２３からＹ電極へ向かう方向に電流が流れる場合には、ダイオードＤ２を通る経路で電流が流れ、Ｙ電極からＹ電極駆動回路２２３へ向かう方向に電流が流れる場合には、ダイオードＤ１及び出力ドライバ５３−１乃至５３−６４を通って電流が流れる。

また、アドレス期間においては、Ｙ電極駆動回路２２３から電源端子ＧＮＤに負の走査電圧を供給する。アドレス期間開始時に出力制御信号ＯＣがＨＩＧＨになり、出力ドライバ５３−１乃至５３−６４が起動され、各Ｙ電極は電源端子ＶＨから供給される電圧に設定される。その後、出力制御信号ＯＣがＨＩＧＨに維持される間、６４ビット・シフトレジスタ５１を順次伝搬するデータＤＡに応じて、出力ドライバ５３−１乃至５３−６４がＹ電極を一本ずつ順次駆動する。この際、Ｙ電極は、電源端子ＧＮＤに供給される負の走査電圧に対応した走査電圧パルスで駆動される。アドレス期間終了時には、出力制御信号ＯＣがＬＯＷとなり出力ドライバ５３−１乃至５３−６４を停止する。

なお、抵抗素子２１が請求項記載の電力分散手段に相当する。

プラズマディスプレイ装置の全体構成を概略的に示すブロック図である。従来のプラズマディスプレイ装置の駆動回路の一例を示すブロック図である。従来のプラズマディスプレイ装置の容量性負荷駆動回路の一例を示すブロック図である。本発明のプラズマディスプレイ装置の容量性負荷駆動回路の一実施形態を示すブロック図である。本発明を説明するための電圧波形図である。発明に係る容量性負荷駆動回路の一実施形態としてのトーテンポール型アドレスドライブＩＣの回路図である。３電極型面放電ＡＣ−プラズマディスプレイパネルの断面模式図である。プラズマディスプレイ装置の主要部を示すブロック図である。駆動回路の基本的な動作の一例を示す図である。アドレス電極に印加されるアドレス電圧波形及びＹ電極に印加される走査電圧波形を模式的に示す図である。サブフレーム方式による階調表示方式について説明するための図である。スキャンドライバＩＣの回路構成の一例を示す図である。

符号の説明

１駆動電源
３アドレスドライブＩＣ
５負荷容量
６，７駆動素子
８電源端子
９基準電位端子（接地端子）
１０出力端子
２１抵抗素子
２２ダイオード

Claims

駆動電源を電力分散手段が直列接続された駆動素子を介して出力端子に接続し、前記出力端子に一端を接続された容量性負荷を駆動する容量性負荷駆動回路を持つプラズマディスプレイ装置において、
前記電力分散手段と並列にダイオードを接続したことを特徴とするプラズマディスプレイ装置。
請求項１記載のプラズマディスプレイ装置において、
前記駆動素子は、ｎチャネルＭＯＳトランジスタであることを特徴とするプラズマディスプレイ装置。
請求項２記載のプラズマディスプレイ装置において、
前記電力分散手段は、前記駆動素子の導通時インピーダンスの抵抗成分に対して１／１０以上のインピーダンスを持つ抵抗素子であることを特徴とするプラズマディスプレイ装置。
請求項１乃至３のいずれか１項記載のプラズマディスプレイ装置において、
前記容量性負荷駆動回路はアドレス電極駆動回路であり、前記容量性負荷の一端はアドレス電極にて構成され、前記容量性負荷の他端はＸ電極及びＹ電極にて構成されることを特徴とするプラズマディスプレイ装置。
請求項１乃至３のいずれか１項記載のプラズマディスプレイ装置において、
前記容量性負荷駆動回路は、複数の容量性負荷に対応する複数の駆動素子を集積化した構成であることを特徴とするプラズマディスプレイ装置。