JP2005189848A - プラズマディスプレイパネルの駆動方法、プラズマディスプレイパネルの駆動回路、及びプラズマ表示装置 - Google Patents

Abstract

【課題】
プラズマ表示装置の表示画面の品位を改善する駆動方法及び駆動回路を提供する。
【解決手段】 アドレス放電期間Ｔｓの初期状態では、走査電極に電位ＶＤＤＨのレベルの走査ベースパルスＰｂが印加される。これにより、走査ベースパルスＰｂと表示データパルスＰｄとの間の弱誤放電が抑制される。次に、走査電極に走査パルスＰｓｃが印加される。走査パルスＰｓｃが印加された後、走査電極に電位ＶＤＤＬのレベルの走査ベースパルスＰｂが印加される。このように、アドレス放電期間Ｔｓにおける走査パルスＰｓｃの印加終了後の走査電極に印加される走査ベースパルスＰｂのレベルは、同走査パルスＰｓｃの印加前の走査電極に印加される走査ベースパルスＰｂのレベルよりも低くなる。これにより、走査電極と維持電極との間の電位差が確保され、次の放電維持期間Ｔｃにおける維持放電に必要な壁電荷の形成が容易に行われる。
【選択図】図４

Description

この発明は、プラズマディスプレイパネルの駆動方法、プラズマディスプレイパネルの駆動回路、及びプラズマ表示装置に係り、特に、高品位の表示画面が要求される場合に用いて好適なプラズマディスプレイパネルの駆動方法、プラズマディスプレイパネルの駆動回路、及びプラズマ表示装置に関する。

ＰＤＰ（Plasma Display Panel、プラズマディスプレイパネル）を主要部として含むプラズマ表示装置は、従来から広く用いられているＣＲＴ(Cathode Ray Tube)、あるいは液晶表示装置などの表示装置と比較して、薄型構造でちらつきがなく、表示コントラスト比が大きいこと、比較的大画面とすることが可能であること、応答速度が速く、自発光型で蛍光体の利用により多色発光も可能であることなど、数多くの利点を有している。このため、近年のコンピュータ関連の表示装置あるいはカラー画像の表示装置などに広く用いられるようになりつつある。

このプラズマ表示装置には、その動作方式により、電極（走査電極、放電維持電極及びデータ電極）が誘電体層で被覆されて間接的に交流放電の状態で動作させるＡＣ型のものと、電極が放電空間に露出して直流放電の状態で動作させるＤＣ型のものとがある。更に、ＡＣ型には、駆動方式として表示セルのメモリを利用するメモリ動作型と、それを利用しないリフレッシュ動作型とがある。なお、プラズマ表示装置の輝度は、放電回数即ちパルス電圧の繰り返し数に比例する。上記のリフレッシュ型は、表示容量が大きくなると輝度が低下するため、主に小表示容量のプラズマ表示装置として使用されている。

次に、ＡＣ型のＰＤＰの代表的な構造について説明する。
この種のＰＤＰでは、たとえば図７に示すように、前面基板（第１の基板）１と、背面基板（第２の基板）２とが対向して配置され、これらの基板の間に放電ガス空間３が形成されている。前面基板１は、第１の絶縁基板４と、走査電極５と、放電維持電極（共通電極ともいう、以下、「維持電極」という）６と、放電ギャップ７と、誘電体層８と、保護層９とから構成されている。第１の絶縁基板４は、ソーダライムガラスなどの透明材料で構成されている。走査電極５及び維持電極６は、第１の絶縁基板４の内面に行方向Ｈに互いに平行に配置され、かつ放電ギャップ７を介して対向するように形成され、一対の行電極（すなわち、面放電電極対）を構成する。

この走査電極５は、透明電極５Ａ及びバス電極（トレース電極）５Ｂで構成されている。透明電極５Ａは、ＩＴＯ（Indium Tin Oxide 、透明導電薄膜）などで構成されている。バス電極５Ｂは、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ａｇ（銀）などの金属材料で構成され、透明電極５Ａの一部に重ねるように形成されて同透明電極５Ａの抵抗を小さくする。また、維持電極（共通電極）６は、透明電極６Ａ及びバス電極（トレース電極）６Ｂで構成されている。透明電極６Ａは、透明電極５Ａと同様にＩＴＯなどで構成され、バス電極６Ｂは、バス電極５Ｂと同様の金属材料で構成され、透明電極６Ａの一部に重ねるように形成されて同透明電極６Ａの抵抗を小さくする。誘電体層８は、鉛含有フリットガラスなどで構成され、走査電極５及び維持電極６を被覆する。保護層９は、ＭｇＯ（酸化マグネシウム）などで構成され、誘電体層８を放電から保護する。

一方、背面基板２は、第２の絶縁基板１２と、データ電極（アドレス電極ともいう）１３と、誘電体層１４と、隔壁１５と、蛍光体層１６とから構成されている。第２の絶縁基板１２は、ソーダライムガラスなどの透明材料で構成されている。データ電極１３は、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ａｇ（銀）などで構成され、第２の絶縁基板１２の内面に行方向Ｈと直交する列方向Ｖに形成されている。誘電体層１４は、鉛含有フリットガラスなどで構成され、データ電極１３を被覆する。隔壁１５は、鉛含有フリットガラスなどで構成され、個々の表示セルを区切るために列方向Ｖに形成されている。そして、隔壁１５により上記放電ガス空間３が確保され、同放電ガス空間３に、Ｈｅ（ヘリウム）、Ｎｅ（ネオン）、Ｘｅ（キセノン）などの放電用ガスが単独であるいは混合して充填されている。蛍光体層１６は、隔壁１５の底面及び壁面を覆う位置に形成され、放電用ガスの放電により発生する紫外線を可視光Ｐに変換する赤色蛍光体層、緑色蛍光体層及び青色蛍光体層に塗り分けられている。そして、この図７に示すような表示セルが行方向Ｈ及び列方向Ｖにマトリックス状に配置されることにより、ＰＤＰ１０が構成されている。

前面基板１及び背面基板２は、１００μｍ程度のギャップを隔てて対向した状態で固定され、その周辺部は封着材で機密封止されている。背面基板２を構成している第２の絶縁基板１２には所定箇所に通気孔が形成され、この絶縁基板１２の外側表面には、通気孔に位置合わせした状態で、図示しない通気管が密封状態の下で取り付けられている。絶縁基板１２に取り付けられている端部とは反対側の通気管の端部は、当初の状態においては開口されており、この端部を介して通気管が排気・ガス充填装置に接続される。そして、排気・ガス充填装置によって放電ガス空間が真空に排気された後、放電ガス空間に放電ガスが充填される。放電ガスの充填が終了した後、通気管は過熱によりチップオンされ、開口端部が閉塞される。このようにして、放電ガス空間には放電ガスが充填され、ＰＤＰ１０が完成する。このようなＰＤＰ１０を主要部として含むプラズマ表示装置では、カラー表示の場合は３つの表示セル（赤色；Ｒ、緑色；Ｇ及び青色；Ｂの表示セル）により１つの画素が構成され、モノクロ表示の場合は１つの表示セル毎に１つの画素が構成される。

図８は、３電極面放電型のＡＣメモリ動作型のプラズマ表示装置の主要部を構成するＰＤＰ１０の電極配置を示す図である。
このＰＤＰ１０では、同図に示すように、図７中の前面基板１の内面に、行方向Ｈに互いに平行に走査電極２１（５₁，５₂，５₃，…，５_n）と維持電極２２（６₁，６₂，６₃，…，６_n）（共通電極）とから成る一対の行電極が配置されている。また、背面基板２の内面に、上記行電極と直交するように列方向Ｖにデータ電極２３（１３₁，１３₂，１３₃，…，１３_m）（アドレス電極）から成る列電極が配置されている。そして、これらの行電極と列電極との各交点にそれぞれ表示セル２４，…，２４が形成されている。表示セル２４，…，２４は、行方向Ｈ及び列方向Ｖにマトリクス状に配置され、１つの表示セル２４は走査電極２１、維持電極２２及びデータ電極２３を１つずつ有している。したがって、走査電極２１及び維持電極２２から成る一対の行電極の数をｎ個、データ電極２３から成る列電極の数をｍ個とすると、ＰＤＰ１０の１画面を構成する表示セルの総数は、ｎｍ個となる。

図９は、図７のＰＤＰ１０に用いられる階調表示方法の原理を説明する図であり、横軸に時刻、縦軸に同ＰＤＰ内の走査電極の図示しない番号がとられている。
このＰＤＰ１０では、同図に示すように、１フレーム期間（たとえば、１６．７ｍｓ、「１ＴＶフィールド」ともいう）が階調レベルに基づいて重み付けされた８つのサブフィールドＳＦ１，ＳＦ２，…，ＳＦ８に分割され、これらのサブフィールドが、さらにアドレス放電期間（走査期間ともいう）と放電維持期間とに分割されている。各アドレス放電期間内の斜線は、各走査電極に印加される走査パルスのタイミングを表す。この走査パルスとデータ電極に印加される表示データパルスとの両者が同時に加わると、書込み放電が発生する。図中の網かけされた部分（放電維持期間）は、表示セルが表示発光する期間である。

これらの放電維持期間では、走査電極と維持電極に交互に放電維持パルスが印加される。アドレス放電期間に放電が発生した表示セルは、放電維持期間の長さに応じた強度で発光する。図中の８つの放電維持期間の長さは、１：２：４：８：１６：３２：６４：１２８の比に設定されているため、これらの放電維持期間における発光を組み合わせることにより、２５６の階調（０〜２５５）の画面が表示される。また、放電維持期間における放電維持パルスの回数により当該のサブフィールドにおける発光輝度が決定される。放電維持期間における放電維持パルスの周波数が高くなると、全体の発光回数が多くなり、発光輝度が高くなる。ただし、発光パルスの周波数が高くなると、ＰＤＰ１０の消費電力が高くなる。

図１０は、図９中の１つのサブフィールドにおける駆動波形例を示す図である。
期間１〜５では、各種駆動パルスがいずれかの電極に印加される。以下、図１０を参照して、ＰＤＰの駆動動作について説明する。
期間１はプライミング期間Ｔｐであり、全表示セルに対して確実に放電を発生させ易くするためにプライミング放電が行われる。このプライミング期間Ｔｐでは、走査電極５に正極性の鋸歯状のプライミングパルスＰpr-sが印加され、同時に維持電極６に負極性の矩形状のプライミングパルスＰpr-cが印加され、全表示セルの走査電極５と維持電極６との電極間ギャップ（放電ギャップ７）近傍の放電空間にプライミング放電が発生し、表示セルに放電を発生させ易くするための活性粒子が生成される。そして、走査電極５上及び維持電極６上にそれぞれ負極性及び正極性の壁電荷が付着する。プライミングパルスＰpr-sの波高値は、プライミング電圧Ｖp 、プライミングパルスＰpr-cの波高値はグランドレベルとなる。この場合のプライミング放電は、走査電極５と維持電極６とにそれぞれ印加されたプライミングパルスＰpr-sとＰpr-cとの間の電位差が放電開始電圧を越えたところで微弱放電が発生し、この微弱放電が繰り返される弱放電形態になってている。

期間２はプライミング消去期間Ｔｐｅであり、走査電極５及び維持電極６上に付着した壁電荷を減少するためにプライミング消去放電が行われる。プライミング期間Ｔｐ（期間１）で付着した壁電荷がそのまま存在していると、次のアドレス放電期間Ｔｓで書き込み放電（アドレス放電ともいう）が行われない表示セル（本来表示すべきでない表示セル）においても、その次の放電維持期間Ｔｃにおいて維持放電が行われて、誤って表示されるおそれがある。したがって、このような誤表示を防止するために、このプライミング消去期間Ｔｐｅが設けられる。このプライミング消去期間Ｔｐｅでは、走査電極５に負極性でゆるやかに立ち下がる鋸歯状のプライミング消去パルスＰpe-sが印加され、上述のように壁電荷が減少する。プライミング消去パルスＰpe-sは、走査電極５側が負極性で緩やかに立ち下がる波形となっている。プライミング消去パルスＰpe-sの波高値は、プライミング消去電圧Ｖpeとなる。

期間３はアドレス放電期間Ｔｓであり、表示セルを選択するために書き込み放電が行われる。このアドレス放電期間Ｔｓでは、走査電極５に走査ベースパルスＰｂが印加された状態で同走査電極５に同走査ベースパルスＰｂの電位から立ち下がる負極性の矩形状の走査パルスＰscが印加され、同時にデータ電極１３に正極性の矩形状の表示データパルスＰｄが印加され、選択された表示セルに書き込み放電が発生し、走査パルスＰsc終了後は、以降の放電維持期間で発光する場所の表示セルに走査ベースパルスＰｂにより走査電極５上に正電荷、及び維持電極６上に負電荷が付着する。走査パルスＰscの波高値はグランドレベル、表示データパルスＰｄの波高値はデータ電圧Ｖｄとなる。書き込み放電は、走査パルスＰscが印加された走査電極５と表示データパルスＰｄが印加されたデータ電極１３との交点でのみ発生する。そして、書き込み放電が発生した表示セルに壁電荷が付着し、書き込み放電が発生しなかった表示セルでは壁電荷が付着しない。

期間４は放電維持期間Ｔｃであり、書き込み放電が行われた表示セルのみを表示させるために維持放電が行われる。この放電維持期間Ｔｃでは、維持電極６及び走査電極５にそれぞれ正極性の矩形状の維持パルスＰsus-c 及びＰsus-s が維持電極６側から交互に印加され、繰り返し維持放電が発生する。維持パルスＰsus-c の波高値は維持電圧Ｖs 、維持パルスＰsus-s の波高値はグランドレベルとなる。この場合、アドレス放電期間Ｔｓで書き込み放電が行われた表示セルには壁電荷が付着しているので、この壁電荷による壁電荷電圧と正極性の維持パルスＰsus-c （上述のように、先に維持電極６に印加される）による電圧との重畳電圧が放電開始電圧を越えたところで維持放電が発生する。維持放電が発生すると、維持電極６及び走査電極５に印加されている電圧を打ち消すように壁電荷が付着する。したがって、維持電極６及び走査電極５上には、それぞれ負極性及び正極性の壁電荷が付着する。そして、次に印加される維持パルスＰsus-s は走査電極５側が正極性なので、この維持パルスＰsus-s による電圧と壁電荷による電圧との重畳電圧が放電開始電圧を越えたところで維持放電が発生する。そして、このような維持放電が繰り返される。この放電維持期間Ｔｃにおける維持放電の回数により、ＰＤＰの輝度レベルが決定される。

期間５は維持消去期間Ｔｃｅであり、放電維持期間Ｔｃで走査電極５及び維持電極６上に付着した壁電荷を減少させるために維持消去放電が行われる。この維持消去期間Ｔｃｅでは、走査電極５に負極性でゆるやかに立ち下がる鋸歯状の維持消去パルスＰse-sが印加され、上述のように壁電荷が減少する。維持消去パルスＰse-sの波高値は消去電圧Ｖpeとなる。以上のようにして、１つのサブフィールドにおける駆動動作が終了し、続いて次のサブフィールドにおける駆動が行われる。

上記のプラズマ表示装置の他、従来、この種の技術としては、たとえば、次のような文献に記載されるものがあった。
特許文献１に記載されたプラズマディスプレイパネルの駆動装置では、維持放電を行わせる表示セルを選択する放電を行う際に、走査電極に印加される電圧が、書込み期間において徐々に低下する。

特許文献２に記載されたプラズマディスプレイパネルの駆動方法では、書込み期間中に走査電極に印加する電位を徐々に低下させ、書込み期間における壁電荷の減少によって失われた放電空間の電界を補償することにより、安定した書込み放電とデータ電圧の低減が実現する。
特開平１１−６５５１６号公報（第６頁、図１３） 特開２００２−１４００３２号公報（第４頁、図１、図２）

しかしながら、上記従来のプラズマ表示装置では、次のような問題点があった。
すなわち、図１０中のアドレス放電期間Ｔｓ直前のセル内部の壁電荷の状態は、図１１に示すように、維持電極６及びアドレス電極１３に正電荷（＋）が堆積している一方、走査電極５には負電荷（−）が堆積している。書き込みの際には、走査電極５に線順次に走査パルスＰｓｃが印加される一方、その該当する走査電極５において点灯させる箇所に対向して位置するアドレス電極１３のみに表示データパルスＰｄが印加される。その結果、上記２種のパルスが印加された表示セルのみ、走査電極５とアドレス電極１３間において放電が発生し、この放電がトリガとなって走査電極５と維持電極６間での放電が発生し、図１２に示すように、維持放電に必要な壁電荷（走査電極５に正電荷、維持電極６に負電荷）が形成され、その選択された表示セルは放電維持期間Ｔｃにおいて発光する。

一方、図１３に示すように、表示データパルスＰｄが印加されない表示セルでは、維持放電に必要な壁電荷は形成されない。ところが、走査パルスＰｓｃによる走査順が遅い走査電極ほど、図１０に示すアドレス放電期間Ｔｓ直前の壁電荷形成の状態から走査パルスＰｓｃの印加までの時間が長いため、その間に走査ベースパルスＰｂと当該走査ライン以前の表示セル選択のために出力される表示データパルスＰｄとの間で弱誤放電が発生することがある。この場合、図１４に示すように、走査電極５上の負電荷及びアドレス電極１３上の正電荷が減少して両電極の壁電荷が不足し、走査パルスＰｓｃが印加されても、走査電極５とアドレス電極１３との間での書き込み放電に失敗し、維持放電に必要な壁電荷が形成されず、表示セルが発光しないことがある。

上記の走査電極５とアドレス電極１３間に発生する弱誤放電は、図１０中の期間１及び期間２で生成される活性粒子により、放電が発生しやすい状態になるために起こるものであるが、当該サブフィールドの直前のサブフィールド（前サブフィールド）の維持放電が発生している場合には、期間１及び期間２で生成される活性粒子がより活性化されるため、上記弱誤放電がさらに発生しやすくなる。この前サブフィールドの維持放電により生成される活性粒子は、放電回数が多いほど増大するため、前サブフィールドの維持放電回数が多い場合は、より走査電極５とアドレス電極１３との間の弱誤放電が発生しやすい。この状態を防ぐために、アドレス放電期間Ｔｓにおいて走査電極５に走査パルスＰｓｃが印加される前は走査ベースパルスＰｂの電圧を高く設定し、弱誤放電を起こしにくくする必要がある。

一方、走査電極５に走査パルスＰｓｃが印加され、かつアドレス電極１３に表示データパルスＰｄが印加された表示セルは、走査電極５と維持電極６との間に十分な電位差を設けて維持放電に必要な壁電荷を形成させる必要がある。維持電極６に印加される電圧は、アドレス放電期間Ｔｓにおいて常に一定であるため、維持放電に十分な壁電荷を形成させるためには、走査電極５に印加される走査ベースパルスＰｂの電圧を低く設定する必要がある。このように、アドレス放電期間Ｔｓにおいては、走査電極５に印加される走査パルスＰｓｃの印加前後で走査ベースパルスＰｂの電圧を変更することが望ましく、従来のように走査ベースパルスＰｂの電圧の設定値が１種類では、温度よるパネルの放電電圧の変動などにより、十分な電圧設定幅が確保されず、設定定可能な範囲が限られてしまうという問題点がある。

たとえば、図１５に示すように、走査ベースパルスＰｂの電圧が設定できる範囲は限られていた。すなわち、ＰＤＰ１０のパネル温度により放電状態が変化するため、走査ベースパルスＰｂの電圧レベルの下限（Ｖｂｗｍｉｎ）は、走査前の走査電極５とアドレス電極１３との間の弱誤放電を抑制する範囲で決まる。また、走査ベースパルスＰｂのレベルの上限Ｖｂｗｍａｘは、走査後の維持電極６に必要な壁電荷の形成を容易にする範囲で決まる。このため、パネル温度に無関係に走査ベースパルスＰｂのレベルを設定する場合の範囲は、図１５の点線に囲まれた狭い範囲（９６〜１００Ｖ）となり、設定範囲に余裕がない。この対策として、パネル温度により、走査ベースパルスＰｂのレベルを制御することも考えられるが、パネル温度は表示セル毎に異なること、及び変化する温度を遅延なく検出することが困難なため、実現は困難である。このため、表示画面の品位が低下するとう問題点がある。

さらに、プライミング期間Ｔｐを間引いた駆動が行われる場合、当該サブフィールドにおける走査電極とアドレス電極との間における弱誤放電が次サブフィールドでリセットされず、次サブフィールドでの表示セルの発光が円滑に行われないことがあるという問題点がある。

上記課題を解決するために、請求項１記載の発明は、互いに対向して配置された第１の基板及び第２の基板と、前記第１の基板の前記第２の基板に対向する面に設けられ、放電ギャップを隔てて互いに平行に対置される走査電極と放電維持電極とからなる複数の面放電電極対と、前記第２の基板の前記第１の基板に対向する面に前記各面放電電極対と直交する態様に設けられた複数のアドレス電極と、前記複数の面放電電極対と前記複数のアドレス電極との各交差領域に形成された複数の表示セルとを備えてなるプラズマディスプレイパネルに対して、前記複数の表示セルによって階調表示される表示画面の１フレーム期間を階調レベルに基づいて重み付けされた複数のサブフィールドに分割し、前記各サブフィールドに、前記各走査電極に走査パルスを線順次に印加すると同時に前記各アドレス電極に前記走査パルスに同期した表示データパルスを印加することにより選択された前記表示セルにアドレス放電を発生させるアドレス放電期間と、前記各放電維持電極と前記各走査電極とに放電維持パルスを交互に印加して前記各表示セルを発光させる放電維持期間とを設定する駆動方法に係り、前記アドレス放電期間における前記走査パルスの印加前の前記走査電極に印加される第１の走査ベースパルスの電位よりも、前記走査パルスの印加終了後の前記走査電極に印加される第２の走査ベースパルスの電位を低く設定する期間を設けることを特徴としている。

請求項２記載の発明は、請求項１記載のプラズマディスプレイパネルの駆動方法に係り、前記第１の走査ベースパルスの電位は、前記走査電極と前記アドレス電極との間の弱誤放電を防止するレベルに設定され、前記第２の走査ベースパルスの電位は、前記放電維持電極における維持放電に必要な壁電荷を形成するレベルに設定されることを特徴としている。

請求項３記載の発明は、請求項１又は２記載のプラズマディスプレイパネルの駆動方法に係り、前記第１の走査ベースパルスの電位又は前記第２の走査ベースパルスの電位は、前記各サブフィールド毎に異なるレベルに設定することを特徴としている。

請求項４記載の発明は、請求項１、２又は３記載のプラズマディスプレイパネルの駆動方法に係り、当該のサブフィールドの前記放電維持期間における前記放電維持パルスの総数に基づいて、次のサブフィールドの前記アドレス放電期間における前記第１の走査ベースパルスの電位と前記第２の走査ベースパルスの電位との電位差を変化させることを特徴としている。

請求項５記載の発明は、請求項１、２、３又は４記載のプラズマディスプレイパネルの駆動方法に係り、前記第１の走査ベースパルスの電位は、前記走査電極と前記アドレス電極との間の弱誤放電を防止するレベルに設定され、前記第２の走査ベースパルスの電位は、前記放電維持電極における維持放電に必要な壁電荷を形成するレベルに設定され、かつ、前記走査パルス印加後の保持期間を経過した後に前記第１の走査ベースパルスと同電位に設定されることを特徴としている。

請求項６記載の発明は、請求項５記載のプラズマディスプレイパネルの駆動方法に係り、前記第２の走査ベースパルスの電位の前記保持期間は、前記走査パルス印加後、前記走査パルスの時間幅以上かつ前記アドレス放電期間の終了前までの期間に設定されることを特徴としている。

請求項７記載の発明は、互いに対向して配置された第１の基板及び第２の基板と、前記第１の基板の前記第２の基板に対向する面に設けられ、放電ギャップを隔てて互いに平行に対置される走査電極と放電維持電極とからなる複数の面放電電極対と、前記第２の基板の前記第１の基板に対向する面に前記各面放電電極対と直交する態様に設けられた複数のアドレス電極と、前記複数の面放電電極対と前記複数のアドレス電極との各交差領域に形成された複数の表示セルとを備えてなるプラズマディスプレイパネルに対して、前記複数の表示セルによって階調表示される表示画面の１フレーム期間を階調レベルに基づいて重み付けされた複数のサブフィールドに分割し、前記各サブフィールドに、前記各走査電極に走査パルスを線順次に印加すると同時に前記各アドレス電極に前記走査パルスに同期した表示データパルスを印加することにより選択された前記表示セルにアドレス放電を発生させるアドレス放電期間と、前記各放電維持電極と前記各走査電極とに放電維持パルスを交互に印加して前記各表示セルを発光させる放電維持期間とを設定する駆動回路に係り、前記アドレス放電期間における前記走査パルスの印加前の前記走査電極に印加される第１の走査ベースパルスの電位よりも、前記走査パルスの印加終了後の前記走査電極に印加される第２の走査ベースパルスの電位を低く設定する構成とされていることを特徴としている。

請求項８記載の発明は、請求項７記載のプラズマディスプレイパネルの駆動回路に係り、前記第１の走査ベースパルスの電位を前記走査電極と前記アドレス電極との間の弱誤放電を防止するレベルに設定し、かつ前記第２の走査ベースパルスの電位を前記放電維持電極における維持放電に必要な壁電荷を形成するレベルに設定する構成とされていることを特徴としている。

請求項９記載の発明は、請求項７又は８記載のプラズマディスプレイパネルの駆動回路に係り、前記第１の走査ベースパルスの電位又は前記第２の走査ベースパルスの電位を、前記各サブフィールド毎に異なるレベルに設定する構成とされていることを特徴としている。

請求項１０記載の発明は、請求項７、８又は９記載のプラズマディスプレイパネルの駆動回路に係り、当該のサブフィールドの前記放電維持期間における前記放電維持パルスの総数に基づいて、次のサブフィールドの前記アドレス放電期間における前記第１の走査ベースパルスの電位と前記第２の走査ベースパルスの電位との電位差を変化させる構成とされていることを特徴としている。

請求項１１記載の発明は、請求項７、８、９又は１０記載のプラズマディスプレイパネルの駆動回路に係り、前記第１の走査ベースパルスの電位は、前記走査電極と前記アドレス電極との間の弱誤放電を防止するレベルに設定され、前記第２の走査ベースパルスの電位は、前記放電維持電極における維持放電に必要な壁電荷を形成するレベルに設定され、かつ、前記走査パルス印加後の保持期間を経過した後に前記第１の走査ベースパルスと同電位に設定される構成とされていることを特徴としている。

請求項１２記載の発明は、請求項１１記載のプラズマディスプレイパネルの駆動回路に係り、前記第２の走査ベースパルスの電位の前記保持期間は、前記走査パルス印加後、前記走査パルスの時間幅以上かつ前記アドレス放電期間の終了前までの期間に設定される構成とされていることを特徴としている。

請求項１３記載の発明は、互いに対向して配置された第１の基板及び第２の基板と、前記第１の基板の前記第２の基板に対向する面に設けられ、放電ギャップを隔てて互いに平行に対置される走査電極と放電維持電極とからなる複数の面放電電極対と、前記第２の基板の前記第１の基板に対向する面に前記各面放電電極対と直交する態様に設けられた複数のアドレス電極と、前記複数の面放電電極対と前記複数のアドレス電極との各交差領域に形成された複数の表示セルとを備えてなるプラズマディスプレイパネルと、前記複数の表示セルによって階調表示される表示画面の１フレーム期間を階調レベルに基づいて重み付けされた複数のサブフィールドに分割し、前記各サブフィールドに、前記各走査電極に走査パルスを線順次に印加すると同時に前記各アドレス電極に前記走査パルスに同期した表示データパルスを印加することにより選択された前記表示セルにアドレス放電を発生させるアドレス放電期間と、前記各放電維持電極と前記各走査電極とに放電維持パルスを交互に印加して前記各表示セルを発光させる放電維持期間とを設定する駆動回路とを備えてなるプラズマ表示装置に係り、前記駆動回路は、前記アドレス放電期間における前記走査パルスの印加前の前記走査電極に印加される第１の走査ベースパルスの電位よりも、前記走査パルスの印加終了後の前記走査電極に印加される第２の走査ベースパルスの電位を低く設定する構成とされていることを特徴としている。

請求項１４記載の発明は、請求項１３記載のプラズマ表示装置に係り、前記駆動回路は、前記第１の走査ベースパルスの電位を前記走査電極と前記アドレス電極との間の弱誤放電を防止するレベルに設定し、かつ前記第２の走査ベースパルスの電位を前記放電維持電極における維持放電に必要な壁電荷を形成するレベルに設定する構成とされていることを特徴としている。

請求項１５記載の発明は、請求項１３又は１４記載のプラズマ表示装置に係り、前記第１の走査ベースパルスの電位又は前記第２の走査ベースパルスの電位を、前記各サブフィールド毎に異なるレベルに設定する構成とされていることを特徴としている。

請求項１６記載の発明は、請求項１３、１４又は１５記載のプラズマ表示装置に係り、当該のサブフィールドの前記放電維持期間における前記放電維持パルスの総数に基づいて、次のサブフィールドの前記アドレス放電期間における前記第１の走査ベースパルスの電位と前記第２の走査ベースパルスの電位との電位差を変化させる構成とされていることを特徴としている。

請求項１７記載の発明は、請求項１３、１４、１５又は１６記載のプラズマ表示装置に係り、前記第１の走査ベースパルスの電位は、前記走査電極と前記アドレス電極との間の弱誤放電を防止するレベルに設定され、前記第２の走査ベースパルスの電位は、前記放電維持電極における維持放電に必要な壁電荷を形成するレベルに設定され、かつ、前記走査パルス印加後の保持期間を経過した後に前記第１の走査ベースパルスと同電位に設定される構成とされていることを特徴としている。

請求項１８記載の発明は、請求項１７記載のプラズマ表示装置に係り、前記第２の走査ベースパルスの電位の前記保持期間は、前記走査パルス印加後、前記走査パルスの時間幅以上かつ前記アドレス放電期間の終了前までの期間に設定される構成とされていることを特徴としている。

この発明の構成によれば、アドレス放電期間における走査パルスの印加前の走査電極に印加される第１の走査ベースパルスの電位よりも、同走査パルスの印加終了後の走査電極に印加される第２の走査ベースパルスの電位を低く設定するようにしたので、第１の走査ベースパルスと表示データパルスとの間の弱誤放電を抑制できると共に、走査電極と維持電極との間の電位差が確保され、次の放電維持期間における維持放電に必要な壁電荷の形成を容易に行うことができる。また、前サブフィールドの放電維持パルスの総数に基づいて、次サブフィールドの第１及び第２の走査ベースパルスのレベルを設定するようにしたので、第１の走査ベースパルスと表示データパルスとの間の弱誤放電の抑制、及び放電維持期間における維持放電に必要な壁電荷の形成をより正確に行うことができる。このため、表示画面を高品位にできると共に、大幅な生産性の向上を図ることができる。

また、プライミング期間を間引いた駆動が行われる場合でも、当該サブフィールドでの走査電極とアドレス電極との間の弱誤放電の要因となる走査パルス印加後の走査ベースパルス期間を時間制限することにより、弱誤放電の発生を軽減することができ、次サブフィールドでの表示セルの発光を円滑に行うことができる。

アドレス放電期間における走査パルスの印加前の走査電極に印加される走査ベースパルスの電位よりも、走査パルスの印加終了後の走査電極に印加される走査ベースパルスの電位を低く設定することにより、高品位の表示画面を有するプラズマ表示装置を提供する。

図１は、この発明の第１の実施例であるプラズマ表示装置の駆動回路の要部の電気的構成を示すブロック図である。
この例の駆動回路３０は、同図に示すように、制御回路３１と、レベルシフト回路３２と、ｐチャネル型ＭＯＳトランジスタ（以下、「ｐＭＯＳ」という）３３と、レベルシフト回路３４と、ｐＭＯＳ３５と、ダイオード３６と、ｎチャネル型ＭＯＳトランジスタ（以下、「ｎＭＯＳ」という）３７とから構成されている。そして、この駆動回路３０は、図６に示すＰＤＰ１０の走査電極５の１つに接続されている。出力制御回路３１は、ｐＭＯＳ３３、ｐＭＯＳ３５及びｎＭＯＳ３７のスイッチング動作を制御する。

レベルシフト回路３２は、出力制御回路３１の制御に基づいて、ｐＭＯＳ３３がスイッチング動作するためのゲート電圧を生成する。ｐＭＯＳ３３は、レベルシフト回路３２から与えられるゲート電圧に基づいてスイッチング動作し、オン状態のときに電源電位ＶＤＤＨをソースからドレインへ伝達して走査ベースパルスＰｂを出力する。電源電位ＶＤＤＨは、アドレス放電期間における走査パルスの印加前の走査電極に印加される走査ベースパルスＰｂのレベルに設定されている。レベルシフト回路３４は、出力制御回路３１の制御に基づいて、ｐＭＯＳ３５がスイッチング動作するためのゲート電圧を生成する。

ｐＭＯＳ３５は、レベルシフト回路３４から与えられるゲート電圧に基づいてスイッチング動作し、オン状態のときに電源電位ＶＤＤＬ（ＶＤＤＬ＜ＶＤＤＨ）をソースからドレインへ伝達して走査ベースパルスＰｂを出力する。電源電位ＶＤＤＬは、アドレス放電期間における走査パルスの印加終了後の走査電極に印加される走査ベースパルスＰｂのレベルに設定されている。ダイオード３６は、電源電位ＶＤＤＨから電源電位ＶＤＤＬへの電流の逆流を防止する。ｎＭＯＳ３７は、出力制御回路３１から与えられるゲート電圧に基づいてスイッチング動作し、オン状態のときにソースに印加されている電位（この実施例では、グランドレベル）をドレインへ伝達する。この電位が走査パルスのレベルとなる。

図２は、図１の駆動回路３０における走査ベースパルスＰｂのレベルが設定される範囲を説明する図である。
走査パルスの印加前後の走査ベースパルスＰｂのレベルを独立に制御することにより、同図２に示すように、走査前の走査ベースパルスＰｂのレベルＶｂｗ１、及び走査後の走査ベースパルスＰｂのレベルＶｂｗ２は、矢印の範囲に設定することが可能となり、比較的容易にマージンが確保される。

すなわち、走査前の走査ベースパルスＰｂのレベルＶｂｗ１の制御では、前サブフィールドの放電維持パルスの数が多いほど，走査前の走査電極５とアドレス電極１３との間の弱誤放電が発生しやすいため、現サブフィールドの走査前の走査ベースパルスＰｂの設定電位の下限は高くなる。一方、走査前の走査ベースパルスＰｂの設定電位の上限は、ドライバの耐圧で決まる。このため、ドライバの耐圧に対してできるだけマージンを確保するために、前サブフィールドの放電維持パルスの数が多いときには走査ベースパルスＰｂの電位を高く設定し、前サブフィールドの放電維持パルス数が少ないときには走査ベースパルスＰｂの電位を低く設定するようにしている。

また、走査後の走査ベースパルスＰｂのレベルＶｂｗ２の制御では、従来、現サブフィールドの放電維持パルスの数が多いときは、走査パルスＰｓｃの幅を狭くして放電維持時間を確保し、現サブフィールドの放電維持パルスの数が少ないときには走査パルスＰｓｃの幅を広くして壁電荷の形成を確実にしている。そこで、現サブフィールドの放電維持パルス数が多く、走査パルスＰｓｃの幅が狭いときは、走査後の維特電極６に必要な壁電荷の形成を容易にするために、走査後の走査ベースパルスＰｂの電位を低く設定する。また、現サブフィールドの維持パルス数が少なく、走査パルスＰｓｃの幅が広いときは壁電荷形成が比較的容易なため、走査後の走査ベースパルスＰｂの電位を高く設定し、走査電極５とアドレス電極１３との間の弱誤放電を防止するようにしている。

図３は、図１中の駆動回路３０及びＰＤＰ１０が用いられるプラズマ表示装置の電気的構成の一例を示す概略のブロック図である。
このプラズマ表示装置は、アナログインタフェース４０と、ＰＤＰモジュール５０とから構成されている。アナログインタフェース４０は、クロマ・デコーダを備えるＹ／Ｃ（輝度色）分離回路４１と、Ａ／Ｄ（アナログ／デジタル）変換回路４２と、ＰＬＬ（位相ロック）回路を有する同期信号制御回路４３と、画像フォーマット変換回路４４と、逆γ変換回路４５と、システム・コントロール回路４６と、ＰＬＥ（Peak Luminance Enhancement）制御回路４７とから構成されている。ＰＤＰモジュール５０は、デジタル信号処理制御回路５１と、パネル部５２と、ＤＣ／ＤＣコンバータを内蔵するモジュール内電源回路５３とから構成されている。デジタル信号処理制御回路５１は、入力インタフェース信号処理回路５４と、フレームメモリ５５と、メモリ制御回路５６と、ドライバ制御回路５７とから構成されている。

パネル部５２は、ＰＤＰ１０と、同ＰＤＰ１０の走査電極５を駆動する走査ドライバ５８と、データ電極１３を駆動するデータドライバ５９Ａ，５９Ｂと、ＰＤＰ１０及び走査ドライバ５８にパルス電圧を供給する高圧パルス回路６０Ａ，６０Ｂと、同高圧パルス回路６０Ａ，６０Ｂで発生する余剰電力を回収する電力回収回路６１とから構成されている。図１中の駆動回路３０は、上記走査ドライバ５８の一部である。

このプラズマ表示装置では、概略的には、入力されたアナログ映像信号がアナログ・インタフェース４０でデジタル映像信号に変換され、同デジタル映像信号がＰＤＰモジュール５０に供給される。たとえば、図示しないテレビチューナなどから出力されたアナログ映像信号は、Ｙ／Ｃ分離回路２１でＲ，Ｇ，Ｂの各色の輝度信号に分離された後、Ａ／Ｄ変換回路４２でデジタル映像信号に変換される。この後、デジタル映像信号の画素構成とＰＤＰモジュール５０の画素構成とが異なる場合には、同デジタル映像信号は画像フォーマット変換回路４４で同ＰＤＰモジュール５０に対応する画像フォーマットに変換される。

ＰＤＰ１０の入力信号に対する表示輝度の特性は線形的に比例するが、通常の映像信号はＣＲＴの特性に合わせて予め補正（γ変換）されている。このため、Ａ／Ｄ変換回路４２においてアナログ映像信号のＡ／Ｄ変換が行われた後、逆γ変換回路４５で逆γ変換が行われる。この逆γ変換において、線形特性に復元されたデジタル映像信号が生成される。このデジタル映像信号は、Ｒ，Ｇ，Ｂ映像信号としてＰＤＰモジュール５０へ出力される。

また、アナログ映像信号には、Ａ／Ｄ変換用のサンプリングクロック及びデータクロック信号が含まれていないため、同期信号制御回路４３に内蔵されているＰＬＬ回路で、アナログ映像信号と同時に供給される水平同期信号を基準としてサンプリングクロック及びデータクロック信号が生成され、ＰＤＰモジュール５０へ出力される。また、アナログインタフェース４０のＰＬＥ制御回路４７は、ＰＤＰモジュール５０に対して輝度の制御を行う。具体的には、平均輝度レベルが所定値以下である場合には表示輝度を上昇させ、平均輝度レベルが所定値を超える場合には表示輝度を低下させる。ＰＬＥ制御回路４７では、平均輝度レベルに応じて輝度制御データが設定され、入力インタフェース信号処理回路５４内の図示しない輝度レベル制御回路へ送出される。

システム・コントロール回路４６からは、各種制御信号がＰＤＰモジュール５０へ送出される。たとえば、入力インタフェース信号処理回路５４に入力されたＲ，Ｇ，Ｂ映像信号の平均輝度レベルは、同入力インタフェース信号処理回格５４内の図示しない入力信号平均輝度レベル演算回路により計算され、たとえば５ビットデータとして出力される。デジタル信号処理制御回路５１では、入力インタフェース信号処理回路５４でこれらの各種信号が処理された後、制御信号がパネル部５２に送出される。同時に、メモリ制御回路５６及びドライバ制御回路５７からメモリ制御信号及びドライバ制御信号がパネル部５２に送出される。

ＰＤＰ１０は、たとえば、１３６５×７６８画素を有している。ＰＤＰ１０では、走査ドライバ５８で走査電極が制御され、かつデータドライバ５９でデータ電極が制御されることにより、これらの画素のうちの所定の画素の点灯又は非点灯が制御され、Ｒ，Ｇ，Ｂ映像信号に対応した表示が行われる。また、ロジック用電源により、デジタル信号処理制御回路５１及びパネル部５２にロジック用電力が供給される。また、表示用電源からモジュール内電源回路５３に直流電力が供給され、この直流電力の電圧が所定の電圧に変換された後、パネル部５２に供給される。

図４は、図１の駆動回路３０の動作を説明するための各部の信号のタイムチャートであり、縦軸に電圧、及び横軸に時間がとられている。
この図を参照して、この実施例のプラズマ表示装置の駆動方法の処理内容について説明する。
この駆動回路３０では、まず、アドレス放電期間Ｔｓの初期状態では、出力制御回路３１の制御により、ｎＭＯＳ３７及びｐＭＯＳ３５はオフ状態、及びｐＭＯＳ３３がオン状態となっている。このため、ＰＤＰ１０の走査電極に電位ＶＤＤＨのレベルの走査ベースパルスＰｂが印加される。これにより、走査ベースパルスＰｂと表示データパルスＰｄとの間の弱誤放電が抑制される。また、逆流防止用のダイオード３６があるため、電源電圧ＶＤＤＨから電源電圧ＶＤＤＬに電流が流れることはない。

次に、出力制御回路３１の制御により、ｎＭＯＳ３７がオン状態、及びｐＭＯＳトランジスタ３３，３５がオフ状態となる。これにより、走査電極５にグランドレベルの走査パルスＰｓｃが印加される。走査パルスＰｓｃが印加された後、ｐＭＯＳ３５がオン状態、及びｎＭＯＳ３７及びｐＭＯＳがオフ状態となり、走査電極５に電位ＶＤＤＬのレベルの走査ベースパルスＰｂが印加される。このように、アドレス放電期間Ｔｓにおける走査パルスＰｓｃの印加終了後の走査電極５に印加される走査ベースパルスＰｂのレベルは、同走査パルスＰｓｃの印加前の走査電極に印加される走査ベースパルスＰｂのレベルよりも低くなる。これにより、走査電極５と維持電極６との間の電位差が確保され、次の放電維持期間Ｔｃにおける維持放電に必要な壁電荷の形成が容易に行われる。

以上のように、この第１の実施例では、アドレス放電期間Ｔｓの初期状態において走査電極５に電位ＶＤＤＨのレベルの走査ベースパルスＰｂが印加されるようにしたので、走査ベースパルスＰｂと表示データパルスＰｄとの間の弱誤放電が抑制される。また、走査パルスＰｓｃが印加された後、走査電極５に電位ＶＤＤＬのレベルの走査ベースパルスＰｂが印加されるようにしたので、走査電極５と維持電極６との間の電位差が確保され、次の放電維持期間Ｔｃにおける維持放電に必要な壁電荷の形成が容易に行われる。このため、高品位の表示画面が得られる。

図５は、この発明の第２の実施例であるプラズマ表示装置の駆動方法を説明するためのタイムチャートである。
この例の駆動方法では、図１中の駆動回路３０は、当該のサブフィールドの放電維持期間Ｔｃにおける放電維持パルスの総数（すなわち、サブフィールドの重み）に基づいて、次のサブフィールドのアドレス放電期間Ｔｓにおける第１の走査ベースパルスＰｂの電位と第２の走査ベースパルスＰｂの電位との電位差を変化させる構成となっている。すなわち、走査電極５とアドレス電極１３との間の弱誤放電は、前サブフィールドの維持放電回数やリセット期間の有無などにより特性が変化するため、これらのパラメータが変化した場合にも、走査ベースパルスＰｂの最適なレベルを設定するようにしている。具体的には、前サブフィールドの放電維持パルス数が多いほど、次サブフィールドの走査ベースパルスＰｂの電位を高くするようにしている。このため、上記第１の実施例に示した駆動方法と従来の駆動方法とが、サブフィールドの重み（放電維持パルスの総数）によって切り替えられ、走査ベースパルスＰｂの電圧の設定範囲が拡大される。

以上のように、この第２の実施例では、前サブフィールドの放電維持パルスの総数に基づいて、次サブフィールドの走査ベースパルスＰｂのレベルを設定するようにしたので、走査ベースパルスＰｂと表示データパルスＰｄとの間の弱誤放電の抑制、及び放電維持期間Ｔｃにおける維持放電に必要な壁電荷の形成がより正確に行われる。

図６は、この発明の第３の実施例であるプラズマ表示装置の駆動方法を説明するためのタイムチャートである。
この例の駆動方法では、図１中の駆動回路３０は、第１の走査ベースパルスＰｂの電位を、走査電極５とアドレス電極１３との間の弱誤放電を防止するレベルに設定し、第２の走査ベースパルスＰｂの電位を、維持電極６における維持放電に必要な壁電荷を形成するレベルに設定し、かつ、たとえばプライミング期間を間引いた駆動を行う場合、走査パルスＰｓｃ印加後の保持期間を経過した後に第１の走査ベースパルスＰｂと同電位に設定する構成となっている。また、上記保持期間は、走査パルスＰｓｃ印加後、同走査パルスＰｓｃの時間幅以上かつアドレス放電期間Ｔｓの終了前までの期間に設定されている。

すなわち、図６に示すように、プライミング期間Ｔｐが設けられているサブフィールドＳＦａでは、図４（第１の実施例）と同様の駆動が行われる。また、プライミング期間Ｔｐが設けられないサブフィールドＳＦｂでは、アドレス放電期間Ｔｓにおいて、走査パルスＰｓｃの印加後、保持期間Ｔｈを経過した後に第２の走査ベースパルスＰｂの電位を第１の走査ベースパルスＰｂと同電位まで上昇させることで、同サブフィールドＳＦｂにおける走査電極５とアドレス電極１３との間における弱放電が防止される。この場合、保持期間Ｔｈは、たとえば、２μ秒以上、アドレス放電期間Ｔｓ終了未満とすることにより、上記弱放電が防止される。

以上のように、この第３の実施例では、プライミング期間Ｔｐを間引いた駆動が行われる場合、当該サブフィールドＳＦｂでの走査電極５とアドレス電極１３との間の弱誤放電の要因となる走査パルスＰｓｃ印加後の走査ベースパルスＰｂのレベルを保持期間Ｔｈにより時間制限することで、弱誤放電の発生が軽減され、次サブフィールドでの表示セルの発光が円滑に行われる。

以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、上記各実施例では、走査パルスＰｓｃの電位は、グランドレベルに設定されているが、負電圧でも良い。また、駆動回路３０中の各ＭＯＳトランジスタは、バイポーラトランジスタや、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）素子などでも良い。

この発明の第１の実施例であるプラズマ表示装置の駆動回路の要部の電気的構成を示すブロック図である。 図１の駆動回路３０における走査ベースパルスＰｂのレベルが設定される範囲を説明する図である。 図１中の駆動回路３０及びＰＤＰ１０が用いられるプラズマ表示装置の電気的構成の一例を示す概略のブロック図である。 図１の駆動回路３０の動作を説明するための各部の信号のタイムチャートである。 この発明の第２の実施例であるプラズマ表示装置の駆動方法を説明するためのタイムチャートである。 この発明の第３の実施例であるプラズマ表示装置の駆動方法を説明するためのタイムチャートである。 ＰＤＰの構造を説明する図である。 ＰＤＰ１０の電極配置を示す図である。 階調表示方法の原理を説明する図である。 図９中の１つのサブフィールドにおける駆動波形例を示す図である。 図１０に示す駆動波形を用いた場合のアドレス放電期間Ｔｓ直前の走査電極５、維持電極６及びアドレス電極１３の壁電荷の状態を示す図である。 図１０に示す駆動波形を用いた場合のアドレス放電期間Ｔｓ直後の走査電極５、維持電極６及びアドレス電極１３の壁電荷の状態を示す図である。 表示データパルスＰｄが印加されないセルにおける走査電極５、維持電極６及びアドレス電極１３の壁電荷の状態を示す図である。 図１０に示す駆動波形を用いた場合の弱誤放電が発生したときの走査電極５、維持電極６及びアドレス電極１３の壁電荷の状態を示す図である。 従来の走査ベースパルスＰｂのレベルが設定される範囲を説明する図である。

符号の説明

１０ ＰＤＰ（プラズマディスプレイパネル）
３０ 駆動回路
３１ 制御回路（駆動回路の一部）
３２，３４ レベルシフト回路（駆動回路の一部）
３３，３５ ｐＭＯＳ（ｐチャネル型ＭＯＳトランジスタ、駆動回路の一部）
３６ ダイオード
３７ ｎＭＯＳ（ｎチャネル型ＭＯＳトランジスタ、駆動回路の一部）

Claims (18)

1. 互いに対向して配置された第１の基板及び第２の基板と、前記第１の基板の前記第２の基板に対向する面に設けられ、放電ギャップを隔てて互いに平行に対置される走査電極と放電維持電極とからなる複数の面放電電極対と、前記第２の基板の前記第１の基板に対向する面に前記各面放電電極対と直交する態様に設けられた複数のアドレス電極と、前記複数の面放電電極対と前記複数のアドレス電極との各交差領域に形成された複数の表示セルとを備えてなるプラズマディスプレイパネルに対して、前記複数の表示セルによって階調表示される表示画面の１フレーム期間を階調レベルに基づいて重み付けされた複数のサブフィールドに分割し、前記各サブフィールドに、前記各走査電極に走査パルスを線順次に印加すると同時に前記各アドレス電極に前記走査パルスに同期した表示データパルスを印加することにより選択された前記表示セルにアドレス放電を発生させるアドレス放電期間と、前記各放電維持電極と前記各走査電極とに放電維持パルスを交互に印加して前記各表示セルを発光させる放電維持期間とを設定する駆動方法であって、
   前記アドレス放電期間における前記走査パルスの印加前の前記走査電極に印加される第１の走査ベースパルスの電位よりも、前記走査パルスの印加終了後の前記走査電極に印加される第２の走査ベースパルスの電位を低く設定する期間を設けることを特徴とするプラズマディスプレイパネルの駆動方法。
2. 前記第１の走査ベースパルスの電位は、前記走査電極と前記アドレス電極との間の弱誤放電を防止するレベルに設定され、前記第２の走査ベースパルスの電位は、前記放電維持電極における維持放電に必要な壁電荷を形成するレベルに設定されることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
3. 前記第１の走査ベースパルスの電位又は前記第２の走査ベースパルスの電位は、前記各サブフィールド毎に異なるレベルに設定することを特徴とする請求項１又は２記載のプラズマディスプレイパネルの駆動方法。
4. 当該のサブフィールドの前記放電維持期間における前記放電維持パルスの総数に基づいて、次のサブフィールドの前記アドレス放電期間における前記第１の走査ベースパルスの電位と前記第２の走査ベースパルスの電位との電位差を変化させることを特徴とする請求項１、２又は３記載のプラズマディスプレイパネルの駆動方法。
5. 前記第１の走査ベースパルスの電位は、
   前記走査電極と前記アドレス電極との間の弱誤放電を防止するレベルに設定され、
   前記第２の走査ベースパルスの電位は、
   前記放電維持電極における維持放電に必要な壁電荷を形成するレベルに設定され、かつ、前記走査パルス印加後の保持期間を経過した後に前記第１の走査ベースパルスと同電位に設定されることを特徴とする請求項１、２、３又は４記載のプラズマディスプレイパネルの駆動方法。
6. 前記第２の走査ベースパルスの電位の前記保持期間は、
   前記走査パルス印加後、前記走査パルスの時間幅以上かつ前記アドレス放電期間の終了前までの期間に設定されることを特徴とする請求項５記載のプラズマディスプレイパネルの駆動方法。
7. 互いに対向して配置された第１の基板及び第２の基板と、前記第１の基板の前記第２の基板に対向する面に設けられ、放電ギャップを隔てて互いに平行に対置される走査電極と放電維持電極とからなる複数の面放電電極対と、前記第２の基板の前記第１の基板に対向する面に前記各面放電電極対と直交する態様に設けられた複数のアドレス電極と、前記複数の面放電電極対と前記複数のアドレス電極との各交差領域に形成された複数の表示セルとを備えてなるプラズマディスプレイパネルに対して、前記複数の表示セルによって階調表示される表示画面の１フレーム期間を階調レベルに基づいて重み付けされた複数のサブフィールドに分割し、前記各サブフィールドに、前記各走査電極に走査パルスを線順次に印加すると同時に前記各アドレス電極に前記走査パルスに同期した表示データパルスを印加することにより選択された前記表示セルにアドレス放電を発生させるアドレス放電期間と、前記各放電維持電極と前記各走査電極とに放電維持パルスを交互に印加して前記各表示セルを発光させる放電維持期間とを設定する駆動回路であって、
   前記アドレス放電期間における前記走査パルスの印加前の前記走査電極に印加される第１の走査ベースパルスの電位よりも、前記走査パルスの印加終了後の前記走査電極に印加される第２の走査ベースパルスの電位を低く設定する構成とされていることを特徴とするプラズマディスプレイパネルの駆動回路。
8. 前記第１の走査ベースパルスの電位を前記走査電極と前記アドレス電極との間の弱誤放電を防止するレベルに設定し、かつ前記第２の走査ベースパルスの電位を前記放電維持電極における維持放電に必要な壁電荷を形成するレベルに設定する構成とされていることを特徴とする請求項７記載のプラズマディスプレイパネルの駆動回路。
9. 前記第１の走査ベースパルスの電位又は前記第２の走査ベースパルスの電位を、前記各サブフィールド毎に異なるレベルに設定する構成とされていることを特徴とする請求項７又は８記載のプラズマディスプレイパネルの駆動回路。
10. 当該のサブフィールドの前記放電維持期間における前記放電維持パルスの総数に基づいて、次のサブフィールドの前記アドレス放電期間における前記第１の走査ベースパルスの電位と前記第２の走査ベースパルスの電位との電位差を変化させる構成とされていることを特徴とする請求項７、８又は９記載のプラズマディスプレイパネルの駆動回路。
11. 前記第１の走査ベースパルスの電位は、
    前記走査電極と前記アドレス電極との間の弱誤放電を防止するレベルに設定され、
    前記第２の走査ベースパルスの電位は、
    前記放電維持電極における維持放電に必要な壁電荷を形成するレベルに設定され、かつ、前記走査パルス印加後の保持期間を経過した後に前記第１の走査ベースパルスと同電位に設定される構成とされていることを特徴とする請求項７、８、９又は１０記載のプラズマディスプレイパネルの駆動回路。
12. 前記第２の走査ベースパルスの電位の前記保持期間は、
    前記走査パルス印加後、前記走査パルスの時間幅以上かつ前記アドレス放電期間の終了前までの期間に設定される構成とされていることを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動回路。
13. 互いに対向して配置された第１の基板及び第２の基板と、前記第１の基板の前記第２の基板に対向する面に設けられ、放電ギャップを隔てて互いに平行に対置される走査電極と放電維持電極とからなる複数の面放電電極対と、前記第２の基板の前記第１の基板に対向する面に前記各面放電電極対と直交する態様に設けられた複数のアドレス電極と、前記複数の面放電電極対と前記複数のアドレス電極との各交差領域に形成された複数の表示セルとを備えてなるプラズマディスプレイパネルと、
    前記複数の表示セルによって階調表示される表示画面の１フレーム期間を階調レベルに基づいて重み付けされた複数のサブフィールドに分割し、前記各サブフィールドに、前記各走査電極に走査パルスを線順次に印加すると同時に前記各アドレス電極に前記走査パルスに同期した表示データパルスを印加することにより選択された前記表示セルにアドレス放電を発生させるアドレス放電期間と、前記各放電維持電極と前記各走査電極とに放電維持パルスを交互に印加して前記各表示セルを発光させる放電維持期間とを設定する駆動回路とを備えてなるプラズマ表示装置であって、
    前記駆動回路は、
    前記アドレス放電期間における前記走査パルスの印加前の前記走査電極に印加される第１の走査ベースパルスの電位よりも、前記走査パルスの印加終了後の前記走査電極に印加される第２の走査ベースパルスの電位を低く設定する構成とされていることを特徴とするプラズマ表示装置。
14. 前記駆動回路は、
    前記第１の走査ベースパルスの電位を前記走査電極と前記アドレス電極との間の弱誤放電を防止するレベルに設定し、かつ前記第２の走査ベースパルスの電位を前記放電維持電極における維持放電に必要な壁電荷を形成するレベルに設定する構成とされていることを特徴とする請求項１３記載のプラズマ表示装置。
15. 前記第１の走査ベースパルスの電位又は前記第２の走査ベースパルスの電位を、前記各サブフィールド毎に異なるレベルに設定する構成とされていることを特徴とする請求項１３又は１４記載のプラズマ表示装置。
16. 当該のサブフィールドの前記放電維持期間における前記放電維持パルスの総数に基づいて、次のサブフィールドの前記アドレス放電期間における前記第１の走査ベースパルスの電位と前記第２の走査ベースパルスの電位との電位差を変化させる構成とされていることを特徴とする請求項１３、１４又は１５記載のプラズマ表示装置。
17. 前記第１の走査ベースパルスの電位は、
    前記走査電極と前記アドレス電極との間の弱誤放電を防止するレベルに設定され、
    前記第２の走査ベースパルスの電位は、
    前記放電維持電極における維持放電に必要な壁電荷を形成するレベルに設定され、かつ、前記走査パルス印加後の保持期間を経過した後に前記第１の走査ベースパルスと同電位に設定される構成とされていることを特徴とする請求項１３、１４、１５又は１６記載のプラズマ表示装置。
18. 前記第２の走査ベースパルスの電位の前記保持期間は、
    前記走査パルス印加後、前記走査パルスの時間幅以上かつ前記アドレス放電期間の終了前までの期間に設定される構成とされていることを特徴とする請求項１７記載のプラズマ表示装置。

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