JP2002164499A - スタックされたコンポーネントを有する電子部材およびその作製方法 - Google Patents

スタックされたコンポーネントを有する電子部材およびその作製方法

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Abstract

(57)【要約】 【課題】 スタックされたコンポーネントを有する電子
部材を改良して、スタック中間面の設計のコストが格段
に低減され、個々のコンポーネントのアドレッシングが
簡単に保証できるようにすること、およびこのような電
子部材の作製方法を提供すること。 【解決手段】 各コンポーネントが、スタック中間面
（Ｚ１〜Ｚｎ）に取り付けられたチップ（Ｃ１〜Ｃｎ）
を有しており、スタック中間面（Ｚ１〜Ｚｎ）は同一レ
イアウトを有しており、チップにはコンタクト領域（Ｃ
Ｓ１〜ＣＳｎおよびＣＳ１１〜ＣＳｎｎ）を介して不可
逆的に調整可能なチップ選択回路（Ａ１〜Ａ ｎ）が配置
されており、チップ選択回路によって、コンタクト領域
（ＣＳ１〜ＣＳｎおよびＣＳ１１〜ＣＳｎｎ）がスタッ
ク中間面（Ｚ１〜Ｚｎ）に割り当てられることを特徴と
する、スタックされたコンポーネントを有する電子部材
を構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、スタックされたコ
ンポーネントを有する電子部材およびその作製方法に関
しており、ここで各コンポーネントはチップを有してお
り、このチップは、リードフレームによって形成された
スタック中間面に取り付けられている。
【０００２】
【従来の技術】個々のチップへのアクセスを保証するた
め、各スタック中間面は調整可能なチップ選択回路を有
する。スタック中間面毎に別個のレイアウトを要するこ
のチップ選択回路を用いることにより、アドレッシング
によって、電子部材のスタックされたコンポーネントの
個別のチップにアクセスすることは可能である。このよ
うなスタックされたコンポーネントの欠点は、スタック
中間面毎に固有のレイアウトを設計して作製しなければ
ならないことである。このためにコンポーネントを電子
部材に組み立てるないしはスタックする際にスタック中
間面を間違える危険性が格段に高まってしまうだけでな
く、スタック中間面の導体構造が異なれば別個の設計を
行うことに対して大きなコストが必要であり、またスタ
ックされたコンポーネントを有する電子部材を作製する
際に大きなコストが必要である。
【０００３】
【発明が解決しようとする課題】本発明の課題は、スタ
ックされたコンポーネントを有する電子部材を改良し
て、スタック中間面の設計のコストが格段に低減され、
かつ個々のコンポーネントのアドレッシングが簡単に保
証できるようにすること、およびこのような電子部材を
作製する方法を提供することである。
【０００４】
【課題を解決するための手段】この課題は、請求項１、
請求項１０および請求項１１の特徴部分に記載された特
徴的構成によって解決される。本発明の有利な発展形態
は従属請求項に記載されている。
【０００５】
【発明の実施の形態と利点】上記の課題は本発明によ
り、スタックされたコンポーネントを有する電子部材に
よって解決され、ここで各コンポーネントは、スタック
中間面に取り付けられたチップを有しており、スタック
の複数のスタック中間面は同一のレイアウトを有してお
り、その一方でチップにはコンタクト領域を介して不可
逆的に調整可能なチップ選択回路が配置されており、こ
のチップ選択回路によってコンタクト領域がスタック中
間面に不可逆的に割り当てられる。
【０００６】この解決手段の利点は、チップ選択回路を
最小化でき、かつこのチップ回路がスタック中間面に配
置されるチップ選択回路よりも格段に少ないスペースし
か要しないことである。
【０００７】別の利点はすべてのスタック中間面を同一
に実施することである。このことは一方では大量生産の
ために必要であり、このことによって他方ではスタック
中間面に対するコストが低減される。
【０００８】チップに配置される本発明のチップ選択回
路は、１実施形態において複数の遮断器回路を有してい
る。これらの遮断器回路の個数は少なくともスタック中
間面の個数に等しい。このことの利点は、チップ面で遮
断器回路を起動することによりすでにチップのアドレッ
シングを不可逆的に行うことができ、これによってスタ
ック中間面の種々のアドレッシング回路を省略できるこ
とである。さらにチップにあるチップ選択回路の利点
は、最初からアドレッシングを行う必要はなく、電子部
材に対する作製ステップの適切な箇所でチップのアドレ
ッシングないしはチップの選択を行い得ることである。
ここでこの適切な箇所は、遮断器回路技術および不可逆
的なアドレッシングに対するコスト的に有利な時点、な
いしは電子部材の、スタックされたコンポーネントにあ
るスタック中間面へのコンタクト領域の不可逆的な割り
当てにしたがう。
【０００９】本発明の有利な１実施形態において各遮断
器回路は、入力側コンタクト領域に接続されている入力
側線路と、出力側コンタクト領域に接続されている出力
側線路とを有する。この入力側コンタクト線路ないしは
出力側コンタクト線路を介して遮断器回路はそれぞれ個
別に起動可能であるが、アドレッシングされるチップに
設けられた、スタック中間面を決定する遮断器回路だけ
はこのチップ選択回路において起動されない。
【００１０】本発明の別の実施形態では、遮断器回路は
共通の出力側コンタクト領域と、個別の入力側コンタク
ト領域とを有している。このように配置し、遮断器回路
を一緒に接続することより、チップに設けられるチップ
選択回路に対する面積コストが低減されると同時に各遮
断器回路を個別に制御できることが保証される。
【００１１】本発明の別の実施形態では、遮断器回路の
入力側コンタクト領域は、ボンディングされたワイヤを
介してスタック中間面の入力側端子領域に接続される。
この実施形態の利点は、遮断器回路のトリガを直接チッ
プ上で入力側コンタクト領域を介して行う必要がなく、
このために同じスタック中間面にある入力側端子領域を
使用できることである。これにより、入力側コンタクト
領域よりも大きな入力側端子領域によってアクセスがよ
り容易になる。
【００１２】本発明の別の実施形態では、スタック中間
面にある入力側端子領域は、入力側コンタクトピンに接
続されており、これがスタックされたコンポーネントを
接続する。これらの入力側コンタクトピンは、コンポー
ネントが重なり合ってスタックされた後に、スタックさ
れたコンポーネントに取り付けられる。これによって多
数のコンタクト領域およびコンタクト端子領域を、最小
数の入力側コンタクトピンに低減することができ、この
場合にこれらの入力側コンタクトピンを介して、スタッ
クの個別のコンポーネントに確実にアクセスすることが
できる。したがって入力側コンタクトピンは同時にアド
レスコンタクトでもあり、これを介して別個のスタック
中間面およびスタックされたコンポーネントのチップへ
のアクセスを、例えば回路基板またはフレキシブルな線
路バス上にある外部の回路から行うことができる。
【００１３】本発明の別の実施形態ではチップ選択回路
の共通の出力側コンタクト領域は、ボンディングされた
１つずつのワイヤを介して、スタック中間面の共通の出
力側端子領域に接続されている。本発明のこの実施形態
では１つのチップの全遮断器回路はただ１つの出力側コ
ンタクト領域しか有しないため、各スタック中間面にも
ただ１つの出力側端子領域しかない。スタック中間面に
対するコストは、各スタック中間面に設けられる個別に
適合化された別個のアドレッシング回路のコストから、
各スタック中間面の統一された入力側端子領域と共通の
出力側端子領域とのコストに低減される。
【００１４】本発明の別の有利な実施形態では、スタッ
ク中間面の入力側端子領域は、入力側コンタクトピンに
おけるスルーコンタクトを介して、スタックされたコン
ポーネントを有する電子部材のベースまで導かれる。こ
の実施形態の利点は、電子部材のベース全体にコンタク
トピンを設けることができ、これによって数多くのアド
レッシングピンならびに別の信号および電力端子ピン
を、スタックされたコンポーネントを有する電子部材に
対して実現できることである。
【００１５】本発明の別の実施形態では、スタック中間
面の入力側端子領域は、各スタック中間面の縁部領域に
配置されており、かつ電子部材の側面部の入力側コンタ
クトピンを介して接続されている。このためにスタック
中間面が設けられているリードフレームの縁部領域は、
入力側コンタクトピンに接続されるべき箇所がメタライ
ゼーションされている。
【００１６】入力側コンタクトピンがアドレッシングコ
ンタクトとして不可逆的に決定されかつ割り当てられ
る、スタックされたコンポーネントを有する電子部材を
作製する方法は、つぎの方法ステップを有する。すなわ
ちここでは、 − 別個の入力側コンタクト領域と、共通の出力側コン
タクト領域とを有するチップに、複数の遮断器回路を有
するチップ選択回路を載置し、 − 複数の別個の入力側端子領域と、共通の出力側端子
領域とを有するスタック中間面を有するリードフレーム
にチップを載置し、 − 入力側コンタクト領域と、入力側端子領域とを接続
し、かつ出力側コンタクト領域と、共通の出力側端子領
域とを接続し、 − チップの全遮断器回路に対する、スタック中間面に
ある共通の出力側コンタクト領域と、チップのスタック
中間面の遮断器回路の、並び合う全入力側コンタクト領
域との間に遮断器電圧を印加し、ここでこの電圧の印加
は、このスタック中間面を特徴付けかつアドレッシング
に使用される入力側コンタクト領域を除いて行われ、 − チップと、スタック中間面を有するリードフレーム
とからなる複数のコンポーネントをスタックし、 − 入力側コンタクトピンを取り付けて、スタックされ
たコンポーネントの入力側端子領域を接続する。
【００１７】この方法の利点は、簡単かつ経済的に、ス
タックされたコンポーネントを有する電子部材を作製で
きることであり、ここでは多数の遮断器回路および種々
異なる多数の線路を数少ない入力側コンタクトピンに集
中させることができ、これらの入力側コンタクトピンを
介して別個のスタック中間面にある個々のチップをアド
レッシング可能である。さらにこの方法は、遮断器回路
の簡単な起動によって、チップを個々のスタック中間面
に割り当てられるという利点を有する。
【００１８】作製方法の別の実施例では遮断器回路の代
わりに、レーザ蒸発または別の蒸発ビーム技術によって
遮断可能な遮断器素子がチップに配置される。入力側コ
ンタクトピンがアドレッシングコンタクトとして不可逆
的に決定されかつ割り当てられる、スタックされたコン
ポーネントを有する電子部材の作製方法のこのような変
形例はつぎのステップを有する。すなわちここでは、 − 別個の入力側コンタクト領域と、共通の出力側コン
タクト領域とを有するチップに、複数の遮断器素子を有
するチップ選択回路を載置し、 − 遮断器素子がチップのアドレッシングに使用されな
くなるまで、有利にはレーザ蒸発によってこの遮断器素
子を切断し、 − 複数の別個の入力側端子領域と、共通の出力側端子
領域とを有するスタック中間面を備えるリードフレーム
にチップを載置し、 − 入力側コンタクト領域と、入力側端子領域とを接続
し、かつ出力側コンタクト領域と、共通の出力側端子領
域とを接続し、 − チップと、スタック中間面を有するリードフレーム
とからなる複数のコンポーネントをスタックし、 − 入力側コンタクトピンを取り付けて、スタックされ
たコンポーネントの入力側端子領域を接続する。
【００１９】この方法の利点は、作製ステップにおける
遮断器素子の切断を分割されていないウェーハにおいて
すでに行い得る、ないしは分割後に個別のチップにおい
て行い得ることであり、その際にチップはリードフレー
ムにまだ載置されていないままである。しかしながら原
理的にはこの切断を有利にはレーザ技術によって作製ス
テップにおける後の時点に行うこともできる。しかしな
がらコンポーネントがすでに互いに重なり合ってスタッ
クされている場合にはもはや不可能である。それはこの
場合、蒸発ビームによって遮断器素子に手を出すことは
もはやできないからである。
【００２０】この方法の別の実施例では、スタックされ
たコンポーネントの入力側コンタクト領域と入力側端子
領域との接続および出力側コンタクト領域と出力側端子
領域との接続をボンディング方式で行う。このボンディ
ング方式の利点は、複数のチップを単一のスタック中間
面に有するコンポーネントもであってもリードフレーム
に載置できることである。さらにボンディング方式は、
スタック中間面のハイブリッド回路も接続できるという
利点を有する。
【００２１】この方法の有利な実施例では入力側コンタ
クトピンを、スタックされたコンポーネントの側辺に配
置する。コンタクトピンを電子部材の側辺に配置するこ
とは、実施されている技術に比して極めて経済的である
という利点を有するが、取り付け可能なコンタクトピン
の数が限られるといる欠点も有する。
【００２２】この方法の別の実施例ではすべてのスタッ
ク中間面は同じレイアウトで作製される。この同一のレ
イアウトは、スタックされたスタック中間面をアクセス
するための共通の出力側端子領域および入力側端子領域
だけを有しているが、個別のアドレッシング回路または
チップ選択回路は有していない。
【００２３】この方法の別の実施例では、所定の個数の
遮断器回路または遮断器素子を遮断することによって、
不可逆的な割り当てを半導体ウェーハで直接的行う。こ
の割り当ては集積回路を半導体ウェーハに作製し終えた
後ではあるが、半導体ウェーハを個別の半導体チップに
分割する前に行われる。この方法が経済的に有利である
のは殊に、チップ選択回路に遮断器素子が設けられてい
る場合である。この遮断器素子は後からの蒸発によって
切断することができるため、レーザスキャンまたは電子
スキャンによってチップ選択回路を不可逆的に調整する
ことができる。
【００２４】本発明による方法の別の実施例では、半導
体チップに対するリードフレームテープにチップを載置
した後、遮断器電圧を所定の数の遮断器回路に印加する
か、または所定の数の遮断器素子を蒸発させることによ
って不可逆的な割り当てを行う。チップがまだリードフ
レームテープに固定されている間の不可逆的な割り当て
は、つぎのような利点を有する。すなわち半導体チップ
およびそのコンタクト領域と、リードフレームテープの
コンタクト端子領域とをボンディングした直後には、こ
の割り当てを大きなコストをかけることなく、遮断器電
圧を印加することによって、またはチップの相応に準備
された遮断器素子を切断するレーザビーム技術を使用す
ることによって行うことができるという利点を有する。
このために平面導体パターンを有するメタルテープを構
造化することによってリードフレームテープを作製す
る。
【００２５】択一的には金属層を導体路に構造化するこ
とによって、リードフレームをメタルクラッディングさ
れたシートテープから作製することが可能である。この
作製方式では不可逆的な割り当ては、接続を行った後に
行われ、有利には、ｎ個が相前後してリードフレームテ
ープに配置されたチップのコンタクト領域と、リードフ
レームテープの端子領域との間のボンディングの後、コ
ンポーネントを電子部材にスタックする前に行われる。
部材をスタックするため、リードフレームテープは個々
のリードフレームに切断され、ばらばらにされたリード
フレームは行われた割り当てに相応してスタック中間面
の割り当ての順番で互いに積み重ねられる。
【００２６】例えば、ＴＳＯＰコンポーネント、ＢＧＡ
パッケージのスタックないしはスタッキングまたはチッ
プ面へのスタックないしはスタッキングの際にはアドレ
スおよびデータ線路は短絡される。チップ選択回路ない
しはチップセレクトを介してスタッキング装置の１つず
つのチップはアクティブに導通接続される。このために
チップセレクトはチップ毎に外部に別個に配線される。
したがってスタッキング面が異なれば、チップセレクト
をそれぞれ結合するために別個のレイアウトも必要であ
る。本発明によれば、スタック中間面またはリードフレ
ームの統一的なレイアウトが可能である。これにより、
チップ面にチップセレクトを定義することによって、レ
イアウトコストを節約可能である。それはすべてのスタ
ッキング中間面に対して統一的なレイアウトが可能にな
るからであり、すべてのスタッキング中間面は簡単に短
絡され、チップセレクトに対する出力側端子ないしはＰ
ＡＤ端子はチップ面に設けることができるからである。
その理由はチップセレクトに対する定義はチップ面で行
われるからである。遮断器回路は、線路技術による簡単
な安全装置ないしはヒューズとすることができ、これは
相応の高さの遮断器電圧を印加し、ひいては高い電流密
度を形成することによって溶融する。
【００２７】
【実施例】本発明を添付の図面を参照し、実施例に基づ
いて詳しく説明する。
【００２８】図１は、リードフレームＴ１と、チップＣ
１にチップ選択回路Ａ１を有するチップＣ１とからなる
コンポーネント１の原理を示す概略平面図である。一点
鎖線は、チップＣ１の境界Ｇ１を示している。チップＣ
１はリードフレームＴ１に取り付けられており、これは
４つの側辺Ｓ１１，Ｓ１２，Ｓ１３およびＳ１４を有す
る。チップＣ１にはチップ選択回路Ａ１が配置されてお
り、これは実質的に遮断器回路Ｕ１１〜Ｕ１ｎまたは遮
断器素子Ｅ１１〜Ｅ１ｎからなり、ここで遮断器回路Ｕ
１１〜Ｕ１ｎないしは遮断器素子Ｅ１１〜Ｅ１ｎは入力
側線路Ｌ１１〜Ｌ１ｎおよび出力側線路ＬＡ１１〜ＬＡ
１ｎを有する。出力側線路ＬＡ１１〜ＬＡ１ｎが共通の
出力側線路Ｌ１を介して、チップＣ１の出力側コンタク
ト領域ＣＳ１に接続されているのに対して、入力側線路
Ｌ１１〜Ｌ１ｎはそれぞれ別個に、チップＣ１の個々の
入力側コンタクト領域ＣＳ１１〜ＣＳ１ｎに導かれてい
る。共通の出力側線路Ｌ１の他にチップＣ１には別の出
力側線路Ｂ１が設けられており、この線路には例えばア
ドレッシング信号を供給することができる。これに対し
て共通の出力側線路Ｌ１はプログラミングないしはチッ
プ選択回路Ａ１の不可逆的な割り当てに使用される。
【００２９】リードフレームＴ１にはこの実施例では側
辺Ｓ１１の縁部領域に入力端子領域ＫＡ１１〜ＫＡ１ｎ
が配置されており、これらはボンディングワイヤＤ１１
〜Ｄ １ｎを介してチップＣ１の入力側コンタクト領域Ｃ
Ｓ１１〜ＣＳ１ｎにそれぞれ接続されている。入力側端
子領域ＫＡ１１〜ＫＡ１ｎは入力側コンタクトピンＫ １
〜Ｋｎにコンタクトしており、これらはリードフレーム
Ｔ１の側辺Ｓ１１に配置されている。
【００３０】リードフレームＴ１の側辺Ｓ１１の縁部領
域にある出力側端子領域ＫＡ１は、ボンディングワイヤ
Ｄ１を介してチップＣ１の共通の出力側コンタクト領域
ＣＳ １に接続されている。別のコンタクト領域Ｋ１１〜
Ｋ１ｎがチップＣ１に配置されており、これらはチップ
Ｃ１の集積回路と通信を行う。
【００３１】図１に示したコンポーネント１をスタック
中間面に不可逆的に割り当てるためには、１からｎまで
通し番号付けされたスタック中間面の番号に対応して、
遮断器回路Ｕ１１〜Ｕ１ｎないしは遮断器素子Ｅ１１〜
Ｅ１ｎのうちの１つが遮断されるのではなく、残りの遮
断器回路ないしは遮断器素子が、遮断器電圧を印加する
ことによって、または蒸発処理によって、およびレーザ
ビームまたは電子ビームを用いて遮断される。これによ
って入力側コンタクトピンＫ１〜Ｋｎのうちの１つが一
意的にアドレス線路Ｂ１に割り当てられる。したがって
図１の実施形態ではチップ選択回路Ａ１はチップＣ１そ
れ自体に配置されており、スタック中間面Ｚ１ないしは
フレームＴ１には配置されていないため、電子部材のコ
ンポーネント１〜ｎのすべてのスタック中間面Ｚ１〜Ｚ
ｎを完全に同一に構成することができる。リードフレー
ムＴ１の入力側端子領域ＫＡ１１〜ＫＡ１ｎが入力側コ
ンタクトピンＫ１〜Ｋｎに接続されているのに対して、
このコンポーネントの共通の出力側端子領域ＫＡ１はコ
ンタクトピンによって互いに接続されておらず、この出
力側端子領域は、単にチップＣ１〜Ｃｎのチップ選択回
路Ａ１〜Ａｎをプログラムするために使用される。
【００３２】図２は電子部材の原理を示す概略斜視図で
あり、この電子部材は、チップＣ１〜Ｃｎにチップ選択
回路Ａ１〜Ａｎを有するｎ重にスタックされたコンポー
ネント１〜ｎからなる。これらのコンポーネント１〜ｎ
は互いに重なり合いスタックされて配置されている。図
２の最上部のコンポーネント１は、図１のコンポーネン
トに相応する。同じ参照符号は同じ構成要素を示してい
るため、新たに説明しない。コンポーネント１〜ｎはそ
れぞれ、スタック中間面Ｚ１〜Ｚｎを有するリードフレ
ームＴ１〜Ｔｎを有している。
【００３３】リードフレームＴ１〜ＴｎにはチップＣ１
〜Ｃ２が配置されている。各チップＣ１〜Ｃｎは、集積
回路の他にチップ選択回路Ａ１〜Ａｎを有する。チップ
選択回路Ａ１〜Ａｎは実質的に遮断器回路Ｕ１１〜Ｕ
ｎｎまたは遮断器素子Ｅ１１〜Ｅｎｎからなる。個別の
入力側線路Ｌ１１〜Ｌｎｎは、遮断器回路ないしは遮断
器素子と、チップＣ１〜Ｃｎの入力側コンタクト領域Ｃ
Ｓ１１〜ＣＳｎｎとを接続する。チップＣ１〜Ｃｎはこ
の実施例では半導体チップであり、これは少なくとも１
つの集積回路を有する。この集積回路のアドレッシング
は、各チップ選択回路Ａ１〜Ａｎの共通の出力側線路Ｂ
１〜Ｂｎを介して行われる。コンポーネント１〜ｎのチ
ップ選択回路Ａ１〜Ａｎの上に説明した割り当てによれ
ば、個々の入力側コンタクトピンＫ１〜Ｋｎと、出力側
線路Ｂ１〜Ｂｎとの直接的な接続が設けられているた
め、入力側コンタクトピンＫ１〜Ｋｎを介してスタック
中間面の集積回路をアドレッシング可能である。
【００３４】例えばＴＳＯＰコンポーネントとすること
が可能なスタックされたコンポーネント１〜ｎからな
る、図２に示した電子部材は、この実施形態ではつぎの
ような方法によって作製されている。まず、集積回路を
チップＣ１〜Ｃｎに収容する間に同時に、複数の遮断器
回路Ｕ１１〜Ｕ１ｎを有するチップ選択回路を載置す
る。ここでこれらの遮断器回路は、別個の入力側コンタ
クト領域ＣＳ１１〜ＣＳ１ ｎと、共通の出力側コンタク
ト領域ＣＳ１とを有する。
【００３５】このように作製されたチップＣ１〜Ｃｎは
相前後して配置されたリードフレームＴ１〜Ｔｎを有す
るリードフレームテープに載置される。ここでこのリー
ドフレームテープは、平面導体パターンを有する構造化
されたメタルテープとすることが可能であり、またはメ
タルクラッディングを有するシートテープから構成する
ことが可能である。シートテープの場合、メタルクラッ
ディングの金属層は導体路に構造化され、付加的に出力
側端子領域および入力側端子領域がリードフレームテー
プに設けられる。チップＣ１〜Ｃｎがまだリードフレー
ムテープに相前後して配置されている間に、これらにボ
ンディングワイヤを設けることができる。ここでチップ
選択回路Ａ１〜Ａｎに対するボンディングワイヤにも、
個別の入力側コンタクト領域に対するボンディングワイ
ヤにも、各チップ選択回路Ａ１〜Ａｎの共通の出力側コ
ンタクト領域に対するボンディングワイヤにも、リード
フレームテープに設けられた相応する入力側端子領域な
いしは出力側端子領域が接続される。
【００３６】コンポーネント１〜ｎを不可逆的にスタッ
ク状態に割り当てるため、およびスタックの個々の集積
回路を一意的にアドレッシングするため、リードフレー
ムにおいてこれらの割当てを行うことも可能である。こ
れは、相応する遮断器電圧を入力側端子領域ＫＡ１１〜
ＫＡｎｎないしは出力側端子領域ＫＡ１〜ＫＡｎに印加
することによって行われる。この際に、コンポーネント
１〜ｎを特徴付ける遮断器回路Ｕ１１〜Ｕｎｎの１つず
つに遮断器電圧は供給されない。
【００３７】このようにしてチップ選択回路Ａ１〜Ａｎ
を用いてコンポーネントを不可逆的に割り当てた後、こ
のリードフレームテープは個々のリードフレームに分割
され、これらのリードフレームはそこに設けられたチッ
プＣ１〜Ｃｎと共に、あらかじめ設定された順番で重ね
合わされてスタックされ、図２に示されているように、
側辺Ｓ１１〜Ｓ１ｎのうちの１つに入力側コンタクトピ
ンＫ１〜Ｋｎが設けられる。これらの入力側コンタクト
ピンによって、重なり合う入力側端子領域が互いに接続
される。これにより、先行して行われたチップ選択回路
Ａ１〜Ａｎによる不可逆的な割り当てに基づいて、入力
側コンタクトピンＫ１〜Ｋｎはそれぞれ一意的にチップ
Ｃ１〜Ｃｎのアドレス線路Ｂ１〜Ｂｎに接続される。リ
ードフレームＴ１〜Ｔｎの導体構造は、すべてのスタッ
ク中間面Ｚ１〜Ｚｎに対して同じであるため、すべての
スタック中間面に対してただ１つのレイアウトしか必要
でない。
【図面の簡単な説明】
【図１】リードフレームと、チップにチップ選択回路を
有するチップとからなるコンポーネントの原理を示す概
略平面図である。
【図２】チップにｎ個のチップ選択回路を有するｎ重に
スタックされたコンポーネントからなる電子部材の原理
を示す概略斜視図である。
【符号の説明】
１−ｎ コンポーネント Ｃ１−Ｃｎ チップ Ｚ１−Ｚｎ スタック中間面 Ｔ１−Ｔｎ リードフレーム ＣＳ１−ＣＳｎ 出力側コンタクト領域 ＣＳ１１−ＣＳｎｎ 入力側コンタクト領域 Ａ１−Ａｎ チップ選択回路 Ｕ１１−Ｕｎｎ 遮断器回路 Ｌ１１−Ｌｎｎ 入力側線路 ＫＡ１−ＫＡｎ 出力側端子領域 Ｌ１−Ｌｎ 共通の出力側線路 Ｋ１−Ｋｎ 入力側コンタクトピン Ｅ１１−Ｅｎｎ 遮断器素子 Ｄ１−Ｄｎ 出力側ボンディングワイヤ Ｄ１１−Ｄｎｎ 入力側ボンディングワイヤ Ｓ１１−Ｓｎ４ リードフレームの側辺 Ｂ１−Ｂｎ アドレス線路 ＬＡ１１−ＬＡｎｎ 遮断器回路ないしは遮断器素子の
出力側線路 Ｋ１１−Ｋ１ｎ チップのコンタクト領域 Ｇ１−Ｇｎ チップの境界

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 スタックされたコンポーネント（１〜
    ｎ）を有する電子部材において、 各コンポーネント（１〜ｎ）は、スタック中間面（Ｚ１
    〜Ｚｎ）に取り付けられたチップ（Ｃ１〜Ｃｎ）を有し
    ており、 スタックの前記スタック中間面（Ｚ１〜Ｚｎ）は同一の
    レイアウトを有しており、 前記チップ（Ｃ１〜Ｃｎ）にはコンタクト領域（ＣＳ１
    〜ＣＳｎおよびＣＳ１ １〜ＣＳｎｎ）を介して不可逆的
    に調整可能なチップ選択回路（Ａ１〜Ａｎ）が配置され
    ており、 該チップ選択回路によって、前記コンタクト領域（ＣＳ
    １〜ＣＳｎおよびＣＳ １１〜ＣＳｎｎ）が前記スタック
    中間面（Ｚ１〜Ｚｎ）に不可逆的に割り当てられること
    を特徴とする、 スタックされたコンポーネント（１〜ｎ）を有する電子
    部材。
  2. 【請求項２】 前記チップ選択回路（Ａ１〜Ａｎ）は、
    複数の遮断器回路（Ｕ１１〜Ｕｎｎ）を有しており、 各チップ（Ｃ１〜Ｃｎ）における該遮断器回路の個数
    は、少なくともスタック中間面（Ｚ１〜Ｚｎ）の数に等
    しい請求項１に記載の電子部材。
  3. 【請求項３】 各遮断器回路（Ｕ１１〜Ｕｎｎ）は、入
    力側線路（Ｌ１１〜Ｌｎｎ）を介して入力側コンタクト
    領域（ＣＳ１１〜ＣＳｎｎ）に接続されており、かつ出
    力側線路（Ｌ１〜Ｌｎ）を介して出力側コンタクト領域
    （ＣＳ１〜ＣＳｎ）に接続されている請求項２に記載の
    電子部材。
  4. 【請求項４】 前記遮断器回路（Ｕ１１〜Ｕｎｎ）は、
    共通の出力側コンタクト領域（ＣＳ１〜ＣＳｎ）と、別
    個の入力側コンタクト領域（ＣＳ１１〜ＣＳ ｎｎ）とを
    有する請求項２または３に記載の電子部材。
  5. 【請求項５】 遮断器回路（Ｕ１１〜Ｕｎｎ）の入力側
    コンタクト領域（ＣＳ１１〜ＣＳｎｎ）は、ボンディン
    グされたワイヤ（Ｄ１１〜Ｄｎｎ）を介して、スタック
    中間面（Ｚ１〜Ｚｎ）の入力側端子領域（ＫＡ１１〜Ｋ
    Ａｎｎ）に接続されている請求項４に記載の電子部材。
  6. 【請求項６】 スタック中間面（Ｚ１〜Ｚｎ）の前記入
    力側端子領域（ＫＡ １１〜ＫＡｎｎ）は、入力側コンタ
    クトピン（Ｋ１〜Ｋｎ）に接続されており、該入力側コ
    ンタクトピンによって、スタックされたコンポーネント
    （１〜ｎ）が接続される請求項５に記載の電子部材。
  7. 【請求項７】 チップ選択回路（Ａ１〜Ａｎ）の共通の
    出力側コンタクト領域（ＣＳ１〜ＣＳｎ）は、１つずつ
    のボンディングされたワイヤ（Ｄ１〜Ｄｎ）を介して、
    スタック中間面（Ｚ１〜Ｚｎ）の共通の出力側端子領域
    （ＫＡ１〜ＫＡｎ）に接続されている請求項４から６ま
    でのいずれか１項に記載の電子部材。
  8. 【請求項８】 スタック中間面（Ｚ１〜Ｚｎ）の入力側
    端子領域（ＫＡ１１〜ＫＡｎｎ）は、入力側コンタクト
    ピン（Ｋ１〜Ｋｎ）におけるスルーホールを介して、ス
    タックされたコンポーネント（１〜ｎ）を有する電子部
    材のベースに導かれている請求項１から７までのいずれ
    か１項に記載の電子部材。
  9. 【請求項９】 スタック中間面（Ｚ１〜Ｚｎ）の入力側
    端子領域（ＫＡ１１〜ＫＡｎｎ）は、各スタック中間面
    （Ｚ１〜Ｚｎ）の縁部領域に配置されており、かつ電子
    部材の側面（Ｓ１１〜Ｓｎ４）の入力側コンタクトピン
    （Ｋ１〜Ｋｎ）を介して接続されている請求項１から８
    までのいずれか１項に記載の電子部材。
  10. 【請求項１０】 入力側コンタクトピン（Ｋ１〜Ｋｎ）
    がアドレスコンタクトとして不可逆的に決定されかつ割
    り当てられる、スタックされたコンポーネント（１〜
    ｎ）を有する電子部材を作製する方法において、 − 別個の入力側コンタクト領域（ＣＳ１１〜Ｃ
    Ｓ１ｎ）と、共通の出力側コンタクト領域（ＣＳ１）と
    を有するチップ（Ｃ１）に、複数の遮断器回路（Ｕ１ １
    〜Ｕ１ｎ）を有するチップ選択回路（Ａ１）を載置し、 − 複数の別個の入力側端子領域（ＫＡ１１〜Ｋ
    Ａ１ｎ）と、共通の出力側端子領域（ＫＡ１）とを有す
    るスタック中間面（Ｚ１）を備えるリードフレーム（Ｔ
    １）にチップ（Ｃ１）を載置し、 − 入力側コンタクト領域（ＣＳ１１〜ＣＳ１ｎ）と、
    入力側端子領域（ＫＡ １１〜ＫＡ１ｎ）とを接続し、か
    つ出力側コンタクト領域（ＣＳ１〜ＣＳｎ）と、共通の
    出力側端子領域（ＫＡ１）とを接続し、 − チップ（Ｃ１）の全遮断器回路（Ｕ１２〜Ｕ１ｎ）
    に対する、スタック中間面（Ｚ１〜Ｚｎ）にある共通の
    出力側端子領域（ＫＡ１）と、チップ（Ｃ１）のスタッ
    ク中間面（Ｚ１〜Ｚｎ）の遮断器回路（Ｕ１２〜
    Ｕ１ｎ）の、並び合う全入力側コンタクト領域（ＣＳ
    １１〜ＣＳ１ｎ）との間に遮断器電圧を印加し、ここで
    当該電圧の印加は、このスタック中間面（Ｚ１）を特徴
    付けかつアドレッシングに使用される入力側コンタクト
    領域（ＣＳ１１）を除いて行われ、 − チップ（Ｃ１〜Ｃｎ）と、スタック中間面（Ｚ１〜
    Ｚｎ）を有するリードフレーム（Ｔ１〜Ｔｎ）とからな
    る複数のコンポーネント（１〜ｎ）をスタックし、 − 入力側コンタクトピン（Ｋ１〜Ｋｎ）および出力側
    コンタクトピン（Ｋ０）を取り付けて、スタックされた
    コンポーネント（１〜ｎ）の入力側端子領域（ＫＡ１１
    〜ＫＡｎｎ）ないしは出力側端子領域（ＫＡ１〜Ｋ
    Ａｎ）を接続することを特徴とするスタックされたコン
    ポーネントを有する電子部材を作製する方法。
  11. 【請求項１１】 入力側コンタクトピン（Ｋ１〜Ｋｎ）
    がアドレッシングコンタクトとして不可逆的に決定され
    かつ割り当てられる、スタックされたコンポーネント
    （１〜ｎ）を有する電子部材を作製する方法において、 − 別個の入力側コンタクト領域（ＣＳ１１〜Ｃ
    Ｓ１ｎ）と、共通の出力側コンタクト領域（ＣＳ１）と
    を有するチップ（Ｃ１）に、複数の遮断器素子（Ｅ１ １
    〜ＥＤＵ１ｎ）を有するチップ選択回路（Ａ１）を載置
    し、 − 遮断器素子（Ｅ１２〜Ｅ１ｎ）がチップ（Ｃ１〜Ｃ
    ｎ）のアドレッシングに使用されなくなるまで、有利に
    はレーザ蒸発によって該遮断器素子を切断し、 − 複数の別個の入力側端子領域（ＫＡ１１〜Ｋ
    Ａ１ｎ）と、共通の出力側端子領域（ＫＡ１）とを有す
    るスタック中間面（Ｚ１）を備えるリードフレーム（Ｔ
    １）にチップ（Ｃ１）を載置し、 − 入力側コンタクト領域（ＣＳ１１〜ＣＳ１ｎ）と、
    入力側端子領域（ＫＡ １１〜ＫＡ１ｎ）とを接続し、か
    つ出力側コンタクト領域（ＣＳ１）と、共通の出力側端
    子領域（ＫＡ１）とを接続し、 − チップ（Ｃ１〜Ｃｎ）と、スタック中間面（Ｚ１〜
    Ｚｎ）を有するリードフレーム（Ｔ１〜Ｔｎ）とからな
    る複数のコンポーネント（１〜ｎ）をスタックし、 − 入力側コンタクトピン（Ｋ１〜Ｋｎ）を取り付け
    て、スタックされたコンポーネント（１〜ｎ）の入力側
    端子領域（ＫＡ１１〜ＫＡｎｎ）を接続することを特徴
    とするスタックされたコンポーネントを有する電子部材
    を作製する方法。
  12. 【請求項１２】 入力側コンタクト領域（ＣＳ１１〜Ｃ
    Ｓ１ｎ）と入力側端子領域（ＫＡ１１〜ＫＡ１ｎ）との
    接続および出力側コンタクト領域（ＣＳ１）と出力側端
    子領域（ＫＡ１）との接続をボンディング方式で行う請
    求項１０または１１に記載の方法。
  13. 【請求項１３】 入力側コンタクトピン（Ｋ１〜Ｋｎ）
    を、スタックされたコンポーネント（１〜ｎ）の側辺
    （Ｓ１１〜Ｓｎ４）に配置する請求項１０から１２まで
    のいずれか１項に記載の方法。
  14. 【請求項１４】 すべてのスタック中間面（Ｚ１〜
    Ｚｎ）に対して同じレイアウトを作製する請求項１０か
    ら１３までのいずれか１項に記載の方法。
  15. 【請求項１５】 所定の個数の遮断器回路（Ｕ１１〜Ｕ
    ｎｎ）または遮断器素子（Ｅ１１〜Ｅ１ｎ）を遮断する
    ことによって、前記の不可逆的な割り当てを半導体ウェ
    ーハにて直接行い、当該割り当ては集積回路を半導体ウ
    ェーハに作製し終えた後に行われる請求項１０から１４
    までのいずれか１項に記載の方法。
  16. 【請求項１６】 半導体チップに対するリードフレーム
    テープにチップを載置した後、遮断器電圧を所定の数の
    遮断器回路（Ｕ１１〜Ｕｎｎ）に印加するか、または所
    定の数の遮断器素子（Ｅ１１〜Ｅｎｎ）を蒸発させるこ
    とによって前記の不可逆的な割り当てを行う請求項１０
    から１５までのいずれか１項に記載の方法。
  17. 【請求項１７】 平面導体パターンを有するメタルテー
    プを構造化することによって前記リードフレームテープ
    を作製する請求項１６に記載の方法。
  18. 【請求項１８】 シートテープの金属層を導体路に構造
    化することによって、前記リードフレームテープを、メ
    タルクラッディングされたシートテープから作製する請
    求項１６または１７に記載の方法。
  19. 【請求項１９】 相前後してリードフレームテープに配
    置されたチップ（Ｃ １〜Ｃｎ）のコンタクト領域（ＣＳ
    １〜ＣＳｎおよびＣＳ１１〜ＣＳｎｎ）と、出力側端子
    領域（ＫＡ１〜ＫＡｎ）と、入力側端子領域（ＫＡ１１
    〜ＫＡｎｎ）との間の接続を行った後、コンポーネント
    （１〜ｎ）を電子部材にスタックする前に、前記の不可
    逆的な割り当てを作製する請求項１６から１８までのい
    ずれか１項に記載の方法。
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