JP3670990B2 - スタックされたコンポーネントを有する電子部材およびその作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、スタックされたコンポーネントを有する電子部材およびその作製方法に関しており、ここで各コンポーネントはチップを有しており、このチップは、リードフレームによって形成されたスタック中間面に取り付けられている。
【０００２】
【従来の技術】
個々のチップへのアクセスを保証するため、各スタック中間面は調整可能なチップ選択回路を有する。スタック中間面毎に別個のレイアウトを要するこのチップ選択回路を用いることにより、アドレッシングによって、電子部材のスタックされたコンポーネントの個別のチップにアクセスすることは可能である。このようなスタックされたコンポーネントの欠点は、スタック中間面毎に固有のレイアウトを設計して作製しなければならないことである。このためにコンポーネントを電子部材に組み立てるないしはスタックする際にスタック中間面を間違える危険性が格段に高まってしまうだけでなく、スタック中間面の導体構造が異なれば別個の設計を行うことに対して大きなコストが必要であり、またスタックされたコンポーネントを有する電子部材を作製する際に大きなコストが必要である。
【０００３】
【発明が解決しようとする課題】
本発明の課題は、スタックされたコンポーネントを有する電子部材を改良して、スタック中間面の設計のコストが格段に低減され、かつ個々のコンポーネントのアドレッシングが簡単に保証できるようにすること、およびこのような電子部材を作製する方法を提供することである。
【０００４】
【課題を解決するための手段】
この課題は、請求項１、請求項１０および請求項１１の特徴部分に記載された特徴的構成によって解決される。本発明の有利な発展形態は従属請求項に記載されている。
【０００５】
【発明の実施の形態と利点】
上記の課題は本発明により、スタックされたコンポーネントを有する電子部材によって解決され、ここで各コンポーネントは、スタック中間面に取り付けられたチップを有しており、スタックの複数のスタック中間面は同一のレイアウトを有しており、その一方でチップにはコンタクト領域を介して不可逆的に調整可能なチップ選択回路が配置されており、このチップ選択回路によってコンタクト領域がスタック中間面に不可逆的に割り当てられる。
【０００６】
この解決手段の利点は、チップ選択回路を最小化でき、かつこのチップ回路がスタック中間面に配置されるチップ選択回路よりも格段に少ないスペースしか要しないことである。
【０００７】
別の利点はすべてのスタック中間面を同一に実施することである。このことは一方では大量生産のために必要であり、このことによって他方ではスタック中間面に対するコストが低減される。
【０００８】
チップに配置される本発明のチップ選択回路は、複数の遮断器回路を有しており、これらの遮断器回路の個数は少なくともスタック中間面の個数に等しい。このことの利点は、チップ面で遮断器回路を起動することによりすでにチップのアドレッシングを不可逆的に行うことができ、これによってスタック中間面の種々のアドレッシング回路を省略できることである。さらにチップにあるチップ選択回路の利点は、最初からアドレッシングを行う必要はなく、電子部材に対する作製ステップの適切な箇所でチップのアドレッシングないしはチップの選択を行い得ることである。ここでこの適切な箇所は、遮断器回路技術および不可逆的なアドレッシングに対するコスト的に有利な時点、ないしは電子部材の、スタックされたコンポーネントにあるスタック中間面へのコンタクト領域の不可逆的な割り当てにしたがう。
【０００９】
本発明の有利な１実施形態において各遮断器回路は、入力側コンタクト領域に接続されている入力側線路と、出力側コンタクト領域に接続されている出力側線路とを有する。この入力側コンタクト線路ないしは出力側コンタクト線路を介して遮断器回路はそれぞれ個別に起動可能であるが、アドレッシングされるチップに設けられた、スタック中間面を決定する遮断器回路だけはこのチップ選択回路において起動されない。
【００１０】
本発明の別の実施形態では、遮断器回路は共通の出力側コンタクト領域と、個別の入力側コンタクト領域とを有している。このように配置し、遮断器回路を一緒に接続することより、チップに設けられるチップ選択回路に対する面積コストが低減されると同時に各遮断器回路を個別に制御できることが保証される。
【００１１】
本発明の別の実施形態では、遮断器回路の入力側コンタクト領域は、ボンディングされたワイヤを介してスタック中間面の入力側端子領域に接続される。この実施形態の利点は、遮断器回路のトリガを直接チップ上で入力側コンタクト領域を介して行う必要がなく、このために同じスタック中間面にある入力側端子領域を使用できることである。これにより、入力側コンタクト領域よりも大きな入力側端子領域によってアクセスがより容易になる。
【００１２】
本発明の別の実施形態では、スタック中間面にある入力側端子領域は、入力側コンタクトピンに接続されており、これがスタックされたコンポーネントを接続する。これらの入力側コンタクトピンは、コンポーネントが重なり合ってスタックされた後に、スタックされたコンポーネントに取り付けられる。これによって多数のコンタクト領域およびコンタクト端子領域を、最小数の入力側コンタクトピンに低減することができ、この場合にこれらの入力側コンタクトピンを介して、スタックの個別のコンポーネントに確実にアクセスすることができる。したがって入力側コンタクトピンは同時にアドレスコンタクトでもあり、これを介して別個のスタック中間面およびスタックされたコンポーネントのチップへのアクセスを、例えば回路基板またはフレキシブルな線路バス上にある外部の回路から行うことができる。
【００１３】
本発明の別の実施形態ではチップ選択回路の共通の出力側コンタクト領域は、ボンディングされた１つずつのワイヤを介して、スタック中間面の共通の出力側端子領域に接続されている。本発明のこの実施形態では１つのチップの全遮断器回路はただ１つの出力側コンタクト領域しか有しないため、各スタック中間面にもただ１つの出力側端子領域しかない。スタック中間面に対するコストは、各スタック中間面に設けられる個別に適合化された別個のアドレッシング回路のコストから、各スタック中間面の統一された入力側端子領域と共通の出力側端子領域とのコストに低減される。
【００１４】
本発明の別の有利な実施形態では、スタック中間面の入力側端子領域は、入力側コンタクトピンにおけるスルーコンタクトを介して、スタックされたコンポーネントを有する電子部材のベースまで導かれる。この実施形態の利点は、電子部材のベース全体にコンタクトピンを設けることができ、これによって数多くのアドレッシングピンならびに別の信号および電力端子ピンを、スタックされたコンポーネントを有する電子部材に対して実現できることである。
【００１５】
本発明の別の実施形態では、スタック中間面の入力側端子領域は、各スタック中間面の縁部領域に配置されており、かつ電子部材の側面部の入力側コンタクトピンを介して接続されている。このためにスタック中間面が設けられているリードフレームの縁部領域は、入力側コンタクトピンに接続されるべき箇所がメタライゼーションされている。
【００１６】
入力側コンタクトピンがアドレッシングコンタクトとして不可逆的に決定されかつ割り当てられる、スタックされたコンポーネントを有する電子部材を作製する方法は、つぎの方法ステップを有する。すなわちここでは、
− 別個の入力側コンタクト領域と、共通の出力側コンタクト領域とを有するチップに、複数の遮断器回路を有するチップ選択回路を載置し、
− 複数の別個の入力側端子領域と、共通の出力側端子領域とを有するスタック中間面を有するリードフレームにチップを載置し、
− 入力側コンタクト領域と、入力側端子領域とを接続し、かつ出力側コンタクト領域と、共通の出力側端子領域とを接続し、
− チップの全遮断器回路に対する、スタック中間面にある共通の出力側コンタクト領域と、チップのスタック中間面の遮断器回路の、並び合う全入力側コンタクト領域との間に遮断器電圧を印加し、ここでこの電圧の印加は、このスタック中間面を特徴付けかつアドレッシングに使用される入力側コンタクト領域を除いて行われ、
− チップと、スタック中間面を有するリードフレームとからなる複数のコンポーネントをスタックし、
− 入力側コンタクトピンを取り付けて、スタックされたコンポーネントの入力側端子領域を接続する。
【００１７】
この方法の利点は、簡単かつ経済的に、スタックされたコンポーネントを有する電子部材を作製できることであり、ここでは多数の遮断器回路および種々異なる多数の線路を数少ない入力側コンタクトピンに集中させることができ、これらの入力側コンタクトピンを介して別個のスタック中間面にある個々のチップをアドレッシング可能である。さらにこの方法は、遮断器回路の簡単な起動によって、チップを個々のスタック中間面に割り当てられるという利点を有する。
【００１８】
作製方法の別の実施例では遮断器回路の代わりに、レーザ蒸発または別の蒸発ビーム技術によって遮断可能な遮断器素子がチップに配置される。入力側コンタクトピンがアドレッシングコンタクトとして不可逆的に決定されかつ割り当てられる、スタックされたコンポーネントを有する電子部材の作製方法のこのような変形例はつぎのステップを有する。すなわちここでは、
− 別個の入力側コンタクト領域と、共通の出力側コンタクト領域とを有するチップに、複数の遮断器素子を有するチップ選択回路を載置し、
− 遮断器素子がチップのアドレッシングに使用されなくなるまで、有利にはレーザ蒸発によってこの遮断器素子を切断し、
− 複数の別個の入力側端子領域と、共通の出力側端子領域とを有するスタック中間面を備えるリードフレームにチップを載置し、
− 入力側コンタクト領域と、入力側端子領域とを接続し、かつ出力側コンタクト領域と、共通の出力側端子領域とを接続し、
− チップと、スタック中間面を有するリードフレームとからなる複数のコンポーネントをスタックし、
− 入力側コンタクトピンを取り付けて、スタックされたコンポーネントの入力側端子領域を接続する。
【００１９】
この方法の利点は、作製ステップにおける遮断器素子の切断を分割されていないウェーハにおいてすでに行い得る、ないしは分割後に個別のチップにおいて行い得ることであり、その際にチップはリードフレームにまだ載置されていないままである。しかしながら原理的にはこの切断を有利にはレーザ技術によって作製ステップにおける後の時点に行うこともできる。しかしながらコンポーネントがすでに互いに重なり合ってスタックされている場合にはもはや不可能である。それはこの場合、蒸発ビームによって遮断器素子に手を出すことはもはやできないからである。
【００２０】
この方法の別の実施例では、スタックされたコンポーネントの入力側コンタクト領域と入力側端子領域との接続および出力側コンタクト領域と出力側端子領域との接続をボンディング方式で行う。このボンディング方式の利点は、複数のチップを単一のスタック中間面に有するコンポーネントもであってもリードフレームに載置できることである。さらにボンディング方式は、スタック中間面のハイブリッド回路も接続できるという利点を有する。
【００２１】
この方法の有利な実施例では入力側コンタクトピンを、スタックされたコンポーネントの側辺に配置する。コンタクトピンを電子部材の側辺に配置することは、実施されている技術に比して極めて経済的であるという利点を有するが、取り付け可能なコンタクトピンの数が限られるといる欠点も有する。
【００２２】
この方法の別の実施例ではすべてのスタック中間面は同じレイアウトで作製される。この同一のレイアウトは、スタックされたスタック中間面をアクセスするための共通の出力側端子領域および入力側端子領域だけを有しているが、個別のアドレッシング回路またはチップ選択回路は有していない。
【００２３】
この方法の別の実施例では、所定の個数の遮断器回路または遮断器素子を遮断することによって、不可逆的な割り当てを半導体ウェーハで直接的行う。この割り当ては集積回路を半導体ウェーハに作製し終えた後ではあるが、半導体ウェーハを個別の半導体チップに分割する前に行われる。この方法が経済的に有利であるのは殊に、チップ選択回路に遮断器素子が設けられている場合である。この遮断器素子は後からの蒸発によって切断することができるため、レーザスキャンまたは電子スキャンによってチップ選択回路を不可逆的に調整することができる。
【００２４】
本発明による方法の別の実施例では、半導体チップに対するリードフレームテープにチップを載置した後、遮断器電圧を所定の数の遮断器回路に印加するか、または所定の数の遮断器素子を蒸発させることによって不可逆的な割り当てを行う。チップがまだリードフレームテープに固定されている間の不可逆的な割り当ては、つぎのような利点を有する。すなわち半導体チップおよびそのコンタクト領域と、リードフレームテープのコンタクト端子領域とをボンディングした直後には、この割り当てを大きなコストをかけることなく、遮断器電圧を印加することによって、またはチップの相応に準備された遮断器素子を切断するレーザビーム技術を使用することによって行うことができるという利点を有する。このために平面導体パターンを有するメタルテープを構造化することによってリードフレームテープを作製する。
【００２５】
択一的には金属層を導体路に構造化することによって、リードフレームをメタルクラッディングされたシートテープから作製することが可能である。この作製方式では不可逆的な割り当ては、接続を行った後に行われ、有利には、ｎ個が相前後してリードフレームテープに配置されたチップのコンタクト領域と、リードフレームテープの端子領域との間のボンディングの後、コンポーネントを電子部材にスタックする前に行われる。部材をスタックするため、リードフレームテープは個々のリードフレームに切断され、ばらばらにされたリードフレームは行われた割り当てに相応してスタック中間面の割り当ての順番で互いに積み重ねられる。
【００２６】
例えば、ＴＳＯＰコンポーネント、ＢＧＡパッケージのスタックないしはスタッキングまたはチップ面へのスタックないしはスタッキングの際にはアドレスおよびデータ線路は短絡される。チップ選択回路ないしはチップセレクトを介してスタッキング装置の１つずつのチップはアクティブに導通接続される。このためにチップセレクトはチップ毎に外部に別個に配線される。したがってスタッキング面が異なれば、チップセレクトをそれぞれ結合するために別個のレイアウトも必要である。本発明によれば、スタック中間面またはリードフレームの統一的なレイアウトが可能である。これにより、チップ面にチップセレクトを定義することによって、レイアウトコストを節約可能である。それはすべてのスタッキング中間面に対して統一的なレイアウトが可能になるからであり、すべてのスタッキング中間面は簡単に短絡され、チップセレクトに対する出力側端子ないしはＰＡＤ端子はチップ面に設けることができるからである。その理由はチップセレクトに対する定義はチップ面で行われるからである。遮断器回路は、線路技術による簡単な安全装置ないしはヒューズとすることができ、これは相応の高さの遮断器電圧を印加し、ひいては高い電流密度を形成することによって溶融する。
【００２７】
【実施例】
本発明を添付の図面を参照し、実施例に基づいて詳しく説明する。
【００２８】
図１は、リードフレームＴ１と、チップＣ１にチップ選択回路Ａ１を有するチップＣ１とからなるコンポーネント１の原理を示す概略平面図である。一点鎖線は、チップＣ１の境界Ｇ１を示している。チップＣ１はリードフレームＴ１に取り付けられており、これは４つの側辺Ｓ１１，Ｓ１２，Ｓ１３およびＳ１４を有する。チップＣ１にはチップ選択回路Ａ１が配置されており、これは実質的に遮断器回路Ｕ１１〜Ｕ１ｎまたは遮断器素子Ｅ１１〜Ｅ１ｎからなり、ここで遮断器回路Ｕ１１〜Ｕ１ｎないしは遮断器素子Ｅ１１〜Ｅ１ｎは入力側線路Ｌ１１〜Ｌ１ｎおよび出力側線路ＬＡ１１〜ＬＡ１ｎを有する。出力側線路ＬＡ１１〜ＬＡ１ｎが共通の出力側線路Ｌ１を介して、チップＣ１の出力側コンタクト領域ＣＳ１に接続されているのに対して、入力側線路Ｌ１１〜Ｌ１ｎはそれぞれ別個に、チップＣ１の個々の入力側コンタクト領域ＣＳ１１〜ＣＳ１ｎに導かれている。共通の出力側線路Ｌ１の他にチップＣ１には別の出力側線路Ｂ１が設けられており、この線路には例えばアドレッシング信号を供給することができる。これに対して共通の出力側線路Ｌ１はプログラミングないしはチップ選択回路Ａ１の不可逆的な割り当てに使用される。
【００２９】
リードフレームＴ１にはこの実施例では側辺Ｓ１１の縁部領域に入力端子領域ＫＡ１１〜ＫＡ１ｎが配置されており、これらはボンディングワイヤＤ１１〜Ｄ１ｎを介してチップＣ１の入力側コンタクト領域ＣＳ１１〜ＣＳ１ｎにそれぞれ接続されている。入力側端子領域ＫＡ１１〜ＫＡ１ｎは入力側コンタクトピンＫ１〜Ｋｎにコンタクトしており、これらはリードフレームＴ１の側辺Ｓ１１に配置されている。
【００３０】
リードフレームＴ１の側辺Ｓ１１の縁部領域にある出力側端子領域ＫＡ１は、ボンディングワイヤＤ１を介してチップＣ１の共通の出力側コンタクト領域ＣＳ１に接続されている。別のコンタクト領域Ｋ１１〜Ｋ１ｎがチップＣ１に配置されており、これらはチップＣ１の集積回路と通信を行う。
【００３１】
図１に示したコンポーネント１をスタック中間面に不可逆的に割り当てるためには、１からｎまで通し番号付けされたスタック中間面の番号に対応して、遮断器回路Ｕ１１〜Ｕ１ｎないしは遮断器素子Ｅ１１〜Ｅ１ｎのうちの１つが遮断されるのではなく、残りの遮断器回路ないしは遮断器素子が、遮断器電圧を印加することによって、または蒸発処理によって、およびレーザビームまたは電子ビームを用いて遮断される。これによって入力側コンタクトピンＫ１〜Ｋｎのうちの１つが一意的にアドレス線路Ｂ１に割り当てられる。したがって図１の実施形態ではチップ選択回路Ａ１はチップＣ１それ自体に配置されており、スタック中間面Ｚ１ないしはフレームＴ１には配置されていないため、電子部材のコンポーネント１〜ｎのすべてのスタック中間面Ｚ１〜Ｚｎを完全に同一に構成することができる。リードフレームＴ１の入力側端子領域ＫＡ１１〜ＫＡ１ｎが入力側コンタクトピンＫ１〜Ｋｎに接続されているのに対して、このコンポーネントの共通の出力側端子領域ＫＡ１はコンタクトピンによって互いに接続されておらず、この出力側端子領域は、単にチップＣ１〜Ｃｎのチップ選択回路Ａ１〜Ａｎをプログラムするために使用される。
【００３２】
図２は電子部材の原理を示す概略斜視図であり、この電子部材は、チップＣ１〜Ｃｎにチップ選択回路Ａ１〜Ａｎを有するｎ重にスタックされたコンポーネント１〜ｎからなる。これらのコンポーネント１〜ｎは互いに重なり合いスタックされて配置されている。図２の最上部のコンポーネント１は、図１のコンポーネントに相応する。同じ参照符号は同じ構成要素を示しているため、新たに説明しない。コンポーネント１〜ｎはそれぞれ、スタック中間面Ｚ１〜Ｚｎを有するリードフレームＴ１〜Ｔｎを有している。
【００３３】
リードフレームＴ１〜ＴｎにはチップＣ１〜Ｃ２が配置されている。各チップＣ１〜Ｃｎは、集積回路の他にチップ選択回路Ａ１〜Ａｎを有する。チップ選択回路Ａ１〜Ａｎは実質的に遮断器回路Ｕ１１〜Ｕｎｎまたは遮断器素子Ｅ１１〜Ｅｎｎからなる。個別の入力側線路Ｌ１１〜Ｌｎｎは、遮断器回路ないしは遮断器素子と、チップＣ１〜Ｃｎの入力側コンタクト領域ＣＳ１１〜ＣＳｎｎとを接続する。チップＣ１〜Ｃｎはこの実施例では半導体チップであり、これは少なくとも１つの集積回路を有する。この集積回路のアドレッシングは、各チップ選択回路Ａ１〜Ａｎの共通の出力側線路Ｂ１〜Ｂｎを介して行われる。コンポーネント１〜ｎのチップ選択回路Ａ１〜Ａｎの上に説明した割り当てによれば、個々の入力側コンタクトピンＫ１〜Ｋｎと、出力側線路Ｂ１〜Ｂｎとの直接的な接続が設けられているため、入力側コンタクトピンＫ１〜Ｋｎを介してスタック中間面の集積回路をアドレッシング可能である。
【００３４】
例えばＴＳＯＰコンポーネントとすることが可能なスタックされたコンポーネント１〜ｎからなる、図２に示した電子部材は、この実施形態ではつぎのような方法によって作製されている。まず、集積回路をチップＣ１〜Ｃｎに収容する間に同時に、複数の遮断器回路Ｕ１１〜Ｕ１ｎを有するチップ選択回路を載置する。ここでこれらの遮断器回路は、別個の入力側コンタクト領域ＣＳ１１〜ＣＳ１ｎと、共通の出力側コンタクト領域ＣＳ１とを有する。
【００３５】
このように作製されたチップＣ１〜Ｃｎは相前後して配置されたリードフレームＴ１〜Ｔｎを有するリードフレームテープに載置される。ここでこのリードフレームテープは、平面導体パターンを有する構造化されたメタルテープとすることが可能であり、またはメタルクラッディングを有するシートテープから構成することが可能である。シートテープの場合、メタルクラッディングの金属層は導体路に構造化され、付加的に出力側端子領域および入力側端子領域がリードフレームテープに設けられる。チップＣ１〜Ｃｎがまだリードフレームテープに相前後して配置されている間に、これらにボンディングワイヤを設けることができる。ここでチップ選択回路Ａ１〜Ａｎに対するボンディングワイヤにも、個別の入力側コンタクト領域に対するボンディングワイヤにも、各チップ選択回路Ａ１〜Ａｎの共通の出力側コンタクト領域に対するボンディングワイヤにも、リードフレームテープに設けられた相応する入力側端子領域ないしは出力側端子領域が接続される。
【００３６】
コンポーネント１〜ｎを不可逆的にスタック状態に割り当てるため、およびスタックの個々の集積回路を一意的にアドレッシングするため、リードフレームにおいてこれらの割当てを行うことも可能である。これは、相応する遮断器電圧を入力側端子領域ＫＡ１１〜ＫＡｎｎないしは出力側端子領域ＫＡ１〜ＫＡｎに印加することによって行われる。この際に、コンポーネント１〜ｎを特徴付ける遮断器回路Ｕ１１〜Ｕｎｎの１つずつに遮断器電圧は供給されない。
【００３７】
このようにしてチップ選択回路Ａ１〜Ａｎを用いてコンポーネントを不可逆的に割り当てた後、このリードフレームテープは個々のリードフレームに分割され、これらのリードフレームはそこに設けられたチップＣ１〜Ｃｎと共に、あらかじめ設定された順番で重ね合わされてスタックされ、図２に示されているように、側辺Ｓ１１〜Ｓ１ｎのうちの１つに入力側コンタクトピンＫ１〜Ｋｎが設けられる。これらの入力側コンタクトピンによって、重なり合う入力側端子領域が互いに接続される。これにより、先行して行われたチップ選択回路Ａ１〜Ａｎによる不可逆的な割り当てに基づいて、入力側コンタクトピンＫ１〜Ｋｎはそれぞれ一意的にチップＣ１〜Ｃｎのアドレス線路Ｂ１〜Ｂｎに接続される。リードフレームＴ１〜Ｔｎの導体構造は、すべてのスタック中間面Ｚ１〜Ｚｎに対して同じであるため、すべてのスタック中間面に対してただ１つのレイアウトしか必要でない。
【図面の簡単な説明】
【図１】リードフレームと、チップにチップ選択回路を有するチップとからなるコンポーネントの原理を示す概略平面図である。
【図２】チップにｎ個のチップ選択回路を有するｎ重にスタックされたコンポーネントからなる電子部材の原理を示す概略斜視図である。
【符号の説明】
１−ｎ コンポーネント
Ｃ１−Ｃｎ チップ
Ｚ１−Ｚｎ スタック中間面
Ｔ１−Ｔｎ リードフレーム
ＣＳ１−ＣＳｎ 出力側コンタクト領域
ＣＳ１１−ＣＳｎｎ 入力側コンタクト領域
Ａ１−Ａｎ チップ選択回路
Ｕ１１−Ｕｎｎ 遮断器回路
Ｌ１１−Ｌｎｎ 入力側線路
ＫＡ１−ＫＡｎ 出力側端子領域
Ｌ１−Ｌｎ 共通の出力側線路
Ｋ１−Ｋｎ 入力側コンタクトピン
Ｅ１１−Ｅｎｎ 遮断器素子
Ｄ１−Ｄｎ 出力側ボンディングワイヤ
Ｄ１１−Ｄｎｎ 入力側ボンディングワイヤ
Ｓ１１−Ｓｎ４ リードフレームの側辺
Ｂ１−Ｂｎ アドレス線路
ＬＡ１１−ＬＡｎｎ 遮断器回路ないしは遮断器素子の出力側線路
Ｋ１１−Ｋ１ｎ チップのコンタクト領域
Ｇ１−Ｇｎ チップの境界
【発明の属する技術分野】
本発明は、スタックされたコンポーネントを有する電子部材およびその作製方法に関しており、ここで各コンポーネントはチップを有しており、このチップは、リードフレームによって形成されたスタック中間面に取り付けられている。
【０００２】
【従来の技術】
個々のチップへのアクセスを保証するため、各スタック中間面は調整可能なチップ選択回路を有する。スタック中間面毎に別個のレイアウトを要するこのチップ選択回路を用いることにより、アドレッシングによって、電子部材のスタックされたコンポーネントの個別のチップにアクセスすることは可能である。このようなスタックされたコンポーネントの欠点は、スタック中間面毎に固有のレイアウトを設計して作製しなければならないことである。このためにコンポーネントを電子部材に組み立てるないしはスタックする際にスタック中間面を間違える危険性が格段に高まってしまうだけでなく、スタック中間面の導体構造が異なれば別個の設計を行うことに対して大きなコストが必要であり、またスタックされたコンポーネントを有する電子部材を作製する際に大きなコストが必要である。
【０００３】
【発明が解決しようとする課題】
本発明の課題は、スタックされたコンポーネントを有する電子部材を改良して、スタック中間面の設計のコストが格段に低減され、かつ個々のコンポーネントのアドレッシングが簡単に保証できるようにすること、およびこのような電子部材を作製する方法を提供することである。
【０００４】
【課題を解決するための手段】
この課題は、請求項１、請求項１０および請求項１１の特徴部分に記載された特徴的構成によって解決される。本発明の有利な発展形態は従属請求項に記載されている。
【０００５】
【発明の実施の形態と利点】
上記の課題は本発明により、スタックされたコンポーネントを有する電子部材によって解決され、ここで各コンポーネントは、スタック中間面に取り付けられたチップを有しており、スタックの複数のスタック中間面は同一のレイアウトを有しており、その一方でチップにはコンタクト領域を介して不可逆的に調整可能なチップ選択回路が配置されており、このチップ選択回路によってコンタクト領域がスタック中間面に不可逆的に割り当てられる。
【０００６】
この解決手段の利点は、チップ選択回路を最小化でき、かつこのチップ回路がスタック中間面に配置されるチップ選択回路よりも格段に少ないスペースしか要しないことである。
【０００７】
別の利点はすべてのスタック中間面を同一に実施することである。このことは一方では大量生産のために必要であり、このことによって他方ではスタック中間面に対するコストが低減される。
【０００８】
チップに配置される本発明のチップ選択回路は、複数の遮断器回路を有しており、これらの遮断器回路の個数は少なくともスタック中間面の個数に等しい。このことの利点は、チップ面で遮断器回路を起動することによりすでにチップのアドレッシングを不可逆的に行うことができ、これによってスタック中間面の種々のアドレッシング回路を省略できることである。さらにチップにあるチップ選択回路の利点は、最初からアドレッシングを行う必要はなく、電子部材に対する作製ステップの適切な箇所でチップのアドレッシングないしはチップの選択を行い得ることである。ここでこの適切な箇所は、遮断器回路技術および不可逆的なアドレッシングに対するコスト的に有利な時点、ないしは電子部材の、スタックされたコンポーネントにあるスタック中間面へのコンタクト領域の不可逆的な割り当てにしたがう。
【０００９】
本発明の有利な１実施形態において各遮断器回路は、入力側コンタクト領域に接続されている入力側線路と、出力側コンタクト領域に接続されている出力側線路とを有する。この入力側コンタクト線路ないしは出力側コンタクト線路を介して遮断器回路はそれぞれ個別に起動可能であるが、アドレッシングされるチップに設けられた、スタック中間面を決定する遮断器回路だけはこのチップ選択回路において起動されない。
【００１０】
本発明の別の実施形態では、遮断器回路は共通の出力側コンタクト領域と、個別の入力側コンタクト領域とを有している。このように配置し、遮断器回路を一緒に接続することより、チップに設けられるチップ選択回路に対する面積コストが低減されると同時に各遮断器回路を個別に制御できることが保証される。
【００１１】
本発明の別の実施形態では、遮断器回路の入力側コンタクト領域は、ボンディングされたワイヤを介してスタック中間面の入力側端子領域に接続される。この実施形態の利点は、遮断器回路のトリガを直接チップ上で入力側コンタクト領域を介して行う必要がなく、このために同じスタック中間面にある入力側端子領域を使用できることである。これにより、入力側コンタクト領域よりも大きな入力側端子領域によってアクセスがより容易になる。
【００１２】
本発明の別の実施形態では、スタック中間面にある入力側端子領域は、入力側コンタクトピンに接続されており、これがスタックされたコンポーネントを接続する。これらの入力側コンタクトピンは、コンポーネントが重なり合ってスタックされた後に、スタックされたコンポーネントに取り付けられる。これによって多数のコンタクト領域およびコンタクト端子領域を、最小数の入力側コンタクトピンに低減することができ、この場合にこれらの入力側コンタクトピンを介して、スタックの個別のコンポーネントに確実にアクセスすることができる。したがって入力側コンタクトピンは同時にアドレスコンタクトでもあり、これを介して別個のスタック中間面およびスタックされたコンポーネントのチップへのアクセスを、例えば回路基板またはフレキシブルな線路バス上にある外部の回路から行うことができる。
【００１３】
本発明の別の実施形態ではチップ選択回路の共通の出力側コンタクト領域は、ボンディングされた１つずつのワイヤを介して、スタック中間面の共通の出力側端子領域に接続されている。本発明のこの実施形態では１つのチップの全遮断器回路はただ１つの出力側コンタクト領域しか有しないため、各スタック中間面にもただ１つの出力側端子領域しかない。スタック中間面に対するコストは、各スタック中間面に設けられる個別に適合化された別個のアドレッシング回路のコストから、各スタック中間面の統一された入力側端子領域と共通の出力側端子領域とのコストに低減される。
【００１４】
本発明の別の有利な実施形態では、スタック中間面の入力側端子領域は、入力側コンタクトピンにおけるスルーコンタクトを介して、スタックされたコンポーネントを有する電子部材のベースまで導かれる。この実施形態の利点は、電子部材のベース全体にコンタクトピンを設けることができ、これによって数多くのアドレッシングピンならびに別の信号および電力端子ピンを、スタックされたコンポーネントを有する電子部材に対して実現できることである。
【００１５】
本発明の別の実施形態では、スタック中間面の入力側端子領域は、各スタック中間面の縁部領域に配置されており、かつ電子部材の側面部の入力側コンタクトピンを介して接続されている。このためにスタック中間面が設けられているリードフレームの縁部領域は、入力側コンタクトピンに接続されるべき箇所がメタライゼーションされている。
【００１６】
入力側コンタクトピンがアドレッシングコンタクトとして不可逆的に決定されかつ割り当てられる、スタックされたコンポーネントを有する電子部材を作製する方法は、つぎの方法ステップを有する。すなわちここでは、
− 別個の入力側コンタクト領域と、共通の出力側コンタクト領域とを有するチップに、複数の遮断器回路を有するチップ選択回路を載置し、
− 複数の別個の入力側端子領域と、共通の出力側端子領域とを有するスタック中間面を有するリードフレームにチップを載置し、
− 入力側コンタクト領域と、入力側端子領域とを接続し、かつ出力側コンタクト領域と、共通の出力側端子領域とを接続し、
− チップの全遮断器回路に対する、スタック中間面にある共通の出力側コンタクト領域と、チップのスタック中間面の遮断器回路の、並び合う全入力側コンタクト領域との間に遮断器電圧を印加し、ここでこの電圧の印加は、このスタック中間面を特徴付けかつアドレッシングに使用される入力側コンタクト領域を除いて行われ、
− チップと、スタック中間面を有するリードフレームとからなる複数のコンポーネントをスタックし、
− 入力側コンタクトピンを取り付けて、スタックされたコンポーネントの入力側端子領域を接続する。
【００１７】
この方法の利点は、簡単かつ経済的に、スタックされたコンポーネントを有する電子部材を作製できることであり、ここでは多数の遮断器回路および種々異なる多数の線路を数少ない入力側コンタクトピンに集中させることができ、これらの入力側コンタクトピンを介して別個のスタック中間面にある個々のチップをアドレッシング可能である。さらにこの方法は、遮断器回路の簡単な起動によって、チップを個々のスタック中間面に割り当てられるという利点を有する。
【００１８】
作製方法の別の実施例では遮断器回路の代わりに、レーザ蒸発または別の蒸発ビーム技術によって遮断可能な遮断器素子がチップに配置される。入力側コンタクトピンがアドレッシングコンタクトとして不可逆的に決定されかつ割り当てられる、スタックされたコンポーネントを有する電子部材の作製方法のこのような変形例はつぎのステップを有する。すなわちここでは、
− 別個の入力側コンタクト領域と、共通の出力側コンタクト領域とを有するチップに、複数の遮断器素子を有するチップ選択回路を載置し、
− 遮断器素子がチップのアドレッシングに使用されなくなるまで、有利にはレーザ蒸発によってこの遮断器素子を切断し、
− 複数の別個の入力側端子領域と、共通の出力側端子領域とを有するスタック中間面を備えるリードフレームにチップを載置し、
− 入力側コンタクト領域と、入力側端子領域とを接続し、かつ出力側コンタクト領域と、共通の出力側端子領域とを接続し、
− チップと、スタック中間面を有するリードフレームとからなる複数のコンポーネントをスタックし、
− 入力側コンタクトピンを取り付けて、スタックされたコンポーネントの入力側端子領域を接続する。
【００１９】
この方法の利点は、作製ステップにおける遮断器素子の切断を分割されていないウェーハにおいてすでに行い得る、ないしは分割後に個別のチップにおいて行い得ることであり、その際にチップはリードフレームにまだ載置されていないままである。しかしながら原理的にはこの切断を有利にはレーザ技術によって作製ステップにおける後の時点に行うこともできる。しかしながらコンポーネントがすでに互いに重なり合ってスタックされている場合にはもはや不可能である。それはこの場合、蒸発ビームによって遮断器素子に手を出すことはもはやできないからである。
【００２０】
この方法の別の実施例では、スタックされたコンポーネントの入力側コンタクト領域と入力側端子領域との接続および出力側コンタクト領域と出力側端子領域との接続をボンディング方式で行う。このボンディング方式の利点は、複数のチップを単一のスタック中間面に有するコンポーネントもであってもリードフレームに載置できることである。さらにボンディング方式は、スタック中間面のハイブリッド回路も接続できるという利点を有する。
【００２１】
この方法の有利な実施例では入力側コンタクトピンを、スタックされたコンポーネントの側辺に配置する。コンタクトピンを電子部材の側辺に配置することは、実施されている技術に比して極めて経済的であるという利点を有するが、取り付け可能なコンタクトピンの数が限られるといる欠点も有する。
【００２２】
この方法の別の実施例ではすべてのスタック中間面は同じレイアウトで作製される。この同一のレイアウトは、スタックされたスタック中間面をアクセスするための共通の出力側端子領域および入力側端子領域だけを有しているが、個別のアドレッシング回路またはチップ選択回路は有していない。
【００２３】
この方法の別の実施例では、所定の個数の遮断器回路または遮断器素子を遮断することによって、不可逆的な割り当てを半導体ウェーハで直接的行う。この割り当ては集積回路を半導体ウェーハに作製し終えた後ではあるが、半導体ウェーハを個別の半導体チップに分割する前に行われる。この方法が経済的に有利であるのは殊に、チップ選択回路に遮断器素子が設けられている場合である。この遮断器素子は後からの蒸発によって切断することができるため、レーザスキャンまたは電子スキャンによってチップ選択回路を不可逆的に調整することができる。
【００２４】
本発明による方法の別の実施例では、半導体チップに対するリードフレームテープにチップを載置した後、遮断器電圧を所定の数の遮断器回路に印加するか、または所定の数の遮断器素子を蒸発させることによって不可逆的な割り当てを行う。チップがまだリードフレームテープに固定されている間の不可逆的な割り当ては、つぎのような利点を有する。すなわち半導体チップおよびそのコンタクト領域と、リードフレームテープのコンタクト端子領域とをボンディングした直後には、この割り当てを大きなコストをかけることなく、遮断器電圧を印加することによって、またはチップの相応に準備された遮断器素子を切断するレーザビーム技術を使用することによって行うことができるという利点を有する。このために平面導体パターンを有するメタルテープを構造化することによってリードフレームテープを作製する。
【００２５】
択一的には金属層を導体路に構造化することによって、リードフレームをメタルクラッディングされたシートテープから作製することが可能である。この作製方式では不可逆的な割り当ては、接続を行った後に行われ、有利には、ｎ個が相前後してリードフレームテープに配置されたチップのコンタクト領域と、リードフレームテープの端子領域との間のボンディングの後、コンポーネントを電子部材にスタックする前に行われる。部材をスタックするため、リードフレームテープは個々のリードフレームに切断され、ばらばらにされたリードフレームは行われた割り当てに相応してスタック中間面の割り当ての順番で互いに積み重ねられる。
【００２６】
例えば、ＴＳＯＰコンポーネント、ＢＧＡパッケージのスタックないしはスタッキングまたはチップ面へのスタックないしはスタッキングの際にはアドレスおよびデータ線路は短絡される。チップ選択回路ないしはチップセレクトを介してスタッキング装置の１つずつのチップはアクティブに導通接続される。このためにチップセレクトはチップ毎に外部に別個に配線される。したがってスタッキング面が異なれば、チップセレクトをそれぞれ結合するために別個のレイアウトも必要である。本発明によれば、スタック中間面またはリードフレームの統一的なレイアウトが可能である。これにより、チップ面にチップセレクトを定義することによって、レイアウトコストを節約可能である。それはすべてのスタッキング中間面に対して統一的なレイアウトが可能になるからであり、すべてのスタッキング中間面は簡単に短絡され、チップセレクトに対する出力側端子ないしはＰＡＤ端子はチップ面に設けることができるからである。その理由はチップセレクトに対する定義はチップ面で行われるからである。遮断器回路は、線路技術による簡単な安全装置ないしはヒューズとすることができ、これは相応の高さの遮断器電圧を印加し、ひいては高い電流密度を形成することによって溶融する。
【００２７】
【実施例】
本発明を添付の図面を参照し、実施例に基づいて詳しく説明する。
【００２８】
図１は、リードフレームＴ１と、チップＣ１にチップ選択回路Ａ１を有するチップＣ１とからなるコンポーネント１の原理を示す概略平面図である。一点鎖線は、チップＣ１の境界Ｇ１を示している。チップＣ１はリードフレームＴ１に取り付けられており、これは４つの側辺Ｓ１１，Ｓ１２，Ｓ１３およびＳ１４を有する。チップＣ１にはチップ選択回路Ａ１が配置されており、これは実質的に遮断器回路Ｕ１１〜Ｕ１ｎまたは遮断器素子Ｅ１１〜Ｅ１ｎからなり、ここで遮断器回路Ｕ１１〜Ｕ１ｎないしは遮断器素子Ｅ１１〜Ｅ１ｎは入力側線路Ｌ１１〜Ｌ１ｎおよび出力側線路ＬＡ１１〜ＬＡ１ｎを有する。出力側線路ＬＡ１１〜ＬＡ１ｎが共通の出力側線路Ｌ１を介して、チップＣ１の出力側コンタクト領域ＣＳ１に接続されているのに対して、入力側線路Ｌ１１〜Ｌ１ｎはそれぞれ別個に、チップＣ１の個々の入力側コンタクト領域ＣＳ１１〜ＣＳ１ｎに導かれている。共通の出力側線路Ｌ１の他にチップＣ１には別の出力側線路Ｂ１が設けられており、この線路には例えばアドレッシング信号を供給することができる。これに対して共通の出力側線路Ｌ１はプログラミングないしはチップ選択回路Ａ１の不可逆的な割り当てに使用される。
【００２９】
リードフレームＴ１にはこの実施例では側辺Ｓ１１の縁部領域に入力端子領域ＫＡ１１〜ＫＡ１ｎが配置されており、これらはボンディングワイヤＤ１１〜Ｄ１ｎを介してチップＣ１の入力側コンタクト領域ＣＳ１１〜ＣＳ１ｎにそれぞれ接続されている。入力側端子領域ＫＡ１１〜ＫＡ１ｎは入力側コンタクトピンＫ１〜Ｋｎにコンタクトしており、これらはリードフレームＴ１の側辺Ｓ１１に配置されている。
【００３０】
リードフレームＴ１の側辺Ｓ１１の縁部領域にある出力側端子領域ＫＡ１は、ボンディングワイヤＤ１を介してチップＣ１の共通の出力側コンタクト領域ＣＳ１に接続されている。別のコンタクト領域Ｋ１１〜Ｋ１ｎがチップＣ１に配置されており、これらはチップＣ１の集積回路と通信を行う。
【００３１】
図１に示したコンポーネント１をスタック中間面に不可逆的に割り当てるためには、１からｎまで通し番号付けされたスタック中間面の番号に対応して、遮断器回路Ｕ１１〜Ｕ１ｎないしは遮断器素子Ｅ１１〜Ｅ１ｎのうちの１つが遮断されるのではなく、残りの遮断器回路ないしは遮断器素子が、遮断器電圧を印加することによって、または蒸発処理によって、およびレーザビームまたは電子ビームを用いて遮断される。これによって入力側コンタクトピンＫ１〜Ｋｎのうちの１つが一意的にアドレス線路Ｂ１に割り当てられる。したがって図１の実施形態ではチップ選択回路Ａ１はチップＣ１それ自体に配置されており、スタック中間面Ｚ１ないしはフレームＴ１には配置されていないため、電子部材のコンポーネント１〜ｎのすべてのスタック中間面Ｚ１〜Ｚｎを完全に同一に構成することができる。リードフレームＴ１の入力側端子領域ＫＡ１１〜ＫＡ１ｎが入力側コンタクトピンＫ１〜Ｋｎに接続されているのに対して、このコンポーネントの共通の出力側端子領域ＫＡ１はコンタクトピンによって互いに接続されておらず、この出力側端子領域は、単にチップＣ１〜Ｃｎのチップ選択回路Ａ１〜Ａｎをプログラムするために使用される。
【００３２】
図２は電子部材の原理を示す概略斜視図であり、この電子部材は、チップＣ１〜Ｃｎにチップ選択回路Ａ１〜Ａｎを有するｎ重にスタックされたコンポーネント１〜ｎからなる。これらのコンポーネント１〜ｎは互いに重なり合いスタックされて配置されている。図２の最上部のコンポーネント１は、図１のコンポーネントに相応する。同じ参照符号は同じ構成要素を示しているため、新たに説明しない。コンポーネント１〜ｎはそれぞれ、スタック中間面Ｚ１〜Ｚｎを有するリードフレームＴ１〜Ｔｎを有している。
【００３３】
リードフレームＴ１〜ＴｎにはチップＣ１〜Ｃ２が配置されている。各チップＣ１〜Ｃｎは、集積回路の他にチップ選択回路Ａ１〜Ａｎを有する。チップ選択回路Ａ１〜Ａｎは実質的に遮断器回路Ｕ１１〜Ｕｎｎまたは遮断器素子Ｅ１１〜Ｅｎｎからなる。個別の入力側線路Ｌ１１〜Ｌｎｎは、遮断器回路ないしは遮断器素子と、チップＣ１〜Ｃｎの入力側コンタクト領域ＣＳ１１〜ＣＳｎｎとを接続する。チップＣ１〜Ｃｎはこの実施例では半導体チップであり、これは少なくとも１つの集積回路を有する。この集積回路のアドレッシングは、各チップ選択回路Ａ１〜Ａｎの共通の出力側線路Ｂ１〜Ｂｎを介して行われる。コンポーネント１〜ｎのチップ選択回路Ａ１〜Ａｎの上に説明した割り当てによれば、個々の入力側コンタクトピンＫ１〜Ｋｎと、出力側線路Ｂ１〜Ｂｎとの直接的な接続が設けられているため、入力側コンタクトピンＫ１〜Ｋｎを介してスタック中間面の集積回路をアドレッシング可能である。
【００３４】
例えばＴＳＯＰコンポーネントとすることが可能なスタックされたコンポーネント１〜ｎからなる、図２に示した電子部材は、この実施形態ではつぎのような方法によって作製されている。まず、集積回路をチップＣ１〜Ｃｎに収容する間に同時に、複数の遮断器回路Ｕ１１〜Ｕ１ｎを有するチップ選択回路を載置する。ここでこれらの遮断器回路は、別個の入力側コンタクト領域ＣＳ１１〜ＣＳ１ｎと、共通の出力側コンタクト領域ＣＳ１とを有する。
【００３５】
このように作製されたチップＣ１〜Ｃｎは相前後して配置されたリードフレームＴ１〜Ｔｎを有するリードフレームテープに載置される。ここでこのリードフレームテープは、平面導体パターンを有する構造化されたメタルテープとすることが可能であり、またはメタルクラッディングを有するシートテープから構成することが可能である。シートテープの場合、メタルクラッディングの金属層は導体路に構造化され、付加的に出力側端子領域および入力側端子領域がリードフレームテープに設けられる。チップＣ１〜Ｃｎがまだリードフレームテープに相前後して配置されている間に、これらにボンディングワイヤを設けることができる。ここでチップ選択回路Ａ１〜Ａｎに対するボンディングワイヤにも、個別の入力側コンタクト領域に対するボンディングワイヤにも、各チップ選択回路Ａ１〜Ａｎの共通の出力側コンタクト領域に対するボンディングワイヤにも、リードフレームテープに設けられた相応する入力側端子領域ないしは出力側端子領域が接続される。
【００３６】
コンポーネント１〜ｎを不可逆的にスタック状態に割り当てるため、およびスタックの個々の集積回路を一意的にアドレッシングするため、リードフレームにおいてこれらの割当てを行うことも可能である。これは、相応する遮断器電圧を入力側端子領域ＫＡ１１〜ＫＡｎｎないしは出力側端子領域ＫＡ１〜ＫＡｎに印加することによって行われる。この際に、コンポーネント１〜ｎを特徴付ける遮断器回路Ｕ１１〜Ｕｎｎの１つずつに遮断器電圧は供給されない。
【００３７】
このようにしてチップ選択回路Ａ１〜Ａｎを用いてコンポーネントを不可逆的に割り当てた後、このリードフレームテープは個々のリードフレームに分割され、これらのリードフレームはそこに設けられたチップＣ１〜Ｃｎと共に、あらかじめ設定された順番で重ね合わされてスタックされ、図２に示されているように、側辺Ｓ１１〜Ｓ１ｎのうちの１つに入力側コンタクトピンＫ１〜Ｋｎが設けられる。これらの入力側コンタクトピンによって、重なり合う入力側端子領域が互いに接続される。これにより、先行して行われたチップ選択回路Ａ１〜Ａｎによる不可逆的な割り当てに基づいて、入力側コンタクトピンＫ１〜Ｋｎはそれぞれ一意的にチップＣ１〜Ｃｎのアドレス線路Ｂ１〜Ｂｎに接続される。リードフレームＴ１〜Ｔｎの導体構造は、すべてのスタック中間面Ｚ１〜Ｚｎに対して同じであるため、すべてのスタック中間面に対してただ１つのレイアウトしか必要でない。
【図面の簡単な説明】
【図１】リードフレームと、チップにチップ選択回路を有するチップとからなるコンポーネントの原理を示す概略平面図である。
【図２】チップにｎ個のチップ選択回路を有するｎ重にスタックされたコンポーネントからなる電子部材の原理を示す概略斜視図である。
【符号の説明】
１−ｎ コンポーネント
Ｃ１−Ｃｎ チップ
Ｚ１−Ｚｎ スタック中間面
Ｔ１−Ｔｎ リードフレーム
ＣＳ１−ＣＳｎ 出力側コンタクト領域
ＣＳ１１−ＣＳｎｎ 入力側コンタクト領域
Ａ１−Ａｎ チップ選択回路
Ｕ１１−Ｕｎｎ 遮断器回路
Ｌ１１−Ｌｎｎ 入力側線路
ＫＡ１−ＫＡｎ 出力側端子領域
Ｌ１−Ｌｎ 共通の出力側線路
Ｋ１−Ｋｎ 入力側コンタクトピン
Ｅ１１−Ｅｎｎ 遮断器素子
Ｄ１−Ｄｎ 出力側ボンディングワイヤ
Ｄ１１−Ｄｎｎ 入力側ボンディングワイヤ
Ｓ１１−Ｓｎ４ リードフレームの側辺
Ｂ１−Ｂｎ アドレス線路
ＬＡ１１−ＬＡｎｎ 遮断器回路ないしは遮断器素子の出力側線路
Ｋ１１−Ｋ１ｎ チップのコンタクト領域
Ｇ１−Ｇｎ チップの境界
Claims (19)
- スタックされたコンポーネント（１〜ｎ）を有する電子部材において、
各コンポーネント（１〜ｎ）は、スタック中間面（Ｚ１〜Ｚｎ）に取り付けられたチップ（Ｃ１〜Ｃｎ）を有しており、
スタックの前記スタック中間面（Ｚ１〜Ｚｎ）は同一のレイアウトを有しており、
前記チップ（Ｃ１〜Ｃｎ）にはコンタクト領域（ＣＳ１〜ＣＳｎおよびＣＳ１１〜ＣＳｎｎ）を介して不可逆的に調整可能なチップ選択回路（Ａ１〜Ａｎ）が配置されており、
該チップ選択回路（Ａ １ 〜Ａ ｎ ）は、複数の遮断器回路（Ｕ １１ 〜Ｕ ｎｎ ）を有しており、各チップ（Ｃ １ 〜Ｃ ｎ ）における該遮断器回路の個数は、少なくともスタック中間面（Ｚ １ 〜Ｚ ｎ ）の数に等しく、
該チップ選択回路によって、前記コンタクト領域（ＣＳ１〜ＣＳｎおよびＣＳ１１〜ＣＳｎｎ）が前記スタック中間面（Ｚ１〜Ｚｎ）に不可逆的に割り当てられることを特徴とする、
スタックされたコンポーネント（１〜ｎ）を有する電子部材。 - 各遮断器回路（Ｕ１１〜Ｕｎｎ）は、入力側線路（Ｌ１１〜Ｌｎｎ）を介して入力側コンタクト領域（ＣＳ１１〜ＣＳｎｎ）に接続されており、かつ出力側線路（Ｌ１〜Ｌｎ）を介して出力側コンタクト領域（ＣＳ１〜ＣＳｎ）に接続されている
請求項１に記載の電子部材。 - 前記遮断器回路（Ｕ１１〜Ｕｎｎ）は、共通の出力側コンタクト領域（ＣＳ１〜ＣＳｎ）と、別個の入力側コンタクト領域（ＣＳ１１〜ＣＳｎｎ）とを有する
請求項１または２に記載の電子部材。 - 遮断器回路（Ｕ１１〜Ｕｎｎ）の入力側コンタクト領域（ＣＳ１１〜ＣＳｎｎ）は、ボンディングされたワイヤ（Ｄ１１〜Ｄｎｎ）を介して、スタック中間面（Ｚ１〜Ｚｎ）の入力側端子領域（ＫＡ１１〜ＫＡｎｎ）に接続されている
請求項３に記載の電子部材。 - スタック中間面（Ｚ１〜Ｚｎ）の前記入力側端子領域（ＫＡ１１〜ＫＡｎｎ）は、入力側コンタクトピン（Ｋ１〜Ｋｎ）に接続されており、
該入力側コンタクトピンによって、スタックされたコンポーネント（１〜ｎ）が接続される
請求項４に記載の電子部材。 - チップ選択回路（Ａ１〜Ａｎ）の共通の出力側コンタクト領域（ＣＳ１〜ＣＳｎ）は、１つずつのボンディングされたワイヤ（Ｄ１〜Ｄｎ）を介して、スタック中間面（Ｚ１〜Ｚｎ）の共通の出力側端子領域（ＫＡ１〜ＫＡｎ）に接続されている
請求項３から５までのいずれか１項に記載の電子部材。 - スタック中間面（Ｚ１〜Ｚｎ）の入力側端子領域（ＫＡ１１〜ＫＡｎｎ）は、入力側コンタクトピン（Ｋ１〜Ｋｎ）におけるスルーホールを介して、スタックされたコンポーネント（１〜ｎ）を有する電子部材のベースに導かれている
請求項１から６までのいずれか１項に記載の電子部材。 - スタック中間面（Ｚ１〜Ｚｎ）の入力側端子領域（ＫＡ１１〜ＫＡｎｎ）は、各スタック中間面（Ｚ１〜Ｚｎ）の縁部領域に配置されており、かつ電子部材の側面（Ｓ１１〜Ｓｎ４）の入力側コンタクトピン（Ｋ１〜Ｋｎ）を介して接続されている
請求項１から７までのいずれか１項に記載の電子部材。 - 入力側コンタクトピン（Ｋ１〜Ｋｎ）がアドレスコンタクトとして不可逆的に決定されかつ割り当てられる、スタックされたコンポーネント（１〜ｎ）を有する電子部材を作製する方法において、
− 別個の入力側コンタクト領域（ＣＳ１１〜ＣＳ１ｎ）と、共通の出力側コンタクト領域（ＣＳ１）とを有するチップ（Ｃ１）に、複数の遮断器回路（Ｕ１１〜Ｕ１ｎ）を有するチップ選択回路（Ａ１）を載置し、
− 複数の別個の入力側端子領域（ＫＡ１１〜ＫＡ１ｎ）と、共通の出力側端子領域（ＫＡ１）とを有するスタック中間面（Ｚ１）を備えるリードフレーム（Ｔ１）にチップ（Ｃ１）を載置し、
− 入力側コンタクト領域（ＣＳ１１〜ＣＳ１ｎ）と、入力側端子領域（ＫＡ１１〜ＫＡ１ｎ）とを接続し、かつ出力側コンタクト領域（ＣＳ１〜ＣＳｎ）と、共通の出力側端子領域（ＫＡ１）とを接続し、
− チップ（Ｃ１）の全遮断器回路（Ｕ１２〜Ｕ１ｎ）に対する、スタック中間面（Ｚ１〜Ｚｎ）にある共通の出力側端子領域（ＫＡ１）と、チップ（Ｃ１）のスタック中間面（Ｚ１〜Ｚｎ）の遮断器回路（Ｕ１２〜Ｕ１ｎ）の、並び合う全入力側コンタクト領域（ＣＳ１１〜ＣＳ１ｎ）との間に遮断器電圧を印加し、ここで当該電圧の印加は、このスタック中間面（Ｚ１）を特徴付けかつアドレッシングに使用される入力側コンタクト領域（ＣＳ１１）を除いて行われ、
− チップ（Ｃ１〜Ｃｎ）と、スタック中間面（Ｚ１〜Ｚｎ）を有するリードフレーム（Ｔ１〜Ｔｎ）とからなる複数のコンポーネント（１〜ｎ）をスタックし、
− 入力側コンタクトピン（Ｋ１〜Ｋｎ）および出力側コンタクトピン（Ｋ０）を取り付けて、スタックされたコンポーネント（１〜ｎ）の入力側端子領域（ＫＡ１１〜ＫＡｎｎ）ないしは出力側端子領域（ＫＡ１〜ＫＡｎ）を接続することを特徴とする
スタックされたコンポーネントを有する電子部材を作製する方法。 - 入力側コンタクトピン（Ｋ１〜Ｋｎ）がアドレッシングコンタクトとして不可逆的に決定されかつ割り当てられる、スタックされたコンポーネント（１〜ｎ）を有する電子部材を作製する方法において、
− 別個の入力側コンタクト領域（ＣＳ１１〜ＣＳ１ｎ）と、共通の出力側コンタクト領域（ＣＳ１）とを有するチップ（Ｃ１）に、複数の遮断器素子（Ｅ１１〜ＥＤＵ１ｎ）を有するチップ選択回路（Ａ１）を載置し、
− 遮断器素子（Ｅ１２〜Ｅ１ｎ）がチップ（Ｃ１〜Ｃｎ）のアドレッシングに使用されなくなるまで、該遮断器素子を切断し、
− 複数の別個の入力側端子領域（ＫＡ１１〜ＫＡ１ｎ）と、共通の出力側端子領域（ＫＡ１）とを有するスタック中間面（Ｚ１）を備えるリードフレーム（Ｔ１）にチップ（Ｃ１）を載置し、
− 入力側コンタクト領域（ＣＳ１１〜ＣＳ１ｎ）と、入力側端子領域（ＫＡ１１〜ＫＡ１ｎ）とを接続し、かつ出力側コンタクト領域（ＣＳ１）と、共通の出力側端子領域（ＫＡ１）とを接続し、
− チップ（Ｃ１〜Ｃｎ）と、スタック中間面（Ｚ１〜Ｚｎ）を有するリードフレーム（Ｔ１〜Ｔｎ）とからなる複数のコンポーネント（１〜ｎ）をスタックし、
− 入力側コンタクトピン（Ｋ１〜Ｋｎ）を取り付けて、スタックされたコンポーネント（１〜ｎ）の入力側端子領域（ＫＡ１１〜ＫＡｎｎ）を接続することを特徴とする
スタックされたコンポーネントを有する電子部材を作製する方法。 - 前記遮断器素子（Ｅ １１ 〜Ｅ １ｎ ）をレーザ蒸発によって切断する、
請求項１０に記載の方法。 - 入力側コンタクト領域（ＣＳ１１〜ＣＳ１ｎ）と入力側端子領域（ＫＡ１１〜ＫＡ１ｎ）との接続および出力側コンタクト領域（ＣＳ１）と出力側端子領域（ＫＡ１）との接続をボンディング方式で行う
請求項９から１１までのいずれか１項に記載の方法。 - 入力側コンタクトピン（Ｋ１〜Ｋｎ）を、スタックされたコンポーネント（１〜ｎ）の側辺（Ｓ１１〜Ｓｎ４）に配置する
請求項９から１２までのいずれか１項に記載の方法。 - すべてのスタック中間面（Ｚ１〜Ｚｎ）に対して同じレイアウトを作製する
請求項９から１３までのいずれか１項に記載の方法。 - 所定の個数の遮断器回路（Ｕ１１〜Ｕｎｎ）または遮断器素子（Ｅ１１〜Ｅ１ｎ）を遮断することによって、前記の不可逆的な割り当てを半導体ウェーハにて直接行い、当該割り当ては集積回路を半導体ウェーハに作製し終えた後に行われる
請求項９から１４までのいずれか１項に記載の方法。 - 半導体チップに対するリードフレームテープにチップを載置した後、遮断器電圧を所定の数の遮断器回路（Ｕ１１〜Ｕｎｎ）に印加するか、または所定の数の遮断器素子（Ｅ１１〜Ｅｎｎ）を蒸発させることによって前記の不可逆的な割り当てを行う
請求項９から１５までのいずれか１項に記載の方法。 - 平面導体パターンを有するメタルテープを構造化することによって前記リードフレームテープを作製する
請求項１６に記載の方法。 - シートテープの金属層を導体路に構造化することによって、前記リードフレームテープを、メタルクラッディングされたシートテープから作製する
請求項１６または１７に記載の方法。 - 相前後してリードフレームテープに配置されたチップ（Ｃ１〜Ｃｎ）のコンタクト領域（ＣＳ１〜ＣＳｎおよびＣＳ１１〜ＣＳｎｎ）と、出力側端子領域（ＫＡ１〜ＫＡｎ）と、入力側端子領域（ＫＡ１１〜ＫＡｎｎ）との間の接続を行った後、コンポーネント（１〜ｎ）を電子部材にスタックする前に、前記の不可逆的な割り当てを作製する
請求項１６から１８までのいずれか１項に記載の方法。
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