KR0180451B1 - 스택 반도체 칩을 구비한 3차원 다중 칩 모듈 및 그 제조방법 - Google Patents

스택 반도체 칩을 구비한 3차원 다중 칩 모듈 및 그 제조방법 Download PDF

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가네꼬 히사시
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Abstract

다수의 반도체 칩들(21a 내지 21d)은 스택 반도체 칩 구조(21)를 형성하도록 서로 순차적으로 결합되고, 스택 반도체 칩 구조는 절연 캐리어(22)에 형성된 공동에 수용되고; 반도체 칩들(21a 내지 21d)은 순차적으로 스택되고, 절연 캐리어의 하부 표면에 형성된 도전성 패턴(22c)은 결합 배선들(23)을 통해 반도체 칩들 각각의 전극들(21h/21i)에 접속되고, 3차원 다중 칩 모듈은 스택 반도체 칩 구조 보다 약간 더 높다.

Description

스택 반도체 칩을 구비한 3차원 다중 칩 모듈 및 그 제조 방법
제1도는 제1 종래 기술의 스택 다중 칩 모듈의 구조를 도시한 개략 단면도.
제2도는 상기 종래 기술의 구성 소자 유니트의 구조를 도시한 개략 단면도.
제3도는 제2 종래 기술의 스택 다중 칩 모듈의 구조를 도시한 측면도.
제4도는 본 발명에 따른 3차원 다중 칩 모듈의 구조를 도시한 개략 단면도.
제5a도 내지 제5e도는 본 발명에 따른 제4도의 3차원 다중 칩 모듈을 제조하기 위한 공정 과정을 도시한 개략 단면도.
제6도는 3차원 다중 칩 모듈의 제1 변경을 도시한 개략 단면도.
제7도는 3차원 다중 칩 모듈의 제2 변경을 도시한 개략 단면도.
제8도는 본 발명에 따른 다른 3차원 다중 칩 모듈의 구조를 도시한 개략 단면도.
제9a도 내지 제9e도는 본 발명에 따른 3차원 다중 칩 모듈을 제조하기 위한 공정 과정을 도시한 개략 단면도.
제10도는 절연 캐리어 부재의 변경을 도시한 개략 단면도.
제11도는 절연 캐리어 부재를 사용하는 3차원 다중 칩 모듈의 구조를 도시한 측면도.
제12도는 다수의 반도체 칩들을 수용하기 위한 절연 캐리어 부재를 도시한 평면도.
제13a도 내지 제13h도는 본 발명에 따른 3차원 다중 칩 모듈을 제조하기 위한 공정 과정을 도시한 개략 단면도.
제14도는 제13a도 내지 제13h도에 도시된 공정 과정의 각각의 단계를 도시한 평면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체 칩 구조 22 : 절연 캐리어
23 : 결합 배선들 24 : 합성 수지
21a, 21b, 21c 및 21d : 반도체 칩 21e, 21f 및 21g : 절연 접착제 화합물 층
21h, 21i : 도전성 패드
본 발명은 3차원 다중 칩 모듈에 관한 것으로, 특히 스택 반도체 칩들을 구비한 3차원 다중 칩 모듈에 관한 것이다.
3차원 다중 칩 모듈의 일반적인 예는 비심사 출원된 일본국 특허 공개 제61-101067호에 기술되어 있고, 제1도는 종래 기술의 3차원 다중 칩 모듈을 도시한 것이다.
종래 기술의 3차원 다중 칩 모듈은 넓게는 칩 캐리어들(1a, 1b, 1c 및 1d) 및 이 칩 캐리어들(1a 내지 1d)에 각각 장착된 반도체 칩들(2a, 2b, 2c 및 2d)을 포함한다. 도전성 패턴들(3a, 3b, 3c 및 3d) 및 세라믹 판들(4a, 4b, 4c 및 4d)은 칩 캐리어들(1a 내지 1d)을 형성하고, 반도체 칩들(2a 내지 2d)의 패드들은 각각 결합 배선들(5a, 5b, 5c 및 5d)을 통해 도전성 패턴들(3a 내지 3d)에 접속된다. 도전성 패턴들(4a 내지 4d)은 서로 동일하게 배치된다.
스택 랜덤 액세스 메모리 디바이스는 각각의 반도체 칩들(2a 내지 2d)상에서 제조되고, 어드레스 신호, 데이타 신호 및 제어 신호들은 유사하게 반도체 칩들(2a 내지 2d)상의 패드들에 지정된다. 결합 배선들(5a 내지 5d)은 유사하게 패턴들(3a 내지 3d)의 도전성 스트립들에 패드들을 접속시키고, 칩 인에이블 신호를 제외한 어드레스 신호, 데이타 신호 및 제어 신호들은 패턴들(3a 내지 3d)의 대응 도전성 스티립들에 및 스트립들로부터 제공된다. 예를 들면, 제어 신호는 반도체 칩들(2a 내지 2d)의 패드들(6a, 6b, 6c 및 6d)에 지정되고, 도전성 스트립들(7a, 7b, 7c 및 7d)은 패턴들(3a 내지 3d)의 대응 위치에 배치된다.
반도체 칩들(2a 내지 2d) 및 결합 배선들(5a 내지 5d)은 성형 수지(8)로 커버되고, 도전성 패턴들(3a 내지 3d)은 땜납(9)으로 코팅된다. 칩 캐리어들(3a 내지 3d)은 연속적으로 스택되고, 땜납(9)은 역류된다. 땜납(9)은 칩 캐리어들(3a 내지 3d)을 고정시키고, 칩 캐리어들(3a 내지 3d)은 종래 기술의 3차원 다중 칩 모듈로 제조된다.
칩 캐리어들(3a 내지 3d)이 스택될 때, 대응 도전성 스트립들(7a 내지 7d)은 서로 순차적으로 접속되고, 어드레스 신호, 데이타 신호 및 제어 신호들을 스택 랜덤 액세스 메모리 디바이스들로 전달하고 디바이스들로부터 전달된다.
다른 종래 기술의 3차원 다중 칩 모듈은 비심사 출원된 일본국 특허 공개 제2-310957호에 기술되어 있다. 제2도는 종래 기술의 다중 칩 모듈의 구성 소자 유니트(10)로서 작용하는 반도체 디바이스를 도시한 것이고, 제3도는 비심사 출원된 일본국 특허 공개에 기술되어 있는 종래 기술의 다중 칩 모듈을 도시한 것이다.
구성 소자 유니트(10)는 납-프레임(10a), 납-프레임(10a)의 통(10c)에 장착된 반도체 칩(10b) 및 반도체 칩(10a)을 밀봉하기 위한 플라스틱 팩키지(10d)를 포함한다. 반도체 칩(10b)은 패드들을 갖고, 결합 배선들(10e 및 10f)은 납-프레임(10a)의 도선들(10g 및 10h)에 패드들을 전기적으로 접속시킨다.
따라서, 통(10c) 및 반도체 칩(10b)은 플라스틱 팩키지(10d)의 상부 표면(10i) 및 하부 표면(10j)에 비스듬하게 되어 있고, 도선들(10g 및 10h)은 하부 표면(10j) 및 상부 표면(10i)으로부터 각각 돌출된다. 도선(10g)은 하부 표면(10j) 및 상부 표면(10i)에서 2번 구부러져서, 각각 하부 표면(10j) 및 상부 표면(10i)상의 돌출부들(10k 및 10m)을 형성한다.
유사하게, 도선(10h)은 상부 표면(10i) 및 하부 표면(10j)에서 2번 구부러져서, 각각 상부 표면(10i) 및 하부 표면(10j)상의 돌출부들(10n 및 10o)을 형성한다.
구성 소자 유니트들(10)이 제3도에 도시된 바와 같이 스택될 때, 하부 구성 소자 유니트(10)의 돌출부들(10m/10n)은 상부 구성 소자 유니트(10)의 돌출부들(10k/10n)에 따라 정렬되고, 신호들은 돌출부들(10k/10m/10n/10o)을 통해 구성 소자 유니트들(10) 사이에서 전달된다.
제1 종래 기술의 3차원 다중 칩 모듈은 총 두께에 대한 문제점을 수반한다. 제1도에 도시된 바와 같이, 칩 캐리어들(3a/3b/3c)은 2개의 반도체 칩ㅂ들(2a/2b, 2b/2c 또는 2c/2d) 사이에 삽입되고, 칩 캐리어들(3a 내지 3d)은 반도체 칩들(2a 내지 2d)보다 더 두껍다. 칩 캐리어들(3a 내지 3d)은 간단히 서로 스택되고, 제1 종래 기술의 3차원 다중 칩 모듈은 칩 캐리어들(3a/3b/3c/3d)보다 4배 더 두껍다.
이 때문에, 제1 종래 기술의 3차원 다중 칩 모듈은 총 4개의 반도체 칩들(2a 내지 2d)보다 더 두껍고, 두꺼운 모듈은 보드의 팩키징 밀도에 대한 한계를 설정한다.
제2 종래 기술의 3차원 다중 칩 모듈도 또한 문제점을 수반한다. 비스듬한 납-프레임(10a)이 제2 종래 기술의 3차원 다중 칩 모듈에 의해 점유된 보드의 면적을 감소시키더라도, 플라스틱 팩키지(10d)는 반도체 칩(10b)보다 더 두껍게 되고, 제2 종래 기술의 3차원 다중 칩 모듈은 반도체 칩(10b) 전체 보다 더 두껍다.
따라서 본 발명의 중요한 목적은 보드의 팩키징 밀도를 증가시킬 만큼 충분히 얇은 3차원 다중 칩 모듈을 제공하는데 있다.
이 목적을 달성하기 위해, 본 발명은 서로 직접적으로 스택된 반도체 칩들을 제공한다.
이 목적을 달성하기 위해, 본 발명은 또한 캐리어와 조립된 후의 반도체 칩의 일부 배면을 제거한다.
본 발명의 한 특성에 따라서,
주 표면, 외부 표면, 및 상기 주 표면과 상기 외부 표면에 노광된 도전성 수단을 포함하는 절연 캐리어; 상기 절연 캐리어에 의해 지지되고, 집적 회로와 상기 집적 회로에 전기적으로 접속되고 주변 영역에 형성된 도전성 패드들을 각각 갖는 다수의 반도체 칩들 및 상기 다수의 반도체 칩들 중 한 칩의 중심 영역과 상기 다수의 반도체 칩들 중 다른 칩의 중심 영역 사이에 삽입된 적어도 하나의 절연 접착제 화합물 층을 포함하는 스택 반도체 칩 구조; 및 상기 다수의 반도체 칩들의 상기 도전성 패드들과 상기 절연 캐리어의 상기 도전성 수단 사이에 접속된 도전성 배선들
을 포함하는 3차원 다중 칩 모듈이 제공된다.
본 발명의 다른 특성에 따라서,
제1 내면, 구멍을 정의하는 제2 내면, 외부 표면과, 상기 제1 내면 및 상기 외부 표면에 노광된 도전성 수단을 각각 갖는 서로 적층된 다수의 절연 캐리어 부재들;
제1 표면 부에 형성된 도전성 패드들, 제1 표면 부 및 제거된 제2 표면 부에 형성된 집적 회로를 각각 갖는, 상기 구멍에 각각 수용된 다수의 반도체 칩들; 및
상기 다수의 반도체 칩들 각각의 상기 도전성 패드들과 상기 다수의 절연 캐리어 부재들 중 한 부재의 상기 도전성 수단 사이에 각각 접속된 다수의 도전성 배선들의 집합들
을 포함하는 3차원 다중 칩 모듈이 제공된다.
본 발명의 또 다른 특성에 따라서,
a) 주 표면, 외부 표면과 상기 주 표면 및 상기 외부 표면에 노광된 도전성 수단을 포함하는 절연 캐리어를 제공하는 단계;
b) 중심 영역, 상기 중심 영역 주위의 주변 영역과, 집적 회로에 전기적으로 접속되고 상기 주변 영역에 노광된 도전성 패드들을 갖는 반도체 칩을 상기 절연 캐리어에 장착하는 단계;
c) 도전성 배선들을 통해 상기 도전성 수단에 상기 도전성 패드들을 접속시키는 단계;
d) 접착제 화합물 층으로 상기 중심 영역을 코팅하는 단계;
e) 중심 영역, 상기 중심 영역 주위의 주변 영역과, 상기 주변 영역에 노광된 도전성 패드들을 갖는 다른 반도체 칩을 상기 접착제 화합물 층에 배치하는 단계;
f) 상기 다른 반도체 칩의 상기 도전성 패드들을 도전성 배선들을 통해 상기 도전성 수단에 접속시키는 단계; 및
g) 필요한 경우 상기 단계들 d), e) 및 f)를 반복하는 단계
를 포함하는 3차원 다중 칩 모듈을 제조하는 방법이 제공된다.
본 발명의 또 다른 특성에 따라서,
a) 제1 내면, 구멍을 정의하는 제2 내면, 외부 표면과, 상기 제1 내면 및 상기 외부 표면에 노광된 도전성 수단을 각각 갖는 다수의 절연 캐리어 부재들을 제공하는 단계;
b) 상기 구멍에서 수납된 제1 표면 부 및 상기 구멍으로부터 돌출된 제2 표면 부상에 형성된 도전성 패드들을 갖는 다수의 반도체 칩들 각각을 상기 다수의 절연 캐리어 부재들중 한 부재의 상기 구멍에 수용하는 단계;
c) 상기 다수의 반도체 칩들 각각의 상기 도전성 패드들을 도전성 배선들을 통해 상기 다수의 절연 캐리어 부재들 중 한 부재의 도전성 수단에 접속시키는 단계;
d) 상기 다수의 절연 캐리어 부재들중 상기 한 부재의 상기 공동에 상기 다수의 반도체 칩들 각각을 완전히 수용하도록 상기 다수의 반도체 칩들 각각의 상기 제2 표면 부를 제거하는 단계; 및
e) 상기 다수의 절연 캐리어 부재들중 한 부재의 상기 도전성 수단이 상기 다수의 절연 캐리어 부재들 중 다른 부재의 상기 도전성 수단에 전기적으로 접속되는 방식으로 상기 다수의 절연 캐리어 부재들을 스택하는 단계
를 포함하는 3차원 다중 칩 모듈을 제조하는 방법이 제공된다.
제4도를 참조하면, 본 발명을 구현한 3차원 다중 칩 모듈은 광범위하게 스택 반도체 칩 구조(21), 절연 캐리어(22), 결합 배선들(23) 및 합성 수지(24)를 포함한다. 스택 반도체 칩 구조(21)는 4개의 반도체 칩들 (21a, 21b, 21c 및 21d)과 이 반도체 칩들(21a 내지 21d) 사이에 삽입된 절연 접착제 화합물 층들(21e, 21f 및 21g)을 포함한다. 집적 회로는 각각의 반도체 칩들(21a 내지 21d)에서 제조되고, 패드들(21h/21i)의 어레이는 반도체 칩들(21a 내지 21d)의 상부 표면들의 주변 영역에서 형성된다. 고순도 유기 화합물 또는 고순도 무기 화합물은 절연 접착제 화합물 층들(21e 내지 21g)을 형성한다. 에폭시 수지 및 알루미나는 절연 접착제 화합물 층들(21e 내지 21g)에 유용하다.
이 실례에서, 반도체 칩(21a/21b/21c/21d)은 두께가 100 미크론 내지 200 미크론이고 절연 접착제 화합물 층들(21e/21f/21g)은 두께가 25 미크론 내지 100 미크론이다. 스택 반도체 칩 구조(21)는 두꼐가 1.0 내지 1.5㎜이다.
공동(22a)은 절연 캐리어(22)에서 형성되고, 도전성 관통 홀(22b)은 절연 캐리어(22)의 단부 표면에 형성된다. 공동(22a)의 깊이는 스택 반도체 칩 구조(21)의 높이와 동일하거나 보다 크다. 도전성 패턴(22c)은 절연 캐리어(22)의 하부 표면에 더 형성되고, 도전성 스트립들(22d, 22e 및 22f)을 포함한다. 도전성 스트립들은 도전성 관통 홀(22b)에 선택적으로 접속된다.
스택 반도체 칩 구조(21)는 공동(22a)에 수용되고, 반도체 칩(21a)은 도전성 스트립(22f)에 고정된다.
결합 배선들(23)은 금으로 형성되고, 직격이 25 미크론이다. 패드들(21h 및 21i)의 어레이는 결합 배선들(23)을 통해 도전성 패턴(22c)에 접속된다. 이 실예에서 반도체 칩들(21a 내지 21d)은 서로 동일한 각각의 집적 회로들을 갖고, 반도체 칩들(21a 내지 21d)사이에 패드들(21h/21i)은 동일하게 배치된다. 이 때문에, 패드들(21h)은 각각의 결합 배선들(23)을 통해 도전성 스트립(22e)에 접속되고, 패드들(21i)은 또한 각각의 결합 배선들(23)을 통해 도전성 스트립(22d)에 접속된다.
합성 수지(24)는 공동 (22a)을 채우고, 스택 반도체 칩 구조(21), 도전성 패턴(22c) 및 결합 배선들(23)은 합성 수지(24)로 밀봉한다. 이 실례에서, 합성 수지는 에폭시이다.
따라서, 합성 수지(24)가 결합 배선들(23)을 고정시키기 때문에, 공동(22a)이 있는 절연 캐리어(22)는 스택 다중 칩 모듈에 대해 바람직하다. 그러나, 스택 반도체 칩 구조(21)는 공동이 없는 절연 캐리어 상에 장착될 수 있다.
제5a도 내지 제5e도를 참조하여 본 발명을 구현한 스택 다중 칩 모듈을 제조하는 공정에 대해 기술하겠다. 공정 과정은 절연 캐리어(22)를 제공하는 것으로 시작된다. 최하부의 반도체 칩(21a)이 제5a도에 도시된 바와 같이 도전성 스트립(22f)에 장착되어 고정된다.
따라서, 패드들(21h/21i)은 제5b도에 도시된 바와 같이 결합 배선들(23)을 통해 도전성 패턴(22c)의 도전성 스트립들(22d/22e)에 전기적으로 접속된다.
반도체 칩(21a)의 상부 표면의 중심 영역은 절연 접착제 화합물로 코팅되고, 절연 접착제 화합물 층(21e)에 의해 중첩된다. 반도체 칩(21b)은 절연 접착제 화합물 층(21e)에 배치되고, 제5d도에 도시된 바와 같이 절연 접착제 화합물 층(21e)은 반도체 칩(21b)을 최하위 반도체 칩(21a)에 고정시킨다.
배선 결합, 절연 접착제 화합물 층으로의 코팅 및 반도체 칩의 스택은 공동(22a)에서 스택 반도체 칩 구조(21)를 완성하기 위해 반복된다.
결국, 절연 합성 수지는 공동(22a)을 채우고, 스택 반도체 칩 구조(21), 도전성 패턴(22c) 및 결합 배선들(23)은 제4도에 도시된 바와 같이 절연 합성 수지(24)로 밀봉된다.
이 실례에서, 도전성 패턴(22c) 및 관통 홀(22b)은 전체적으로 도전성 수단을 구성한다.
공동(22a)의 깊이는 스택 반도체 칩 구조(21)의 높이 보다 약간 크고 본 발명에 따른 3차원 다중 칩 모듈은 제1 및 제2 종래 기술의 3차원 다중 칩 모듈을 보다 얇다. 이 때문에, 본 발명에 따른 3차원 다중 칩 모듈은 높은 팩키징 밀도로 마더 보드 상에서 집적된다.
또한, 반도체 칩들(21a 내지 21d)의 스택, 배선 결합 및 접착제 화합물(21e 내지 21g)로의 코팅의 반복은 스택 반도체 칩 구조(21)를 야기하고, 제조 공정은 매우 간단해진다. 간단한 제조 공정은 생산 비용을 감소시키고, 생산율을 증가시킨다.
제6도는 본 발명에 따른 3차원 다중 칩 모듈의 제1 변경을 도시한 것이다. 절연 캐리어(25)가 절연 캐리어(22)와 상이하더라도, 제1 변경의 스택 반도체 칩 구조(26)는 스택 반도체 칩 구조(21)와 동일하고, 구성 소자 층들의 참조 번호는 스택 반도체 칩 구조(21)의 대응 층들과 동일하다.
절연 캐리어(25)는 내부 측면과 함께 공동(25b)을 정의하는 하부 표면상에 형성된 도전성 패턴(25a)을 포함하고, 도전성 스트립들(25c, 25d 및 25e)은 도전성 패턴(25a)의 부분들을 형성한다. 패드 어레이들은 결합 배선들(27)을 통해 도전성 스트립 패턴(25a)에 접속되고, 도전성 패턴(25a), 스택 반도체 칩 구조(26) 및 결합 배선들(27)은 합성 수지(28)에 밀봉된다.
절연 캐리어(25)는 절연 캐리어(25)의 배면상에 형성된 볼 그리도 어레이(25f)를 더 포함하고, 그리드 어레이(25f)의 땜납 볼들은 도전성 스트립 패턴(25a)에 선택적으로 접속된다. 도전성 패턴(25a) 및 볼 그리드 어레이(25f)는 전체적으로 도전성 수단을 구성한다. 절연 캐리어(25)는 마더 보드(도시되지 않음) 상에 장착되고, 볼 그리도 어레이(25f)는 반도체 칩들(21a 내지 21d)에 다수의 신호 경로들을 제공한다.
볼 그리도 어레이(25f)에 전기적으로 접속된 관통 홀들이 절연 캐리어(25)의 측면에 더 형성되면, 절연 캐리어(22)는 절연 캐리어(25)상에 적층되고, 신호들은 관통 홀들을 통해 절연 캐리어(22)에 수용된 스택 반도체 칩 구조(21)에 제공된다.
물론, 다른 절연 캐리어(22)는 절연 캐리어(22)상에 더 적층될 수 있다.
제7도는 본 발명에 따른 3차원 다중 칩 모듈의 제2 변경을 도시한 것이다. 제2 변경은 또한 절연 캐리어(29), 스택 반도체 칩 구조(30), 결합 배선들(31), 합성 수지(32) 및 가열 싱크(33)를 포함한다. 스택 반도체 칩 구조(30), 결합 배선들(31) 및 합성 수지(32)는 제1 실시예와 유사하고, 절연 캐리어(29) 및 가열 싱크(33)에 초점을 맞추어 기술하겠다.
절연 캐리어(29)는 측벽 부재(29a) 및 부분 벽 부재(29b)를 포함하고, 측벽 부재(29a) 및 부분 벽 부재(29b)는 상부 공동(29c) 및 하부 공동(29d)을 정의한다.
구멍(29e)은 부분 벽 부재(29b)에 형성되고, 최하부 반도체 칩(30a) 보다 약간 더 넓다.
절연 캐리어(29)는 반도체 칩들의 패드에 선택적으로 접속된 도전성 패턴(29f)을 더 포함하고, 도전성 패턴(29f)은 관톨 홀(29g)과 함께 도전성 수단을 형성한다.
최하부 반도체 칩(30a)은 구멍(29e)에 배치되고, 가열 싱크(33)는 최하부 반도체 칩(30a)의 배면에 부착된다. 절연 캐리어(29)는 서로에게 적층될 수 있다.
[제2 실시예]
제8도를 참조하면, 본 발명을 구현한 다른 3차원 다중 칩 모듈은 광범위하게 각각 서로에게 적층된 다수의 절연 캐리어 부재들(41a, 41b, 41c 및 41d), 절연 캐리어 부재들(41a 내지 41d)에 의해 지지되는 다수의 반도체 칩들(42a, 42b, 42c 및 42d), 결합 배선들(43) 및 합성 수지 층들(44a, 44b, 44c 및 44d)을 포함한다.
절연 캐리어 부재들(41a 내지 41d)은 서로 유사한 구조이고, 절연 측벽 및 상기 절연 측벽에 합병된 절연 하부 판은 절연 캐리어 부재들(41a 내지 41d)각각의 리세스(45)를 형성한다. 구멍(41e)은 하부 판에 형성되고, 반도체 칩(42a/42b/42c/42d)보다 약간 더 넓다.
절연 캐리어 부재들(41a 내지 41d)은 도전성 패턴(41f) 및 도전성 관통 홀(41g)을 더 포함한다. 도전성 스트립들은 도전성 패턴(41f)을 형성하고, 도전성 관통 홀(41g)에 선택적으로 접속된다.
반도체 칩들(42a 내지 42d) 각각은 상부 표면 부(42e) 및 하부 표면 부(42f)를 갖는다. 집적 회로는 상부 표면 부(42e)에서 형성되고, 도전성 패드들은 상부 표면 부(42e)상에 형성된다. 상부 표면 부(42e)는 절연 캐리어 부재들(41a 내지 41d)의 절연 하부 판과 두께가 거의 동일하고, 따라서, 구멍(41e)에서 수납된다. 하부 표면 부(42f)는 반도체 칩들(42a 내지 42d)의 절연 캐리어 부재들(41a 내지 41d)와의 조립 후에 반도체 칩들(42a 내지 42d)로부터 제거된다.
패드 어레이는 각각 결합 배선들(43)을 통해 도전성 패턴(41f)에 접속되고, 반도체 칩들(42a 내지 42d), 도전성 패턴(41f) 및 결합 배선들(43a)은 합성 수지 층들(44a 내지 44d)에서 밀봉된다. 합성 수지 층들(44a 내지 44d)은 습도에 대항하기에 효과적이고, 결합 배선들(43)이 이동하거나 분리되지 않게 한다.
반도체 웨이퍼의 극히 얇은 표면의 일부만이 집적 회로의 제조 공정에서 소모되고, 남은 부분만이 반도체 웨이퍼에 강성을 부여한다. 반도체 웨이퍼의 반도체 칩들(42a 내지 42d)로의 분리 및 절연 캐리러 부재들(41a 내지 41d)과의 조립은 충분한 강성을 필요로 한다. 그러나, 반도체 칩들(42a 내지 42d)의 절연 캐리어 부재들(41a 내지 41d)과의 조립 후에, 보다 큰 강성이 덜 중요해진다. 이 때문에, 하부 표면 부(42f)는 반도체 칩들(42a 내지 42d)로부터 제거되고, 극히 얇은 상부 표면 부(42e)만이 본 발명에 따라 3차원 다중 칩 모듈에 남겨진다. 상부 표면 부(42e)는 두께가 0.10 내지 0.30㎜이고, 모듈의 총 두께를 얇게 한다.
이 실례에서, 도전성 패턴(41f) 및 관통 홀(41g)은 전체적으로 도전성 수단을 구성한다.
제9a도 내지 제9e도는 3차원 다중 칩 모듈을 제조하기 위한 공정 과정을 도시한 것이다. 먼저, 절연 캐리어 부재(41a)는 작업 테이블(46)에 배치되고, 구멍(41e)은 작업 테이블(46)에 형성된 리세스(46a)에 따라 정렬된다.
반도체 칩(42a)은 구멍(41e)에 삽입되고, 구멍(41e)은 상부 표면 부(42e)에 수납된다. 리세스(46a)는 제9a도에 도시된 바와 같이 하부 표면 부(42f)에 헐겁게 수납된다.
따라서, 도전성 패드들(42g)은 제9b도에 도시된 바와 같이 배선 결합 기술을 사용하여 결합 배선들(43)을 통해 도전성 패턴(41f)에 접속된다.
합성 수지 액체는 리세스(45)를 채운다. 합성 수지가 세트될 때, 도전성 패턴(41f), 반도체 칩(42a) 및 결합 배선들(43)은 제9c도에 도시된 바와 같이 합성 수지 층(44a)으로 밀봉된다. 합성 수지 층(44a)은 반도체 칩(42a)을 절연 캐리어 부재(41a)에 고정시켜서, 결합 배선들(43)의 분리를 방지한다. 다시 말하면, 하부 표면 부(42f)는 덜 중요하게 된다.
따라서, 반도체 칩(42a)은 절연 캐리어 부재(41a)와 조립되고, 하부 표면 부(42f)를 제거하기 위해 작업 테이블로부터 이동된다.
연마기, 다듬 연마기, 표면 연삭기 및 에칭 시스템은 하부 표면 부(42f)를 제거하기에 유용하고, 반도체 칩(42a)의 배면은 제9d도에 도시된 바와 같이 캐리어 부재(41a)의 절연 하부 판의 배면과 거의 동일 평면이 된다.
반도체 칩들(42b 내지 42d)은 절연 캐리어 부재들(41b 내지 41d)과 동시에 또는 연속적으로 조립되고, 하부 표면 부들(42f)은 제9d도에 도시된 반도체 칩(42a)과 유사하게 반도체 칩들(42b 내지 42d)로부터 제거된다.
절연 캐리어 부재들(41a 내지 41d)은 서로 스택되고, 금속 또는 도전성 수지는 제9e도에 도시된 바와 같이 관통 홀(41g)을 사용하여 도전성 패턴들(41f)을 전기적으로 접속시킨다. 도전성 핀들(도시되지 않음)은 상호 접속에 사용될 수 있다.
상술된 바와 같이, 상부 표면 부(42e)는 두께가 0.10 내지 0.30㎜이다. 반도체 칩들(42a 내지 42d)이 절연 캐리어 부재들(41a 내지 41d)에 의해 스택될 때, 3차원 다중 칩 모듈은 두께가 0.4㎜ 내지 1.2㎜사이의 범위에 속한다. TSOP(two-sided thin small-outline package)는 현재 가장 얇은데, TSOP의 두께는 1.0㎜정도이다. 따라서, 본 발명에 따른 3차원 다중 칩 모듈은 TSOP의 두께와 동일하고, 팩키징 밀도는 4배 더 크다.
제10도는 본 발명에 따른 3차원 다중 칩 모듈에 합병된 반도체 칩들(42a 내지 42d)과 조립된 절연 캐리어 부재들(41a 내지 41d)의 변경을 도시한 것이다. 변경은 절연 캐리어 부재(47)를 포함하고, 부분 벽(47a)은 상부 공동(47b) 및 하부 공동(47c)을 정의한다. 구멍(47d)은 부분 벽(47a)에서 형성되고, 반도체 칩(48)에 수납된다. 하부는 반도체 칩들(42a 내지 42d)과 유사하게 반도체 칩(48)으로부터 제거되고, 반도체 칩(48)의 배면은 하부 공동(47c)에 노광된다.
합성 수지 층(49)은 반도체 칩(48)을 절연 캐리어 부재(47)에 고정시킨다. 반도체 칩(48)의 도전성 패드는 결합 배선들(50)을 통해 절연 캐리어 부재(47)의 도전성 패턴에 접속된다. 도전성 패턴은 도전성 관통 홀(47e)에 전기적으로 접속되고, 도전성 패턴 및 관통 홀(47e)은 전체적으로 도전성 부재를 구성한다.
가열 싱크(51)는 반도체 칩(48)의 배면에 부착되고, 하부 공동(47c)에 수용된다.
마더 보드(52)가 제10도에 도시된 변경으로 스택될 때, 3차원 다중 칩 모듈은 제11도에 도시된 페이퍼에 수직으로 연장하는 가열 싱크(1)를 갖는다. 제11도에 도시되지 않더라도, 합성 수지 층(49)과 가열 싱크 사이에 갭이 생기고, 금속 또는 열 도전성 수지는 갭을 채운다. 금속 층 또는 열 도전성 수지는 가열 싱크(51)에 합성 수지 층(49)을 고정시킬 뿐만 아니라 가열 싱크(51)에 열을 방출한다. 가열 싱크(51)는 마더 보드(52)에 부착되고, 3차원 다중 칩 모듈 및 마더 보드(52) 사이에서 공유된다.
[제3 실시예]
제12도, 제13a도 내지 제13h도 및 제14도는 본 발명으 구현한 3차원 다중 칩 모듈을 제조하는 공정을 도시한 것이다. 합성 절연 캐리어 부재(60)는 제12도에 도시된 바와 같이 4개의 리세스들(60a, 60b, 60c 및 60d) 및 4개의 구멍들(60e, 60f, 60g 및 60h)을 갖고, 2차원으로 배열된 4개의 절연 캐리어 부재들(41a/41b/41c/41d)과 동일하다. 구멍들(60e 내지 60h)은 반도체 칩들 보다 약간 더 넓고, 반도체 칩들은 각각 구멍들(60e 내지 60h)을 갖고, 2차원으로 배열된 4개의 절연 캐리어 부재들(41a/41b/41c/41d)과 동일하다. 구멍들(60e 내지 60h)은 반도체 칩들 보다 약간 더 넓고, 반도체 칩들은 각각 구멍들(60e 내지 60h)에 삽입될 수 있다.
제조 공정 과정은 합성 절연 캐리어 부재(60)를 제공하는 것으로 시작되고, 도전성 패턴들(60i)은 제13a도에 도시된 바와 같이 합성 절연 캐리어 부재(60)의 내면에 형성된다. 합성 절연 캐리어 부재(60)는 작업 테이블(61)에 배치되고, 구멍들(60e 내지 60h)은 각각 작업 테이블(61)에 형성된 리세스들(61a)에 따라 배열된다.
반도체 칩들(62)은 각각 구멍들(60e 내지 60h)에 삽입되고, 반도체 칩들(62)의 상부 표면 부(62a)는 구멍들(60e 내지 60h)에 각각 수용된다. 도전성 패드(62b) 어레이들은 각각 반도체 칩들(62)의 상부 표면에 형성되고, 도전성 패턴들(60i)과 거의 동일 평면이 된다. 리세스들(61a)은 제13b도에 도시된 바와 같이 하부 표면 부(62c)에 헐겁게 수납된다.
따라서, 도전성 패드들(62b)의 어레이들은 제13c도에 도시된 바와 같이 배선 결합 기술을 사용하여 결합 배선들(63)을 통해 도전성 패턴(60i)에 접속된다.
합성 수지 액체는 리세스들(60a 내지 60d)을 채운다. 합성 수지가 세트될 때, 도전성 패턴들(60i), 반도체 칩들(62) 및 결합 배선들(63)은 제13d도에 도시된 바와 같이 합성 수지 층(64)에서 밀봉된다. 합성 수지 층들(44a)은 반도체 칩들(62)을 합성 절연 캐리어 부재(60)에 고정시키고, 결합 배선들(63)이 분리되는 것을 방지한다.
따라서, 반도체 칩들(62)은 합성 절연 캐리어 부재(60)에 조립되고, 하부 표면 부들(62c)을 제거하기 위해 작업 테이블(61)로부터 이동된다.
연마기, 다듬 연마기, 표면 연삭기 및 에칭 시스템은 하부 표면 부(62c)를 제거하기에 유용하고, 반도체 칩(62)의 배면은 제13e도에 도시된 바와 같이 합성 절연 캐리어 부재(60)의 절연 하부 판의 배면과 거의 동일 평면이 된다.
볼 그리드 어레이들이 반도체 칩들(62)의 배면에 필요하면, 제조자는 땜납 볼형성 공정, 땜납 페이스트 프린팅 공정 또는 분배 공정을 통해 반도체 칩들(62)의 배면에 볼 그리드 어레이들(도시되지 않음)을 동시에 형성하고, 볼 그리도 어레이들은 선정된 높이로 조절된다.
도면에 도시되지 않더라도, 도전성 패턴들(60i)은 합성 절연 캐리어 부재(60)의 상부 표면에 노광되고, 제조자는 집적 회로들이 문제없이 작동하는지의 여부를 파악하기 위해 반도체 칩들(62)에 형성된 집적 회로들을 검사한다. 상세히 말하자면, 프로우브(65:probe)는 제13f도에 도시된 바와 같이 상부 표면에 노광된 도전성 패턴들과 접촉하게 되고, 테스트 패턴들은 도전성 패턴들을 통해 프로우브(65)로부터 집적 회로들로 제공된다. 집적 회로들은 출력 신호들을 생성하도록 테스트 패턴들에 응답하고, 분석기(도시되지 않음)는 출력 신호들이 예상 신호들과 일치하는지를 알기 위하여 프로우브(65)를 통해 제공된 출력 신호들을 검사한다. 테스트는 연소(burn-in)전에, 연소 중에 및 연소 후에, 즉, 3회 반복된다.
이 실례에서, 집적 회로들은 하부(62c)의 제거 후에 테스트된다. 그러나, 테스트는 밀봉 단계 후에 실행될 수 있다.
합성 절연 캐리어 부재(60)는 스택되고 서로 배치되고, 금속 또는 도전성 수지를 사용하여 결합된다. 금속이 사용될 때, 합성 절연 캐리어 부재(60)사이에 삽입된 금속 막들이 역류되거나, 합성 절연 캐리어 부재(60)들이 용접된다. 한편, 도전성 수지가 사용되면, 도전성 수지층들은 합성 절연 캐리어 부재(60)들을 서로 접속시키기 위해 열적으로 또는 광학적으로 세트된다. 그 결과, 스택 구조(66)는 제13g도에 도시된 바와 같이 제조된다.
따라서, 스택 구조(66)는 4개의 3차원 다중 칩 모듈들로 분리된다. 입방체 절단기(dicing machine), 스크라이빙 머신 또는 레이저 스크라이버는 스택 구조(66)에 분리 선들을 형성한다. 입방체 절단기가 사용되면, 스택 구조(66)는 테이블(67a)에 배치되고, 블레이드(67b)는 스택 구조(66)를 제13h도에 도시된 바와 같이 절단한다. 쵸코-브레이킹 기술(choco-breaking technique)이 사용되면, 브레이킹 라인들은 제13b도에 도시된 장착 단계 전에 합성 절연 캐리어 부재(60)에서 형성된다.
스택 구조(66)는 제14도에 도시된 바와 같이 4개의 3차원 다중 칩 모듈들(68a 내지 68d)로 분리되고, 3차원 다중 칩 모듈들(68내지 68d)은 필요한 경우 최종 테스트를 받게 된다.
합성 절연 캐리어 부재(60)는 대량 생산에 적합하고, 3차원 다중 칩 모듈들(68a/68b/68c/68d)의 제조 비용을 감소시킨다.
본 발명의 특정 실시예들이 도시되고 기술되었지만, 본 기술 분야에 숙련된 자들에게는 다수의 변경 및 수정이 본 발명의 원리 및 범위를 벗어나지 않고 이루어질 수 있음을 안다.
예를 들면, 상이한 집적 회로들은 반도체 칩들(21a 내지 21d 또는 62)에서 형성될 수 있다. 4개 이상 또는 4개 이하의 반도체 칩들이 절연 캐리어 상에 스택 될 수 있다. 유사하게, 4개 이상 또는 4개 이하의 절연 캐리어 부재들이 스택 구조를 생성하기 위해 스택될 수 있다.
도전성 수단은 도전성 패턴/관통 홀들의 결합 및 도전성 패턴/볼 그리드 어레이의 결합으로 제한되는 것은 아니다.
합성 절연 캐리어 부재는 4개 이상 또는 4개 이하의 반도체 칩들과 조립될 수 있다.
결국, 하나 이상의 절연 캐리어(22)가 합성 절연 캐리어 부재(60)와 유사한 합성 절연 캐리어를 형성할 수 있다.

Claims (19)

  1. 주 표면, 외부 표면과, 상기 주 표면 및 상기 외부 표면에 노광된 도전성 수단(22b/22c; 25a/25f; 29f/29g)을 포함하는 절연 캐리어(22; 25; 29)를 포함하는 3차원 다중 칩 모듈에 있어서, 상기 절연 캐리어(22; 25; 29)에 의해 지지되고 집적 회로와 상기 집적 회로에 전기적으로 접속되고 주변 영역에 형성된 도전성 패드들(21h/21i)을 각각 갖는 다수의 반도체 칩들(21a 내지 21d) 및 상기 다수의 반도체 칩들 중 한 칩의 중심 영역과 상기 다수의 반도체 칩들 중 다른 칩의 중심 영역 사이에 삽입된 적어도 하나의 절연 접착제 화합물 층(21e/21f/21g)을 포함하는 스택 반도체 칩 구조(21; 26; 30) 및 상기 다수의 반도체 칩들의 상기 도전성 패드들과 상기 절연 캐리어의 상기 도전성 수단 사이에 접속된 도전성 배선들(23; 27; 31)을 더 포함하는 것을 특징으로 하는 3차원 다중 칩 모듈.
  2. 제1항에 있어서, 상기 도전성 패드들, 상기 도전성 수단 및 상기 도전성 배선들을 커버하는 절연 수지 층을 더 포함하는 것을 특징으로 하는 3차원 다중 칩 모듈.
  3. 제1항에 있어서, 상기 주 표면은 상기 스택 반도체 칩 구조가 수용된 공동(22a; 25b; 29c)을 정의하고, 상기 공동의 깊이는 상기 스택 반도체 칩 구조의 높이와 동일하거나 보다 큰 것을 특징으로 하는 3차원 다중 칩 모듈.
  4. 제3항에 있어서, 상기 스택 반도체 칩 구조, 상기 도전성 수단 및 상기 도전성 배선들을 밀봉하도록 상기 공동을 채우는 절연 수지층(24; 28; 32)을 더 포함하는 것을 특징으로 하는 3차원 다중 칩 모듈.
  5. 제1항에 있어서, 상기 주 표면에 형성된 도전성 패턴(22c; 29f) 및 상기 외부 표면에 노광된 도전성 관통 홀들(22b; 29g)은 상기 도전성 수단을 구성하는 것을 특징으로 하는 3차원 다중 칩 모듈.
  6. 제1항에 있어서, 상기 주 표면에 형성된 도전성 패턴(25a) 및 볼 그리드 어레이(25f)는 상기 도전성 수단을 구성하는 것을 특징으로 하는 3차원 다중 칩 모듈.
  7. 제1항에 있어서, 상기 스택 반도체 칩 구조에서 최하부 위치에 있는 상기 다수의 반도체 칩들중 한 칩에 부착된 가열 싱크(33)를 더 포함하는 것을 특징으로 하는 3차원 다중 칩 모듈.
  8. 반도체 칩들을 수용하기 위한 절연 캐리어를 포함하는 3차원 다중 칩 모듈에 있어서, 상기 절연 캐리어는 제1내면, 구멍(41e; 47d)을 정의하는 제2 내면, 외부 표면과, 상기 제1 내면 및 상기 외부 표면에 노광된 도전성 수단(41f/41g)을 각각 갖는 서로 적층된 다수의 절연 캐리어 부재들(41a 내지 41d; 47)을 포함하고, 상기 3차원 다중 칩 모듈은, 상기 구멍에 각각 수용되고, 제1 표면 부(42e)에 형성된 도전성 패드들(42g), 상기 제1 표면 부(42e) 및 제거된 제2 표면 부(42f)에 형성된 집적 회로를 각각 갖는 다수의 반도체 칩들(42a 내지 42d; 48); 및 상기 다수의 반도체 칩들 각각의 상기 도전성 패드들과 상기 다수의 절연 캐리어 부재들 중 한 부재의 상기 도전성 수단 사이에 각각 접속된 다수의 도전성 배선들(43; 50)의 집합들을 더 포함하는 것을 특징으로 하는 3차원 다중 칩 모듈.
  9. 제8항에 있어서, 상기 제1 내면은 상기 구멍(41e)이 노광된 공동을 정의하는 것을 특징으로 하는 3차원 다중 칩 모듈.
  10. 제9항에 있어서, 상기 도전성 패드들, 상기 도전성 패턴 및 상기 도전성 배선들의 집합을 밀봉할 뿐만 아니라 상기 다수의 반도체 칩들 중 하나를 상기 다수의 절연 캐리어 부재들 중 관련된 부재에 고정시키도록 상기 공동을 각각 채우는 수지 피스들(44a 내지 44d)을 더 포함하는 것을 특징으로 하는 3차원 다중 칩 모듈.
  11. 제9항에 있어서, 상기 다수의 반도체 칩들에 각각 부착된 다수의 가열 싱크들(51)을 더 포함하는 것을 특징으로 하는 3차원 다중 칩 모듈.
  12. 제8항에 있어서, 도전성 패턴(41f) 및 도전성 관통 홀들(41g)은 상기 도전성 수단을 구성하는 것을 특징으로 하는 3차원 다중 칩 모듈.
  13. 3차원 다중 칩 모듈을 제조하는 방법에 있어서, a) 주 표면, 외부 표면과 상기 주 표면 및 상기 외부 표면에 노광된 도전성 수단(22b/22d/22e)을 포함하는 절연 캐리어(22)를 제공하는 단계; b) 중심 영역, 상기 중심 영역 주위의 주변 영역과, 집적 회로에 전기적으로 접속되고 상기 주변 영역에 노광된 도전성 패드들(21h/21i)을 갖는 반도체 칩(21a)을 상기 절연 캐리어에 장착하는 단계; c) 도전성 배선(23)들을 통해 상기 도전성 수단(22d/22e)에 상기 도전성 패드들(21h/21i)을 접속시키는 단계; d) 접착제 화합물 층(21e)으로 상기 중심 영역을 코팅하는 단계; e) 중심 영역, 상기 중심 영역 주위의 주변 영역과, 상기 주변 영역에 노광된 도전성 패드들(21h/21i)을 갖는 다른 반도체 칩(21b)을 상기 접착제 화합물 층(21e)에 배치하는 단계; f) 상기 다른 반도체 칩의 상기 도전성 패드들(21h/21i)을 도전성 배선들(23)을 통해 상기 도전성 수단(22d/22e)에 접속시키는 단계; 및 g) 필요한 경우 상기 단계들 d), e) 및 f)를 반복하는 단계를 포함하는 것을 특징으로 하는 3차원 다중 칩 모듈 제조 방법.
  14. 제13항에 있어서, 상기 주 표면은 상기 반도체 칩들(21a 내지 21d)이 수용된 공동(22a)을 정의하고, 상기 공동의 깊이는 상기 반도체 칩들 및 상기 접착제 화합물 층 또는 층들의 높이를 합한 높이와 동일하거나 보다 큰 것을 특징으로 하는 3차원 다중 칩 모듈 제조 방법.
  15. 제14항에 있어서, 상기 단계 g) 후에 상기 반도체 칩들(21a 내지 21d), 상기 접착제 화합물 층 또는 층들(21e 내지 21g), 상기 도전성 수단(41f/41g), 상기 도전성 패드들(42g) 및 상기 도전성 배선들(43)을 수지로 밀봉하도록 상기 공동(22a)에 수지(24)를 제공하는 단계를 더 포함하는 것을 특징으로 하는 3차원 다중 칩 모듈 제조 방법.
  16. 3차원 다중 칩 모듈을 제조하는 방법에 있어서, a) 제1 내면, 구멍(41e)을 정의하는 제2 내면, 외부 표면과, 상기 제1 내면 및 상기 외부 표면에 노광된 도전성 수단41f/41g)을 각각 갖는 다수의 절연 캐리어 부재들(41a 내지 41d)을 제공하는 단계; b) 상기 구멍에서 수납된 제1 표면 부(42e) 및 상기 구멍으로부터 돌출된 제2 표면 부(42f)상에 형성된 도전성 패드들(42g)을 갖는 다수의 반도체 칩들 각각을 상기 다수의 절연 캐리어 부재들중 한 부재의 상기 구멍에 수용하는 단계; c) 상기 다수의 반도체 칩들 각각의 상기 도전성 패드들을 도전성 배선들(43)을 통해 상기 다수의 절연 캐리어 부재들 중 한 부재의 도전성 수단에 접속시키는 단계; d) 상기 다수의 절연 캐리어 부재들중 상기 한 부재의 상기 공동에 상기 다수의 반도체 칩들 각각을 완전히 수용하도록 상기 다수의 반도체 칩들 각각의 상기 제2 표면 부(42f)를 제거하는 단계; 및 e) 상기 다수의 절연 캐리어 부재들중 한 부재의 상기 도전성 수단이 상기 다수의 절연 캐리어 부재들 중 다른 부재의 상기 도전성 수단에 전기적으로 접속되는 방식으로 상기 다수의 절연 캐리어 부재들(41a 내지 41d)을 스택하는 단계를 포함하는 것을 특징으로 하는 3차원 다중 칩 모듈 제조 방법.
  17. 제16항에 있어서, 상기 제1 내면은 상기 구멍(41e)이 노광된 공동(45)을 정의하는 것을 특징으로 하는 3차원 다중 칩 모듈 제조 방법.
  18. 제17항에 있어서, 상기 단계 c) 및 상기 단계 d)사이에 상기 도전성 패드들, 상기 도전성 수단 및 상기 도전성 배선들을 밀봉할 뿐만 아니라 상기 다수의 반도체 칩들 각각을 상기 다수의 절연 캐리어 부재들 중 관련된 부재에 고정시키도록 상기 공동을 수지(44a 내지 44d)로 채우는 단계를 더 포함하는 것을 특징으로 하는 3차원 다중 칩 모듈 제조 방법.
  19. 제16항에 있어서, 상기 제2 내면은 상기 단계 b)에서 상기 다수의 반도체 칩들(62)중 다른 칩이 수용된 적어도 하나의 구멍(60e 내지 60h)을 정의하고, 상기 다수의 반도체 칩들(62)중 상기 다른 칩은 상기 단계들 c) 및 d)에서 상기 다수의 반도체 칩들 각각에 유사하게 처리되고, 상기 방법은, 서로 스택된 상기 다수의 절연 캐리어 부재들을 다수의 3차원 다중 칩 모듈들로 분리시키는 단계들을 더 포함하는 것을 특징으로 하는 3차원 다중 칩 모듈 제조 방법.
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