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- TW299486B TW299486B TW085104024A TW85104024A TW299486B TW 299486 B TW299486 B TW 299486B TW 085104024 A TW085104024 A TW 085104024A TW 85104024 A TW85104024 A TW 85104024A TW 299486 B TW299486 B TW 299486B
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- 239000004065 semiconductor Substances 0.000 claims description 128
- 235000012431 wafers Nutrition 0.000 claims description 69
- 239000013078 crystal Substances 0.000 claims description 52
- 230000007246 mechanism Effects 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 26
- 150000001875 compounds Chemical class 0.000 claims description 17
- 230000008569 process Effects 0.000 claims description 16
- 229920005989 resin Polymers 0.000 claims description 15
- 239000011347 resin Substances 0.000 claims description 15
- 238000011049 filling Methods 0.000 claims description 14
- 239000000853 adhesive Substances 0.000 claims description 12
- 230000001070 adhesive effect Effects 0.000 claims description 12
- 238000009413 insulation Methods 0.000 claims description 9
- 239000000969 carrier Substances 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 6
- 239000011231 conductive filler Substances 0.000 claims description 5
- 238000011068 loading method Methods 0.000 claims description 2
- 238000013515 script Methods 0.000 claims description 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 claims 1
- 238000005034 decoration Methods 0.000 claims 1
- 229920003002 synthetic resin Polymers 0.000 description 16
- 239000000057 synthetic resin Substances 0.000 description 16
- 238000005516 engineering process Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 238000005192 partition Methods 0.000 description 5
- 238000012360 testing method Methods 0.000 description 4
- CAWXEEYDBZRFPE-UHFFFAOYSA-N Hexazinone Chemical compound O=C1N(C)C(N(C)C)=NC(=O)N1C1CCCCC1 CAWXEEYDBZRFPE-UHFFFAOYSA-N 0.000 description 3
- 230000017525 heat dissipation Effects 0.000 description 3
- 238000012856 packing Methods 0.000 description 3
- 238000007639 printing Methods 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- 241001137251 Corvidae Species 0.000 description 1
- 241001521797 Scorpaena notata Species 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229940125782 compound 2 Drugs 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 210000005069 ears Anatomy 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000013100 final test Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- RZDQHXVLPYMFLM-UHFFFAOYSA-N gold tantalum Chemical compound [Ta].[Ta].[Ta].[Au] RZDQHXVLPYMFLM-UHFFFAOYSA-N 0.000 description 1
- 239000004519 grease Substances 0.000 description 1
- 150000002484 inorganic compounds Chemical group 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 238000010330 laser marking Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 210000000056 organ Anatomy 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 229940098465 tincture Drugs 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
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- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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Description
經濟部中央橾準局貝工消費合作社印製 A7 B7 五、發明说明(') 發昍铕城 本發明係關於3維多晶片模組,尤其是具有堆®半導 體晶片之3維多晶片模組。 相酺坊術説明 3維多晶Η模組典型之範例發表在曰本未審應用專利 公報第61-101067號,而且圖1説明以前技術之3維多 晶Η模組。 以前技術之3維多晶片模組主要包含晶片承載器U、 lb、lc和Id及分別放置在晶片承載器1&到lb上之半導體 晶M,導霄圖案3a、3b、3c和3d及陶製平板4a、4b、4c 和4d形成晶片承載器la到Id,而在半導體晶K2a到2d上 之裝填塾通過接線5a、5b、5c和5 d分別連接導電圖案3a 到3d,導轚圖案4a到4d之排列都相同。 一靜態隨機取存記億元件製造在各嫡半導體晶片2&到 2d上,而且位址訊號,資料訊號和控制訊號都同樣分配 到在半導體晶片2a到2d上之裝填墊,除非外加晶片致能 訊號且形成相對之圖案3a到3d的導電帶狀線,否則接線 5 a到5 d同樣將裝燠墊連接到圖案3 a到3d的導電帶狀線及 位址訊號,資料訊號和控制訊號,例如,控制訊號分配 到半導體晶片2a到2d之装填墊6a、6b、6c和6d,且導電 帶狀線7a、7b、7c和7d位於圖案3a到之相對.位置❶ 半導體晶片2a到2d和接線5a到5 d用封裝樹脂8 g蓋, 而導電圖案3 a到3d塗上接合物9,晶片承載器38到3(1能成功 地堆疊,而接合物9可再流動,接合物9固定晶片承載 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 111 I i I 裝 I -- 111 訂I ! I III 線 (讀先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(> ) 器3 a到3d,而該晶Η承載器製造成以前技術之3維多晶 片模組β 當晶片承載器3 a到3d堆疊時,相對之導電帶狀線如7a 到7d,依序相互連接,而且傳避位址訊號,資料訊號和 控制訊號且形成靜隨機取存記億元件。 另一痼以前技術之3維多晶片模組發表在日本未審應 用專利公報第2-310957號,圖2說明以前技術之多晶片 模組給予分量單位10的半導體元件,而圖3則顯示發表 在日本未審應用專利公報之以前技術的多晶片模組。 該分量單位10包含拉線架l〇a,放置在拉線架10a之連 接棒10c上的半導體晶片10b和密封半導體晶片10b之塑 膠包裝l〇d,該半導體晶HlOb具有裝填物,而接線10e 和lDf將裝填墊之電訊號連接到拉線架10a之通路10g 和 10h〇 因此,連接棒l〇c和半導體晶MlQb傾斜於塑膠包裝10d 之上表面l〇i,和下表面lD«j,而通路10g和l〇h分別突出 於下表面l〇j和上表面l〇i,該通路l〇g在下表面1N和上 表面IDi上扭曲而分別在下和上表面1M和lQi上形成突 出物1 0 k和1 0 m。 同樣地,該通路l〇h在上表面10i和下表面lDj上扭曲 而分別在上和下表面1 0 i和1 0 j上形成突出物1 O.n和1 0 〇。 當分量單位10堆疊成圖3時,下分量單位10之突出物 lOm/lGn對齊上分量單位10之突出物10k/10o,而訊號傳 避通過在分量單位10之間的突出物10k/10m/10n/10oe 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) I 裝 訂 I n (請先閱讀背面之注意事項再填寫本頁) 299486 A1 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( ) 1. 第 一 個 以 ^ J. 刖 技 術 之 3 維 多 晶 片 模 組 遇 到 總 厚 度 的 問 題 1 r I 如 圖 1 所 示 9 該 晶 片 承 載 器 3 a/ 3 b/ 3c 插 入 兩 半 導 體 晶 1 | Η 2a/2b , 2b/ 2 c 或 2 c /2d之間, 而且該晶Η承載器3 a到3d /-—V 請 1 | bb 半 導 體 晶 Η 2 a 到 2d 厚 f 該 晶 片 承 載 3 a 到 3d只 是 相 互 堆 先 閲 1 I 讀 1 I II 9 而 第 一 傾 以 > *-刖 技 術 之 3 維 多 晶 片 模 組 比 該 晶 片 承 載 背 面 1 1 之 1 器 3a/3b/3c /3d 厚 4 倍, 基於這値理由, 第— -個以前技 注 意 1 I 術 之 3 維 多 晶 片 模 組 比 4 個 半 導 體 晶 片 2 a 到 2 d的 跑 厚 度 事 項 1 1 再 1 | 還 要 厚 很 多 9 而 厚 的 模 組 會 受 限 於 板 上 之 包 裝 密 度 0 填 寫 1 裝 第 二 個 以 前 技 術 之 3 維 多 晶 Η 模 組 也 遇 到 此 間 題 9 雖 頁 '—✓ 1 I 然 傾 斜 的 拉 線 架 10 a可以減少第二個以前技術之3 維多 1 1 晶 片 模 組 佔 據 板 上 之 面 積 9 但 是 塑 膠 包 裝 10 d變得比半 1 I 導 體 晶 片 10 b厚很多, 而該第二傾以前技術之3 維多晶 1 1 訂 1 片 模 組 比 該 半 導 體 晶 片 1 0 b之總厚度厚很多。 發 明 總 w 1 I 因 此 9 本 發 明 重 要 之 百 的 係 提 供 一 夠 薄 之 3 維 多 晶 片 1 1 模 組 以 增 加 板 上 之 包 裝 密 度 〇 1 1 為 了 兀 成 此 百 的 S 本 發 明 提 出 半 導 體 晶 Η 直 接 相 互 堆 線 I II 〇 1 1 為 了 兀 成 此 巨 的 > 本 發 明 還 提 出 在 與 承 載 器 組 合 之 後 1 I 9 移 去 半 導 體 晶 Η 之 反 面 部 份 〇 1 | 根 據 本 發 明 之 一 方 向 f 提 供 之 3 維 多 晶 片 模 組 包 含 • 1 1 一 含 有 主 表 面 、 外 表 面 和 導 電 機 構 曝 露 於 主 表 面 和 外 表 1 I 面 之 φ 緣 承 載 器 由 該 絶 緣 承 載 器 支 撐 之 堆 叠 半 導 醱 晶 1 I 片 結 構 » 而 且 包 含 許 多 各 具 有 5- 積 體 電 路 和 形 成 在 其 周 邊 1 1 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明 ( 4 ) Γ 區 域 之 導 電 裝 填 物 的 半 導 體 晶 Η 9 且 將 電 訊 號 連 接 到 積 1 體 電 路 9 以 及 至 少 一 個 絶 緣 的 黏 著 化 合 物 層 插 在 許 多 半 1 | 導 體 晶 片 之 一 中 心 區 和 許 多 半 導 體 晶 片 之 另 一 中 心 區 之 請 1 I 間 9 和 連 接 許 多 半 導 體 晶 片 的 導 電 裝 填 墊 和 絶 線 承 載 器 先 閲 1 1 讀 1 I 的 導 電 機 構 之 間 的 導 線 〇 背 1 之 1 根 據 本 發 明 之 另 — 方 向 » 提 供 之 3 維 多 晶 Η 棋 組 包 含 注 意 1 1 : 許 多 絶 緣 承 載 物 各 部 相 互 製 成 薄 板 9 許 多 絶 緣 承 載 物 事 項 1 I 再 1 I 各 部 各 具 有 第 内 表 面 $ 定 義 開 Ρ 之 第 二 内 表 面 » 外 表 填 寫 本 1 A 面 和 曝 媒 於 第 —* 内 表 面 和 外 表 面 之 導 電 機 構 各 白 容 納 頁 '—^ 1 I 在 開 P 中 之 許 多 的 半 導 體 晶 片 * 許 多 的 半 導 體 晶 片 各 具 1 1 有 形 成 在 第 —* 表 面 部 份 之 導 電 裝 填 墊 9 形 成 在 第 一 表 面 1 I 部 份 之 積 體 電 路 和 從 那 裡 移 去 之 第 二 表 面 部 份 以 及 許 1 1 訂 1 多 導 線 之 設 定 各 白 連 接 各 艏 許 多 半 導 體 晶 片 的 導 電 裝 填 物 和 許 多 絶 緣 承 載 器 各 部 之 一 的 導 電 機 構 之 間 〇 1 I 根 據 本 發 明 還 有 之 另 一 方 向 * 提 供 3 維 多 晶 Η 模 組 之 1 1 製 程 其 包 含 之 步 驟 為 ; a)製 備 包 含 主 表 面 、 外 表 面 和 1 1 曝 露 於 主 表 面 和 外 表 面 之 導 電 機 構 的 絶 緣 承 載 器 ; b)將 線 I 半 導 體 晶 片 放 置 在 絶 緣 承 載 器 上 9 該 半 導 體 晶 片 具 有 中 1 1 心 區 〇 環 繞 中 心 區 之 周 邊 區 及 連 接 電 訊 號 到 積 體 電 路 且 1 I 曝 露 於 周 邊 區 之 導 電 裝 填 墊 C)將 該 導 電 裝 填 墊 透 過 導 1 I 線 連 接 到 導 電 機 構 ; d)將 黏 箸 化 合 物 層 塗 在 中 .心 區 ; e) 1 1 將 另 一 個 半 導 體 晶 Η 放 在 黏 箸 化 合 物 層 上 S 另 —· 半 導 體 1 | 晶 片 具 有 一 中 心 區 9 一 環 嬈 中 心 區 之 周 邊 區 及 曝 露 於 周 1 1 邊 區 之 導 電 裝 填 墊 以 及 f) 將 6- 另 餹 半 導 體 晶 片 之 導 電 1 1 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨OX297公釐) 裝琪墊透過導線連接到該導電機構;如果必要 步驟d )、e )和f )。 仍然根據本發明之另一方向,提供3維多晶 製程,其包含之步驟為:a)製備許多各具有第 、定義開口之第二内表面、外表面和曝露於第 和外表面之導電機構的絶緣承載器部份;b)將 晶片容納於許多絶線承載器部份之一的開口中 導體晶片各具有形成在其接受在開口中之第一 和突出於開口之第二表面部份的導電裝填墊; 半導體晶片之各導電裝填塾透過導線連接到許 載器部份之一的導電機構;d)移去前述的許多 Η之各個第二表面部份,使該各許多的半導體 完全容納在該各許多絶緣承載器部份之空腔中 以許多絶緣承載器部份之一的導電機構將電訊 許多絶緣承載器部份之另一導電機構如此之方 許多絶緣承載器部份。 鼸忒簡沭 根據本發明3維多晶片模組之特激和優點, 合附圖之說明將會更清楚明瞭,其中 圖1為第一個^Βΐί技術之堆叠多晶片模組結 面圖; 圖2為以前技術之分量單位結構的横截面圖 圖3為第二値以前技術之堆叠多晶Η模組的 腺乂-發明之3維多晶片模組結構之 ,g)重覆 片模組之 一内表面 一内表面 各半導體 ,許多半 表面部份 c)將許多 多絶緣承 半導體晶 晶片都能 ;以及e ) 號連接到 法,堆叠 從下面結 構的橫截 側視圖; 橫截面圖; 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(办) 圖5A到5E為示於圖4且根據本發明之3維多晶Η模組 製程順序的横截面圖; 圖6為3維多晶片模組第一修正例之横截面圖; 圖7為3維多晶片模組第二修正例之横截面圖; 圖8為根據本發明之S —傾3維多晶Η模組結構之横 截面圖; 圖9Α到9Ε為根據本發明之3維多晶片模組製程順序的 横截面圖; 圖10為絶緣承載器部份之修正例的横截面圖; 圖11為使用絶緣承載器部份之3維多晶Η模組結構之 側視圖; 圖12為容納許多半晶體晶片之絶緣承載器部份的平面 圖; 圖13Α到13 Η為根據本發明之3維多晶元模組製程順序 的横截面圖;以及 圖14為説明圖13Α到13Η製程順序之分開步驟的平面圖0 檯蓰奮例説明 笛一窨例 參考附圖之圖4 ,一採用本發明之3維多晶片模組主 要包含一堆叠半導體晶片結構21,一絶緣承載器22,接 線23和合成樹脂24,該堆叠半導體晶Η結構21.包含4個 半導體晶片21a、21b、21c、和21d,而絶緣的黏著化合 物層2 1 e、2 1 f和2 1 g則是插在半導體晶片2 1 a到2 1 d之間, 積體電路製造在各半導體晶片上,而且裝填物12h/21i 本紙張尺度適用中國國家橾隼(CNS ) A4規格(21 OX 297公釐) I I I I I 訂 I I 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、奁明説明(7 ) 陣列形成在半導體晶片21 a到21 d之上表面的周邊區,高 品質有機化合物或高品質無機化合物形成絶緣的黏著化 合物層21e到21g,環氣基樹脂和礬土都可用於絶緣的黏 著化合物層21e到21ge 在本例中,半導體晶H 21a/21b/21c/21d之厚度範圍 從100# B到200# m,*而絶緣的黏著化合物層21e/21f/21g 厚度範圍落在25 // m到1 ϋ 0 a B之間,該堆疊半導體晶片結 構21之厚度為1.0到1.5mm。 空腔22 a形成在絶緣的承載器22中,而導電的貫穿孔 2 2b則形成在絶緣承載器2 2之端面上,空腔22 a之深度等 於或大於堆叠半導體晶Η結構21之高度,導電圖案22c 進一步形成在絶緣承載器22的底面上,而且包含導電帶 狀線22d, 22e和22f,此導電帶狀線選擇性地與導電貫 穿孔22b連接。 該堆《半導體晶片結構21容納在空腔22a中,而該半 導體晶Η 2 1 a則固定到導電帶狀線2 2 f。 接線23由金所形成,而且直徑為25# m,裝填墊21 h和 2 li之陣列透過接線23連接到導電圖案22c,在本例中, 半導體晶片2 1 a到2 1 d分別具有相同的積體電路,而且裝 填墊2 1 h / 2 1 i在半導體晶片2 1 a到21d之間的排列相同,基 於這値理由,該裝填墊21h透過個別的接線23連接到導 電帶狀線22e,而裝填墊21i也透過個別的接線23連接到 導電帶狀線22。 合成樹脂2 4填入空腔22a,而堆疊半導體晶片結構21 -9- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) I I 訂— __ n 矣 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明(g ) 、導電圖案22c和接線23都密封在合成樹脂24中,在本例 中,該合成樹脂為環氣基樹脂。 如此,因為合成樹脂24固定接線23,所以具有空腔22a 之絶緣承載器22想要成為堆叠多晶片模組,但是,該堆 叠半導體晶片結構21可能放置在沒有空腔之絶緣承載器 上〇 此後將參考圖5A到5E說明採用本發明之堆叠多晶Η模 組的製程,該製程順序從絶緣承載器22之製備開始,最 低的半導體晶片21a放置在導電帶狀線22f上,然後如圖 5 A所示固定。 其次,裝填墊21h/21i透過接線23將電訊號連接到導 電帶狀線,像導電圖案22c之22d/22e,如圖5B所示。 該半導體晶片21a之頂面的中心區塗上絶緣的黏箸化 合物,然後用絶緣的黏著化合物層21 e覆蓋,該半導體 晶H21b放在絶緣的黏箸化合物層21e上,而且此絶緣的 黏著化合物層21e將半導體晶片21b固定到最低的半導體 晶M 21a、如圖5D所示。 重覆接線、塗上絶緣的黏著化合物層和堆疊半導體晶 片以完成在空腔22a中的堆β半導體晶Η結構21。 最後,絶緣的合成樹脂填入空腔22a,而且堆叠半導 體晶片結構21、導電圖案21 c和接線2 3都密封在絶緣的 合成樹脂24中,如圖4所示。 在本例中,導電圖案22c和貫穿孔22b當作整値導電機 構。 -1 0 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) I I n I I I I ^ I n A^. (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局員工消费合作社印袈 五、發明説明 ( 9 ) 1 Γ 空 腔 2 2 a之深度稍大於堆叠半導體晶片結構2 1之高度, 1 而 且 根 據 本 發 明 * 3 維多 晶 Μ模 組比 第 一 値 和 第 二 値 以 1 I 前 技 術 之 3 維 多 晶 片 模組 薄 ,基 於這 個 理 由 9 根 據 本 發 ,--- 請 1 1 明 之 3 維 多 晶 片 模 組 整合 在 高包 裝密 度 之 母 板 上 〇 閱 1 1 讀 1 I 此 外 1 重 覆 堆 β 半 導體 晶 Η 21 a到2 Id » 接 線 和 塗 上 黏 背 ft 1 之 1 著 化 合 物 2 1 e到2 lg形 成堆 叠 半導 體晶 Η 結 構 2 1 9 且 其 製 注 意 1 I 程 非 常 簡 早 9 此 簡 單 的製 程 減少 生産 成 本 和 增 加 生 産 良 事 項 1 I 再 1 1 率 〇 填 寫 本 1 威 圖 6 説 明 根 據 本 發 明之 3 維多 晶片 模 組 的 第 —* 修 正 例 頁 ν_χ· 1 1 9 雖 然 絶 緣 承 載 器 2 5不同 於 絶緣 承載 器 2 2 但 是 第 一 修 1 1 正 例 之 堆 叠 半 導 體 晶 片結 構 2 6與 堆疊 半 導 體 晶 Μ 結 構 2 1 1 I 相 同 9 而 且 標 有 相 同 參考 數 字之 分量 層 當 作 堆 II 半 導 體 1 1 訂 1 結 構 2 1之 對 應 層 〇 絶 緣 承 載 器 25含 有 形成 在 與内 側面 一 起 定 義 之 空 腔 2 5b 1 I 的 底 面 上 之 導 電 圖 案 2 5a, 而且導電帶狀線2 5 c 、 2 5 d和 1 1 2 5 e形成部份的導電圖案2 5 a ,裝 填墊 陣 列 透 過 接 線 2 7 連 1 1 接 到 圖 案 25a之導電帶狀線, 而且該導電圖案2 5a 〇 堆 叠 線 I 半 導 體 晶 Η 結 構 2 6和 接線 27封裝 在合 成 樹 脂 28中 〇 1 1 該 絶 緣 承 載 器 2 5 還 包含 一 形成 在該 绝 緣 承 載 器 25反 面 1 I 之 球 柵 陣 列 2 5 f , 而且柵陣列25f之焊 接 球 選 擇 性 地 連 接 1 I 到 圖 案 2 5 a之導電帶狀線, 該導電圖案2 5 a 和 球 .柵 陣 列 2 5f 1 1 當 作 整 個 建 構 導 電 機 構, 該 絶緣 承載 器 25放 置 在 母 板 上 1 | (沒有顯示), 而 且 球 柵陣 列 25f提供- -大量到達半導體 1 | 晶 片 2 1 a到2 1 d之 訊 號 路徑 〇 1 1 - 1 1 1 1 1 1 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X 297公釐) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( ) 1 1 若 連 接 電 訊 號 到 球 im TO 陣 列 25f之貫穿孔進- -步形成在 1 絶 緣 承 載 器 2 5之 倒 面 9 則 該 絶緣承載 器22在 絶 緣 承 載 器 1 I 2 5上 製 成 薄 板 9 而 且 訊 號 透 過貫穿孔 加到 容 納 在 絶 線 承 /«-V 請 1 I 載 器 2 2 中 的 堆 叠 半 導 體 晶 片 結構2 1。 當然 9 另 値 絶 緣 閲 I I 讀 1 I 承 載 器 22也 可 能 在 絶 緣 承 載 器22上製 成薄 板 〇 背 1 | 之 1 ΤΞΤ 圖 7 說 明 根 據 本 發 明 之 3 維多晶Η 模組 的 第 二 修 正 例 % 1 I 9 此 第 二 修 正 例 也 包 含 一 絶 緣承載器 2 9, 一 堆 叠 半 導 體 事 項 1 I 再 I I 晶 片 結 構 3 0 > 接 線 3 1 合 成 樹脂3 2和 散熱 Μ 3 3 9 該 堆 II 寫 本 1 A 半 導 體 晶 片 結 構 30 X 接 線 3 1和合成樹 脂3 2類 似 於 第 —- 實 頁 1 1 例 而 且 只 集 中 説 明 絶 緣 承 載器2 9和 散熱 片 3 3 0 1 1 該 緣 承 載 器 2 9包 含 一 側 壁部份29 a和- -隔板部份29b 1 I 9 而 該 側 壁 部 份 2 9 a和隔板部份2 9 b — 上空 腔 2 9 c和- -下 1 1 訂 1 空 腔 2 9d, -孔徑2 9 e 形 成 在 隔板部份 2 9 b 中, 而且比最 下 面 的 半 導 體 晶 片 3 0 a寬- 一點。 1 I 該 绝 緣 承 載 器 2 9 還 包 含 一 選擇性連 接到 半 導 體 晶 片 之 1 1 裝 填 墊 的 導 電 圖 案 2 9 f, 而且此導電圖案2 9 f和 貫 穿 孔 2 9g 1 1 一 起 形 成 導 電 機 構 〇 線 I 最 下 面 的 半 導 體 晶 片 3 0 a放在孔徑2 9 e中 9 而 且 散 熱 片 1 1 33裝 到 該 取 下 面 的 半 導 體 晶 H 30a之反面, 絶緣承載器 1 I 2 9可 能 在 彼 此 之 絶 緣 承 載 器 上製成薄 板。 1 | 第 二 實 例 • 1 1 轉 到 圖 8 • 另 一 個 本 發 明 所採用之 3維 多 晶 Η 模 組 主 1 | 要 包 含 許 多 在 彼 此 之 上 製 成 薄板之絶 緣承 載 器 部 份 4 1 a. 1 4 1 b、 4 1 c 和 4 1 d , 許多分別由絶緣承載器部份4 1 a 到 4 Id 1 1 12- 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央標準局貝工消费合作社印製 A7 B7_— ..._— 五、發明説明(11 ) 支撐之半導體晶片42a、42b、42c和42d,接線43和合成 樹脂層 44a、 44b、 44c和 44d。 該绝緣承載器部份41 a到41 d彼此之結構相似,而且绝 緣側壁和絶緣底板與絶緣側壁合併,在各個絶緣承載部 份41a到41d形成凹槽45,在底板中形成孔徑41e’而且 比半導體晶片42a/42b/42c/42d寬一點β 該絶緣承載器部份41 a到41 d還包含一導電圖案41尤和 導電貫穿孔41g,導霣帶狀線形成導電圖案41f’而且g 擇性地連接到導電貫穿孔 每一個半導體晶H 42a到42d都具有一上表面部份42e 和一下表面部份42f,積體電路形成在上表面部份42e’ 而導電裝填墊形成在上表面部份42 6上,該上表面部份 42e之厚度約等於絶緣承載器部份41a到41 d之絶緣底板’ 如此,而且其接受在孔徑41e中,在半導體晶M 42 a到42d 與絶緣承載器部份41a到41d組合之後,該下表面部份42f 從半導體晶片42a到42d移走。 裝《塾陣列透過接線43分別連接到導電圖案41f,而 且半導體晶片42a到42d,導電圖案41f和接線43封裝在 合成樹脂層44 a到44d中,此合成樹脂層44 a到44 d為有效 乾燥4,'而且不允許接43移動或斷掉。 在積體電路之製程中,只使用非常薄的半導燁晶圓之 表面部份,而且剩下的部份將堅硬分給半導體晶圓,半 導黷晶圓分成半導體晶片42a到42d,而且與絶線承載器 部份41a到41d組成必須夠硬,但是,在半導體晶片42a -1 3- 本紙張尺度適用中國國家標準(CNS ) A4规格(2!0><297公釐) I n I I I 裝— I I I 訂 I I I I I 線 (請先閲讀背面之注$項再填寫本頁) A7 B7 五、發明説明(p) 到42d與绝緣承載.器部份4〖3到組成之後’大的硬度 軚鲛不重要了,基於這值理由,該下面部份42 f從半導 鵲晶片42 a到42 d移走,而且只有非常薄的上表面部份42e 留在根據本發明之3維多晶片模組,該上表面部份426 之摩為為0.10到0·3ϋΒΠ,而且作成薄的模組總厚度° 在本例中,導電圖案41f和貫穿孔41 g當作整傾建構導 電機構。 圖9A到9E說明3維多晶Η模組之製程順序,首先,將 绝緣承載器41a置於工作皋46之上,而且孔徑41e與形成 在工作皋46上之凹槽46a對齊β 半導體晶片42a放進孔徑41e中,而孔徑41e接受上表 面部份42e,如圖9A所示,該凹槽46A寛鬆地接受下表面 部份42fe 其次,導電裝填塾42g透過接線43,使用示於B9B之 案 4 圖槽 轚凹 導入 到填 接液 連脂 術樹 技成 , 線合時 接入 圖 如 案 圖 尹ml IpST 導 Η 晶 體 導 半 埴在 脂裝 樹封 成都 k 3 合 4 當線 ,接 示和 所2a I- n n ϋ I n n I I ——I 訂—— I —線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 部 44器 層載 脂承 樹緣 成絶 合到 中 份 定該 固>, ca 之 2 -4 言 片換 晶 , 體掉 導斷 半43 將線 層接 脂免 樹避 成而 合 , 此la 份 部 面 表 下 去 .片移 晶以 體走 42導移 份半桌 部,作 面此工 表如從 下 且 份 部 器 。載 了承 要緣 重絶 不與 較2a 成丨 變 就 機42 光份 抛部 ,面 機表 磨下 研去 移 而 合 ο f 的上 效本 有基 能面 都反 統之 条2a ϋ 刻 蝕 和 機 磨 研 面 表 片 晶 醱 導 半 且 而 本紙張尺度適用中國國家橾準(CNS >八4規格(210X297公釐) 經濟部中央標準局貝工消费合作社印製 A7 B7 五、發明説明(ο ) 雙成與承載器部份41a之绝緣底部平板的反面共平面,如 圖9D所示。 半導體晶H 42b到42d與绝緣承載器部份41b到41d同時 或成功地組合,而下平面部份42f從半導體晶片42b到42d 移走,其類似於圖9D所示之半導體晶片42ae 绝線承載器41 a到41 d彼此相互堆叠,且金屬或導電樹 脂使用圈9E所示之貫穿孔41g將電訊號連接導電圖案41f ,為了要相互連接,可能使用導電接腳(没有顯示)。 如前所述,上平面部份42e之厚度範圍為0.10到〇·3〇 ββ,當半導體晶片42a到42d根據絶緣承載器部份41a到 堆軀時,3維多晶片模組之厚度落在〇·4ηι1^α1·2ΐΒ® 之間,T S 0 Ρ (兩側薄小外形包裝)目前是最薄的包裝,而 TS0P之厚度為1.Omni的階次,因此,根據本發明之3維 多晶片模組的厚度等效於TS0P,且其包裝密度大於4倍》 圖10説明绝緣承載器部份41a到41d與參入根據本發明 明之3維多晶片模組的半導體晶片41 a到41 d組合之修正 例,該修正列包含一絶緣承載器部份47和定義上空腔47b 與下空腔47c的隔板47a, —孔徑47d形成在隔板中,而 且接受一半導體晶片48,下面部份從半導醱晶片48移走 ,其類似於半導體晶H42 a到42d,而半導體晶片4 8之反 面曝露於下空腔47c。 . 合成樹脂雇49將半導體晶片48固定到絶緣承載器部份 47,半導體晶片48之導電裝填墊透過接線50連接到絶緣 承戟器部份47的導電圖案,此導電_案將電訊號連接到 -1 5 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) I H 裝 I H — ^1 ^ I n n 線 (請先閲讀背面之注意事項再填寫本頁) 五 '發明説明(·+) 寊穿孔47e,而且導電圖案和貫穿孔476為整個建構導電 機構。 〜散熱Η 5 1裝在半導饅晶片48的反面’而且容納在下 空腔4 7 c中。 當母板用示於圖1〇之修正例堆®時’一 3維多晶片模 組具有垂直於圖11所説明之紙而延伸的散熱片51,雖然 镧U並没有顯示,但是在合成樹脂層49和散熱片之間會 發生空隙,而金屬或熱一導電樹脂會填入此空隙,該金屬 觸或熱一導電樹脂不僅將合成樹脂層49固定到散熱Η, 也將熱輻射到散熱片51,該散熱片51條裝在母板52上, 而且分配在3維多晶Μ模組和母板52之間。 第三宵俐 圖12、 13Α到13Η和14說明採用本發明之3維多晶片模 組的製程,如圖12所示,一合成的絶緣承載器部份60具 有4個凹槽60a, 60b,6flc和60d及4個孔徑60e,60f, 60g和60h,而且等效於4傾絶綠承載器部份41a/41b/41 41d之2雒排列,此孔徑到60h比半導體晶片寬一點, 到 份 部 6 器 徑載 孔承 入緣 插絶 別的 分成 可合 Η 從 晶序 體順 導程 半製 且該 而 始 備 〇 製 中之 經濟部中央標隼局貝工消費合作社印袈 圖份 如部 且器 而載 上 之61 61槽 桌凹 作之 示 所
案 圖 I AN 緣 0;绝 5的 成 合 I該 導 侧 内 之 承 緣 絶 的 成 合 在 成 形 徑 孔 而 齊 對 工内 在61 位桌 60.作 Η 在 成 形 與 別 分 h ο 6 β 份 部 器 載 承 體 導 半 且 而 中 h ο 6 到 6 ο 6 | 徑16 孔- 在 放 別 分 2 6 片 晶 體 導 半 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 五、發明説明( A7 B7 中 之 h ο 6 到 6 ο 6 徑 孔 在 納 容 別 分 a 2 6 份 部 面 表 上 之 2 6 片 晶 Λ 上£ 之13 2 I 6 圖 Η 如 晶 , 體面CO 導平62 半其份 在01部 成e面^ ^ « 二 f 列“接 il ί 陣 地 ^ V b Ϊ 2 i寬 6基艮 墊且Μ 缜而61 裝,槽 電上凹 導面 , 次 其 墊 填 裝 ?e ιροτ 導 圖 1ml- 逋 術 技 線 接 之 線 接10 過61 透案 列圖 陣電 之導 2b到 5 接 於 示 用 線 d 接 60和 到62 a ο 片 6 J 晶 槽日^ 0 I 半 填 液1, 旨 ο 0 6 樹案 成圖 合電 導 時 入 填 脂 樹 成 合 當 脂 樹 成 合 在 裝 封 層 脂 樹 成 合 此 示 所 份 部 器 钱 承 緣 絶 3 J 1 的 圖成 如合 ,到 4 6 定 層固 片 晶 體 導 半 將 掉 斷 3 6 線 接 免 避 以 然 合 組 ο 6 器 載CO 承62 緣份 絶部 的面 成表 合下 與去 62移 片以 晶走 體移 導61 半桌 ,作 此 Η 如從 後 移 — 面 白 耳 二丑( 有1面 M u s 二帛g ¥ g uis 片 機d緣 磨曰㈢絶 鐙 研g之 二60* V ,K部 機C’器 光62載 抛份承 ,部緣 機面絶 磨表的 研下成 去合 示 所 E 3 1X 圖 如 需接 者焊 造 、 製序 則程 , 成 列形 it. 4K 陣球 柵接 球焊 要過 需透 面 , 反上 之面 2 二 6 反 Η 之 1 2 晶 6 體片 導晶 半體 在導 若半 在 (讀先閱讀背面之注意事項再填寫本頁) -裝. 、·ιτ 經濟部中央標準局員工消費合作社印裝 此 且 而 列 1J1 β 柵 球 成 形 時 同 序 〇 程度 配高 分定 或設 序到 程整 刷調 印列 物陣 狀柵 糊球 半 在 成 形 査 檢 者 60造 案製 圖且 電而 導, 是面 但表 ,上 示之 顯 6 有份 沒部 中器 圖載 然承 雖緣 絶 路 1 電圖 體如 積, 之言 62而 片細 晶詳 體 , 導題 的 成 合 在 露 曝 問 有 没 否 是 能 功 的 路 i 體 積 看 在 露 曝 與 入 帶 5 6 針 探 將 示 所 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央標準局員工消費合作社印裝 39Q4S6 A1 B7 五、發明説明(4 ) 上表面之導電圖案接觸,而且測試圖案僳從探針65透過 導電圖案供應到積體電路,此積體電路堪應測試圖案, 使産生輸出訊號,而且分析器(没有顯示)檢査透過探針 65所供應之輸出訊號,看此輸出訊號是否與預期訊號相 符合,該測試重覆3次,即在燒入前,燒入時和燒入後。 在本例中,在下表面部份62C移去之後,測試該積體 電路,但是,測試可能在封裝步驟之後完成。 合成的絶緣承載器部份60彼此相互堆叠和對齊,而且 使用金屬或導電樹脂黏接,當使用金靨時,插入在合成 的絶緣承載器部份60之間的金屬膜可再流動,或焊接合 成的絶緣承載部份60,在另一方面,若使用導電樹脂, 則該導電樹脂層以熱或光方式接合,使合成的絶緣承載 器部份60彼此相互連接,結果,製造如圖13 G所示之堆 叠結構66。 其次,該堆叠結構66分成4個3維多晶Η模組,晶粒 切割機、標線機或雷射標線機在堆叠結構66形成分離線 ,若使用晶粒切割機,則該堆叠結構6 6置於工作桌6 7 a 之上,然後如圖131{所示,刀葉67b切割該堆II結構66,若 使用choco崩開技術,則在示於圖13B的放置台之前,崩 開線形成在合成的絶綠承載器部份60。 如圖14所示,堆叠結構66分成4個3維多晶戶模組68a 到68d,而且如果必要,則此3維多晶片模組68a到68 d 受到最後的測試》 該合成的絶緣承載器部份60想要量産,而且減少3維 _ 1 8 _ 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) 五、發明説明(《7 ) A7 B7 多晶片模組68a/6 8b/68c/68d之生産成本 不發 積的絶 電 的 的 些本 的少的 導 少 成 那離 同更少 和 更 合 是不 不或更 合 或 於 但的 成多或 組 多 似 ,顯 形更多 之 更 類 明明 能個更 孔 個 成。 説能 可四個 穿 四 形器 且可62tb四 貫 比 能載 示將 或fibb/ 與 可承 顯巧Id堆璺。案 能22緣 經技J2上堆構圖 可 器絶 已的ai器能結電 份 載的 例術21載可«導。部 承成 實技 Η 承,堆於合器 緣合 別之 晶緣地造限組載 絶之 待例 體絶樣製不之承。的60 之正。導在同以並列緣合一份 明修圍半能-份構陣絶組於部 發和範在可片部機柵的 Η 多器 本例神,,晶器電球成晶,載 然化精如路體載導 / 合體後承 雖變之例電導承該案 一 導最緣 同明 體半緣 圖 半 絶 裝 訂 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐)
Claims (1)
- 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 1 . 一種3維多晶片模組,包含: 一含有主表面、外表面和曝露在該主表面和該外表 面之導電機構(22b/22c; 25a/25f; 29f/29g)的絶緣承載 器(22 ; 25 ; 29), 具有之特歡還包含: 一由該絶緣承載器(22;25;29)支撐之堆β半導體晶 片結構(21;26;30),而且包含許多各具有積體電路之 半導體晶片(21a到21d)和形成在其周邊區域,而且將 電訊號連接到該積體電路和至少有一個與緣黏著化合 物層X21e/21f/21g)插在該許多的半導體晶片其中之 一的中心區和該許多的半導體晶片另外之一的中心區 之間的導電裝填墊(21h/21i);及 連接在該許多的半導體晶片之該導電裝填墊和該絶 綠承載器之該導電機構間的導線(23;27;31)。 2. 如申請專利範圍第1項之3維多晶Η模組,其中還 包含一覆蓋該導電裝填墊之絶緣樹脂層,該導電機構 和該導線。 3. 如申請專利範圍第1項之3維多晶Η模組,其 '中該主表面定義一能容納該堆叠半導體晶Η結構之空 腔‘(22a; 25b; 29c),而該空腔之深度等於或大於該 堆叠半導體晶片結構之高度。 4. 如申請專利範圍第3項之3維多晶Μ模組,其中還 包含一该入該空腔VS密封該堆叠半導體晶片結構之絶 緣樹脂層(24;28;32),該導電機構和其中之該導線。 -2 0 - 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) I I 訂 I 線 (請先閲讀背面之注意事項再填寫本頁) A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 六、申請專利範 圍 1 5 .如 串 請 專 利 範 圍 第1 項 之3 維 多 晶 片 模組 9 其 中 形 成 1 在 該 主 表 面 之 導 電圖 案 (22c ; 2 9 η和 曝露 在 該 外 表 面 1 | 之 導 電 貫 穿 孔 (2 2b ; 29g)建 構 成 該 導 電機 構 Ο /<—V 請 1 | 6 .如 申 請 專 利 範 圍 第1 項 之3 維 多 晶 片 模組 f 其 中 形 成 先 閱 1 I 讀 1 I 在 該 主 表 面 之 導 電圖 案 (25a )和球柵陣列( 2 5 f ) 建 構 該 背 面 1 I 之 1 導 電 機 構 注 1 I 7 .如 甲 請 專 利 範 圍 第1 項 之3 維 多 晶 片 模組 I 還 包 含 一 事 項 1 I 再 1 1 裝 在 該 堆 II 半 導 體晶 結 構最 低 位 置 之 該許 多 的 半 導 體 ύ 寫 本 1 袅 晶 片 其 中 之 —^ 的 散熱 片 (33 ) 0 頁 1 1 8 .—- 種 3 維 多 晶 片 模組;包 含一 容 納 半 導 體晶 Η 之 绝 miLj 緣 承 1 1 載 器 » 1 I 特 徽 為 1 1 訂 1 該 绝 緣 承 載 器 含有 許 多在 彼 此 之 上 製成 薄 板 之 絶 緣 承 載 器 部 份 (4 1 a -4 Id 47), 該許多的絶緣承載器部 1 I 份 各 具 有 第 一 内 表面 9 定義 一 開 π (4 1 e ; 4 7 d) 之 第 二 1 1 内 表 面 9 外 表 面 和曝 露 在該 第 一 内 表 面和 該 外 表 面 之 1 1 導 電 饿 構 (4 1 f/4 lg), 線 I 該 3 維 多 晶 片 模組 還 包含 : 1 1 各 白 容 納 在 該 開口 之 許多 的 半 導 體 晶片 (4 2 a -4 2 d » 1 | 48), 該許多的半導體晶Μ各具有形成在第- -表面部 1 I 份 (4 2e)之導電裝瑱墊( 42g), 形 成 在 該第 一 表 面 部 份 1 1 (4 2e)之積體電路和從其移去之第二表面部份( 4 2 η * 1 | 及 1 許 多 組 各 白 連 接在 各 痼該 許 多 的 半 導體 晶 η 之 該 導 1 1 -21 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐〉 經濟部中央標準局員工消費合作社印裝 A8 B8 C8 D8 六、申請專利範圍 電裝填墊和該許多的絶綠承載器部份其中之一的該導 電機構之間的導線(4 3 ; 5 0 U 9.如申請專利範圍第8項之3維多晶片模組,其 中該第一内表面定義一曝露在該開口(41e)之空腔》 10·如申請專利範圍第<9項之3維多晶片模組,其中還 包含各自填入該空腔使不僅密封該導電裝填墊,該導 電圖案和導線組,還將該許多的半導體晶Μ之一固定 以結合該許多的絶緣承載器部份之樹脂片(44a-44dh 11·如申請專利範圍第9項之3維多晶Η模組,其中還 包含許多分別裝在該許多半導體晶Η之散熱片(51)。 12. 如申請專利範圍第8項之3維多晶Η模組,其 中導電圔案(41f)和導電貫穿孔(41g)建構成該導電機 構〇 13. —種3維多晶Η模組之製造方法,包含之步驟為: a) 製備一包含主表面、外表面和曝露在該主表面和 該外表面之導電機構(22b/22d/22e)的絶緣承載器(22 ); b) 將半導體晶片(21a)置於該絶線承載器之上,該 半導體晶Η具有一中心區、環繞該中心區之周邊區和 將電訊號連接到積體電路且曝露在該周邊區之導電裝 读墊(21h/21i); c) 透過導線(23)將該導電裝填墊(21h/21i)連接到 該導電機構(2 2 d / 2 2 e ); d )用,箸化合物層」2 1 e )塗在該中心區; -2 2 - 本紙張尺度適用中國國家標準(CNS〉A4規格(2丨0X297公釐) II— I 訂 i I 線 (請先閱绩背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 e)將S —個半導體晶H (21b)放在該黏箸化合物層 (21e)之上,而該另一個半導體晶片具有中心區,環 嬈該中心區之周邊區和曝露在該周邊區之導電裝填墊 (21h/21i);及 透過導線(23),將該另一個半導體晶Η之該導電 裝填墊(21h/21i)連接到該導電機構(22d/22e);而且 g )如有必要,則重覆該步驟d ) , e )和f )。 14.如申請專利範圍第13項之方法,其中該主表面定義 容納該半導體晶片 (21a-21b)之空腔(22a),而該空 腔之深度等於或大於半導體晶片和該黏著化合物層或 各層之總厚度。 • 15.如申請專利範圍第14項之方法.還包含將樹脂(24) 供應給該空腔(22a)之步驟,使在該步驟 g)之後,密 封在該樹脂中之該半導體晶片(21a-21d),該黏著化 合物層或各層(21e-21g),該導電機構(41f-41g),該 導電裝填墊(42g)和該導線(43)。 16. —種3維多晶Η模組之製造方法,包含之步驟為: a)製備許多各自具有第一内表面、定義開口(41e) 之第二内表面,外表面和曝露在該第一内表面和該 外表面之導電機構(41f/41g)的絶緣承載器部份(41&-4 1 d ); b)將每一値半導體晶H (42a-42d)容納在該許多絶緣 承載器部份之一的該開口中,而每一個該許多半導體 晶片都具有形成在接受該空腔的第一表面部份(42e) -2 3 - 本紙張尺度逋用中國國家標準(CNS > A4規格(210X297公釐) I — 訂 I 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 A8 B8 C8 D8 六、申請專利範圍 且突出於該開口的第二表面部份(42f)之導電裝填墊 (42g); c) 將每一傾該許多半導體晶片之該導電裝填墊透過 導線(43)連接到該許多絶緣承載器部份之一的該導電 機稱; d) 去除該每一個該許多半導體晶片之該第二表面部 份以完全容納該每一個該許多半導體晶片於該許多絶 綠承載器部份該其中之一的該開口中;及 e) 以該許多絶緣承載器部份之一的該導電機構將電 訊號連接到另一値該許多絶緣承載器部份之該導電機 構如此之方法堆叠該許多絶緣承載器部份(41a-41d)0 17.如申請專利範圍第I6項之方法,其中該第一 内表面定義曝露該開口(41e)之空腔(45)。 18·如申請專利範圍第17項之方法,還包含用樹 脂(44a-44d)填入該空腔之步驟,使不僅密封該導電 裝填墊、該導電機構和該導線於其中,還將每一個該 許多半導體晶Η固定到相關在該步驟c)和該步驟d)之 間的該許多絶緣承載器部份其中之一。 19.如申請專利範圍第16項之方法,其中該第二 内表面至少還定義一傾在該步驟67中另一個該許多半 導體晶片(62)容納於其中之開口(60e-60h),該另一 個該許多半導體晶片(62)類似於在該步驟c)和d)之該 每一値該許多半導體晶片, 該製程還包含將該許多絶緣承載器部份與另一個分 開堆叠成許多3維多晶片模組之步驟。 -24- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) I I n 訂 I I 線 (請先閱讀背面之注意事項再填寫本頁)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7082885A JPH08279591A (ja) | 1995-04-07 | 1995-04-07 | 半導体装置とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW299486B true TW299486B (zh) | 1997-03-01 |
Family
ID=13786734
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW085104024A TW299486B (zh) | 1995-04-07 | 1996-04-06 |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP0736903A3 (zh) |
JP (1) | JPH08279591A (zh) |
KR (1) | KR0180451B1 (zh) |
TW (1) | TW299486B (zh) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0913866B1 (en) | 1997-03-10 | 2005-07-20 | Seiko Epson Corporation | Semiconductor Device and Circuit Board Having the Same Mounted Thereon |
JP2001267492A (ja) * | 2000-03-14 | 2001-09-28 | Ibiden Co Ltd | 半導体モジュールの製造方法 |
KR100464561B1 (ko) * | 2000-04-11 | 2004-12-31 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 이것의 제조방법 |
SG97938A1 (en) | 2000-09-21 | 2003-08-20 | Micron Technology Inc | Method to prevent die attach adhesive contamination in stacked chips |
JP4501279B2 (ja) * | 2000-12-27 | 2010-07-14 | ソニー株式会社 | 集積型電子部品及びその集積方法 |
KR20030027413A (ko) * | 2001-09-28 | 2003-04-07 | 삼성전자주식회사 | 칩 사이에 스페이서가 삽입된 멀티 칩 패키지와 그 제조방법 |
US6885093B2 (en) * | 2002-02-28 | 2005-04-26 | Freescale Semiconductor, Inc. | Stacked die semiconductor device |
KR100484088B1 (ko) | 2002-12-06 | 2005-04-20 | 삼성전자주식회사 | 멀티 칩 패키지용 다이 어태치와 경화 인라인 장치 |
DE10315303B4 (de) * | 2003-04-02 | 2007-03-22 | Infineon Technologies Ag | Halbleiter-Bauelement-Spannungsversorgung für System mit mindestens zwei, insbesondere gestapelten, Halbleiter-Bauelementen |
US6853064B2 (en) * | 2003-05-12 | 2005-02-08 | Micron Technology, Inc. | Semiconductor component having stacked, encapsulated dice |
DE10329646A1 (de) * | 2003-07-01 | 2004-09-16 | Infineon Technologies Ag | Elektronisches Bauelement |
JP2007116027A (ja) * | 2005-10-24 | 2007-05-10 | Elpida Memory Inc | 半導体装置の製造方法および半導体装置 |
JP4489094B2 (ja) * | 2007-04-27 | 2010-06-23 | 株式会社東芝 | 半導体パッケージ |
US8587111B2 (en) * | 2010-07-05 | 2013-11-19 | Mosaid Technologies Incorporated | Multi-chip package with thermal frame and method of assembling |
GB2514547A (en) * | 2013-05-23 | 2014-12-03 | Melexis Technologies Nv | Packaging of semiconductor devices |
JP6973861B2 (ja) * | 2019-08-28 | 2021-12-01 | Necプラットフォームズ株式会社 | 半導体装置、電子機器及び半導体装置の製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS628534A (ja) * | 1985-07-04 | 1987-01-16 | Seiko Epson Corp | 半導体実装構造 |
JPS62126661A (ja) * | 1985-11-27 | 1987-06-08 | Nec Corp | 混成集積回路装置 |
EP0379592A4 (en) * | 1988-06-29 | 1991-06-19 | Matsushita Electric Industrial Co. Ltd. | Ic memory card |
JPH02229461A (ja) * | 1989-03-02 | 1990-09-12 | Hitachi Maxell Ltd | 半導体装置 |
JP3016049B2 (ja) * | 1992-01-24 | 2000-03-06 | 沖電気工業株式会社 | 半導体装置 |
WO1993023982A1 (en) * | 1992-05-11 | 1993-11-25 | Nchip, Inc. | Stacked devices for multichip modules |
US5291061A (en) * | 1993-04-06 | 1994-03-01 | Micron Semiconductor, Inc. | Multi-chip stacked devices |
JP3230348B2 (ja) * | 1993-09-06 | 2001-11-19 | ソニー株式会社 | 樹脂封止型半導体装置及びその製造方法 |
-
1995
- 1995-04-07 JP JP7082885A patent/JPH08279591A/ja active Pending
-
1996
- 1996-04-04 EP EP96105469A patent/EP0736903A3/en not_active Ceased
- 1996-04-06 KR KR1019960010373A patent/KR0180451B1/ko not_active IP Right Cessation
- 1996-04-06 TW TW085104024A patent/TW299486B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR0180451B1 (ko) | 1999-04-15 |
KR960039237A (ko) | 1996-11-21 |
EP0736903A3 (en) | 1999-01-27 |
EP0736903A2 (en) | 1996-10-09 |
JPH08279591A (ja) | 1996-10-22 |
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Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |