JP2526511B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置は、特開昭６４−７７
１３５号公報に示される通り、外部と信号のやりとりを
行うためのパッドを複数その周囲に有する第１のＩＣチ
ップと、これらのパッドと鏡面構造となる複数のパッド
を有する第２のＩＣチップとを備え、上記第１及び第２
のＩＣチップ内のそれぞれのパッドがそれぞれ同一リー
ドの表裏に接続され、第１のチップと第２のチップとで
異なるパッドがチップセレクトとして選択される。
１３５号公報に示される通り、外部と信号のやりとりを
行うためのパッドを複数その周囲に有する第１のＩＣチ
ップと、これらのパッドと鏡面構造となる複数のパッド
を有する第２のＩＣチップとを備え、上記第１及び第２
のＩＣチップ内のそれぞれのパッドがそれぞれ同一リー
ドの表裏に接続され、第１のチップと第２のチップとで
異なるパッドがチップセレクトとして選択される。
【０００３】上記公報において、相互に鏡面構造となっ
ている２つのメモリチップを有する上記半導体装置のチ
ップ搭載状態の断面図を示す図９，その鏡面構造の２つ
のチップのマスクパターンの平面図を示す図１０，これ
をパッケージしたメモリＩＣの半導体装置の断面図を示
す図１１を参照すると、まず図９に示すテープ状フィル
ム３３上に形成されたリード３２と、互いに対向したメ
モリの第１のＩＣチップ３４、メモリの第２のＩＣチッ
プ３５のアルミニウム電極上にある金（Ａｕ）製のバン
プ３１とをリード３２の表裏面において熱圧着で接合し
て、封止される前のこの複合ＩＣチップ組立体をキャリ
アテープ状に形成する。
ている２つのメモリチップを有する上記半導体装置のチ
ップ搭載状態の断面図を示す図９，その鏡面構造の２つ
のチップのマスクパターンの平面図を示す図１０，これ
をパッケージしたメモリＩＣの半導体装置の断面図を示
す図１１を参照すると、まず図９に示すテープ状フィル
ム３３上に形成されたリード３２と、互いに対向したメ
モリの第１のＩＣチップ３４、メモリの第２のＩＣチッ
プ３５のアルミニウム電極上にある金（Ａｕ）製のバン
プ３１とをリード３２の表裏面において熱圧着で接合し
て、封止される前のこの複合ＩＣチップ組立体をキャリ
アテープ状に形成する。
【０００４】これら第１のＩＣチップ３４と第２のＩＣ
チップ３５とは、図１０のマスクパターンの左右に示す
通り、周囲に配列されたバンプ３７の位置が相互に鏡面
構造となるように対称的に配置される。ここで、チップ
３４は、従来からあるマスクパターンを備え、チップ３
５はそのパッド３７がチップ３４のパッド３７に対して
鏡面構造となる。
チップ３５とは、図１０のマスクパターンの左右に示す
通り、周囲に配列されたバンプ３７の位置が相互に鏡面
構造となるように対称的に配置される。ここで、チップ
３４は、従来からあるマスクパターンを備え、チップ３
５はそのパッド３７がチップ３４のパッド３７に対して
鏡面構造となる。
【０００５】パッド３７ａ，３７ｂは、チップセレクト
のパッドであって、これらパッドはそれぞれ配線３８に
より共通に接続されていて、後工程で、レーザ等によ
り、第１のＩＣチップ３４の配線パターンと第２のＩＣ
チップ３５の配線パターンとが、×点の位置でそれぞれ
切断され、このため接続上でパッドの鏡面関係が断たれ
る。そして、各パッド３７ａ，３７ｂそれぞれ隣り合う
異なるリードに接続される。このことにより、鏡面関係
にある上下のメモリＩＣチップ３４，３５のうち一方の
チップが選択可能となる。
のパッドであって、これらパッドはそれぞれ配線３８に
より共通に接続されていて、後工程で、レーザ等によ
り、第１のＩＣチップ３４の配線パターンと第２のＩＣ
チップ３５の配線パターンとが、×点の位置でそれぞれ
切断され、このため接続上でパッドの鏡面関係が断たれ
る。そして、各パッド３７ａ，３７ｂそれぞれ隣り合う
異なるリードに接続される。このことにより、鏡面関係
にある上下のメモリＩＣチップ３４，３５のうち一方の
チップが選択可能となる。
【０００６】図９の複合ＩＣチップ組立体をパッケージ
内に封止した状態を示す図１１において、上下のＩＣチ
ップ３５，３４は、そのアウターリードが左右対称とな
り、上下的には面対称となっている。これらのＩＣチッ
プ３４，３５は、各パッドに接続される内部回路が前記
配線３８を除いて鏡面関係となっていて、同一動作をす
る。
内に封止した状態を示す図１１において、上下のＩＣチ
ップ３５，３４は、そのアウターリードが左右対称とな
り、上下的には面対称となっている。これらのＩＣチッ
プ３４，３５は、各パッドに接続される内部回路が前記
配線３８を除いて鏡面関係となっていて、同一動作をす
る。
【０００７】
【発明が解決しようとする課題】以上のような半導体装
置では、下記の，，に示す欠点がある。
置では、下記の，，に示す欠点がある。
【０００８】チップセレクトのため、レーザ等による
切断工程が追加される等製造工程が繁雑となる。
切断工程が追加される等製造工程が繁雑となる。
【０００９】チップセレクトのためだけのリードとし
て、２本増加させており、リード数の余裕のない場合に
は大幅な設計変更を余儀なくされる。
て、２本増加させており、リード数の余裕のない場合に
は大幅な設計変更を余儀なくされる。
【００１０】上，下のチップ３４，３５を選択するリ
ードが設けられているだけでは、２倍のメモリ容量とし
ては全く機能しない。例えば、上チップ３５からの出力
信号がリード３２に出力された場合、下チップ３４のメ
モリの出力線もこのリード３２に接続されているため、
所望の出力論理が得られない等の問題点がある。即ち、
２個のチップ３４，３５が１個の容器内に収納されてい
るだけであり、２倍の機能を有する素子として動作し得
る構成となっていない。
ードが設けられているだけでは、２倍のメモリ容量とし
ては全く機能しない。例えば、上チップ３５からの出力
信号がリード３２に出力された場合、下チップ３４のメ
モリの出力線もこのリード３２に接続されているため、
所望の出力論理が得られない等の問題点がある。即ち、
２個のチップ３４，３５が１個の容器内に収納されてい
るだけであり、２倍の機能を有する素子として動作し得
る構成となっていない。
【００１１】本発明の目的は、上記諸欠点を解決し、少
なくとも２倍の機能として動作し得る半導体装置を提供
することにある。
なくとも２倍の機能として動作し得る半導体装置を提供
することにある。
【００１２】
【課題を解決するための手段】本発明の第１の構成は、
第１，第２の半導体チップの主表面同士が対向する状態
で、前記第１，第２の半導体チップが容器内に封入さ
れ、前記第１，第２の半導体チップの主表面にそれぞれ
形成された多数の突起電極のうち対向する突起電極の間
で、これら対向する突起電極に接続するリードをそれぞ
れ設け、前記リードを前記容器の外へ導出してなる半導
体装置において、前記第１，第２の半導体チップのうち
どちらかの半導体チップを選択するゲート手段を前記第
１，第２の半導体チップに設け、前記リードのひとつは
前記ゲート手段を制御する入力が印加されるリードであ
り、前記突起電極に出力が接続された論理回路の出力を
高インピーダンス状態にする制御信号を、前記ゲート手
段を制御する入力から得る制御回路を前記第１，第２の
半導体チップ内に形成したことを特徴とする。本発明の
第２の構成は、第１，第２の半導体チップの主表面同士
が対向する状態で、前記第１，第２の半導体チップが容
器内に封入され、前記第１，第２の半導体チップの主表
面にそれぞれ形成された多数の突起電極のうち対向する
突起電極の間で、これら対向する突起電極に接続する第
１のリードをそれぞれ設け、前記リードを前記容器の外
へ導出してなる半導体装置において、前記第１，第２の
半導体チップのうちどちらかの半導体チップを選択する
ゲート手段を前記第１，第２の半導体チップに設け、前
記第１のリードのひとつは前記ゲート手段を制御する入
力が印加されるリードであり、前記第１，第２の半導体
チップの外形寸法が互いに異なり、前記第１，第２の半
導体チップの主表面にそれぞれ形成された突起電極のう
ち一方の突起電極と接続する第２のリードを設け、前記
第２のリードを前記容器の外へ導出したことを特徴とす
る。
第１，第２の半導体チップの主表面同士が対向する状態
で、前記第１，第２の半導体チップが容器内に封入さ
れ、前記第１，第２の半導体チップの主表面にそれぞれ
形成された多数の突起電極のうち対向する突起電極の間
で、これら対向する突起電極に接続するリードをそれぞ
れ設け、前記リードを前記容器の外へ導出してなる半導
体装置において、前記第１，第２の半導体チップのうち
どちらかの半導体チップを選択するゲート手段を前記第
１，第２の半導体チップに設け、前記リードのひとつは
前記ゲート手段を制御する入力が印加されるリードであ
り、前記突起電極に出力が接続された論理回路の出力を
高インピーダンス状態にする制御信号を、前記ゲート手
段を制御する入力から得る制御回路を前記第１，第２の
半導体チップ内に形成したことを特徴とする。本発明の
第２の構成は、第１，第２の半導体チップの主表面同士
が対向する状態で、前記第１，第２の半導体チップが容
器内に封入され、前記第１，第２の半導体チップの主表
面にそれぞれ形成された多数の突起電極のうち対向する
突起電極の間で、これら対向する突起電極に接続する第
１のリードをそれぞれ設け、前記リードを前記容器の外
へ導出してなる半導体装置において、前記第１，第２の
半導体チップのうちどちらかの半導体チップを選択する
ゲート手段を前記第１，第２の半導体チップに設け、前
記第１のリードのひとつは前記ゲート手段を制御する入
力が印加されるリードであり、前記第１，第２の半導体
チップの外形寸法が互いに異なり、前記第１，第２の半
導体チップの主表面にそれぞれ形成された突起電極のう
ち一方の突起電極と接続する第２のリードを設け、前記
第２のリードを前記容器の外へ導出したことを特徴とす
る。
【００１３】本発明の第３の構成は、第１，第２の半導
体チップの主表面同士が対向する状態で、前記第１，第
２の半導体チップが容器内に封入され、前記第１，第２
の半導体チップの主表面にそれぞれ形成された突起電極
のうち少なくとも一方の突起電極と電気的に接続された
多数のリードを前記容器の外へ導出してなる半導体装置
において、前記第１の半導体チップはメモリからなる内
部回路を備え、前記第２の半導体チップは前記メモリと
共通するメモリと、このメモリと前記メモリとからそれ
ぞれ読み出されたデータが互いに一致するかを判定して
前記リードに出力する判定手段とを備えたことを特徴と
する。特に前記第３の構成において、前記判定手段にお
ける判定結果を表示する手段を前記容器に設けたことを
特徴とする。
体チップの主表面同士が対向する状態で、前記第１，第
２の半導体チップが容器内に封入され、前記第１，第２
の半導体チップの主表面にそれぞれ形成された突起電極
のうち少なくとも一方の突起電極と電気的に接続された
多数のリードを前記容器の外へ導出してなる半導体装置
において、前記第１の半導体チップはメモリからなる内
部回路を備え、前記第２の半導体チップは前記メモリと
共通するメモリと、このメモリと前記メモリとからそれ
ぞれ読み出されたデータが互いに一致するかを判定して
前記リードに出力する判定手段とを備えたことを特徴と
する。特に前記第３の構成において、前記判定手段にお
ける判定結果を表示する手段を前記容器に設けたことを
特徴とする。
【００１４】
【実施例】図１は本発明の第１の実施例の半導体装置の
断面図である。図１を参照すると、この実施例は、第１
の集積回路（ＩＣ）チップ１と第２のＩＣチップ２との
主表面同士が対向する形で、樹脂蓋５からなる容器内に
封入される。対向配置された第１，第２のＩＣチップ
１，２は、互いに異なる機能を持っているが、チップの
外形寸法は共通しており、バンプ４と呼ばれる突起電極
が主表面上の周囲部分のパッド上に多数配列される。
断面図である。図１を参照すると、この実施例は、第１
の集積回路（ＩＣ）チップ１と第２のＩＣチップ２との
主表面同士が対向する形で、樹脂蓋５からなる容器内に
封入される。対向配置された第１，第２のＩＣチップ
１，２は、互いに異なる機能を持っているが、チップの
外形寸法は共通しており、バンプ４と呼ばれる突起電極
が主表面上の周囲部分のパッド上に多数配列される。
【００１５】ここで、第１，第２のＩＣチップ１，２の
それぞれのバンプ４同士は、鏡面関係に配置されてお
り、リード３の内端の両主面を挟む形で熱圧着により電
気的に接続されている。接続された第１，第２のＩＣチ
ップ１，２及びリード３の内端を、外気としゃ断すると
共に機械的に固定するため、絶縁性及び熱伝導性の高い
素材からなる蓋５が接着剤で固着される。この際、内部
に充填剤が注入されてもよい。リード３には、第１，第
２のＩＣチップ１，２のパッド上に固着された一対のバ
ンプ４が、電気的に並列接続されている。
それぞれのバンプ４同士は、鏡面関係に配置されてお
り、リード３の内端の両主面を挟む形で熱圧着により電
気的に接続されている。接続された第１，第２のＩＣチ
ップ１，２及びリード３の内端を、外気としゃ断すると
共に機械的に固定するため、絶縁性及び熱伝導性の高い
素材からなる蓋５が接着剤で固着される。この際、内部
に充填剤が注入されてもよい。リード３には、第１，第
２のＩＣチップ１，２のパッド上に固着された一対のバ
ンプ４が、電気的に並列接続されている。
【００１６】この接続関係にあるチップ１，２を機能さ
せるために付加される回路を備えたチップの主表面を示
す平面図の図２を参照すると、第１のチップ１のパッド
６ａ，６ｂ，６ｃは、第２のチップ２のパッド６′ａ，
６′ｂ，６′ｃにそれぞれ共通のリード３を介して電気
的に接続されている。
せるために付加される回路を備えたチップの主表面を示
す平面図の図２を参照すると、第１のチップ１のパッド
６ａ，６ｂ，６ｃは、第２のチップ２のパッド６′ａ，
６′ｂ，６′ｃにそれぞれ共通のリード３を介して電気
的に接続されている。
【００１７】チップ１内では、パッド６ａがインバータ
即ちＮＯＴゲート１０の入力に接続され、この出力はＡ
ＮＤゲート９及び９′の一方の入力に印加され、ＡＮＤ
ゲート９の他方の入力はパッド６ｂに接続され、さらに
対応するリード３に接続されており、ＡＮＤゲート９の
出力は入力バッファ７を介して、図示されていない内部
回路に接続される。この内部回路からの出力信号は出力
バッファ８を介した後ＡＮＤゲート９′の他方の入力に
印加され、ＡＮＤゲート９′の出力はパッド６ｃに印加
される。
即ちＮＯＴゲート１０の入力に接続され、この出力はＡ
ＮＤゲート９及び９′の一方の入力に印加され、ＡＮＤ
ゲート９の他方の入力はパッド６ｂに接続され、さらに
対応するリード３に接続されており、ＡＮＤゲート９の
出力は入力バッファ７を介して、図示されていない内部
回路に接続される。この内部回路からの出力信号は出力
バッファ８を介した後ＡＮＤゲート９′の他方の入力に
印加され、ＡＮＤゲート９′の出力はパッド６ｃに印加
される。
【００１８】チップ２内においては、チップ１内のＮＯ
Ｔゲート１０が無いこと以外は、チップ１の回路と鏡面
的に共通しているため、説明を省く。ここで、出力用の
ＡＮＤゲート９′には、図示されていないが、この出力
端子を高インピーダンスにするための制御入力端子を備
え、パッド６ａ，６′ａに入力される制御信号を利用し
て、この端子を制御する回路を設ける。
Ｔゲート１０が無いこと以外は、チップ１の回路と鏡面
的に共通しているため、説明を省く。ここで、出力用の
ＡＮＤゲート９′には、図示されていないが、この出力
端子を高インピーダンスにするための制御入力端子を備
え、パッド６ａ，６′ａに入力される制御信号を利用し
て、この端子を制御する回路を設ける。
【００１９】今、リード３からパッド６ａ，６′ａに制
御信号として論理「１」レベルが入力されると、チップ
１内のＡＮＤゲート９，９′の一方の入力には論理
「０」レベルが印加され、このためチップ１内の内部回
路へはパッド６ｂからの信号が入力されず、同時に出力
信号もパッド６ｃに出力されない。これに対して、ＡＮ
Ｄゲート９，９′が開くチップ２内の内部回路へは信号
が入力され、内部回路からの出力信号がパッド６′ｃへ
出力される。即ち、第２のチップ２が動作し、第１のチ
ップ１は動作しない。
御信号として論理「１」レベルが入力されると、チップ
１内のＡＮＤゲート９，９′の一方の入力には論理
「０」レベルが印加され、このためチップ１内の内部回
路へはパッド６ｂからの信号が入力されず、同時に出力
信号もパッド６ｃに出力されない。これに対して、ＡＮ
Ｄゲート９，９′が開くチップ２内の内部回路へは信号
が入力され、内部回路からの出力信号がパッド６′ｃへ
出力される。即ち、第２のチップ２が動作し、第１のチ
ップ１は動作しない。
【００２０】逆に論理「０」レベルがパッド６ａ，６′
ａに入力されると、上記の場合とは逆に第１のチップ１
が選択される。このように、制御入力リード３の一本の
追加でチップの選択ができる。
ａに入力されると、上記の場合とは逆に第１のチップ１
が選択される。このように、制御入力リード３の一本の
追加でチップの選択ができる。
【００２１】この実施例によれば、ユーザーサイドにお
いて二種類の機能のどちらかを適宜選択して使用できる
から、購入する半導体装置の種類を半減でき、設計変更
にともなって生じる半導体装置の過不足にも柔軟に対応
できる利便性があり、またメーカーサイドにおいてはユ
ーザの多様性のあるニーズにも迅速に対応する上で安心
して備蓄ができるという利便性もある。
いて二種類の機能のどちらかを適宜選択して使用できる
から、購入する半導体装置の種類を半減でき、設計変更
にともなって生じる半導体装置の過不足にも柔軟に対応
できる利便性があり、またメーカーサイドにおいてはユ
ーザの多様性のあるニーズにも迅速に対応する上で安心
して備蓄ができるという利便性もある。
【００２２】尚、ＡＮＤゲート９，９′が、図２では合
計２個だけ示されているが、内部回路の規模に応じて、
必要数用意される。
計２個だけ示されているが、内部回路の規模に応じて、
必要数用意される。
【００２３】互いに異なる機能を備えた第１，第２のチ
ップ１，２の内部回路のうち、一方が複数のＮＡＮＤゲ
ートであれば、他方が複数のＮＯＲゲートであり、一方
がアップカウンタならば他方はダウンカウンタであり、
また一方が加算器であれば他方は減算器であり、あるい
は一方がディジタル−アナログ（Ｄ−Ａ）変換器であれ
ば他方はＡ−Ｄ変換器である。
ップ１，２の内部回路のうち、一方が複数のＮＡＮＤゲ
ートであれば、他方が複数のＮＯＲゲートであり、一方
がアップカウンタならば他方はダウンカウンタであり、
また一方が加算器であれば他方は減算器であり、あるい
は一方がディジタル−アナログ（Ｄ−Ａ）変換器であれ
ば他方はＡ−Ｄ変換器である。
【００２４】コンピュータにおいては、一方がリード・
オンリ・メモリ（ＲＯＭ）であり、他方が一時記憶する
シフトレジスタである。この場合、一方のチップ内には
あらかじめ必要とされる制御情報が記憶されており、コ
ンピュータの作動に先立ち、読み出される。ユーザーサ
イドでメモリが誤って破壊されないように、非可逆的な
処置が施される。コンピュータの作動状態では、一方の
チップは使用されず、他方のチップ２内のシフトレジス
タが専ら稼働する。メーカーサイドにおいても、チップ
の機能検査が容易に行えるという利便性がある。
オンリ・メモリ（ＲＯＭ）であり、他方が一時記憶する
シフトレジスタである。この場合、一方のチップ内には
あらかじめ必要とされる制御情報が記憶されており、コ
ンピュータの作動に先立ち、読み出される。ユーザーサ
イドでメモリが誤って破壊されないように、非可逆的な
処置が施される。コンピュータの作動状態では、一方の
チップは使用されず、他方のチップ２内のシフトレジス
タが専ら稼働する。メーカーサイドにおいても、チップ
の機能検査が容易に行えるという利便性がある。
【００２５】例えば、チップ１でＤ−Ａ変換を行い、そ
の変換値をＩＣテスタで一時記憶した後、これをチップ
２のＡ−Ｄ変換器に入力すると、そのディジタル出力値
が「０」となれば、良品と判定され得る。即ち、半自己
検査能力を備えている。
の変換値をＩＣテスタで一時記憶した後、これをチップ
２のＡ−Ｄ変換器に入力すると、そのディジタル出力値
が「０」となれば、良品と判定され得る。即ち、半自己
検査能力を備えている。
【００２６】また本実施例によれば、タイム・シェアリ
ング（時分割）で使用することができる。例えば、ある
時間内はアップ・カウンタとして第１のチップを使用
し、次のある時間内はダウン・カウンタとして第２のチ
ップを使用し、それぞれレジスタに記憶させた後、カウ
ント結果を同時に表示させる。このように、ユーザーサ
イドで、時分割して使用する用途もあり、さらに利便性
が向上する。
ング（時分割）で使用することができる。例えば、ある
時間内はアップ・カウンタとして第１のチップを使用
し、次のある時間内はダウン・カウンタとして第２のチ
ップを使用し、それぞれレジスタに記憶させた後、カウ
ント結果を同時に表示させる。このように、ユーザーサ
イドで、時分割して使用する用途もあり、さらに利便性
が向上する。
【００２７】尚、第１，第２のチップのうち一方だけし
か実装上使用しない事が決定された場合には、不要のチ
ップに流れる電源電流をカットする。これに備え、チッ
プ上の電源ラインにあらかじめヒューズを形成してお
き、リードから過電流を流して、このヒューズを焼損さ
せる。このために、リード１本が追加される。
か実装上使用しない事が決定された場合には、不要のチ
ップに流れる電源電流をカットする。これに備え、チッ
プ上の電源ラインにあらかじめヒューズを形成してお
き、リードから過電流を流して、このヒューズを焼損さ
せる。このために、リード１本が追加される。
【００２８】上述した第１の実施例で示した図２の回路
と異なる回路例を示す図３を参照すると、この回路例
は、回路部分以外が図１，図２と共通するため、この回
路部分だけが示されており、共通した部分の図示及びそ
の説明を省く。この回路例は、図２のＡＮＤゲート９，
９′のかわりにＤ型フリップフロップ１２，１２′が用
いられる。
と異なる回路例を示す図３を参照すると、この回路例
は、回路部分以外が図１，図２と共通するため、この回
路部分だけが示されており、共通した部分の図示及びそ
の説明を省く。この回路例は、図２のＡＮＤゲート９，
９′のかわりにＤ型フリップフロップ１２，１２′が用
いられる。
【００２９】バッファ７の前段に設けたＤ型フリップフ
ロップ１２，１２′は、それぞれ第１のＩＣチップ１と
第２のＩＣチップ２のパッド１１ｂ，１１′ｂから内部
回路への信号の伝達経路にある。パッド１１ａ，１１′
ａに入力されるクロックが立ち下がったときはパッド１
１ｂ，１１′ｂに入力された信号は、チップ２のＤ型フ
リップフロップ１２′に記憶され、次にクロック信号が
立ち下がるまで保持され、その保持された値が次段に伝
えられる。また、パッド１１ａ，１１′ａに入力された
クロック信号が立ち上がったときは、パッド１１ｂ，１
１′ｂから入力された信号が、チップ１の入力バッファ
７の前にあるＤ型フリップフロップ１２に記憶され、次
にクロックが立ち上がるまでこの記憶値が保持され、次
段に伝えられる。即ち、クロック信号の立ち上がりと立
ち下がりとで、パッド１１ｂ，１１′ｂに印加された論
理値の記憶場所を異ならしめている。図３におけるＤ型
フリップフロップの他に、Ｊ−Ｋ型や、Ｒ−Ｓ型等も、
適宜使用される。
ロップ１２，１２′は、それぞれ第１のＩＣチップ１と
第２のＩＣチップ２のパッド１１ｂ，１１′ｂから内部
回路への信号の伝達経路にある。パッド１１ａ，１１′
ａに入力されるクロックが立ち下がったときはパッド１
１ｂ，１１′ｂに入力された信号は、チップ２のＤ型フ
リップフロップ１２′に記憶され、次にクロック信号が
立ち下がるまで保持され、その保持された値が次段に伝
えられる。また、パッド１１ａ，１１′ａに入力された
クロック信号が立ち上がったときは、パッド１１ｂ，１
１′ｂから入力された信号が、チップ１の入力バッファ
７の前にあるＤ型フリップフロップ１２に記憶され、次
にクロックが立ち上がるまでこの記憶値が保持され、次
段に伝えられる。即ち、クロック信号の立ち上がりと立
ち下がりとで、パッド１１ｂ，１１′ｂに印加された論
理値の記憶場所を異ならしめている。図３におけるＤ型
フリップフロップの他に、Ｊ−Ｋ型や、Ｒ−Ｓ型等も、
適宜使用される。
【００３０】図４は本発明の第２の実施例の半導体装置
を示す断面図であり、図５は図４中の第１，第２のチッ
プの主表面を示す平面図である。
を示す断面図であり、図５は図４中の第１，第２のチッ
プの主表面を示す平面図である。
【００３１】図４，図５において、この実施例は、第２
のチップ２２の幅が第１のチップ２１の幅の略半分とな
っていること以外は図１，図２の第１の実施例と共通し
ているため、この共通する部分の説明は省く。第２のチ
ップ２２のパッド６は、第１のチップ２１のパッド６と
それぞれ重なり合うように配列される。蓋５内の空洞に
は、絶縁性の柔軟性樹脂が充填されることもある。
のチップ２２の幅が第１のチップ２１の幅の略半分とな
っていること以外は図１，図２の第１の実施例と共通し
ているため、この共通する部分の説明は省く。第２のチ
ップ２２のパッド６は、第１のチップ２１のパッド６と
それぞれ重なり合うように配列される。蓋５内の空洞に
は、絶縁性の柔軟性樹脂が充填されることもある。
【００３２】第２のチップ２２の内部回路の規模は、第
１のチップ２１の半分程度となる。例えば、第１のチッ
プ２１が全加算器回路で構成されると、第２のチップ２
２は補数回路で構成される。
１のチップ２１の半分程度となる。例えば、第１のチッ
プ２１が全加算器回路で構成されると、第２のチップ２
２は補数回路で構成される。
【００３３】さらに、図２で示されたようなゲート回路
を、チップ２１，２２にそれぞれ設け、制御リードでど
ちらかのチップを選択機能させる。第２のチップ２２内
の補数回路の出力は、ゲート回路，バンプ４を介して、
再び第１のチップ２１内に印加される。即ち、制御入力
リード３の論理レベルにより、第１のチップ２１のみが
機能している場合は、全加算器として働き、第２のチッ
プ２２の補数回路を介して第１のチップ２１内に印加さ
れると減算器として働く。
を、チップ２１，２２にそれぞれ設け、制御リードでど
ちらかのチップを選択機能させる。第２のチップ２２内
の補数回路の出力は、ゲート回路，バンプ４を介して、
再び第１のチップ２１内に印加される。即ち、制御入力
リード３の論理レベルにより、第１のチップ２１のみが
機能している場合は、全加算器として働き、第２のチッ
プ２２の補数回路を介して第１のチップ２１内に印加さ
れると減算器として働く。
【００３４】この実施例によれば、左側のリード３は、
チップ２１，２２に各々形成されたバンプ４で挟まれた
形で接続されるが、右側のリード３はチップ２１にのみ
形成されたバンプ４と接続されているため、この右側の
リード３を出力リードとして使用する場合等に設計上の
自由度が大きいばかりでなく、２つのチップが異なるサ
イズで積層でき、これを例えばゲートアレイに適用する
と、１つのシステムの実装面積を小さくでき、またゲー
トアレイとメモリとを組み合わせることが容易であり、
半導体ウェハをむだなく有効利用できるという効果もあ
る。
チップ２１，２２に各々形成されたバンプ４で挟まれた
形で接続されるが、右側のリード３はチップ２１にのみ
形成されたバンプ４と接続されているため、この右側の
リード３を出力リードとして使用する場合等に設計上の
自由度が大きいばかりでなく、２つのチップが異なるサ
イズで積層でき、これを例えばゲートアレイに適用する
と、１つのシステムの実装面積を小さくでき、またゲー
トアレイとメモリとを組み合わせることが容易であり、
半導体ウェハをむだなく有効利用できるという効果もあ
る。
【００３５】図６は本発明の第３の実施例の半導体装置
を示す断面図、図７は図６中の第１，第２のチップの主
表面を示す平面図である。
を示す断面図、図７は図６中の第１，第２のチップの主
表面を示す平面図である。
【００３６】図６，図７において、この実施例は、第２
のチップ２４の平面寸法が第１のチップ２３の略半分と
なり、従って面積上では４分の１になっている。チップ
２４内の各パッド２５は、チップ２３内の対応する位置
に設けられたパッド２５と接続される。第１のチップ２
３の内部回路が、例えばメモリ回路となる場合は、この
メモリ回路内で発生した一部の不良メモリ箇所が置換さ
れて用いられる冗長メモリ回路を第２のチップ２４に設
ける。上記不良メモリが実質的に発生しない場合には、
上記第２のチップ２４を適宜省略できるという利便性も
ある。
のチップ２４の平面寸法が第１のチップ２３の略半分と
なり、従って面積上では４分の１になっている。チップ
２４内の各パッド２５は、チップ２３内の対応する位置
に設けられたパッド２５と接続される。第１のチップ２
３の内部回路が、例えばメモリ回路となる場合は、この
メモリ回路内で発生した一部の不良メモリ箇所が置換さ
れて用いられる冗長メモリ回路を第２のチップ２４に設
ける。上記不良メモリが実質的に発生しない場合には、
上記第２のチップ２４を適宜省略できるという利便性も
ある。
【００３７】図８は本発明の第４の実施例の半導体装置
のブロック図である。図８において、この実施例は、第
２のメモリ４１が第２のチップ内に構成され、この第２
のメモリ４１と共通した第１のメモリ４０及び一致検出
回路４２が第１のチップ内に構成される。
のブロック図である。図８において、この実施例は、第
２のメモリ４１が第２のチップ内に構成され、この第２
のメモリ４１と共通した第１のメモリ４０及び一致検出
回路４２が第１のチップ内に構成される。
【００３８】第１，第２のチップは、例えば図１に示す
ように、バンプ４５を介して、互いに接続され、この接
続点からリード４３，４４が外部へ引き出される。リー
ド４３は、読み出し／書き込みやクロック等の制御信号
が入力される制御リード４６と、アドレス信号や数ビッ
トのデータ信号が入力される入力リード４７とを備え
る。リード４４は、データ信号が出力される出力リード
４８を備える。一致検出回路４２は、第１，第２のチッ
プ内の双方の各ビットの出力論理値を比較して一致する
か否かを検出し、さらに各ビットの一致不一致をまとめ
てすべて一致しているか否かを検出して出力リード４９
に出力する回路である。一致検出回路４２は、ＡＮＤゲ
ート，ＯＲゲート，インバータの組み合わせで単位回路
が構成される。
ように、バンプ４５を介して、互いに接続され、この接
続点からリード４３，４４が外部へ引き出される。リー
ド４３は、読み出し／書き込みやクロック等の制御信号
が入力される制御リード４６と、アドレス信号や数ビッ
トのデータ信号が入力される入力リード４７とを備え
る。リード４４は、データ信号が出力される出力リード
４８を備える。一致検出回路４２は、第１，第２のチッ
プ内の双方の各ビットの出力論理値を比較して一致する
か否かを検出し、さらに各ビットの一致不一致をまとめ
てすべて一致しているか否かを検出して出力リード４９
に出力する回路である。一致検出回路４２は、ＡＮＤゲ
ート，ＯＲゲート，インバータの組み合わせで単位回路
が構成される。
【００３９】データの書き込みの場合、リード４３に印
加された入力信号は、第１，第２のメモリ４０，４１に
同時に入力されて、記憶される。データの読み出しの場
合には、第１，第２のメモリ４０，４１からの出力は、
一致検出回路４２に入力され、ここですべて一致してい
れば、リード４９は「０」レベルとなり、１ビットでも
不一致であれば「１」レベルとなる。この際、ＩＣテス
タにおいてこの「１」レベルを利用して再度記憶し直し
て、再度比較し、それでも「１」レベルであれば、この
半導体装置は不良品として廃棄される。上記「１」レベ
ルが続いた場合には、警報音を発するようにするか、あ
るいは別のこの種の冗長用半導体装置に切り換える制御
を行ってもよい。
加された入力信号は、第１，第２のメモリ４０，４１に
同時に入力されて、記憶される。データの読み出しの場
合には、第１，第２のメモリ４０，４１からの出力は、
一致検出回路４２に入力され、ここですべて一致してい
れば、リード４９は「０」レベルとなり、１ビットでも
不一致であれば「１」レベルとなる。この際、ＩＣテス
タにおいてこの「１」レベルを利用して再度記憶し直し
て、再度比較し、それでも「１」レベルであれば、この
半導体装置は不良品として廃棄される。上記「１」レベ
ルが続いた場合には、警報音を発するようにするか、あ
るいは別のこの種の冗長用半導体装置に切り換える制御
を行ってもよい。
【００４０】この実施例によれば、従来のＩＣテスタの
ように、期待値と比較する必要がなく、リード４９の出
力レベルを検出するだけで不良品か良品かの判定ができ
る。
ように、期待値と比較する必要がなく、リード４９の出
力レベルを検出するだけで不良品か良品かの判定ができ
る。
【００４１】ここで、不良検出のリード４９に、駆動回
路５０を介して、赤色の発光ダイオード５１を接続した
場合には、不良の半導体装置のみが赤色に発光するため
直ちに視認でき、交換上特に専門的知識を必要としない
という利便性がある。この場合には、駆動回路５０は第
１のメモリ４０のチップ内に組み込まれ、発光ダイオー
ド５１は視認性の良好な容器の上面に光路が開口する。
この他に、駆動回路５０，発光ダイオード５１は、半導
体装置外即ちプリント配線板上に設けられてもよい。赤
色の発光ダイオードの他に、青又は緑色の発光ダイオー
ドを用いて、良品のみ発光させてもよい。
路５０を介して、赤色の発光ダイオード５１を接続した
場合には、不良の半導体装置のみが赤色に発光するため
直ちに視認でき、交換上特に専門的知識を必要としない
という利便性がある。この場合には、駆動回路５０は第
１のメモリ４０のチップ内に組み込まれ、発光ダイオー
ド５１は視認性の良好な容器の上面に光路が開口する。
この他に、駆動回路５０，発光ダイオード５１は、半導
体装置外即ちプリント配線板上に設けられてもよい。赤
色の発光ダイオードの他に、青又は緑色の発光ダイオー
ドを用いて、良品のみ発光させてもよい。
【００４２】このように、この場合には自己検査機能を
備えているから、メーカーサイドでの完成検査だけでな
く、ユーザーサイドでのメンテナンスが極めて容易に行
える。
備えているから、メーカーサイドでの完成検査だけでな
く、ユーザーサイドでのメンテナンスが極めて容易に行
える。
【００４３】尚、この発光ダイオード５１のかわりに、
所定電圧で溶断するヒューズを接続すれは非可逆的であ
るから、点検の際に、どの半導体装置が一時的に不良状
態になっていたかが不明となる心配がない。
所定電圧で溶断するヒューズを接続すれは非可逆的であ
るから、点検の際に、どの半導体装置が一時的に不良状
態になっていたかが不明となる心配がない。
【００４４】機能的に共通する第１，第２のメモリ４
０，４１を並行運転する素子の用途としては、高速エレ
ベータの制御コンピュータ等の部品が挙げられる。この
ような所では、生命上の危険性があるため、上述した高
信頼性の半導体装置が適している。
０，４１を並行運転する素子の用途としては、高速エレ
ベータの制御コンピュータ等の部品が挙げられる。この
ような所では、生命上の危険性があるため、上述した高
信頼性の半導体装置が適している。
【００４５】以上の通り、この実施例は、メーカーサイ
ドでもユーザーサイドでも利便性が高い。メーカーサイ
ドでは、不良の半導体装置を出荷してしまう危険性が低
く、ユーザーサイドでは不良状態となった素子を直ちに
特定できるので、メンテナンスが迅速に行える。
ドでもユーザーサイドでも利便性が高い。メーカーサイ
ドでは、不良の半導体装置を出荷してしまう危険性が低
く、ユーザーサイドでは不良状態となった素子を直ちに
特定できるので、メンテナンスが迅速に行える。
【００４６】
【発明の効果】以上説明した通り、本発明によれば、リ
ードの一本追加するだけで、複数の半導体チップを適宜
選択するように制御することができ、また時分割手段を
用いた場合には複数の半導体チップを交互に機能させる
ことができ、回路規模に応じたチップサイズを選ぶこと
もでき、自己検査機能を持たせることができるから検査
及びメンテナンスが極めて容易となり、高信頼性を備え
た半導体装置が得られる。
ードの一本追加するだけで、複数の半導体チップを適宜
選択するように制御することができ、また時分割手段を
用いた場合には複数の半導体チップを交互に機能させる
ことができ、回路規模に応じたチップサイズを選ぶこと
もでき、自己検査機能を持たせることができるから検査
及びメンテナンスが極めて容易となり、高信頼性を備え
た半導体装置が得られる。
【図１】本発明の第１の実施例の半導体装置の断面図で
ある。
ある。
【図２】図１内のチップの主表面を示す平面図である。
【図３】図２の回路とは異なる例を示す回路図である。
【図４】本発明の第２の実施例の断面図である。
【図５】図４内のチップの主表面を示す平面図である。
【図６】本発明の第３の実施例の断面図である。
【図７】図６内のチップの主表面を示す平面図である。
【図８】本発明の第４の実施例の断面図である。
【図９】従来の半導体装置の断面図である。
【図１０】図９内のチップの主表面を示す平面図であ
る。
る。
【図１１】図９の半導体装置をパッケージした状態を示
す断面図である。
す断面図である。
１ 第１のＩＣチップ ２ 第２のＩＣチップ ３，３２，４３，４４，４６，４７，４８ リード ４，３１，４５ バンプ ５ 樹脂蓋 ６，６ａ，６ｂ，６ｃ，６′ａ，６′ｂ，６′ｃ，１１
ａ，１１ｂ，１１′ａ，１１′ｂ，２５，３７，３７
ａ，３７ｂ パッド ７ 入力バッファ ８ 出力バッファ ９，９′ ＡＮＤゲート １０ ＮＯＴゲート １２，１２′ Ｄ型フリップフロップ ２１，２２，２３，２４，３４，３５ チップ ３３ テープ状フィルム ３８ 配線 ４０，４１ メモリ ４２ 一致検出回路 ５０ 駆動回路 ５１ 発光ダイオード
ａ，１１ｂ，１１′ａ，１１′ｂ，２５，３７，３７
ａ，３７ｂ パッド ７ 入力バッファ ８ 出力バッファ ９，９′ ＡＮＤゲート １０ ＮＯＴゲート １２，１２′ Ｄ型フリップフロップ ２１，２２，２３，２４，３４，３５ チップ ３３ テープ状フィルム ３８ 配線 ４０，４１ メモリ ４２ 一致検出回路 ５０ 駆動回路 ５１ 発光ダイオード
Claims (4)
- 【請求項１】 第１，第２の半導体チップの主表面同士
が対向する状態で、前記第１，第２の半導体チップが容
器内に封入され、前記第１，第２の半導体チップの主表
面にそれぞれ形成された多数の突起電極のうち対向する
突起電極の間で、これら対向する突起電極に接続するリ
ードをそれぞれ設け、前記リードを前記容器の外へ導出
してなる半導体装置において、前記第１，第２の半導体
チップのうちどちらかの半導体チップを選択するゲート
手段を前記第１，第２の半導体チップに設け、前記リー
ドのひとつは前記ゲート手段を制御する入力が印加され
るリードであり、前記突起電極に出力が接続された論理
回路の出力を高インピーダンス状態にする制御信号を、
前記ゲート手段を制御する入力から得る制御回路を前記
第１，第２の半導体チップ内に形成したことを特徴とす
る半導体装置。 - 【請求項２】 第１，第２の半導体チップの主表面同士
が対向する状態で、前記第１，第２の半導体チップが容
器内に封入され、前記第１，第２の半導体チップの主表
面にそれぞれ形成された多数の突起電極のうち対向する
突起電極の間で、これら対向する突起電極に接続する第
１のリードをそれぞれ設け、前記リードを前記容器の外
へ導出してなる半導体装置において、前記第１，第２の
半導体チップのうちどちらかの半導体チップを選択する
ゲート手段を前記第１，第２の半導体チップに設け、前
記第１のリードのひとつは前記ゲート手段を制御する入
力が印加されるリードであり、前記第１，第２の半導体
チップの外形寸法が互いに異なり、前記第１，第２の半
導体チップの主表面にそれぞれ形成された突起電極のう
ち一方の突起電極と接続する第２のリードを設け、前記
第２のリードを前記容器の外へ導出したことを特徴とす
る半導体装置。 - 【請求項３】 第１，第２の半導体チップの主表面同士
が対向する状態で、前記第１，第２の半導体チップが容
器内に封入され、前記第１，第２の半導体チップの主表
面にそれぞれ形成された突起電極のうち少なくとも一方
の突起電極と電気的に接続された多数のリードを前記容
器の外へ導出してなる半導体装置において、前記第１の
半導体チップはメモリからなる内部回路を備え、前記第
２の半導体チップは前記メモリと共通するメモリと、こ
のメモリと前記メモリとからそれぞれ読み出されたデー
タが互いに一致するかを判定して前記リードに出力する
判定手段とを備えたことを特徴とする半導体装置。 - 【請求項４】 前記判定手段における判定結果を表示す
る手段を前記容器に設けた請求項３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273340A JP2526511B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273340A JP2526511B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130949A JPH07130949A (ja) | 1995-05-19 |
| JP2526511B2 true JP2526511B2 (ja) | 1996-08-21 |
Family
ID=17526533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5273340A Expired - Lifetime JP2526511B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526511B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100277185B1 (ko) * | 1998-02-09 | 2001-02-01 | 김영환 | 스택칩패키지 |
| JPH11307719A (ja) * | 1998-04-20 | 1999-11-05 | Mitsubishi Electric Corp | 半導体装置 |
| KR100333384B1 (ko) | 1999-06-28 | 2002-04-18 | 박종섭 | 칩 사이즈 스택 패키지 및 그의 제조방법 |
| DE10044148A1 (de) * | 2000-09-06 | 2002-03-21 | Infineon Technologies Ag | Elektronisches Bauteil mit gestapelten Bausteinen und Verfahren zu seiner Herstellung |
| JP2003273317A (ja) * | 2002-03-19 | 2003-09-26 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| DE10303463B4 (de) | 2003-01-29 | 2006-06-14 | Infineon Technologies Ag | Halbleiterbauelement mit wenigstens zwei in einem Gehäuse integrierten und durch einen gemeinsamen Kontaktbügel kontaktierten Chips |
| KR100588337B1 (ko) * | 2005-02-11 | 2006-06-09 | 삼성전자주식회사 | 동일한 기능의 복수개 패드를 채용한 반도체 장치 및 이를이용한 멀티 칩 패키지 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254762A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体素子のパツケ−ジ |
| JPH0746750B2 (ja) * | 1986-05-30 | 1995-05-17 | 株式会社日立製作所 | 電子回路 |
-
1993
- 1993-11-01 JP JP5273340A patent/JP2526511B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07130949A (ja) | 1995-05-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960409 |