JP2002110721A5 - - Google Patents

Description

【図４】図３の一部を拡大した模式的平面図である。

Claims (10)

1. 主面と、前記主面の反対側の裏面と、所定の間隔をおいて行列状に配置された複数の製品形成領域と、前記製品形成領域のそれぞれに形成された複数の接続部とを有する基板を準備する工程と、
   主面と、前記主面の反対側の裏面と、前記主面上に形成された複数の電極パッドをそれぞれ有する複数の半導体チップと、
   前記複数の半導体チップをそれぞれ対応する前記製品形成領域に搭載する工程と、
   前記複数の半導体チップを搭載する工程の後に、前記基板の主面をプラズマによって処理する工程と、
   キャビティを有する成形金型を準備する工程と、
   前記プラズマによって処理する工程の後に、前記複数の半導体チップが、前記キャビティ内部に配置され、かつ前記複数の製品形成領域が前記キャビティと対向するように、前記基板を前記成形金型の中に配置する工程と、
   前記基板を配置する工程の後に、前記キャビティ内部に樹脂を注入することによって、前記複数の半導体チップと前記複数の製品形成領域を一括で封止する樹脂封止体を形成する工程と、
   前記樹脂封止体を形成する工程の後に、前記樹脂封止体と前記基板を、前記複数の製品形成領域の外周に沿って切断する工程とを有し、
   前記キャビティは、互いに向かい合う２つの側面と、前記２つの側面のうちの一方に形成された複数のゲートと、前記２つの側面のうちの他の一方に形成された複数のエアベントとを有し、
   前記樹脂封止体を形成する工程において、前記樹脂は前記複数のゲートから前記複数のエアベントに向かって注入されることを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法であって、
   前記プラズマによって処理する工程において、前記基板の主面に残留する不純物を除去することを特徴とする半導体装置の製造方法。
3. 請求項１又は請求項２に記載の半導体装置の製造方法であって、
   前記プラズマによって処理する工程において、
   前記基板の主面を粗面化することを特徴とする半導体装置の製造方法。
4. 請求項１乃至請求項３のうちの何れか一項に記載の半導体装置の製造方法であって、
   前記基板は樹脂を含むことを特徴とする半導体装置の製造方法。
5. 請求項１乃至請求項４のうちの何れか一項に記載の半導体装置の製造方法であって、
   前記樹脂封止体は複数のフィラーを含むことを特徴とする半導体装置の製造方法。
6. 請求項５に記載の半導体装置の製造方法であって、
   前記樹脂封止体において、前記複数のフィラーが占める体積比は８０パーセント以上であることを特徴とする半導体装置の製造方法。
7. 請求項５乃至請求項６のうちの何れか一項に記載の半導体装置の製造方法であって、
   前記複数のフィラーは、シリカフィラーを含むことを特徴とする半導体装置の製造方法。
8. 請求項１乃至請求項７のうちの何れか一項に記載の半導体装置の製造方法であって、
   前記複数の半導体チップを搭載する工程において、前記複数の半導体チップのそれぞれの複数の電極パッドを、対応する前記製品形成領域の複数の接続部と電気的に接続することを特徴とする半導体装置の製造方法。
9. 請求項１乃至請求項８のうちの何れか一項に記載の半導体装置の製造方法であって、
   前記複数の半導体チップを搭載する工程において、前記基板を熱処理することを特徴とする半導体装置の製造方法。
10. 請求項１乃至請求項９のうちの何れか一項に記載の半導体装置の製造方法であって、
    前記樹脂封止体を形成する工程において、前記複数の製品形成領域と前記複数のエアベントとの間に、前記製品形成領域外の領域を有し、前記製品形成領域外の領域の幅が、前記複数の製品形成領域同士の間隔の幅に比較して大きいことを特徴とする半導体装置の製造方法。