JP2000208629A - 半導体装置のパッド及びその製造方法 - Google Patents
半導体装置のパッド及びその製造方法Info
- Publication number
- JP2000208629A JP2000208629A JP11324586A JP32458699A JP2000208629A JP 2000208629 A JP2000208629 A JP 2000208629A JP 11324586 A JP11324586 A JP 11324586A JP 32458699 A JP32458699 A JP 32458699A JP 2000208629 A JP2000208629 A JP 2000208629A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- forming
- layer
- film
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Abstract
(57)【要約】
【課題】 ゲート保護用絶縁膜が損失することを防止
し、ミスアラインマージンを確保できる半導体装置のパ
ッド及びその製造方法を提供する。 【解決手段】 半導体基板上にゲート導電膜パターンと
マスクパターンが順次積層され、両側壁にスペーサを有
するゲート電極を形成する段階と、第１絶縁膜を形成す
る段階と、半導体基板の全面に第１絶縁膜とエッチング
選択比を有する第２絶縁膜を形成する段階と、第２絶縁
膜をエッチングする段階と、前記第１絶縁膜を除去して
パッド形成用オープニングを形成する段階と、オープニ
ングを充填するように第２絶縁膜上にゲートマスクパタ
ーンとエッチング選択比を有する導電膜を形成する段階
と、導電膜をエッチングして電気的に分離されたコンタ
クトパッドを形成し、第２絶縁膜が検出されるときま
で、導電膜の一部厚さをエッチングし、所定時間の間、
導電膜をエッチングしてから、導電膜とゲートマスクパ
ターンとの選択比を利用したエッチバック工程にコンタ
クトパッドを形成する。
し、ミスアラインマージンを確保できる半導体装置のパ
ッド及びその製造方法を提供する。 【解決手段】 半導体基板上にゲート導電膜パターンと
マスクパターンが順次積層され、両側壁にスペーサを有
するゲート電極を形成する段階と、第１絶縁膜を形成す
る段階と、半導体基板の全面に第１絶縁膜とエッチング
選択比を有する第２絶縁膜を形成する段階と、第２絶縁
膜をエッチングする段階と、前記第１絶縁膜を除去して
パッド形成用オープニングを形成する段階と、オープニ
ングを充填するように第２絶縁膜上にゲートマスクパタ
ーンとエッチング選択比を有する導電膜を形成する段階
と、導電膜をエッチングして電気的に分離されたコンタ
クトパッドを形成し、第２絶縁膜が検出されるときま
で、導電膜の一部厚さをエッチングし、所定時間の間、
導電膜をエッチングしてから、導電膜とゲートマスクパ
ターンとの選択比を利用したエッチバック工程にコンタ
クトパッドを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、より詳しくは、半導体
装置のパッド及びその製造方法に関するものである。
の製造方法に関するものであり、より詳しくは、半導体
装置のパッド及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体素子の製造技術が発達するにつ
れ、集積度を向上させるため、パターン大きさ（ｐａｔ
ｔｅｒｎ ｓｉｚｅ）が減少されている。特に、メモリ
素子であるＤＲＡＭの集積度がギガビット（Ｇｉｇａ
ｂｉｔ）以上に形成されるためには、０．１８μｍ以下
のパターン形成とこれに適合な工程開発が形成されなけ
ればならない。これにより、フォトリソグラフィ（ｐｈ
ｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程で制作されるコン
タクトホール（ｃｏｎｔａｃｔ ｈｏｌｅ）の大きさを
小さく形成し、フォト設備でアライメント（ａｌｉｇｎ
ｍｅｎｔ）正確度を増加させるため自己整列コンタクト
（ｓｅｉｆ−ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ；以下、
ＳＡＣ）工程が適用されている。ＳＡＣに関する内容
は、Ｕ．Ｓ．Ｐ．Ｎｏ．４、９９２、８４８に開示され
ている。ＳＡＣの長所は、フォト工程での小さいコンタ
クトホール形成に対するマージン及びアライメントマー
ジンを確保することができ、全ての面積をコンタクトと
して使用することができるため、コンタクト抵抗を低め
ることができる。上述のような長所のために、ＳＡＣ工
程は、以後高集積デバイスで使用される重要なコンタク
ト形成方法のうち、１つである。
れ、集積度を向上させるため、パターン大きさ（ｐａｔ
ｔｅｒｎ ｓｉｚｅ）が減少されている。特に、メモリ
素子であるＤＲＡＭの集積度がギガビット（Ｇｉｇａ
ｂｉｔ）以上に形成されるためには、０．１８μｍ以下
のパターン形成とこれに適合な工程開発が形成されなけ
ればならない。これにより、フォトリソグラフィ（ｐｈ
ｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程で制作されるコン
タクトホール（ｃｏｎｔａｃｔ ｈｏｌｅ）の大きさを
小さく形成し、フォト設備でアライメント（ａｌｉｇｎ
ｍｅｎｔ）正確度を増加させるため自己整列コンタクト
（ｓｅｉｆ−ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ；以下、
ＳＡＣ）工程が適用されている。ＳＡＣに関する内容
は、Ｕ．Ｓ．Ｐ．Ｎｏ．４、９９２、８４８に開示され
ている。ＳＡＣの長所は、フォト工程での小さいコンタ
クトホール形成に対するマージン及びアライメントマー
ジンを確保することができ、全ての面積をコンタクトと
して使用することができるため、コンタクト抵抗を低め
ることができる。上述のような長所のために、ＳＡＣ工
程は、以後高集積デバイスで使用される重要なコンタク
ト形成方法のうち、１つである。
【０００３】ＳＡＣ工程は、既に広く常用化され、ＩＥ
ＤＭ‘９５．Ｐ．９０７、ＩＥＤＭ‘９６．Ｐ．５９７
に開示されている。これらが提示したＳＡＣ工程でのパ
ターン模様は、円型または楕円型にビットラインコンタ
クトパッドとストレージノードコンタクトパッドがフォ
トリソグラフィ工程から分離形成される。ここで、工程
の進行のとき、パターン大きさが小さいくなれば小さく
なるほど、即ちコンタクトホールの大きさが小さくなれ
ば小さくなるほどエッチング工程でエッチングされる面
積は小さくなり、エッチングすべき相対的な深さは深く
なる。即ち、コンタクトの横縦比（ｃｏｎｔａｃｔ ｄ
ｅｐｔｈ／ｃｏｎｔａｃｔ ｄｉａｍｅｔｅｒ）が増加
することによってエッチング反応ガスとエッチング時の
化学反応副産物の拡散が難しくなるために、エッチング
速度が減少したり、エッチング停止現象（エッチングさ
れるコンタクトホール内での反応副産物が拡散されて出
ないことにより、エッチング反応速度が著しく下がった
り、エッチング反応が止まる現象）が発生するようにな
る。これを防止するため、ポリマー（ｐｏｌｙｍｅｒ）
発生を抑える条件にエッチングを進行したりエッチング
時間を増加させる方法を適用すると、ゲートマスク及び
ゲートスペーサ用絶縁膜がエッチングされることによっ
てＳＡＣパッドとゲートが電気的に短絡されてＳＡＣ固
有の目的を喪失するようになる。
ＤＭ‘９５．Ｐ．９０７、ＩＥＤＭ‘９６．Ｐ．５９７
に開示されている。これらが提示したＳＡＣ工程でのパ
ターン模様は、円型または楕円型にビットラインコンタ
クトパッドとストレージノードコンタクトパッドがフォ
トリソグラフィ工程から分離形成される。ここで、工程
の進行のとき、パターン大きさが小さいくなれば小さく
なるほど、即ちコンタクトホールの大きさが小さくなれ
ば小さくなるほどエッチング工程でエッチングされる面
積は小さくなり、エッチングすべき相対的な深さは深く
なる。即ち、コンタクトの横縦比（ｃｏｎｔａｃｔ ｄ
ｅｐｔｈ／ｃｏｎｔａｃｔ ｄｉａｍｅｔｅｒ）が増加
することによってエッチング反応ガスとエッチング時の
化学反応副産物の拡散が難しくなるために、エッチング
速度が減少したり、エッチング停止現象（エッチングさ
れるコンタクトホール内での反応副産物が拡散されて出
ないことにより、エッチング反応速度が著しく下がった
り、エッチング反応が止まる現象）が発生するようにな
る。これを防止するため、ポリマー（ｐｏｌｙｍｅｒ）
発生を抑える条件にエッチングを進行したりエッチング
時間を増加させる方法を適用すると、ゲートマスク及び
ゲートスペーサ用絶縁膜がエッチングされることによっ
てＳＡＣパッドとゲートが電気的に短絡されてＳＡＣ固
有の目的を喪失するようになる。
【０００４】このような問題を解決するため、ｋｏｈｙ
ａｍａ等は、フォトリソグラフィ工程でビットラインコ
ンタクトホールとストレージノードコンタクトホールを
１つに縛る新しい構造を提示した（“Ａ Ｆｕｌｌｙ
Ｐｒｉｎｔａｂｌｅ、 Ｓｅｌｆ−Ａｌｉｇｎｅｄ ａ
ｎｄ Ｐｌａｎａｒｉｚｅｄ Ｓｔａｃｋｅｄ Ｃａｐ
ａｃｉｔｏｒ ＤＲＡＭ ＣＥＬＬ Ｔｅｃｈｎｏｌｏ
ｇｙ ｆｏｒ １Ｇｂｉｔ ＤＲＡＭ ａｎｄ Ｂｅｙ
ｏｎｄ”、 Ｙ．Ｋｏｈｙａｍａ、１９９７Ｓｙｍ．
ＶＬＳＩ Ｔｅｃｈ． Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈ
ｎｉｃａｌＰａｐｅｒｓ、 ｐｐ．１７−１８）。構造
を用いたコンタクトパッド形成工程は、次のとおりであ
る。
ａｍａ等は、フォトリソグラフィ工程でビットラインコ
ンタクトホールとストレージノードコンタクトホールを
１つに縛る新しい構造を提示した（“Ａ Ｆｕｌｌｙ
Ｐｒｉｎｔａｂｌｅ、 Ｓｅｌｆ−Ａｌｉｇｎｅｄ ａ
ｎｄ Ｐｌａｎａｒｉｚｅｄ Ｓｔａｃｋｅｄ Ｃａｐ
ａｃｉｔｏｒ ＤＲＡＭ ＣＥＬＬ Ｔｅｃｈｎｏｌｏ
ｇｙ ｆｏｒ １Ｇｂｉｔ ＤＲＡＭ ａｎｄ Ｂｅｙ
ｏｎｄ”、 Ｙ．Ｋｏｈｙａｍａ、１９９７Ｓｙｍ．
ＶＬＳＩ Ｔｅｃｈ． Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈ
ｎｉｃａｌＰａｐｅｒｓ、 ｐｐ．１７−１８）。構造
を用いたコンタクトパッド形成工程は、次のとおりであ
る。
【０００５】図１乃至図６は、従来半導体装置のパッド
製造方法の工程を順次的に示すフローチャートである。
図１を参照すると、活性領域１１と非活性領域１２が定
義された半導体基板１０上にゲート酸化膜（図面に未図
示）を介してゲート電極形成用導電膜１３、１４及びゲ
ートマスク１５、１６が順次形成される。導電膜１３、
１４は、一般にポリシリコン膜１３とタングステンシリ
サイド膜１４が積層された構造を有し、ゲートマスク１
５、１６は、窒化膜１５と酸化膜１６が積層された構造
を有する。窒化膜１５は、後続層間絶縁膜として使用さ
れる酸化膜に対してエッチング選択比を有する膜質であ
る。フォトレジストパターン（図面に未図示）をマスク
として使用してゲートマスク１６、１５と導電膜１４、
１３、そしてゲート酸化膜を順次エッチングすることに
よって上部が絶縁膜、例えば窒化膜１５と酸化膜１６で
覆われたゲート電極が形成され、ゲート電極両側の半導
体基板１０にソース／ドレーン領域を形成するための低
濃度不純物イオンが注入される。
製造方法の工程を順次的に示すフローチャートである。
図１を参照すると、活性領域１１と非活性領域１２が定
義された半導体基板１０上にゲート酸化膜（図面に未図
示）を介してゲート電極形成用導電膜１３、１４及びゲ
ートマスク１５、１６が順次形成される。導電膜１３、
１４は、一般にポリシリコン膜１３とタングステンシリ
サイド膜１４が積層された構造を有し、ゲートマスク１
５、１６は、窒化膜１５と酸化膜１６が積層された構造
を有する。窒化膜１５は、後続層間絶縁膜として使用さ
れる酸化膜に対してエッチング選択比を有する膜質であ
る。フォトレジストパターン（図面に未図示）をマスク
として使用してゲートマスク１６、１５と導電膜１４、
１３、そしてゲート酸化膜を順次エッチングすることに
よって上部が絶縁膜、例えば窒化膜１５と酸化膜１６で
覆われたゲート電極が形成され、ゲート電極両側の半導
体基板１０にソース／ドレーン領域を形成するための低
濃度不純物イオンが注入される。
【０００６】続いて、半導体基板１０に形成された構造
物の表面に沿って、後続層間絶縁膜と選択比を有するゲ
ートスペーサ形成用第１窒化膜を形成した後、第１窒化
膜をエッチバック工程にエッチングすることによって、
ゲート電極の両側壁及びゲートマスク１５、１６の両側
壁にゲートスペーサ１８が形成されて両側壁及び上部が
絶縁膜に覆われたゲート電極１７が形成される。それか
ら、ゲートスペーサ１８両側の半導体基板１０上に形成
された構造物の表面に沿って酸化膜と選択比を有する第
２窒化膜２０が形成される。第２窒化膜２０は、後続自
己整列コンタクト形成のための層間絶縁膜のエッチング
工程時、エッチング停止層として使用される。
物の表面に沿って、後続層間絶縁膜と選択比を有するゲ
ートスペーサ形成用第１窒化膜を形成した後、第１窒化
膜をエッチバック工程にエッチングすることによって、
ゲート電極の両側壁及びゲートマスク１５、１６の両側
壁にゲートスペーサ１８が形成されて両側壁及び上部が
絶縁膜に覆われたゲート電極１７が形成される。それか
ら、ゲートスペーサ１８両側の半導体基板１０上に形成
された構造物の表面に沿って酸化膜と選択比を有する第
２窒化膜２０が形成される。第２窒化膜２０は、後続自
己整列コンタクト形成のための層間絶縁膜のエッチング
工程時、エッチング停止層として使用される。
【０００７】図２において、半導体基板１０の全面に酸
化膜で層間絶縁膜２２が形成された後、酸化膜２２がＣ
ＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈｉｎｇ）工程で平坦化される。フォトリソグラ
フィで形成されたフォトレジストパターン（図面に未図
示）がマスクとして使用して第２窒化膜２０をエッチン
グ停止層として層間絶縁膜２２をエッチングした後、露
出された第２窒化膜２０を除去することによって半導体
基板１０のビットラインコンタクトパッド及びストレー
ジノードコンタクトパッドが形成される活性領域１１の
半導体基板１０が全部露出されて図３のように、パッド
形成用オープニング２４が形成される。このとき、フォ
トレジストパターンによって完全に露出されたゲートマ
スクである酸化膜１６は、除去されて下部のゲートマス
クである窒化膜１５が露出されるようになる。
化膜で層間絶縁膜２２が形成された後、酸化膜２２がＣ
ＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈｉｎｇ）工程で平坦化される。フォトリソグラ
フィで形成されたフォトレジストパターン（図面に未図
示）がマスクとして使用して第２窒化膜２０をエッチン
グ停止層として層間絶縁膜２２をエッチングした後、露
出された第２窒化膜２０を除去することによって半導体
基板１０のビットラインコンタクトパッド及びストレー
ジノードコンタクトパッドが形成される活性領域１１の
半導体基板１０が全部露出されて図３のように、パッド
形成用オープニング２４が形成される。このとき、フォ
トレジストパターンによって完全に露出されたゲートマ
スクである酸化膜１６は、除去されて下部のゲートマス
クである窒化膜１５が露出されるようになる。
【０００８】図４を参照すると、オープニング２４を充
填するように層間絶縁膜２２上にポリシリコン膜が形成
され、コンタクトパッド形成のためのポリシリコン膜エ
ッチング工程が実施される。エッチング工程は、ＣＭＰ
工程とエッチバック工程のうち、いずれか１つで実施さ
れ、エッチング工程に自己整列コンタクトパッドが分離
されて図５に図示されているように、ストレージノード
コンタクトパッド２６ａ及びビットラインコンタクトパ
ッド２６ｂが形成される。このとき、ストレージノード
コンタクトパッド２６ａ及びこれに隣接なビットライン
コンタクトパッド２６ｂの確実に分離するために殆どオ
ーバーエッチ（ｏｖｅｒ−ｅｔｃｈ）をするようにす
る。
填するように層間絶縁膜２２上にポリシリコン膜が形成
され、コンタクトパッド形成のためのポリシリコン膜エ
ッチング工程が実施される。エッチング工程は、ＣＭＰ
工程とエッチバック工程のうち、いずれか１つで実施さ
れ、エッチング工程に自己整列コンタクトパッドが分離
されて図５に図示されているように、ストレージノード
コンタクトパッド２６ａ及びビットラインコンタクトパ
ッド２６ｂが形成される。このとき、ストレージノード
コンタクトパッド２６ａ及びこれに隣接なビットライン
コンタクトパッド２６ｂの確実に分離するために殆どオ
ーバーエッチ（ｏｖｅｒ−ｅｔｃｈ）をするようにす
る。
【０００９】図６において、半導体基板１０の全面に第
２層間絶縁膜２８が形成され、後続ビットライン及びス
トレージノード形成工程が進行される。しかし、この構
造では、パッド形成用オープニング２４形成工程のと
き、フォトレジストが覆っている表面積が小さいため、
エッチングのとき、ポリマー生成が小さいために、絶縁
膜の間、例えば酸化膜と窒化膜の選択比が減少されてパ
ッド分離のためのエッチング工程時、ゲート電極保護用
絶縁膜の一部を除去することができる。又ゲートライン
の間にポリシリコンを充填し、ＣＭＰ工程とエッチバッ
ク工程のうち、いずれか１つの工程によるパッドの間の
分離時、前述のように確実なパッド分離のためのオーバ
ーエッチ工程によってパッド大きさがゲートラインの間
の空間に制限される。結果的に、パッド上部の大きさが
相対的に減少されてパッドと後続ビットライン形成のた
めのビットラインコンタクト及びストレージノード形成
のためのストレージノードコンタクトの間のミスアライ
ンマージン（ｍｉｓａｌｉｇｎ ｍａｒｇｉｎ）を十分
に確保できないようになる。そしてパッド分離のために
平坦化エッチング工程のとき表面にポリシリコン、シリ
コン窒化膜、そして酸化膜の３つ膜が露出されてＣＭＰ
工程のとき、副産物が発生される。これは後続工程で付
加的な洗浄工程が要求される等工程の円滑な進行を阻害
できるだけではなく製造費用を増加させる原因になる。
２層間絶縁膜２８が形成され、後続ビットライン及びス
トレージノード形成工程が進行される。しかし、この構
造では、パッド形成用オープニング２４形成工程のと
き、フォトレジストが覆っている表面積が小さいため、
エッチングのとき、ポリマー生成が小さいために、絶縁
膜の間、例えば酸化膜と窒化膜の選択比が減少されてパ
ッド分離のためのエッチング工程時、ゲート電極保護用
絶縁膜の一部を除去することができる。又ゲートライン
の間にポリシリコンを充填し、ＣＭＰ工程とエッチバッ
ク工程のうち、いずれか１つの工程によるパッドの間の
分離時、前述のように確実なパッド分離のためのオーバ
ーエッチ工程によってパッド大きさがゲートラインの間
の空間に制限される。結果的に、パッド上部の大きさが
相対的に減少されてパッドと後続ビットライン形成のた
めのビットラインコンタクト及びストレージノード形成
のためのストレージノードコンタクトの間のミスアライ
ンマージン（ｍｉｓａｌｉｇｎ ｍａｒｇｉｎ）を十分
に確保できないようになる。そしてパッド分離のために
平坦化エッチング工程のとき表面にポリシリコン、シリ
コン窒化膜、そして酸化膜の３つ膜が露出されてＣＭＰ
工程のとき、副産物が発生される。これは後続工程で付
加的な洗浄工程が要求される等工程の円滑な進行を阻害
できるだけではなく製造費用を増加させる原因になる。
【００１０】
【発明が解決しようとする課題】本発明は、上述の諸般
問題点を解決するため、提案されたこととして、第一
に、ゲートマスク及びゲートスペーサ等のゲート保護用
絶縁膜が損失されることを防止することができ、コンタ
クトパッドの上部大きさを増大させてミスアラインマー
ジンを確保することができる半導体装置のパッド及びそ
の製造方法を提供することである。第二に、工程を単純
化することができ、平坦化工程進行のとき発生される副
産物を最小化することができる半導体装置のパッド及び
その製造方法を提供することである。
問題点を解決するため、提案されたこととして、第一
に、ゲートマスク及びゲートスペーサ等のゲート保護用
絶縁膜が損失されることを防止することができ、コンタ
クトパッドの上部大きさを増大させてミスアラインマー
ジンを確保することができる半導体装置のパッド及びそ
の製造方法を提供することである。第二に、工程を単純
化することができ、平坦化工程進行のとき発生される副
産物を最小化することができる半導体装置のパッド及び
その製造方法を提供することである。
【００１１】
【課題を解決するための手段】上述の目的を達成するた
めの本発明によると、半導体装置のパッド製造方法は、
半導体基板上にゲート導電膜パターンとマスクパターン
が順次積層され、両側壁にスペーサを有するゲート電極
を形成する段階と、半導体基板上に形成された構造物の
表面に沿って第１絶縁膜を形成する段階と、半導体基板
の全面に第１絶縁膜とエッチング選択比を有する第２絶
縁膜を形成する段階と、コンタクトパッド形成用マスク
を使用して第１絶縁膜の表面が露出されるときまで、第
２絶縁膜をエッチングする段階と、半導体基板上の第１
絶縁膜を除去してパッド形成用オープニングを形成する
段階と、オープニングを充填するように第２絶縁膜上に
ゲートマスクパターンとエッチング選択比を有する導電
膜を形成する段階と、導電膜をエッチバック工程でエッ
チングして電気的に分離されたコンタクトパッドを形成
し、第２絶縁膜が検出されるときまで、導電膜の一部厚
さをエッチングし、所定時間の間、導電膜をエッチング
してから、導電膜とゲートマスクパターンとの選択比を
利用したエッチバック工程にコンタクトパッドを形成す
る段階とを含む。
めの本発明によると、半導体装置のパッド製造方法は、
半導体基板上にゲート導電膜パターンとマスクパターン
が順次積層され、両側壁にスペーサを有するゲート電極
を形成する段階と、半導体基板上に形成された構造物の
表面に沿って第１絶縁膜を形成する段階と、半導体基板
の全面に第１絶縁膜とエッチング選択比を有する第２絶
縁膜を形成する段階と、コンタクトパッド形成用マスク
を使用して第１絶縁膜の表面が露出されるときまで、第
２絶縁膜をエッチングする段階と、半導体基板上の第１
絶縁膜を除去してパッド形成用オープニングを形成する
段階と、オープニングを充填するように第２絶縁膜上に
ゲートマスクパターンとエッチング選択比を有する導電
膜を形成する段階と、導電膜をエッチバック工程でエッ
チングして電気的に分離されたコンタクトパッドを形成
し、第２絶縁膜が検出されるときまで、導電膜の一部厚
さをエッチングし、所定時間の間、導電膜をエッチング
してから、導電膜とゲートマスクパターンとの選択比を
利用したエッチバック工程にコンタクトパッドを形成す
る段階とを含む。
【００１２】上述の目的を達成するための本発明による
と、半導体装置のパッドは、所定間隙を置いてバー形態
に配列されている複数のワードラインと、所定の間隙を
置いてワードラインと直交するようにバー形態に配列さ
れている複数のビットラインと、ワードラインの間に形
成されているコンタクトパッドとを含み、コンタクトパ
ッドは、ワードラインと一部がオーバーラップされるよ
うに形成される。
と、半導体装置のパッドは、所定間隙を置いてバー形態
に配列されている複数のワードラインと、所定の間隙を
置いてワードラインと直交するようにバー形態に配列さ
れている複数のビットラインと、ワードラインの間に形
成されているコンタクトパッドとを含み、コンタクトパ
ッドは、ワードラインと一部がオーバーラップされるよ
うに形成される。
【００１３】図１２を参照すると、本発明の実施形態に
よる新たな半導体装置のパッド及びその製造方法は、ゲ
ート電極及びゲートマスクパターンが形成された半導体
基板上に層間絶縁膜を形成した後、半導体基板の所定の
領域が露出されるように層間絶縁膜を除去してパッド形
成用オープニングを形成した後、オープニングを充填す
るように層間絶縁膜上にゲートマスクパターンとエッチ
ング選択比を有する導電膜が形成される。導電膜をエッ
チバック工程でエッチングして電気的に分離されたコン
タクトパッドを形成し、層間絶縁膜が検出されるときま
で、導電膜の一部厚さをエッチングし、所定の時間の間
に導電膜をエッチングしてから、導電膜とゲートマスク
パターンとの選択比を利用したエッチバック工程でエッ
チングすることによって、コンタクトパッドが形成され
る。このような半導体装置のパッド及びその製造方法に
よって、パッド形成のとき、エッチバック工程にパッド
形成用導電膜とマスク用絶縁膜との選択比を利用して工
程を実施することによって、パッド分離のためエッチン
グされた領域を除外した余りの部分を全部パッドとして
使用することができるため、後続工程のときミスアライ
メントマージンを確保することができ、エッチング工程
のとき発生される副産物を最少化することができ、下部
絶縁膜の損失が防止されて導電膜の間の短絡を防止する
ことができる。
よる新たな半導体装置のパッド及びその製造方法は、ゲ
ート電極及びゲートマスクパターンが形成された半導体
基板上に層間絶縁膜を形成した後、半導体基板の所定の
領域が露出されるように層間絶縁膜を除去してパッド形
成用オープニングを形成した後、オープニングを充填す
るように層間絶縁膜上にゲートマスクパターンとエッチ
ング選択比を有する導電膜が形成される。導電膜をエッ
チバック工程でエッチングして電気的に分離されたコン
タクトパッドを形成し、層間絶縁膜が検出されるときま
で、導電膜の一部厚さをエッチングし、所定の時間の間
に導電膜をエッチングしてから、導電膜とゲートマスク
パターンとの選択比を利用したエッチバック工程でエッ
チングすることによって、コンタクトパッドが形成され
る。このような半導体装置のパッド及びその製造方法に
よって、パッド形成のとき、エッチバック工程にパッド
形成用導電膜とマスク用絶縁膜との選択比を利用して工
程を実施することによって、パッド分離のためエッチン
グされた領域を除外した余りの部分を全部パッドとして
使用することができるため、後続工程のときミスアライ
メントマージンを確保することができ、エッチング工程
のとき発生される副産物を最少化することができ、下部
絶縁膜の損失が防止されて導電膜の間の短絡を防止する
ことができる。
【００１４】
【発明の実施の形態】以下、図７及び図８乃至図１３を
参照して本発明の実施例を詳細に説明する。図７は、本
発明の実施形態による半導体装置のパッドを示す平面図
である。図７を参照すると、半導体装置は、所定間隙を
置いてバー形態に配列されている複数のワードラインと
所定の間隙を置いてワードラインと直交するようにバー
形態に配列されている複数のビットライン、そしてワー
ドラインの間に形成されているコンタクトパッドを含
み、コンタクトパッドは、ワードラインと一部がオーバ
ーラップされるように形成されている。即ち、ゲート電
極上にもコンタクトパッドが形成されているためパッド
面積が増加される。コンタクトパッドの製造方法は、次
のどおりである。
参照して本発明の実施例を詳細に説明する。図７は、本
発明の実施形態による半導体装置のパッドを示す平面図
である。図７を参照すると、半導体装置は、所定間隙を
置いてバー形態に配列されている複数のワードラインと
所定の間隙を置いてワードラインと直交するようにバー
形態に配列されている複数のビットライン、そしてワー
ドラインの間に形成されているコンタクトパッドを含
み、コンタクトパッドは、ワードラインと一部がオーバ
ーラップされるように形成されている。即ち、ゲート電
極上にもコンタクトパッドが形成されているためパッド
面積が増加される。コンタクトパッドの製造方法は、次
のどおりである。
【００１５】図８乃至図１３は、本発明の実施形態によ
る半導体メモリ装置のコンタクトパッド形成方法の工程
を順序に示すフローチャートである。図８を参照する
と、本発明の半導体メモリ装置のパッド形成方法は、ま
ず半導体基板１００に活性領域１０１と非活性領域を定
義するための素子隔離領域１０２が形成される。素子隔
離領域１０２は、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａ
ｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）工程とＳＴＩ（Ｓｈ
ａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程
のうち、いずれか１つで形成される。続いて、半導体基
板１００上にゲート酸化膜（図面に未図示）、ゲート電
極用導電膜、そしてゲートマスクが順次形成される。導
電膜は、ポリシリコン膜１０３及びタングステンシリサ
イド膜１０４が積層された構造を有し、ゲートマスク
は、シリコン窒化膜１０５、酸化膜１０６の二重構造と
これらの膜の組み合わせによる混用多層構造のうち、い
ずれか１つの構造を有する。ポリシリコン膜１０３とタ
ングステンシリサイド膜１０４は、各々１０００Åの厚
さに形成され、シリコン窒化膜１０５は、１０００Å乃
至２０００Å、酸化膜１０６は、３００Å乃至１０００
Åの厚さ範囲内に形成される。次に、ソース／ドレーン
形成のためのイオン注入工程が実施される。
る半導体メモリ装置のコンタクトパッド形成方法の工程
を順序に示すフローチャートである。図８を参照する
と、本発明の半導体メモリ装置のパッド形成方法は、ま
ず半導体基板１００に活性領域１０１と非活性領域を定
義するための素子隔離領域１０２が形成される。素子隔
離領域１０２は、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａ
ｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）工程とＳＴＩ（Ｓｈ
ａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程
のうち、いずれか１つで形成される。続いて、半導体基
板１００上にゲート酸化膜（図面に未図示）、ゲート電
極用導電膜、そしてゲートマスクが順次形成される。導
電膜は、ポリシリコン膜１０３及びタングステンシリサ
イド膜１０４が積層された構造を有し、ゲートマスク
は、シリコン窒化膜１０５、酸化膜１０６の二重構造と
これらの膜の組み合わせによる混用多層構造のうち、い
ずれか１つの構造を有する。ポリシリコン膜１０３とタ
ングステンシリサイド膜１０４は、各々１０００Åの厚
さに形成され、シリコン窒化膜１０５は、１０００Å乃
至２０００Å、酸化膜１０６は、３００Å乃至１０００
Åの厚さ範囲内に形成される。次に、ソース／ドレーン
形成のためのイオン注入工程が実施される。
【００１６】次に、公知のフォトリソグラフィによって
ゲート電極形成のためのフォトレジストパターン（図面
に未図示）が形成され、これをマスクとして使用して酸
化膜１０６、シリコン窒化膜１０５、タングステンシリ
サイド膜１０４、ポリシリコン膜１０３、そしてゲート
酸化膜を順次エッチングすることによって上部表面が絶
縁膜、例えばシリコン窒化膜１０５及び酸化膜１０６に
覆われたゲート電極が形成される。続いてゲート電極両
側の半導体基板１００にソース／ドレーン領域形成のた
めの低濃度不純物イオンが注入される。それから、半導
体基板１００の全面にスペーサ形成用シリコン窒化膜が
約３００Å乃至１０００Åの厚さ範囲内に形成され、望
ましくは、５００Åの厚さが形成される。この膜質を異
方性エッチングすることによってゲート電極及びその上
に形成されている絶縁膜の両側壁にゲートスペーサ１０
８が形成され、従って絶縁膜で囲まれたゲート電極１０
７が形成される。
ゲート電極形成のためのフォトレジストパターン（図面
に未図示）が形成され、これをマスクとして使用して酸
化膜１０６、シリコン窒化膜１０５、タングステンシリ
サイド膜１０４、ポリシリコン膜１０３、そしてゲート
酸化膜を順次エッチングすることによって上部表面が絶
縁膜、例えばシリコン窒化膜１０５及び酸化膜１０６に
覆われたゲート電極が形成される。続いてゲート電極両
側の半導体基板１００にソース／ドレーン領域形成のた
めの低濃度不純物イオンが注入される。それから、半導
体基板１００の全面にスペーサ形成用シリコン窒化膜が
約３００Å乃至１０００Åの厚さ範囲内に形成され、望
ましくは、５００Åの厚さが形成される。この膜質を異
方性エッチングすることによってゲート電極及びその上
に形成されている絶縁膜の両側壁にゲートスペーサ１０
８が形成され、従って絶縁膜で囲まれたゲート電極１０
７が形成される。
【００１７】続いて、半導体基板１００上に形成された
構造物の表面に沿って後続ＳＡＣ形成のためのエッチン
グ工程時、エッチング停止層として使用するための絶縁
膜にシリコン窒化膜１１０が形成される。シリコン窒化
膜１１０は、後続層間絶縁膜である酸化膜と選択比を有
する膜質であり、５０Å乃至２００Åの厚さ範囲内に形
成される。
構造物の表面に沿って後続ＳＡＣ形成のためのエッチン
グ工程時、エッチング停止層として使用するための絶縁
膜にシリコン窒化膜１１０が形成される。シリコン窒化
膜１１０は、後続層間絶縁膜である酸化膜と選択比を有
する膜質であり、５０Å乃至２００Åの厚さ範囲内に形
成される。
【００１８】図９において、半導体基板１００の全面に
シリコン窒化膜１１０と選択比を有する層間絶縁膜１１
２が形成される。層間絶縁膜１１２は、ＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程
に形成されるＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌ
ｉｃａｔｅ ｇｌａｓｓ）、ＵＳＧ（ｕｎｄｏｐｅｄｓ
ｉｌｉｃａｔｅ ｇｌａｓｓ）、ＨＤＰ（ｈｉｇｈ ｄ
ｅｎｓｉｔｙ ｐｌａｓｍａ）のうち、いずれか１つの
酸化膜であり、３５００Å乃至５５００Åの厚さ範囲内
に形成される。層間絶縁膜１１２は、後続フォトマージ
ンの確保のためＣＭＰ工程に平坦化されるが、ゲート電
極１０７上に５００Å乃至１０００Å厚さ範囲の層間絶
縁膜１１２が残るように平坦化工程が実施される。
シリコン窒化膜１１０と選択比を有する層間絶縁膜１１
２が形成される。層間絶縁膜１１２は、ＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程
に形成されるＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌ
ｉｃａｔｅ ｇｌａｓｓ）、ＵＳＧ（ｕｎｄｏｐｅｄｓ
ｉｌｉｃａｔｅ ｇｌａｓｓ）、ＨＤＰ（ｈｉｇｈ ｄ
ｅｎｓｉｔｙ ｐｌａｓｍａ）のうち、いずれか１つの
酸化膜であり、３５００Å乃至５５００Åの厚さ範囲内
に形成される。層間絶縁膜１１２は、後続フォトマージ
ンの確保のためＣＭＰ工程に平坦化されるが、ゲート電
極１０７上に５００Å乃至１０００Å厚さ範囲の層間絶
縁膜１１２が残るように平坦化工程が実施される。
【００１９】次に、層間絶縁膜１１２上に自己整列コン
タクトパッド形成のためのフォトレジストパターン（図
面に未図示）が形成される。フォトレジストパターン
は、ストレージノードコンタクト及びビットラインコン
タクト形成領域を全部オープンさせるためにＴ字型パタ
ーンが使用され、フォトレジストパターンをマスクとし
て使用してシリコン窒化膜１１０の表面が露出されると
きまで層間絶縁膜１１２がエッチングされる。続いて半
導体基板１００上に残っているエッチング停止層である
シリコン窒化膜１１０を除去することによって図１０の
ように自己整列コンタクトパッド形成用オープニング１
１４が形成される。
タクトパッド形成のためのフォトレジストパターン（図
面に未図示）が形成される。フォトレジストパターン
は、ストレージノードコンタクト及びビットラインコン
タクト形成領域を全部オープンさせるためにＴ字型パタ
ーンが使用され、フォトレジストパターンをマスクとし
て使用してシリコン窒化膜１１０の表面が露出されると
きまで層間絶縁膜１１２がエッチングされる。続いて半
導体基板１００上に残っているエッチング停止層である
シリコン窒化膜１１０を除去することによって図１０の
ように自己整列コンタクトパッド形成用オープニング１
１４が形成される。
【００２０】層間絶縁膜１１２エッチング工程のとき、
電極用導電膜１０３、１０４上のゲートマスクである窒
化膜１０５とゲートスペーサ１０８、そしてエッチング
停止層であるシリコン窒化膜１１０は、層間絶縁膜１１
２に対してエッチング選択比を有する。言い換えれば、
層間絶縁膜１１２がエッチングされる間、ゲートマスク
のシリコン窒化膜１０５、ゲートスペーサ１０８、そし
てエッチング停止層であるシリコン窒化膜１１０は、エ
ッチングされなかったり、エッチングされる量が相対的
に小さい。又、層間絶縁膜１１２のエッチング工程時、
ゲート電極１０７の上部にある層間絶縁膜１１２は、フ
ォトレジスト境界面に沿って垂直にエッチングされる。
エッチングが続いてゲート電極上部のゲートマスクであ
る窒化膜１０５が露出されると、エッチング選択比の差
のためにゲートマスク及びゲートスペーサ１０８の窒化
膜は、エッジ部分だけ少しの損失が発生され、層間絶縁
膜１１２は、さらに深くエッチングされる。
電極用導電膜１０３、１０４上のゲートマスクである窒
化膜１０５とゲートスペーサ１０８、そしてエッチング
停止層であるシリコン窒化膜１１０は、層間絶縁膜１１
２に対してエッチング選択比を有する。言い換えれば、
層間絶縁膜１１２がエッチングされる間、ゲートマスク
のシリコン窒化膜１０５、ゲートスペーサ１０８、そし
てエッチング停止層であるシリコン窒化膜１１０は、エ
ッチングされなかったり、エッチングされる量が相対的
に小さい。又、層間絶縁膜１１２のエッチング工程時、
ゲート電極１０７の上部にある層間絶縁膜１１２は、フ
ォトレジスト境界面に沿って垂直にエッチングされる。
エッチングが続いてゲート電極上部のゲートマスクであ
る窒化膜１０５が露出されると、エッチング選択比の差
のためにゲートマスク及びゲートスペーサ１０８の窒化
膜は、エッジ部分だけ少しの損失が発生され、層間絶縁
膜１１２は、さらに深くエッチングされる。
【００２１】図１１を参照すると、オープニング１１４
を充填するように層間絶縁膜１１２上にシリコン窒化膜
１０５と選択比を有するポリシリコン膜１１６が３５０
０Å乃至５０００Åの厚さ範囲に形成される。
を充填するように層間絶縁膜１１２上にシリコン窒化膜
１０５と選択比を有するポリシリコン膜１１６が３５０
０Å乃至５０００Åの厚さ範囲に形成される。
【００２２】以下、本発明の方法的な特徴について説明
する。前述のように半導体基板１００の全面に形成され
たポリシリコン膜１１６の一部厚さがエッチングされる
が、層間絶縁膜１１２をＥＰＤ（Ｅｎｄ Ｐｏｉｎｔ
Ｄｅｔｅｃｔ）膜として実施される。続いてタイムエッ
チをして所定の時間の間、他のポリシリコン膜１１６と
層間絶縁膜１１２をエッチングしてから、選択比を利用
したエッチング工程を実施することによって、図１２に
図示されているようにコンタクトパッドが分離される。
より詳しくは、半導体基板１００の全面に形成されたポ
リシリコン膜１１６の一部厚さは層間絶縁膜１１２が検
出されるときまでエッチバック工程にエッチングする。
次に、ゲート電極１０７上に残っているポリシリコン膜
１１６をタイムエッチにゲート電極１０７上のゲートマ
スクが露出されるときまでエッチングを実施してゲート
マスクである窒化膜１０５の上部一部をエッチングする
ことによって電気的に絶縁されたストレージノードコン
タクトパッド１１６ａ及びビットラインコンタクトパッ
ド１１６ｂが形成される。このとき、タイムエッチは、
ゲート電極１０７上に残っているポリシリコン膜１１６
の厚さが例えば１０００Å乃至１５００Å範囲であると
き、約４０秒の間実施され、選択比を利用したエッチン
グ工程は、ポリシリコン膜１１６と窒化膜１０５のエッ
チング選択比は、１：２乃至１：４であり、窒化膜１１
６は、約１／３ほどの厚さが選択される条件に実施され
る。
する。前述のように半導体基板１００の全面に形成され
たポリシリコン膜１１６の一部厚さがエッチングされる
が、層間絶縁膜１１２をＥＰＤ（Ｅｎｄ Ｐｏｉｎｔ
Ｄｅｔｅｃｔ）膜として実施される。続いてタイムエッ
チをして所定の時間の間、他のポリシリコン膜１１６と
層間絶縁膜１１２をエッチングしてから、選択比を利用
したエッチング工程を実施することによって、図１２に
図示されているようにコンタクトパッドが分離される。
より詳しくは、半導体基板１００の全面に形成されたポ
リシリコン膜１１６の一部厚さは層間絶縁膜１１２が検
出されるときまでエッチバック工程にエッチングする。
次に、ゲート電極１０７上に残っているポリシリコン膜
１１６をタイムエッチにゲート電極１０７上のゲートマ
スクが露出されるときまでエッチングを実施してゲート
マスクである窒化膜１０５の上部一部をエッチングする
ことによって電気的に絶縁されたストレージノードコン
タクトパッド１１６ａ及びビットラインコンタクトパッ
ド１１６ｂが形成される。このとき、タイムエッチは、
ゲート電極１０７上に残っているポリシリコン膜１１６
の厚さが例えば１０００Å乃至１５００Å範囲であると
き、約４０秒の間実施され、選択比を利用したエッチン
グ工程は、ポリシリコン膜１１６と窒化膜１０５のエッ
チング選択比は、１：２乃至１：４であり、窒化膜１１
６は、約１／３ほどの厚さが選択される条件に実施され
る。
【００２３】エッチバック工程は、プラズマエッチング
工程で実施されるが、一般にシリコン−シリコンの結合
は、シリコン−オキサイド結合より選択比が小さく、エ
ッチング率は、シリコン、シリコン窒化膜、そしてシリ
コンオキサイド順に大きい。この場合、フッ素（ｆｌｏ
ｕｒｉｎｅ）より多くの量の炭素（ｃａｒｂｏｎ）が組
み合わせると、ポリマーがたくさん発生し、シリコンと
シリコン窒化膜の選択比は大きいが、エッチング率が小
さくなる。そしてフッ素より少ない量の炭素が組み合わ
せるとポリマーが少し発生されるが、選択比が小さくな
り、エッチング率が大きくなる。従って、本発明は、最
大限エッチング特性を活用するために炭素とフッ素の適
切な組み合わせにエッチング工程が実施される。即ちＥ
ＰＤ方法を利用したポリシリコン膜１１６のエッチング
ときは、ＣＦ4ガスにエッチング工程を行ってポリシリ
コン膜１１６だけをエッチングさせ、選択比を利用した
エッチング工程のときは、ＣＨＦ3ガスに工程を行って
ポリシリコン膜１１６と窒化膜が選択比を有するように
する。続いてコンタクトパッド１１６ａ及び１１６ｂが
形成された半導体基板１００上に図１３のように、第２
層間絶縁膜１１８が形成された後、後続ビットライン形
成工程及びストレージノード形成工程が行われる。
工程で実施されるが、一般にシリコン−シリコンの結合
は、シリコン−オキサイド結合より選択比が小さく、エ
ッチング率は、シリコン、シリコン窒化膜、そしてシリ
コンオキサイド順に大きい。この場合、フッ素（ｆｌｏ
ｕｒｉｎｅ）より多くの量の炭素（ｃａｒｂｏｎ）が組
み合わせると、ポリマーがたくさん発生し、シリコンと
シリコン窒化膜の選択比は大きいが、エッチング率が小
さくなる。そしてフッ素より少ない量の炭素が組み合わ
せるとポリマーが少し発生されるが、選択比が小さくな
り、エッチング率が大きくなる。従って、本発明は、最
大限エッチング特性を活用するために炭素とフッ素の適
切な組み合わせにエッチング工程が実施される。即ちＥ
ＰＤ方法を利用したポリシリコン膜１１６のエッチング
ときは、ＣＦ4ガスにエッチング工程を行ってポリシリ
コン膜１１６だけをエッチングさせ、選択比を利用した
エッチング工程のときは、ＣＨＦ3ガスに工程を行って
ポリシリコン膜１１６と窒化膜が選択比を有するように
する。続いてコンタクトパッド１１６ａ及び１１６ｂが
形成された半導体基板１００上に図１３のように、第２
層間絶縁膜１１８が形成された後、後続ビットライン形
成工程及びストレージノード形成工程が行われる。
【００２４】結果的に、本発明では、エッチバック工程
にパッド分離のためにエッチングされる領域を除外した
部分を全部パッド領域として使用することができるた
め、後続工程のとき誤整列マージンを十分に確保するこ
とができ、ゲート電極上部のシリコン窒化膜が部分的に
損失されるため導電膜の露出が防止されて後続コンタク
ト形成工程のとき発生される導電膜の間のブリッジを防
止することができる。そしてパッド分離のとき、ＣＭＰ
工程ではないエッチバック工程を利用することによっ
て、従来のＣＭＰ工程のときより費用と時間を節減する
ことができる。
にパッド分離のためにエッチングされる領域を除外した
部分を全部パッド領域として使用することができるた
め、後続工程のとき誤整列マージンを十分に確保するこ
とができ、ゲート電極上部のシリコン窒化膜が部分的に
損失されるため導電膜の露出が防止されて後続コンタク
ト形成工程のとき発生される導電膜の間のブリッジを防
止することができる。そしてパッド分離のとき、ＣＭＰ
工程ではないエッチバック工程を利用することによっ
て、従来のＣＭＰ工程のときより費用と時間を節減する
ことができる。
【００２５】また、従来の場合、ＣＭＰ工程にパッド分
離をする場合、表面にパッド形成用ポリシリコン膜２
６、ゲートマスクであるシリコン窒化膜１６、そして層
間絶縁膜２２である酸化膜の３つの膜が露出されるが、
３つの膜質によってＣＭＰ工程のうち、副産物がたくさ
ん発生されるため、後続工程で付加的な洗浄工程が要求
される。しかし本発明によるパッド形成方法ではパッド
分離のためのエッチバック工程時、副産物が殆ど発生さ
れなく、パッド分離後、層間絶縁膜１０００Å乃至３０
００Åの厚さ範囲を有するＵＳＧとＰＥ−ＴＥＯＳ（Ｐ
ｌａｓｍａ Ｅｎｈａｎｃｅｄ − Ｔｅｔｒａｅｔｈｙ
ｌｏｒｔｈｏｓｉｌｉｃａｔｅ）のうち、いずれか１つ
の酸化膜を蒸着することによって表面の平坦化が良好に
なり、ＣＭＰ工程が必要ではない。
離をする場合、表面にパッド形成用ポリシリコン膜２
６、ゲートマスクであるシリコン窒化膜１６、そして層
間絶縁膜２２である酸化膜の３つの膜が露出されるが、
３つの膜質によってＣＭＰ工程のうち、副産物がたくさ
ん発生されるため、後続工程で付加的な洗浄工程が要求
される。しかし本発明によるパッド形成方法ではパッド
分離のためのエッチバック工程時、副産物が殆ど発生さ
れなく、パッド分離後、層間絶縁膜１０００Å乃至３０
００Åの厚さ範囲を有するＵＳＧとＰＥ−ＴＥＯＳ（Ｐ
ｌａｓｍａ Ｅｎｈａｎｃｅｄ − Ｔｅｔｒａｅｔｈｙ
ｌｏｒｔｈｏｓｉｌｉｃａｔｅ）のうち、いずれか１つ
の酸化膜を蒸着することによって表面の平坦化が良好に
なり、ＣＭＰ工程が必要ではない。
【００２６】しかしながら、素子が高集積化するにつ
れ、後続工程にフォトマージンを与えるために、ＣＭＰ
工程を実施することもできる。ＣＭＰ工程のとき、単一
膜質だけが表面上に存在することによって副産物が発生
されなく表面が平坦化される。
れ、後続工程にフォトマージンを与えるために、ＣＭＰ
工程を実施することもできる。ＣＭＰ工程のとき、単一
膜質だけが表面上に存在することによって副産物が発生
されなく表面が平坦化される。
【００２７】
【発明の効果】本発明は、パッド形成のとき、エッチバ
ック工程としてパッド形成用導電膜とマスク用絶縁膜と
の選択比を用いて工程を実施することによって、パッド
分離のために、エッチングされた領域を除外した部分を
全部パッドとして使用することができるため、後続工程
のとき、ミスアライメントマージンを確保することがで
き、エッチング工程のとき発生される副産物を最小化す
ることができ、そして下部絶縁膜の損失が防止されて導
電膜の間の短絡を防止することができる。そしてエッチ
バック工程を適用することによって費用及び時間を低減
することができる。
ック工程としてパッド形成用導電膜とマスク用絶縁膜と
の選択比を用いて工程を実施することによって、パッド
分離のために、エッチングされた領域を除外した部分を
全部パッドとして使用することができるため、後続工程
のとき、ミスアライメントマージンを確保することがで
き、エッチング工程のとき発生される副産物を最小化す
ることができ、そして下部絶縁膜の損失が防止されて導
電膜の間の短絡を防止することができる。そしてエッチ
バック工程を適用することによって費用及び時間を低減
することができる。
【図１】 従来半導体装置のパッド製造方法における初
期の段階を示す半導体基板の断面図である。
期の段階を示す半導体基板の断面図である。
【図２】 図１の段階の後の段階を示す半導体基板の断
面図である。
面図である。
【図３】 図２の段階の後の段階を示す半導体基板の断
面図である。
面図である。
【図４】 図３の段階の後の段階を示す半導体基板の断
面図である。
面図である。
【図５】 図４の段階の後の段階を示す半導体基板の断
面図である。
面図である。
【図６】 図５の段階の後の段階を示す半導体基板の断
面図である。
面図である。
【図７】 本発明の実施形態による半導体装置のパッド
を示す平面図である。
を示す平面図である。
【図８】 本発明の実施形態による図７のＡ−Ａ’ライ
ンに沿って切り取った半導体装置のパッド製造方法にお
ける初期の段階を示す半導体基板の断面図である。
ンに沿って切り取った半導体装置のパッド製造方法にお
ける初期の段階を示す半導体基板の断面図である。
【図９】 図８の段階の後の段階を示す半導体基板の断
面図である。
面図である。
【図１０】 図９の段階の後の段階を示す半導体基板の
断面図である。
断面図である。
【図１１】 図１０の段階の後の段階を示す半導体基板
の断面図である。
の断面図である。
【図１２】 図１１の段階の後の段階を示す半導体基板
の断面図である。
の断面図である。
【図１３】 図１２の段階の後の段階を示す半導体基板
の断面図である。
の断面図である。
１０、１００ 半導体基板 １１、１０１ 活性領域 １２、１０２ 素子隔離領域 １７、１０７ ゲート電極 ２４、１１４ オープニング ２６ａ、１１６ａ ストレージノードコンタクトパッド ２６ｂ、１１６ｂ ビットラインコンタクトパッド
Claims (12)
- 【請求項１】 半導体装置の自己整列コンタクトパッド
製造方法において、 半導体基板から外れた多数のゲート構造を形成し、各々
のゲート電極構造は、ゲート電極層、ゲートキャッピン
グ層、ゲート両側壁スペーサで構成される段階と、 前記ゲート電極構造の間の空間を完全に充填するため、
前記基板と前記ゲート電極構造上に絶縁層を形成する段
階と、 コンタクトパッド形成マスクと前記絶縁層をエッチング
して前記基板のコンタクト領域を同時に露出させる多数
のオープニングを形成する段階と、 前記キャッピング層に対してエッチング選択比を有する
導電物質に前記オープニングを充填する段階と、 前記キャッピング層の上面が露出されるときまで、前記
導電物質と前記絶縁層を再エッチングして前記コンタク
ト領域に電気的に連結され、多数のコンタクトパッドを
形成する段階とを含み、 前記再エッチングは、その工程の後部分で前記導電物質
に対してエッチング選択比を有するように前記キャッピ
ングに実施されることを特徴とする半導体装置の自己整
列コンタクトパッド形成方法。 - 【請求項２】 前記ゲート電極構造を形成する段階と、 前記ゲート電極層と前記ゲートキャッピング層を蒸着す
る段階と、 ゲート形成マスクを使用して、前記キャッピング層と前
記ゲート電極層をパターニングする段階と、 前記両側壁スペーサを形成するため、スペーサ形成層を
蒸着し、それを再エッチングする段階とを含むことを特
徴とする請求項１に記載の半導体装置の自己整列コンタ
クトパッド形成方法。 - 【請求項３】 前記ゲート電極層は、ポリシリコンと金
属シリサイドで構成されているし、前記キャッピング層
は、シリコン窒化物と酸化物の二重層、又はこれらの組
み合わせのうち、いずれか１つによって形成されること
を特徴とする請求項１に記載の半導体装置の自己整列コ
ンタクト形成方法。 - 【請求項４】 前記ポリシリコンと金属シリサイドは、
各々約１０００Å程度の厚さ範囲内に形成され、前記シ
リコン窒化物は、約１０００Åから２０００Å程度の厚
さ範囲内に形成され、前記酸化物は、３００Åから１０
００Å程度の範囲の厚さ内に形成されることを特徴とす
る請求項３に記載の半導体装置の自己整列コンタクトパ
ッド形成方法。 - 【請求項５】 前記ゲート電極構造及び前記基板上にエ
ッチング阻止膜を形成する段階をさらに含み、前記絶縁
層をエッチングする段階は、前記エッチング阻止膜をエ
ッチングする段階とを含むことを特徴とする請求項１に
記載の半導体装置の自己整列コンタクトパッド形成方
法。 - 【請求項６】 前記エッチング阻止膜は、シリコン窒化
物で構成されているし、約５０Åから２００Åの間の厚
さ範囲を有することを特徴とする請求項５に記載の方
法。 - 【請求項７】 前記絶縁層は、ＢＰＳＧ酸化物、ＵＳＧ
酸化物、そしてＨＤＰ酸化物のうち、いずれか１つで構
成されているし、約３５００Åから５５００Å程度の厚
さを有することを特徴とする請求項１に記載の方法。 - 【請求項８】 前記導電物質と前記絶縁膜を再エッチン
グする段階を、前記絶縁膜まで選択的に前記導電物質を
エッチングする段階と、前記導電物質と前記絶縁膜を前
記キャッピング膜まで約１：１のエッチング比に同時に
再エッチングする段階とを含むことを特徴とする請求項
１に記載の方法。 - 【請求項９】 前記キャッピング層の再エッチングは、
前記導電物質に対して約２：１から４：１程度のエッチ
ング比を有することを特徴とする請求項１に記載の方
法。 - 【請求項１０】 絶縁膜まで前記導電物質をエッチング
する段階は、ＳＦ6とＣＦ4を含む混合されたガスを使用
する請求項８に記載の方法。 - 【請求項１１】 前記導電物質を再エッチングする段階
は、ＳＦ6、ＣＦ4、そしてＣＨＦ3を含む混合されたガ
スを使用することを特徴とする請求項８に記載の方法。 - 【請求項１２】 前記再エッチングは、ＣＦ4とＣＨＦ3
を含む混合されたガスを使用することを特徴とする請求
項９に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980049959A KR100307287B1 (ko) | 1998-11-20 | 1998-11-20 | 반도체장치의패드제조방법 |
| KR199849959 | 1998-11-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000208629A true JP2000208629A (ja) | 2000-07-28 |
| JP4302839B2 JP4302839B2 (ja) | 2009-07-29 |
Family
ID=19559140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32458699A Expired - Fee Related JP4302839B2 (ja) | 1998-11-20 | 1999-11-15 | 半導体装置の自己整列コンタクトパッド形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6268252B1 (ja) |
| JP (1) | JP4302839B2 (ja) |
| KR (1) | KR100307287B1 (ja) |
| TW (1) | TW413868B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100453780B1 (ko) * | 2001-01-17 | 2004-10-20 | 인터내셔널 비지네스 머신즈 코포레이션 | 비트라인 컨택트 및 이의 형성 방법 |
| US7755201B2 (en) | 2006-10-23 | 2010-07-13 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6643752B1 (en) * | 1999-12-09 | 2003-11-04 | Rambus Inc. | Transceiver with latency alignment circuitry |
| KR100527577B1 (ko) * | 1999-12-24 | 2005-11-09 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR100535030B1 (ko) * | 1999-12-24 | 2005-12-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| US6606510B2 (en) * | 2000-08-31 | 2003-08-12 | Mallinckrodt Inc. | Oximeter sensor with digital memory encoding patient data |
| KR100356775B1 (ko) * | 2000-12-11 | 2002-10-18 | 삼성전자 주식회사 | 2중층의 캐핑 패턴을 사용하여 반도체 메모리소자를형성하는 방법 및 그에 의해 형성된 반도체 메모리소자 |
| KR100380348B1 (ko) * | 2001-01-11 | 2003-04-11 | 삼성전자주식회사 | 자기 정렬 콘택의 게이트 스페이서를 형성하는 방법 |
| KR100438772B1 (ko) * | 2001-08-07 | 2004-07-05 | 삼성전자주식회사 | 버블 디펙트를 방지할 수 있는 반도체 소자의 제조방법 |
| JP2003258092A (ja) * | 2002-03-01 | 2003-09-12 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR100474579B1 (ko) * | 2002-08-09 | 2005-03-10 | 삼성전자주식회사 | 표면 분석 장치에 사용되는 표준 기판 제작 방법 |
| KR100475123B1 (ko) * | 2003-01-07 | 2005-03-10 | 삼성전자주식회사 | 자기 정렬된 컨택 패드 분리를 위한 화학적 기계적 평탄화공정 |
| KR100541046B1 (ko) * | 2003-05-27 | 2006-01-11 | 삼성전자주식회사 | 희생마스크막을 사용하여 자기정렬 콘택 구조체를형성하는 방법 |
| KR100499175B1 (ko) * | 2003-09-01 | 2005-07-01 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| TWI242797B (en) * | 2004-06-01 | 2005-11-01 | Nanya Technology Corp | Method for forming self-aligned contact of semiconductor device |
| US7026689B2 (en) * | 2004-08-27 | 2006-04-11 | Taiwan Semiconductor Manufacturing Company | Metal gate structure for MOS devices |
| US20060084243A1 (en) * | 2004-10-20 | 2006-04-20 | Ying Zhang | Oxidation sidewall image transfer patterning method |
| US20070013012A1 (en) * | 2005-07-13 | 2007-01-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Etch-stop layer structure |
| KR100818708B1 (ko) * | 2006-08-18 | 2008-04-01 | 주식회사 하이닉스반도체 | 표면 세정을 포함하는 반도체소자 제조방법 |
| KR101078732B1 (ko) | 2009-06-24 | 2011-11-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR102251816B1 (ko) * | 2014-01-28 | 2021-05-13 | 삼성전자주식회사 | 랜딩 패드를 구비하는 반도체 소자 |
| CN104952915A (zh) * | 2014-03-31 | 2015-09-30 | 联华电子股份有限公司 | 半导体结构及其制造方法 |
| US9484264B1 (en) | 2015-07-29 | 2016-11-01 | International Business Machines Corporation | Field effect transistor contacts |
| US9923078B2 (en) | 2015-10-30 | 2018-03-20 | International Business Machines Corporation | Trench silicide contacts with high selectivity process |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4992848A (en) | 1990-02-20 | 1991-02-12 | At&T Bell Laboratories | Self-aligned contact technology |
| JP3147144B2 (ja) * | 1996-04-09 | 2001-03-19 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH10172962A (ja) * | 1996-12-10 | 1998-06-26 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US6010935A (en) * | 1997-08-21 | 2000-01-04 | Micron Technology, Inc. | Self aligned contacts |
| US6018184A (en) * | 1998-01-22 | 2000-01-25 | Micron Technology, Inc. | Semiconductor structure useful in a self-aligned contact having multiple insulation layers of non-uniform thickness |
-
1998
- 1998-11-20 KR KR1019980049959A patent/KR100307287B1/ko not_active IP Right Cessation
-
1999
- 1999-05-29 TW TW088108909A patent/TW413868B/zh not_active IP Right Cessation
- 1999-11-15 JP JP32458699A patent/JP4302839B2/ja not_active Expired - Fee Related
- 1999-11-18 US US09/442,523 patent/US6268252B1/en not_active Expired - Lifetime
-
2001
- 2001-06-26 US US09/892,125 patent/US6465310B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100453780B1 (ko) * | 2001-01-17 | 2004-10-20 | 인터내셔널 비지네스 머신즈 코포레이션 | 비트라인 컨택트 및 이의 형성 방법 |
| US7755201B2 (en) | 2006-10-23 | 2010-07-13 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US8647973B2 (en) | 2006-10-23 | 2014-02-11 | Samsung Electronics Co., Ltd. | Semiconductor device capable of reducing electrical defects and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US6465310B2 (en) | 2002-10-15 |
| TW413868B (en) | 2000-12-01 |
| KR100307287B1 (ko) | 2001-12-05 |
| US20010034100A1 (en) | 2001-10-25 |
| US6268252B1 (en) | 2001-07-31 |
| KR20000033199A (ko) | 2000-06-15 |
| JP4302839B2 (ja) | 2009-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4302839B2 (ja) | 半導体装置の自己整列コンタクトパッド形成方法 | |
| JP3571301B2 (ja) | 半導体装置のコンタクトホール形成方法 | |
| JP3607424B2 (ja) | 半導体装置及びその製造方法 | |
| US7563668B2 (en) | Semiconductor device and method of manufacturing same | |
| US7476584B2 (en) | Method of fabricating a semiconductor device with a bit line contact plug | |
| JP5073157B2 (ja) | 半導体装置 | |
| JPH11251557A (ja) | 半導体装置の自己整列コンタクト形成方法 | |
| JP2007227944A (ja) | Ｄｒａｍ装置の製造方法 | |
| JP2006261708A (ja) | 自己整合コンタクトを有する半導体メモリ装置及びその製造方法 | |
| KR100378200B1 (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| US6337275B1 (en) | Method for forming a self aligned contact in a semiconductor device | |
| US7037774B1 (en) | Self-aligned contact structure and process for forming self-aligned contact structure | |
| JP2005019988A (ja) | 半導体装置及びその製造方法 | |
| US6680511B2 (en) | Integrated circuit devices providing improved short prevention | |
| JP2002100586A (ja) | 半導体素子のコンタクト構造体の形成方法 | |
| US6281073B1 (en) | Method for fabricating dynamic random access memory cell | |
| JP3786413B2 (ja) | 半導体素子の形成方法 | |
| JP2004015058A (ja) | 半導体素子の製造方法 | |
| KR20020076459A (ko) | 반도체소자의 보더리스 콘택 형성방법 | |
| US20060097390A1 (en) | Semiconductor devices having a trench in a side portion of a conducting line pattern and methods of forming the same | |
| KR100268422B1 (ko) | 반도체 장치의 콘택 패드 및 그의 형성 방법 | |
| JP4260275B2 (ja) | 半導体装置及びその製造方法 | |
| JP2001110902A (ja) | 自己整列コンタクトをもつ半導体素子及びその製造方法 | |
| KR20000045324A (ko) | 반도체소자의 미세 콘택홀 제조방법 | |
| KR100506050B1 (ko) | 반도체소자의 콘택 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050830 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061128 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081021 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090116 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090121 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090223 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090324 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090423 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130501 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |