CN104952915A

CN104952915A - 半导体结构及其制造方法

Info

Publication number: CN104952915A
Application number: CN201410126012.9A
Authority: CN
Inventors: 王裕平; 郑志祥; 林毓翔; 陈炫旭; 陈建豪; 叶宜函
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2014-03-31
Filing date: 2014-03-31
Publication date: 2015-09-30
Also published as: CN115332355A

Abstract

本发明公开一种半导体结构及其制造方法。半导体结构包括一第一栅结构与一第二栅结构、与一第二介电间隙壁。相邻近的第一栅结构与第二栅结构各包括一第一介电间隙壁。第二介电间隙壁位于第一栅结构的相对侧壁其中一个上的第一介电间隙壁上，且并未配置在第二栅结构的第一介电间隙壁上。

Description

半导体结构及其制造方法

技术领域

本发明涉及一种半导体结构及其制造方法，特别是涉及一种金属氧化半导体及其制造方法。

背景技术

为了在半导体芯片上形成一设计的集成电路，一般是制作一光掩模，并在光掩模上形成一设计的布局图案，再通过黄光光刻制作工艺将光掩模上的图案转移到半导体结构表面的光致抗蚀剂层上，进而将集成电路的布局图案转移到半导体结构上。所以光刻制作工艺可说是半导体制作工艺中非常重要的关键步骤。

由于在光掩模上所能制作出的图案的临界尺寸会受限于曝光机台的分辨率极限，因此当集成度逐渐提高，电路图案设计越来越小，在对这些高密度排列的光掩模进行曝光制作工艺以进行图案转移时，很容易产生光学接近效应，造成图案转移的偏差或是图案变形而影响产品电性特征。

发明内容

为解决上述问题，根据一实施例，提出一种半导体结构，包括一第一栅结构与一第二栅结构、与一第二介电间隙壁。相邻近的第一栅结构与第二栅结构各包括一第一介电间隙壁。第二介电间隙壁位于第一栅结构的相对侧壁其中一个上的第一介电间隙壁上，且并未配置在第二栅结构的第一介电间隙壁上。

根据另一实施例，提出一种制造方法，包括以下步骤。形成相邻近的第一栅结构与第二栅结构，各包括一第一介电间隙壁。形成第二介电间隙壁于第一栅结构的相对侧壁其中一个上的第一介电间隙壁上，且第二介电间隙壁并未配置在第二栅结构的第一介电间隙壁上。

为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下：

附图说明

图1至图4绘示根据实施例的半导体结构的制造方法。

主要元件符号说明

102：第一栅结构

104：第二栅结构

106：半导体基底

107：凹口

108：栅介电质

110：栅电极

112：第一介电间隙壁

114：盖层

116、118：源/漏极

120：隔离结构

122：主动区域（有源区域）

124：外侧区域

126：第二介电间隙壁

128：介电层

130：开口

132：掩模层

134、136：侧壁

138：空隙

140：导电接触

142：金属硅化物

144：介电层

146：导电插塞

T1、Ｔ2：厚度

具体实施方式

图1至图4绘示根据实施例的半导体结构的制造方法。

请参照图1，第一栅结构102与第二栅结构104形成于半导体基底106上。半导体基底106例如、但不限于硅基底，也可选择其他合适的基底结构，例如绝缘层上覆硅等。第一栅结构102与第二栅结构104各包括形成于半导体基底106上的栅介电质108、形成在栅介电质108上的栅电极110、以及形成在栅电极110上的第一介电间隙壁112。

一实施例中，第一栅结构102与第二栅结构104为高介电常数金属栅极(high-k metal gate)，即栅介电质108是高介电常数材料，且栅电极110是金属材料。栅介电质108并不限于如图1所示的平形薄膜，其可通过先栅极制作工艺形成，栅介电质108也可为具有栅电极110埋于其中的U形薄膜，其可通过后栅极制作工艺形成。high-k材料可包括氧化铪(hafnium oxide)、氧化硅铪(hafnium silicon oxide)、氧化镧(lanthanum oxide)、氧化铝镧(lanthanumaluminum oxide)、氧化锆(zirconium oxide)、氧化硅锆(zirconium silicon oxide)、氧化钽(tantalum oxide)、氧化钛(titanium oxide)、氧化钛锶钡(barium strontiumtitanium oxide)、氧化钛钡(barium titanium oxide)、氧化钛锶(strontium titaniumoxide)、氧化钇(yttrium oxide)、氧化铝(aluminum oxide)、氧化钽钪铅(leadscandium tantalum oxide)、铌酸锌铅(lead zinc niobate)等。栅电极110的金属材料可为P型功函数金属或N型功函数金属。举例来说，P型功函数金属可包括钌、钯、铂、钴、镍，及导电金属氧化物，例如氧化钌。N型功函数金属可包括铪、锆、钛、钽、铝、上述金属的合金、及上述金属的碳化物例如碳化铪(hafnium carbide)、碳化锆(zirconium carbide)、碳化钛(titanium carbide)、碳化钽(tantalum carbide)、或碳化铝(aluminum carbide)等。

第一栅结构102与第二栅结构104也可包括形成在栅电极110的上表面上的盖层114。第一介电间隙壁112与盖层114可为、但不限于相同的材质，例如介电常数小于、等于7的低介电常数氮化物(Si_xN_y，例如SiN、Si₃N₄，或SiCN、SiCNO、SiON等)。

源/漏极116(例如源极)与源/漏极118(例如漏极)分别配置在第二栅结构104的相对侧的半导体基底106中或上。源/漏极116与源/漏极118的导电类型相反于半导体基底106。源/漏极116或118与隔离结构120分别配置在第一栅结构102的相对侧的半导体基底106中或上。举例来说，源/漏极116、118可以临场(in-situ)掺杂外延或沉积的方式形成在半导体基底106蚀刻有凹口107的区域上。其他实施例中，源/漏极116、118可利用第一栅结构102与第二栅结构104作为掩模，以掺杂的方式形成在半导体基底106中。

隔离结构120并不限于如图所示形成在半导体基底106中的沟槽结构(例如浅沟槽或深沟槽结构)，也可使用场氧化制作工艺形成在半导体基底106上，或使用其他适当的绝缘结构或导电型相反于半导体基底106的掺杂结构。

隔离结构120可用以将第一栅结构102与第二栅结构104隔离其他的半导体装置。举例来说，隔离结构120内侧壁之间的区域可定义为主动区域122，隔离结构120所在的区域及其外侧的区域则为主动区域122以外的外侧区域124，可例如包括隔离区域、非主动区域、及/或其他半导体装置的主动区域等。第一栅结构102可用作虚置栅结构。

第二介电间隙壁126形成于主动区域122与外侧区域124中。举例来说，第二介电间隙壁126可共形地(conformally)形成在源/漏极116、118与第一介电间隙壁112上，也可形成在半导体基底106、隔离结构120上，或盖层114上(未绘示)。第一介电间隙壁112的厚度T1大于第二介电间隙壁126的厚度T2。第二介电间隙壁126的厚度T2可小于5nm。实施例中，第二介电间隙壁126系为金属氧化物或高介电常数(high-k)例如介电常数大于7的材料。一实施例中，第二介电间隙壁126与栅介电质108为相同材料，例如氧化铪(HfO₂，k值为25)。其他实施例中，也可使用氧化铝(Al₂O₃，k值为9)、氧化钇(Y₂O₃，k值为15)、氧化钽(Ta₂O₅，k值为22)、氧化钛(TiO₂，k值为80)、氧化镧(La₂O₃，k值为30；a-LaAlO₃，k值为30)、氧化钛锶(SrTiO₃，k值为2000)、氧化锆(ZrO₂，k值为25)、氧化硅铪(HfSiO₄，k值为11)。

介电层128(例如层间介电层ILD0)形成在第二介电间隙壁126上。介电层128可为低介电常数(low-k)介电材料，包括氧化物例如二氧化硅(SiO₂)、碳掺杂氧化物(carbon doped oxide;CDO)，氮化硅、有机聚合物例如八氟环丁烷(perfluorocyclobutane)或聚四氟乙烯(polytetrafluoroethylene)、氟硅酸盐玻璃(fluorosilicate glass;FSG)，或有机硅酸盐例如半硅氧烷(silsesquioxane)、硅氧烷(siloxane)，或有机硅酸盐玻璃。在形成第二介电间隙壁126与介电层128之后，可进行平坦化步骤例如化学机械研磨制作工艺，其可适当地选择控制停止在盖层114，或盖层114上方的薄膜例如材料层或介电层(未显示)。

请参照图2A与图2B(其中图2B绘示根据一实施例的图2A的半导体结构的部分元件上视图)，形成具有开口130的掩模层132。实施例中，掩模层132的开口130是利用单一个光掩模，利用光刻、蚀刻制作工艺图案化掩模层132形成。掩模层132可包括光致抗蚀剂或其他适当的材料。

进行一蚀刻制作工艺，以移除开口130露出的介电层128(图1)。实施例中，相较于第二介电间隙壁126，此蚀刻制作工艺对于介电层128具有较高的蚀刻选择性(即此蚀刻制作工艺对介电层128的蚀刻速率高于第二介电间隙壁126，或者实质上不会蚀刻第二介电间隙壁126，相同概念此后不再重复赘述)，由此在移除介电层128的同时，能保留主动区域122中的第二介电间隙壁126。掩模层132覆盖的部分例如外侧区域124中的介电层128并未被移除。此蚀刻制作工艺可根据介电层128与第二介电间隙壁126的材质做选择。可以任何适当的方式进行蚀刻，例如干式蚀刻、湿式蚀刻等、或上述的组合。

然后，进行另一蚀刻制作工艺，以移除开口130露出的第一栅结构102与第二栅结构104之间的第二介电间隙壁126(图1)。此蚀刻制作工艺对于第二介电间隙壁126的蚀刻速率高于对于第一介电间隙壁112与盖层114的蚀刻速率，由此在移除第二介电间隙壁126的同时，可保留第一介电间隙壁112与盖层114。掩模层132覆盖的部分例如外侧区域124中侧壁134上与邻近侧壁134的隔离结构120上的第二介电间隙壁126并未被移除。此蚀刻制作工艺可根据第二介电间隙壁126与第一介电间隙壁112、盖层114的材质做选择。可以任何适当的方式进行蚀刻，例如干式蚀刻、湿式蚀刻等、或上述的组合。一实施例中，举例来说，用以移除第二介电间隙壁126的蚀刻制作工艺使用液体氢氧化铵(ammonium hydroxide;NH₄OH)与过氧化氢(hydrogenperoxide;H₂O₂)的SC1清洗制作工艺。用以移除介电层128的蚀刻化学物或蚀刻溶液可不同于用以移除第二介电间隙壁126的蚀刻制作工艺。

一实施例中，在移除主动区域122中的介电层128与第二介电间隙壁126(图1)之后，第二介电间隙壁126与介电层128仅位于第一栅结构102的相对侧壁134、136中面向外侧区域124的侧壁134上，而不存在第二栅结构104的第一介电间隙壁112上，也不存在第一栅结构102面向第二栅结构104的侧壁136上。

通过移除主动区域122中的介电层128与第二介电间隙壁126(图1)，第一栅结构102与第二栅结构104的第一介电间隙壁112与源/漏极116、118的上表面定义出空隙138。由于空隙138直接利用第一栅结构102与第二栅结构104自对准地形成，因此掩模层132的单一个开口130可设计成具有大的尺寸，一次露出多个空隙138的所在区域。大尺寸的开口130表示用以定义开口130的单一个光掩模也可具有大的特征尺寸，此种光掩模价格上比起微小特征尺寸的光掩模更为便宜，因此能降低制造成本。由于空隙138由第一栅结构102与第二栅结构104定义出，因此能设计成具有微小的尺寸(例如宽度)。在不影响空隙138形成的前提之下，开口130(或光掩模)的对准可承受较大的偏移，可避免制作工艺偏移造成良率下降的问题，一些实施例中，也能不必使用一般用以图案化精细图案的双次光刻、三次光刻等多次光刻制作工艺，即可得到期望特征的空隙138，制作工艺简单、快速。

请参照图3，以导电材料填充空隙138以形成导电接触140。可对导电材料进行平坦化步骤例如化学机械研磨制作工艺，其可适当地选择控制在停止盖层114。如上所述，用以形成导电接触140的空隙138是利用自对准制作工艺形成在第一栅结构102与第二栅结构104之间的源/漏极116、118上，因此导电接触140能如预期地与源/漏极116、118形成电性接触，并不会误着(mis-landing)在栅电极110而造成不预期的电路或短路，避免产品良率下降的问题。导电材料并不限于金属例如金、钨等，也可适当地选用其他导电性佳的材质。一些实施例中，可任意地利用金属硅化制作工艺，在源/漏极116、118上形成金属硅化物142。

请参照图4，可形成介电层144(例如层间介电层ILD1)，并在介电层144中形成电性接触至导电接触140的导电元件，例如导电插塞146。介电层144可包括氧化物，例如二氧化硅(SiO₂)、碳掺杂氧化物(carbon doped oxide;CDO)，氮化硅、有机聚合物例如八氟环丁烷(perfluorocyclobutane)或聚四氟乙烯(polytetrafluoroethylene)、氟硅酸盐玻璃(fluorosilicate glass;FSG)，或有机硅酸盐例如半硅氧烷(silsesquioxane)、硅氧烷(siloxane)，或有机硅酸盐玻璃。导电插塞146并不限于金属例如金、钨等，也可适当地选用其他导电性佳的材质。一实施例中，半导体结构是鳍式场效晶体管(fin field-effecttransistor)。

实施例中所述各种材料可以任何适当的方式形成，例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)等。

实施例的制造方法的概念可应用至各种半导体结构中，例如金属氧化半导体、DRAM、SRAM、logic、PRM等，也可应用至14nm或更小世代的产品中。

综上所述，虽然已以实施例公开本发明，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应当以附上的权利要求所界定的为准。

Claims

1.一种半导体结构，包括：

相邻近的一第一栅结构与一第二栅结构，各包括第一介电间隙壁；以及

第二介电间隙壁，位于该第一栅结构的相对侧壁其中一个上的该第一介电间隙上，且并未配置在该第二栅结构的该第一介电间隙壁上。

2.如权利要求1所述的半导体结构，其中该第一介电间隙壁厚于该第二介电间隙壁。

3.如权利要求1所述的半导体结构，其中该第一介电间隙壁是氮化物，包括SiN、SiCN、SiCNO、或SiON。

4.如权利要求1所述的半导体结构，其中该第二介电间隙壁是金属氧化物或高介电常数(high k)材料。

5.如权利要求1所述的半导体结构，其中该第一栅结构与该第二栅结构各包括栅介电质与栅电极位于该栅介电质上，该栅介电质是高介电常数材料，该栅电极是金属材料。

6.如权利要求5所述的半导体结构，其中该栅介电质与该第二介电间隙壁是相同材料。

7.如权利要求5所述的半导体结构，其中该第一栅结构与该第二栅结构各还包括一盖层于该栅电极的一上表面上。

8.如权利要求1所述的半导体结构，其是鳍式场效晶体管(fin field-effecttransistor)。

9.如权利要求1所述的半导体结构，还包括一隔离结构于该第二介电间隙壁下方。

10.如权利要求1所述的半导体结构，还包括隔离结构，邻近该第一栅结构的该相对侧壁中具有该第二介电间隙壁于其上的该一个侧。

11.一种制造方法，包括：

形成相邻近的一第一栅结构与一第二栅结构，各包括一第一介电间隙壁；以及

形成一第二介电间隙壁于该第一栅结构的相对侧壁其中一个上的该第一介电间隙上，且该第二介电间隙壁并未配置在该第二栅结构的该第一介电间隙壁上。

12.如权利要求11所述的制造方法，其中该第一介电间隙壁厚于该第二介电间隙壁。

13.如权利要求11所述的制造方法，其中该第一介电间隙壁是氮化物，包括SiN、SiCN、SiCNO、或SiON。

14.如权利要求11所述的制造方法，其中该第二介电间隙壁是金属氧化物或高介电常数材料。

15.如权利要求11所述的制造方法，其中该第一栅结构与该第二栅结构各包括一栅介电质与一栅电极位于该栅介电质上，该栅介电质是高介电常数材料，该栅电极是金属材料。

16.如权利要求15所述的制造方法，其中该栅介电质与该第二介电间隙壁是相同材料。

17.如权利要求15所述的制造方法，其中该第一栅结构与该第二栅结构各还包括一盖层形成于该栅电极的一上表面上。

18.如权利要求11所述的制造方法，其是用以形成鳍式场效晶体管。

19.如权利要求11所述的制造方法，还包括形成一隔离结构于该第二介电间隙壁下方。

20.如权利要求11所述的制造方法，还包括形成一隔离结构邻近该第一栅结构的该相对侧壁中具有该第二介电间隙壁于其上的该一个侧。