DE69533691T2 - Laterales Leistungs-MOSFET mit einer Metallschicht zur Verminderung des verteilten Widerstandes und Verfahren zur Herstellung - Google Patents

Laterales Leistungs-MOSFET mit einer Metallschicht zur Verminderung des verteilten Widerstandes und Verfahren zur Herstellung Download PDF

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Description

  • Die vorliegende Anmeldung betrifft die gleichzeitig anhängige und eingereichte europäische Patentanmeldung des Anmelders, die die Priorität in Bezug auf die U.S.-Patentanmeldung mit der Nummer 08/367.486, eingereicht am 30. Dezember 1994, geltend macht.
  • Die vorliegende Erfindung betrifft laterale Leistungs-MOSFETs, die in Form einer integrierten Schaltung hergestellt werden, und im Besonderen betrifft die vorliegende Erfindung eine integrierte Schaltung mit reduzierten Widerständen in internen Bussen und anderen Leitpfaden, welche die MOSFETs und andere Komponenten miteinander und mit externen Bausteinen bzw. Vorrichtungen verknüpfen.
  • Der Gesamtwiderstand eines Leistungs-MOSFET beim Einschalten entspricht allgemein der Summe der Widerstände der metallischen Leiter (Verbindungsdrähte, Busse, etc.) und des Kanalwiderstands. Die Leistung von als integrierte Schaltungen (IS) hergestellten Leistungs-MOSFETs leidet im Vergleich zu der Leistung ihrer diskreten Gegenstücke, und zwar aufgrund des Widerstands der metallischen Leiter. Dieses Problem wurde vorübergehend durch die Einführung einer zweilagigen Metallisierung in Leistungs-IS überwunden. In letzter Zeit haben weitere Reduzierungen des Kanalwiderstands vertikaler und lateraler Leistungs-MOSFETs die Aufmerksamkeit wieder auf den Widerstand der metallischen Zwischenverbindungen gerichtet. In einigen Fällen, in denen zum Beispiel eine chipübergreifende Busverbindung erforderlich ist, kann der metallische Widerstand den Widerstand von Siliziumbausteinen überschreiten.
  • In einem herkömmlichen IS-Leistungs-MOSFET werden die Metallschichten durch Besputtern, chemische Aufdampfung oder Verdampfung abgeschieden, und wobei sie von einer Passivierungsschicht überlagert werden können, die für gewöhnlich aus Siliziumnitrid oder einer bestimmten Glasart (z. B. Borphosphorsilikatglas) gebildet wird. Die Vergrößerung der Dicke von auf diese Weise hergestellten Metallschichten zur Minimierung ihres Beitrags zu dem Widerstand ist in vielerlei Hinsicht nicht vereinbar mit dem Wunsch nach einer höheren Packdichte in der IS. Selbst bei einer Dicke von 1 μm kann ein Flächenwiderstand von 30 mΩ/Quadrat bei der Gestaltung eines lateralen Leistungs-MOSFET mit 50 mΩ ein erhebliches Problem darstellen. Mit dem Rückgang der Betriebsspannungen von 12 V auf 5 V und sogar auf 3 V reduzierte sich die Größe einzelner Bausteinzellen. Zum Beispiel in einer geschlossenzelligen Anordnung alternierender Quellen- und Senken-Zellen, bei der es sich um die zurzeit bevorzugte Struktur handelt, bewirkt eine Verringerung der Größe der Zellen für die erste Metallschicht einen engeren Abstand sowie kleinere Kontakte. In bestimmten Ausführungsbeispielen reduziert diese Abstandsanforderung die Dicke der ersten Metallschicht auf 1 μm oder weniger und sogar bis auf gerade einmal 0,3 μm. Ferner kann eine dicke erste Metallschicht den Planarisierungsprozess komplizierter gestalten, der erforderlich ist, um die Stufenabdeckprobleme in der zweiten Metallschicht zu verhindern.
  • Die Vergrößerung der Dicke der zweiten Metallschicht ist ebenfalls mit Problemen verbunden, speziell in dem Ätzprozess. Bei einer Dicke von über 2 μm gestaltet sich das Trockenätzen schwierig, da ein dickes Photoresist erforderlich ist sowie aufgrund der Komplexitäten des Metallätzprozesses selbst (d. h. die erneute Abscheidung von geätztem Material, Änderungen der Gas-Stöchiometrie, Erhitzung, etc.). Das Nassätzen leidet unter dem Lift-off des Resist, das zu einer Kerbenbildung führt ("Mäusebisse") und erfordert sehr große Metall-zu-Metall-Abstände (zum Beispiel 15 μm bei einer Metallschicht mit einer Dicke von 4 μm) und eine große Metallüberlagerung der Durchgänge. Eine diese Anforderungen erfüllende Metallschicht ist in den Logikbereichen der IS nutzlos, da die minimalen Zeilenbreiten und zulässigen Abstände einen zu großen Abstand bzw. eine zu große Breite sowie zu weniger Zwischenverbindungen je Flächeneinheit ergeben, um eine dichte Packung der Logik zu ermöglichen.
  • Der Metallwiderstand betrifft im Wesentlichen zwei Bereiche der Leistungs-IS-Konstruktion: (i) die Busse zwischen Bausteinen und entlang der Kante des Chips und (ii) die leitfähigen Finger in einem bestimmten lateralen Leistungsbaustein. In den Bussen zwischen Bausteinen fungiert das Metall als ein Reihenwiderstandselement. Deren Beitrag zu dem Gesamtwiderstand kann durch Multiplizieren der Anzahl der Quadrate mit dem Flächenwiderstand berechnet werden. Ein Beispiel ist etwa der Dreiphasen-Gegentakt-Motortreiber aus 1A. Der Treiber umfasst sechs Transistoren, d. h. drei auf der hohen Seite (High-Side) und drei auf der niedrigen Seite (Low-Side). Alle drei Low-Side-MOSFETs ALSS, BLSS und CLLS müssen eine Verbindung mit geringem Widerstand mit der Erdanschlussfläche der IS aufweisen. In ähnlicher Weise müssen alle High-Side-Bausteine AHSS, BHSS und CHSS einen gemeinsamen Bus mit geringem Widerstand zu einer Anschlussfläche VDD gemeinsam haben. Jede Phase weist eine Ausgangsanschlussfläche (Aout, Bout und Cout) auf, die schematisch an dem gemeinsamen Knoten zwischen dem High-Side- und Low-Side-MOSFET angeordnet ist. Somit sind mindestens fünf Leistungsanschlussflächen erforderlich. Leider können die Ausgangsanschlussflächen nicht in der Mitte des Chips angeordnet sein, wie dies in Der Abbildung aus 1B dargestellt ist. "Tiefe" Verbindungsdrähte, d. h. Verbindungsdrähte, die sich von dem Rand des Chips (wo der Anschlussrahmen bzw. Leadframe angeordnet ist) zu der Mitte des Chips erstrecken, sind allgemein unzulässig. Dabei ist die Gefahr zu groß, dass ein "tiefer" Verbindungsdraht einen Kurzschluss mit der Oberfläche des Chips oder mit einem anderen Verbindungsdraht herstellt. Eine weitere Gefahr ist das Durchhängen des Drahtes an der Stelle, an der dieser die "Scribe Street" berührt, wodurch ein Kurzschluss mit der Erde erzeugt werden kann (ein als "Wire Wash" bezeichneter Fehler). Bei oberflächlich angebrachten Paketen bzw. Einheiten mit dünnem Profil kann ein tiefer Verbindungsdraht sogar über die Oberseite des Kunststoffgehäuses vorstehen. Ferner kann ein einziger Verbindungsdraht einen Widerstand von mehr als 50 mΩ aufweisen. Aus diesen und anderen Gründen müssen die Verbindungsanschlussflächen in einer IS allgemein in der Nähe des Rands bzw, der Kante des Chips angeordnet sein.
  • In Fortsetzung des Beispiels führt eine neue Anordnung der Gegentaktstufen zur Platzierung der Ausgangsanschlussflächen in der Nähe des Rands des Chips, wie dies in der Abbildung aus 1C dargestellt ist, zu einer weiteren Verlängerung der Erd- und Vdd-Busleitungen, wodurch deren Widerstand erhöht wird. Das Reinergebnis daraus ist es, dass kein Layout die Anforderung für Vdd-, Erd- und Ausgangsverbindungen mit geringem Widerstand erfüllt, ohne die Anzahl der leistungsrelevanten Anschlussflächen von fünf auf mindestens sieben zu erhöhen.
  • Der Widerstandsbeitrag des Metalls in einem Baustein ist sogar noch komplexer. Die Abbildung aus 2A veranschaulicht ein idealisiertes Modell eines MOSFET M mit einem Verbindungsdrahtwiderstand Rwire, einem konzentrierten Metallfingerwiderstand Rmetal und einem MOSFET-Kanalwiderstand. Die Annahme, dass der Fingerwiderstand "konzentriert" werden kann, wird in Bezug auf die Abbildung aus 2B widerlegt, welche die zwischen einen Senkenfinger D und einen Quellenfinger S parallel geschalteten MOSFETs MA–MF zeigt. Der Senkenfinger D weist fünf Quadrate auf, die mit 1d–5d bezeichnet sind, und der Quellenfinger S weist fünf mit 1s–5s bezeichnete Quadrate auf.
  • Für den Augenblick wird angenommen, dass die MOSFETs MA–MF alle den gleichen Strom führen. Hiermit wird festgestellt, dass das mit 5s bezeichnete Metallquadrat auf der Quellenseite den Strom aller sechs MOSFETs leiten muss. Das Quadrat 5d auf der Senkenseite führt lediglich den Strom des MOSFET MF. Stattdessen muss das mit 1d bezeichnete Quadrat den ganzen Strom versorgen. Da in dem Quadrat 1d auf der Senkenseite und dem Quadrat 5s auf der Quellenseite mehr Strom fließt, ist der Spannungsabfall in diesen Quadraten größer als in den anderen Quadraten. Die äquivalente Schaltung ist in der Abbildung aus 2C dargestellt, wobei die durch die Quadrate 1d–5d und 1s–52 dargestellten verteilen Widerstände zwischen den einzelnen MOSFETs dargestellt sind. Aufgrund dieses verteilten Widerstands können die MOSFETs weder als parallel betrachtet werden, noch kann der durch sie fließende Strom als einheitlich angesehen werden. Der Reineffekt ist es, dass der äquivalente Widerstand des Netzwerks höher sein kann als das Modell des einfachen konzentrierten Widerstands des Metallfingers, der den parallelen Widerständen der MOSFETs hinzugefügt ist.
  • Die Abbildung aus 3A veranschaulicht den Spannungsabfall entlang dem Quellenfinger S (Vsource) und dem Senkenfinger D (Vdrain), Wenn ein bekannter Strom I durch das Netzwerk geführt wird. Den Erwartungen entsprechend tritt der Großteil des Spannungsabfalls an einem Ende des Quellenfingers S und an dem anderen Ende des Senkenfingers D auf. Die Spannung an jedem Finger variiert parabolisch, je mehr MOSFETs Strom in den Finger speisen. Bei gegebener nichtlinearer Schwankung von Vsource und Vdrain, entspricht die Spannung an jedem gegebenen MOSFET der Differenz zwischen den Senken- und Quellenfingerpotenzialen an diesem Punkt (Vdrain – Vsource). Hiermit wird festgestellt, dass die Spannung an den MOSFETS (MA und MF) an den beiden Enden einem verhältnismäßig großen prozentualen Anteil der Klemmenspannung (VDD) entspricht. Auf halber Strecke entlang der Finger werden die Spannungsabfälle entlang jedem Finger jedoch signifikant, und der Spannungsabfall an den zentralen MOSFETs (MC und MD) fällt auf ein Minimum. Wenn angenommen wird, dass die Stromdichte ausreichend niedrig ist, um eine Sättigung in jedem MOSFET zu verhindern, so kann jeder MOSFET als ein linearer Widerstand betrachtet werden. Der Strom durch jeden beliebigen MOSFET entspricht somit Vds/Rds, wobei Vds der Spannung an dem jeweiligen MOSFET entspricht, und wobei Rds den Widerstand des MOSFET bezeichnet.
  • Die Kurve C1 aus 3B veranschaulicht die Spannung Vds an jedem der MOSFETs MA–MF. Aus der Abbildung aus 3B wird deutlich, dass die MOSFETs MC und MD in der Mitte der Finger weniger Strom führen als die MOSFETs an den Enden. Da diese MOSFETs einen geringeren prozentualen Anteil des Stroms insgesamt führen, verhalten sie sich als hätten sie einen höheren Widerstand als die MOSFETs, die näher an den Enden der Finger angeordnet sind. Einen Finger noch länger zu gestalten fügt der Mitte noch mehr Zellen hinzu, die nicht viel Strom führen, so dass der äquivalente Strom für eine bestimmte Fläche des Chips zunimmt. Ohne etwaige Effekte durch die Gatter-Vorspannung oder Stromsättigung der MOSFETs handelt es sich bei dem Einfluss des Metallfingerwiderstands somit um eine nichtlineare Erhöhung des Gesamtwiderstands des Bausteins mit zunehmender Fingerlänge. Die Abbildung aus 3B zeigt ferner den Spannungsabfall, der in dem Idealmodell an jedem der MOSFETs MA–MF ohne parasitären Widerstand (Kurve C3) und in dem konzentrierten Widerstandsmodell vorherrschen würde, das in der Abbildung aus 2A (Kurve C2) veranschaulicht ist.
  • Mit zunehmender Spannung zwischen den Gatter- und Quellenanschlussflächen durch externe Schaltungszustände gelangen die Enden der Finger zuerst in Stromsättigung, wobei eine erhöhte Leitlast auf die Zellen entlang der Mitte der Finger platziert wird. Die letztgenannten Zellen gelangen daraufhin früher in Sättigung als dies ansonsten der all wäre, und wobei Kaskaden bewirkt werden. Dieses Phänomen zeigt das zweite Problem in Bezug auf den Fingerwiderstand auf, d. h. der uneinheitliche Strom führt zu einer vorzeitigen Sättigung der einzelnen MOSFETs, einem kleineren Bereich des linearen Betriebs und einer uneinheitlichen Verteilung des Stroms entlang der Metallfinger S und D.
  • Darüber hinaus erhöht der verteilte Widerstand entlang dem Finger S die Spannung an dem Ende des Fingers (MOSFET MA) und reduziert somit den Wert der Gattersteuerung. Je weiter die Vorrichtung von der Gatteranschlussfläche entfernt ist, desto größer ist die Reduzierung der Gattersteuerung. Eine niedrigere Gattersteuerspannung (Vgs) bedeutet, dass der MOSFET einen höheren Widerstand aufweist und früher gesättigt ist.
  • Gemäß dem Stand der Technik werden dreieckige oder keilförmige Busse verwendet, um die Elektromigration zu verhindern (ein Zuverlässigkeitsproblem, das aus hohen Stromdichten in einem weichen Metall wie etwa Aluminium resultiert). Dies neigt dazu, die Spannungsabfälle zwischen den MOSFETs entlang einem bestimmten Bus oder Finger auszugleichen (d. h. die Querschnittsfläche des Busses nimmt in Richtung der Anschlussfläche zu), wobei die Beschränkungen des Layouts, die durch dreieckige Busse vorgesehen werden, nicht mit der heutigen Bausteintechnologie mit hoher Dichte kompatibel sind. Wie dies die parallel geschaltete Busanordnung aus 4 anzeigt, ist das Buswiderstandsproblem ferner zweidimensional; nicht nur trägt das Metall zu dem Widerstand entlang eines Fingers bei (im rechten Winkel zu der Chipkante), vielmehr fügt es einen verteilten Effekt in dem Metallquellenbus und -senkenbus entlang der Kante des Chips hinzu. Jeder Versuch, aus dem Bus Dreiecke zu gestalten, würde zu einer Flächenverschwendung führen, deren Folgen schwerwiegender sind als das Problem des verteilten Widerstands, das es zu überwinden galt.
  • Die Abbildung aus 5A veranschaulicht eine Anordnung dicht gepackter Bausteinzellen, die in ein geradliniges Gitter eingebaut sind, wobei einige der Vorteile dieser Anordnung in dem U.S. Patent US-A-5.412.239 erörtert werden. Das Polysiliziumgatter wird in einer "Plätzchenschneidergeometrie" hergestellt, d. h. mit einer Lage mit einer geradlinigen Anordnung von Öffnungen, wobei sich die Quellenkontakte und die Senkenkontakte alternierend durch die Öffnungen (mit S für Quelle (englisch Source) und D für Senke (englisch Drain) bezeichnet) erstrecken. Wie dies in der Abbildung aus 5B dargestellt ist, sind die Spuren der ersten Metallschicht in einer diagonalen Anordnung angeordnet, so dass eine Verbindung mit allen Kontakten der gleichen Art hergestellt wird (Senke oder Quelle). Wiederum bezeichnet S eine Quellen-Metallspur; während D eine Senken-Metallspur bezeichnet. Wie dies in der Abbildung aus 5C dargestellt ist, weist die zweite Metallschicht dabei parallel geschaltete Finger auf, die in einer parallelen Anordnung zu den Zellen angeordnet sind, so dass alternierende Finger durch Durchgänge bzw. Durchkontaktierungen mit den darunter liegenden Quellen- und Senkenzellen verbunden sind. Anders ausgedrückt sind Durchkontaktierungsverbindungen zwischen den ersten und zweiten Metallschichten in alternierenden "Streifen" vorgesehen. Unter einem Senkenstreifen sind ausschließlich Durchgänge zu ersten "Senken"-Metallbussen vorgesehen. (Dies ist in der Abbildung aus 5B als zentraler Bereich dargestellt) Strom in den Quellenbussen der ersten Metallschicht in diesem Bereich muss lateral zu dem naheliegendsten Durchgang unter einem Quellenbus einer zweiten Metallschicht fließen.
  • Benötigt wird in diesem Fall eine Einrichtung zum Leiten von hohen Strömen in einem IS-Leistungsbaustein bei niedrigen Werten des lateral verteilten Widerstands. Die Technik sollte Mindestbeschränkungen in Bezug auf die geometrischen Anordnungen des Polysiliziumgatters und der ersten Metallschicht auferlegen, so dass diese optimiert werden können, um den Mindestwiderstand eines Bausteins in einem bestimmten Bereich zu erreichen. Ferner muss außerordentlich dickes passiviertes Metall vermieden werden, um eine Rissbildung des Passivierungsmaterials über Metallstufen zu verhindern. Derartige Risse können Zuverlässigkeitsprobleme erzeugen.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Vorgesehen ist gemäß der vorliegenden Erfindung eine laterale integrierte Schaltungsform gemäß dem gegenständlichen Anspruch 1.
  • In einem bevorzugten Ausführungsbeispiel weist der Metallstreifen einen verhältnismäßig dicke Nickelschicht auf, die autokatalytisch auf den Bus oder einen anderen leitfähigen Pfad plattiert ist. Der Bus kann aus einer Aluminiumschicht gestaltet werden, die Aluminium-Silizium oder Aluminium-Kupfer-Silizium umfassen kann. Da die Passivierungsschicht die Metallstreifenschicht nicht überlagert kann die Dicke des Metallstreifens zum Beispiel auf 20 bis 30 μm vergrößert werden, ohne eine Rissbildung bzw. einen Bruch in der Passivierungsschicht zu verursachen.
  • Bei einem Verfahren zur Herstellung dieser Anordnung wird die Passivierungsschicht geätzt, um einen langgestreckten Kanal oder Graben über den Bus oder einen anderen leitfähigen Pfad zu bilden. Bei einem bevorzugten Verfahren wird der Kontakt mit dem Bus dadurch verbessert, dass zuerst eine Adhäsionsschicht aus einem Metall wie etwa Zink, Titan oder Platin abgeschieden oder gepflanzt wird. Der Metallstreifen wird danach auf die dünne Schicht abgeschieden, vorzugsweise durch autokatalytisches Plattieren. Eine andere Metallschicht (z. B. eine Gold- oder Silberschicht) kann auf die obere Oberfläche des Metallstreifens abgeschieden werden. Das Bedecken der Metallstreifenschicht mit einem dünnen Metall wie etwa Gold oder Silber ermöglicht eine herkömmliche direkte Drahtverbindung mit dem Metallstreifen an der Kante des Chips, wobei auf spezielle Packtechniken verzichtet werden kann.
  • In einem weiteren Ausführungsbeispiel ersetzt eine dicke Goldschicht die dicke Nickelschicht. Dadurch kann ein Verbindungsdraht direkt an der dicken Schicht angebracht werden.
  • Der Metallstreifen beseitigt praktisch den Widerstand das darunter liegenden Busses oder anderen leitfähigen Pfads, wobei der Widerstand der Verbindungslage um einen Faktor von 5 bis 30 im Vergleich zu herkömmlichen Zwischenverbindungsanordnungen gesenkt wird. Dabei kann auf "tiefe" Verbindungen, d. h. lange Drahtverbindungen, die sich in das innere des Chips erstrecken, verzichtet werden.
  • Ein einen Bus oder Finger überlagernder Metallstreifen kann dazu verwendet werden, den Widerstand in einer IS zu reduzieren, die eine einzelne oder mehrere Metallschichten aufweist. Diese Struktur ist allerdings besonders nützlich für die Reduzierung des Einschaltwiderstands lateraler Leistungsbausteine, die in die Logik oder die Steuerschaltkreisanordnung in Leistungs-IS integriert sind. Der IS kann sowohl herkömmliche Busse aufweisen, die mit einer Passivierungsschicht abgedeckt sind, sowie Busse, die durch eine Metallstreifenschicht überlagert werden. Während die Busse mit einer überlagernden Metallstreifenschicht etwas größere Zwischenabstände benötigen als wie dies normalerweise erforderlich ist, können andere Busse herkömmliche Zwischenabstände aufweisen. Auf diese Weise können Busse mit hohem Strom mit Zwischenverbindungen im Submikronbereich gemischt werden, ohne dass dabei besonders enge Vorgaben für die Konstruktion bestehen. Die Fertigung einer Metallstreifenschicht auf Bussen, die an der Kante des Chips angeordnet sind, reduziert die Notwendigkeit für eine übermäßige Anzahl von Drahtverbindungen zur Minimierung des verteilten Widerstands in diesen Bussen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • In den Zeichnungen zeigen:
  • 1A ein Schaltungsdiagramm eines herkömmlichen dreiphasigen Gegentakt-Motortreibers;
  • 1B ein mögliches Layout eines IS-Chips, der den Motortreiber aus 1A aufweist;
  • 1C ein alternatives Layout eines IS-Chips, der den Motortreiber aus 1A aufweist;
  • 2A ein idealisiertes Modell eines MOSFET mit einem Verbindungsdrahtwiderstand, einem konzentrierten Metallfingerwiderstand und einem Kanalwiderstand;
  • 2B eine herkömmliche Anordnung paralleler MOSFETs, die zwischen zwei leitfähigen Fingern verbunden sind;
  • 2C ein äquivalentes Schaltungsdiagramm der Anordnung aus 2B;
  • 3A eine graphische Darstellung der Spannung entlang den leitfähigen Fingern aus der Abbildung aus 2B;
  • 3B eine graphische Darstellung der Spannung an jedem der MOSFETs aus 2B im Vergleich zu der Spannung, die in einem konzentrierten Widerstandsmodell existieren würde, und zu der Spannung, die in Abwesenheit aller parasitärer Widerstände existieren würde;
  • 4 eine parallel geschaltete Anordnung von zwei Bussen;
  • 5A eine geradlinige Anordnung der MOSFET-Zellen;
  • 5B das Layout der Busse in der ersten Metallschicht oberhalb der geradlinigen Anordnung der MOSFET-Zellen;
  • 5C die Busse in der zweiten Metallschicht oberhalb der geradlinigen Anordnung der Zellen;
  • 6A eine Oberansicht einer Busanordnung, die eine Mehrzahl parallel geschalteter Fingen aufweist;
  • 6B eine Querschnittsansicht zweier benachbarter Finger aus der Abbildung aus 6A;
  • 6C eine alternative Anordnung mit einer ersten Metallschicht und einer zweiten Metallschicht, auf die eine Metallstreifenschicht aufgetragen wird;
  • 7 eine Querschnittsansicht der Verwendung von Metallstreifen gemäß der vorliegenden Erfindung in einem quasivertikalen doppelt diffundierten MOSFET-Baustein;
  • 8 eine Oberansicht des Bausteins aus 7, wobei der Querschnitt 7-7 veranschaulicht wird, entlang dem die Abbildung aus 7 vorgesehen ist;
  • die 9A–9D Schritte eines Verfahrens, das zur Fertigung eines Bausteins der in den Abbildungen der 7 und 8 dargestellten Art verwendet werden kann;
  • 10A eine Querschnittsansicht eines geschlossenzelligen lateralen Bausteins mit Metallstreifen gemäß der vorliegenden Erfindung;
  • 10B eine Oberansicht eines der Abbildung aus 10A entsprechenden Bausteins;
  • die 10C–10E detaillierte Ansichten des geschlossenzelligen Bausteins aus den Abbildungen der 10A und 10B;
  • die 11A–11D Schritte in einem Verfahren zur Fertigung eines Bausteins der in den Abbildungen der 10A und 10B dargestellten Art;
  • 12 eine Querschnittsansicht einer den Bausteinen aus den Abbildungen der 10A und 10B ähnlichen Art, jedoch mit einer größeren Anzahl von Zellen in jeder Senke;
  • 13A einen herkömmlichen NMOS-Baustein mit einem erfindungsgemäßen Baustein;
  • 13B einen der Abbildung aus 13A ähnlichen Baustein, mit der Ausnahme, dass angrenzend an N+-Bereiche in jeder Zelle des Bausteins N-Driftbereiche ausgebildet sind;
  • 13C einen Leistungs-NMOS-Baustein, mit einem Quellen-Körper-Kurzschluss in jeder der Quellenzellen;
  • 13D einen lateralen Baustein mit einem doppelt definierten P-Körperbereich und einem N-Driftbereich;
  • 13E einen zu dem quasivertikalen Baustein aus 7 äquivalenten lateralen Baustein;
  • 14 eine Nicht-Leistungs-IS mit Metallstreifen über den Erd- und Spannungszufuhr(VDD)-Bussen;
  • 15 eine Querschnittsansicht eines verhältnismäßig breiten, sattelförmigen Metallstreifens; und
  • 16 einen segmentierten Metallstreifen.
  • GENAUE BESCHREIBUNG DER VORLIEGENDEN ERFINDUNG
  • Die Abbildung aus 6A veranschaulicht eine Oberansicht einer leitfähigen Metallschicht 60, die von einer Metallstreifenschicht 61 überlagert wird. Die Metallschicht 60 weist leitfähige Leitungen 60A, 60C und 60E auf, die sich von einem Bus 60H erstrecken, sowie leitfähige Leitungen 60B, 60D und 60F, die sich von einem Bus 60G erstrecken. Die Leitungen 60A–60F sind in Form von parallel geschalteten Fingern angeordnet. Die Drähte 62 und 63 sind mit den entsprechenden Bussen 60G und 60H an den Verbindungsstellen 62B und 63B verbunden.
  • Die Abbildung aus 6B veranschaulicht eine Querschnittsansicht der Leitungen 60D und 60E im Querschnitt 6B-6B aus 6A. Unter der Struktur liegt ein Siliziumsubstrat 64, über dem eine Oxidschicht 65 ausgebildet ist. Die Metallschicht 60, die durch die Leitungen 60D und 60E dargestellt ist, ist oben auf der Oxidschicht 65 ausgebildet.
  • Eine Passivierungsschicht 66 überlagert die Oxidschicht 65 und bedeckt die Ränder der Leitungen 60D und 60E. Die Metallstreifenschicht 61 weist Metallstreifen 61A und 61D auf, welche die entsprechenden Leitungen 60D und 60E überlagern. Die Metallstreifenschicht 61 ist von der Passivierungsschicht 66 nicht bedeckt. Vielmehr stößt die Passivierungsschicht 66 zum Beispiel an die Seitenkanten 61Aa und 61Ab des Streifens 61A an. Die Streifen 61A und 61B sind in longitudinalen Kanälen in der Passivierungsschicht 66 ausgebildet. In dem vorliegenden Ausführungsbeispiel weist die Metallstreifenschicht 61 eine Nickelschicht 67, eine dünne Titanschicht 68 und eine dünne Goldschicht 69 auf. Die Titanschicht 68 wird oben auf die Leitungen 60D und 60E abgeschieden, um die Adhäsion zwischen der Metallschicht 60 und der Nickelschicht 67 zu verbessern. Die Goldschicht 69 wird auf die oberen und seitlichen Oberflächen der Nickelschicht 67 abgeschieden, um die Drahtverbindung zu erleichtern.
  • In den Abbildungen der 6A und 6B kann es sich bei der Metallschicht 60 zum Beispiel um eine zweite Metallschicht handeln. Die darunter liegende erste Metallschicht ist nicht abgebildet.
  • Die Abbildung aus 6C zeigt eine Querschnittsansicht einer ersten Metallschicht 70, welche die leitfähigen Leitungen 70A–70G aufweist. Die Leitungen 70A–70G können zum Beispiel wie die in der Abbildung aus 5B dargestellten diagonalen Busse angeordnet sein. Alternativ können die Leitungen der ersten Metallschicht in einem parallel geschalteten, kammähnlichen Muster angeordnet sein. Eine zweite Metallschicht 71 weist die Busse 71A und 71B auf. Durchkontaktierungen bzw. Durchgänge verbinden den Bus 71A mit den Leitungen 70A und 70C und den Bus 71B mit den Leitungen 70D und 70F. Eine Metallstreifenschicht 72 ist oben auf die Busse 71A und 71B plattiert. Die Abbildung aus 6C veranschaulicht wie ein verhältnismäßig geringfügiger Versatz der Leitungen der ersten Metallschicht mit einem größeren Versatz in den Bussen der zweiten Metallschicht kombiniert werden kann. Die Strukturen gemäß der vorliegenden Erfindung trennen somit den Abstand bzw. den Versatz der ersten Metallschichtleitungen vollständig von den Leistungsbusregeln. Die Leitungen der ersten Metallschicht weisen keine Konstruktionsregeln in Bezug auf die Metallstreifen der zweiten Metallschicht auf. Darüber hinaus kann eine dünne zweite Metallschicht mit engen Zwischenabständen zwischen den Leitungen verwendet werden, da der geringe Widerstand durch das Abscheiden des dicken Metalls nur an den Stellen erreicht wird, an denen die zweiten Metallleitungen in einer breiten Abmessung gezogen werden.
  • Es folgt eine Beschreibung eines Verfahrens zur Gestaltung der Metallstreifenschicht 61. Das Verfahren beginnt nach der Bildung der Passivierungsschicht 66.
    • 1. Die gleiche Maske, die zur Gestaltung der Anschlussflächenöffnungen in der Passivierungsschicht 66 verwendet wird, wird zum Definieren der Positionen der Metallstreifen 61A und 61B über den entsprechenden Leitungen 60D und 60E verwendet.
    • 2. Die Passivierungsschicht 66 wird mit einem nassen chemischen oder trockenen Ätzmittel geätzt, um longitudinale Kanäle über den Leitungen 60D und 60E zu bilden. Zum Beispiel kann reaktives Ionenätzen (RIE als englische Abkürzung von Reactive Ion Etch) verwendet werden.
    • 3. Die exponierten Oberflächen der Leitungen 60D und 60E werden mit Trichlorethan (TCA) entfettet und unmittelbar vor dem folgenden Schritt wird Fluorwasserstoffsäure (HF) zum Ätzen von etwaigem Oxid verwendet, das sich auf der frei liegenden Oberfläche gebildet hat.
    • 4. Eine Zinkatlösung wird zum autokatalytischen Plattieren einer dünnen Zinkschicht verwendet, und die Zinkschicht wird mit Schwefelsäure zurückgeätzt. Dieser Schritt kann mehrere Male wiederholt werden, so dass eine glatte, gleichmäßige Zinkschicht gebildet wird. Das Ergebnis ist die Zinkschicht 68, die vorzugsweise einschichtig bzw. eine Monolage ist.
    • 5. Die Nickelschicht 67 wird autokatalytisch unter Verwendung einer Hypophosphat-Nickellösung auf eine Zieldicke (z. B. 12–25 μm) plattiert.
    • 6. Die frei liegende Oberfläche der Nickelschicht 67 wird mit Wasser gespült.
    • 7. Der Wafer bzw. die Halbleiterscheibe wird in eine Goldlösung getaucht, um auf die Nickelschicht 67 eine dünne Goldschicht mit einer Dicke on 0,1 bis 0,3 μm zu plattieren.
    • 8. Die Goldschicht wird mit Chlorwasserstoffsäure gereinigt.
    • 9. Gold wird unter Verwendung einer autokatalytischen Zyanid/Goldlösung autokatalytisch auf die dünne Goldschicht plattiert.
    • 10. Schließlich wird ein abschließendes Abspülen mit Wasser vorgenommen. Nach der Chipanbringung werden die Drähte mit dem frei liegenden Gold verbunden, und zwar vorzugsweise nahe dem Rand des Chips. Es können Gold- oder Aluminiumdrähte verwendet werden.
  • Weitere Informationen zu diesem Verfahren finden sich in Engineering Handbook von Lawrence Durani, 4. Ausgabe, Seite 438.
  • In einem alternativen Verfahren wird eine dünne Titanschicht abgeschieden, nachdem die Passivierungsschicht maskiert und geätzt worden ist. Danach wird das Titan auf eine funktionale Größe geätzt, die etwas größer ist als die in dem vorstehenden Schritt 2 in der Passivierungsschicht gebildeten Öffnungen (d. h. die Titanschicht überlagert die Passivierungsschicht leicht). Gold kann auf die Titanschicht plattiert werden, oder eine es kann zuerst eine Nickelzwischenschicht abgeschieden werden. Die Überlagerung schützt die Metallschicht 60 vor Beschädigungen durch spätere Ätz- oder Verarbeitungsschritte.
  • Die Abbildungen der 7 und 8 veranschaulichen, wie eine Metallstreifenschicht gemäß der vorliegenden Erfindung verwendet werden kann, um den verteilten Widerstand in einem Leistungsbaustein zu minimieren. Die Abbildung aus 7 ist eine Ansicht entlang dem Aufriss 7-7 aus der Draufsicht aus 8. Die Abbildung aus 8 zeigt einen Senken-Metallstreifen 75, der mit einem Quellen-Metallstreifen 78 parallel geschaltet ist. Unter dem Senken-Metallstreifen 75 liegen ein zweiter Metallbus 76A (schraffierte Linien) und ein erster Metallbus 77A. Unter dem Quellen-Metallstreifen 78 liegen ein zweiter Metallbus 76B (schraffierte Linien) und ein erster Metallbus 77B. Die Punkte aus 8 stellen Durchgänge bzw. Durchkontaktierungen zwischen den ersten und zweiten Metallschichten dar.
  • Die Struktur des Leistungsbausteins ist in der Abbildung aus 7 dargestellt. Strom fließt von dem Senken-Metallstreifen 76 durch die Busse 76A und 77A, eine N+-Platine 70, eine eingebettete N+-Schicht 71, einen N-Epitaxialbereich 72 und danach durch Kanalbereiche in jedem der P-Körperbereiche 73A–73F. Die Leitung in den Kanalbereichen wird durch das Gatter 74A–74D gesteuert. Strom verlässt die Kanalbereiche in den P-Körperbereichen 73A–73F und fließt durch N+-Bereiche (nicht bezeichnet) und die Busse 77B und 76B zu dem Quellen-Metallstreifen 78, der sich in Kontakt mit dem Bus 76B befindet. Die Busse 77A und 77B sind Teil einer ersten Metallschicht, und die Busse 76A und 76B sind Teil einer zweiten Metallschicht. Dabei handelt es sich um einen "quasivertikalen" oder "Up-Drain quasivertikalen" DMOS-Baustein, der in 60-V-Leistungs-IS üblich ist. Während der Strom in quasivertikalen Bausteinen vertikal in die eingebettete Schicht fließt und schließlich zurück zu der Oberfläche, ist der Busverlauf des Stroms auf der oberen Oberfläche vollständig lateral. In diesem Sinne ist ein quasivertikaler Leistungs-MOSFET ein "lateraler" Baustein.
  • Die zweite Metallschicht (Busse 76A und 76B) ist über Durchkontaktierungen in dem Zwischenschicht-Dielektrikum mit der ersten Metallschicht (Busse 77A und 77B) verbunden. Die erste Metallschicht weist ähnlich dem Bus 77B verhältnismäßig breite Busse auf, welche mit den Quellen-/Körperbereichen des MOSFET (P-Körperbereiche 73A–73F) verbunden sind, sowie ähnlich dem Bus 77A verhältnismäßig schmale Busse, die mit der Senke (N+-Platine 70 und eingebettete Schicht 71) verbunden sind, während der Pitch bzw. der Abstand der zweiten Metallschicht (Busse 76A und 76B) gleichmäßiger zwischen den Quellen- und Senkenleitungen verteilt ist. Eine Passivierungsschicht 79 wird auf die zweite Metallschicht abgeschieden, mit Ausnahme der Kanäle entlang der Mitte der Busse 76A und 76B, und wobei danach die Metallstreifen 75 und 78 gemäß der vorstehenden Beschreibung abgeschieden werden, einschließlich Zink-, Nickel- und Goldschichten.
  • Die Abbildungen der 9A–9D veranschaulichen eine Sequenz der Verarbeitungsschritte, die einen Baustein ergeben, der dem in den Abbildungen der 7 und 8 dargestellten Baustein ähnlich ist. Gemäß der Abbildung aus 9A ist ein P-Substrat 80 mit einer Dosis von etwa 5 × 1014 cm–2 Borionen implantiert, so dass ein P+-Bereich gebildet wird, wo die eingebettete P-Schicht 81 angeordnet werden soll, und mit einer ähnlichen Antimonimplantierung zur Gestaltung eines Bereichs N+, in dem die eingebettete N+-Schicht 71 angeordnet werden soll. Das P-Substrat 80 kann einen Widerstand von zum Beispiel 4 Ohm-cm aufweisen. Die N-Epitaxialschicht 72 wird auf der oberen Oberfläche des Substrats 80 mit einem Widerstand von 0,3 bis 10 Ohm-cm und einer Dicke von 2 bis 15 μm gezüchtet. Vorzugsweise entspricht der spezifische Widerstand der N-Epitaxialschicht 72 ungefähr 2 Ohm-cm und die Dicke liegt zwischen 5 und 8 μm. Danach werden eine stark dotierte P+-Platine und eine stark dotierte N+-Platine gebildet und so diffundiert, dass sie die entsprechenden aufwärts diffundierenden Bereiche P+ und N+ überlagern, so dass die eingebettete N+-Schicht 71 und die N+-Platine 70 sowie eine eingebettete P-Schicht 81 und ein P-Isolationsbereich 82 gebildet werden. In anderen Bereichen (nicht abgebildet), können eine P-Senkendiffusion und ein dickes LOCOS-Feldoxid gebildet werden, um die Fertigung herkömmlicher CMOS-Bausteine zu erleichtern.
  • Wie dies in der Abbildung aus 9B dargestellt ist, wird eine Gatter-Oxidationsschicht 83 gebildet und eine Schicht aus Polysilizium abgeschieden, dotiert und geätzt, so dass ein Polysiliziumgatter 84 gebildet wird. Danach werden die P-Körperbereiche 85A und 85B implantiert (zum Beispiel mit einer Dosis von 1 bis 10 × 1013 cm–2 Bor) und auf eine Tiefe von 0,9 bis 4 μm diffundiert. Die P-Körperbereiche 85A und 85B sind mit dem Gatter 84 selbstausgerichtet. Die P-Körperbereiche 85A und 85B können in Form von einzelnen Inseln, die von dem Gatter 84 umgeben sind, oder in Form von langen Streifen auf jeder Seite des Gatters 84 vorgesehen sein.
  • Wie dies in der Abbildung aus 9C dargestellt ist, werden als nächstes N+ und P+ Implantate mit entsprechenden Dosierungen von 5 × 1015 cm–2 und 9 × 1013 cm–2 durch eine Maske eingeführt, um die P+ und N+ Kontaktbereiche zu bilden.
  • Wie dies in der Abbildung aus 9D dargestellt ist, werden danach Oberflächenoxidschichten maskiert und geätzt, so dass Kontakte mit den Bereichen N+ Senke und N+/P+ Quelle/Körper hergestellt werden. Danach wird Aluminium-Kupfer-Silizium (zum Beispiel 96%, 2%, 2%) gesputtert, maskiert und geätzt, so dass die Busse 77A und 77B gebildet werden. Nach der Abscheidung eines Zwischenschicht-Dielektrikums aus einem Material wie etwa Tieftemperaturoxidglas werden Durchgänge zu den Bussen 77A und 77B geöffnet, und eine zweite Metallschicht, welche die Busse 76A und 76B aufweist, wird auf eine Dicke von 0,6 bis 4 μm abgeschieden, wobei eine Dicke von 0,8 bis 1 μm bevorzugt wird. Danach wird eine Nitrid- oder Glas-Passivierungsschicht 79 abgeschieden und maskiert, so dass Kanäle gebildet werden, wo die Metallstreifen 75 und 78 gebildet werden können.
  • Die Abbildungen der 10A–10E veranschaulichen, wie die vorliegende Erfindung auf einen geschlossenzelligen lateralen Baustein der in den Abbildungen der 5A–5C Art angewandt werden kann. Die Abbildung aus 10A veranschaulicht eine modifizierte Querschnittsansicht der alternierenden Quellen- und Senkenzellen, wobei jede Zelle einen leicht dotierten Bereich (N–) aufweist, um die Feldstärke an der P-N-Verbindung zu beschränken. Die Zellen werden in einer P-Epitaxialschicht ausgebildet. Eine erste Metallschicht weist die Leitungen 100A–100F auf, die diagonal angeordnet sind, wie dies in der aufgebrochenen Draufsicht aus 10B dargestellt ist. Die zweite Metallschicht weist einen Senkenbus 101A und einen Quellenbus 101B auf. Die zweite Metallschicht weist weitere Quellen- und Senkenbusse auf, die auf die in der Abbildung aus 10B dargestellte Art und Weise parallel geschaltet sind.
  • Die Abbildung aus 10A ist dahingehend modifiziert, dass die Durchgänge zwischen den Bussen 101A und 101B und den Leitungen 100A–100F in der gleichen Querschnittsebene dargestellt sind wie die Metallkontakte von den Leitungen 100A–10F zu den einzelnen Quellen- und Senkenbereichen. Wie dies in der Abbildung aus 10B dargestellt ist, ist dies nicht der Fall, wobei die Durchgänge zwischen den Bussen 101A und 101B und den Leitungen 100A–100F schattiert dargestellt sind. Dies wird in der detaillierten Draufsicht aus 10C noch deutlicher sowie in den detaillierten Querschnittsansichten der 10D und 10E, die entsprechend der Schnittlinien 10D-10D bzw. 10E-10E aus 10C vorgesehen sind.
  • Die obere Oberfläche der Busse 101A und 101B berühren Metallstreifen 102A und 102B gemäß der vorliegenden Erfindung. Bei dieser Anordnung ist der Widerstand zwischen jedem Punkt an den Bussen 102A und 102B und jedem anderen Punkt an dem gleichen Bus (z. B. einem Verbindungsdrahtanschluss) sehr niedrig.
  • Die Abbildungen der 11A–11D veranschaulichen die Fertigung von zwei Bausteinen der in den Abbildungen der 10A und 10B dargestellten Art, wobei es sich bei einem Baustein um einen N-Kanal-Baustein und bei dem anderen Baustein um einen P-Kanal-Baustein handelt. In den Querschnittsansichten der Abbildungen der 10A und 10B wird der P-Kanal-Baustein in einem N-Senkenbereich hergestellt, während der N-Kanal-Baustein in einer P-Epitaxialschicht erzeugt wird, in der eine P-Senke optional vorgesehen werden kann.
  • Das Verfahren beginnt mit einem P-Typ-Substrat 110 (Widerstandsfähigkeit von 2 bis 20 Ohm-cm), wobei das N-Typ-Dotierungsmittel mit einer Dosis von 1 bis 5 × 1015 cm–2 implantiert wird. Danach wird eine P-Epitaxialschicht 111 auf der oberen Oberfläche des P-Substrats 110 erzeugt, und durch Diffusion wird eine eingebettete N-Schicht 112 an der Verbindungsstelle zwischen dem P-Substrat 110 und der P-Epitaxialschicht 111 ausgebildet. Danach wird ein N-Dotierungsmittel in der oberen Oberfläche der P-Epitaxialschicht 111 implantiert, um eine N-Senke 113 für den P-Kanal-Baustein zu bilden. Eine P-Senke 114 kann auf ähnliche Weise durch Implantieren eines P-Typ-Dotierungsmittels gebildet werden. Die resultierende Struktur ist in der Abbildung aus 11A für den N-Kanal-Baustein dargestellt.
  • Wie dies in der Abbildung aus 11B dargestellt ist, werden LOCOS-Oxidbereiche 115A–115D auf der oberen Oberfläche der P-Epitaxialschicht 111 ausgebildet. Als nächstes wird eine Gatteroxidschicht mit einer Dicke von 100 bis 2000 Å (vorzugsweise von 175 bis 400 Å) erzeugt. Eine Polysiliziumschicht wird abgeschieden, dotiert und geätzt, um die Gatter 116A–116D zu bilden.
  • Wie dies in der Abbildung aus 11C dargestellt ist, werden Bereiche P+ und N+ entsprechend in der N-Senke 113 und der P-Senke 114 implantiert. Die Bereiche P+ in der N-Senke 113 sind mit den Gattern 116A und 116B selbstausgerichtet und bilden die Quellen- und Drain-Diffusionen für den Leistungs-PMOS-Baustein. In der P-Senke 114 wird eine Photoresist-Maske verwendet, um die Bereiche N+ um 1 bis 2 μm von den Gattern 116C und 116D zurück zu halten, und wobei ein flächendeckendes N-Drift-Implantat eine leicht dotierte Senkenanordnung (LDD-Anordnung) bildet, wobei die zusammengesetzte Struktur der Bereiche N+ und N– die Quellen- und Senken-Diffusionen des Leistungs-NMOS-Bausteins bilden. Alternativ kann der Bereich N+ an das Polysiliziumgatter anstoßen, wobei auf den Drift-Bereich (N–) verzichtet wird. In einer anderen Version kann das N-Drift-Implantat der Bildung eines Oxid-Seitenwandabstandselements an dem Polysiliziumgatter vorangehen. Die Implantierung von N+ wird dabei durch das Seitenwandoxid von dem Gatter ferngehalten, wobei an der Quelle und der Senke eine Driftlänge von 0,25 μm gebildet wird. Ein Kontaktbereich N+ 117A wird in der N-Senke 113 ausgebildet, und ein Kontaktbereich P+ 117B wird in der P-Senke 114 ausgebildet.
  • Die Abbildung aus 11D zeigt eine erste Metallschicht mit diagonalen Bussen 118A–118F, die jeweils über eine Durchkontaktierung mit einem der Bereiche P+ oder drifted N+ verbunden sind. Ein zusätzlicher diagonaler Bus 118G ist mit dem Kontaktbereich N+ in der N-Senke 113 verbunden, und ein zusätzlicher diagonaler Bus 118H ist mit dem Kontaktbereich P+ in der P-Senke 114 verbunden.
  • Die zweite Metallschicht weist die Busse 119A und 119B auf, die gemäß der Abbildung aus 10B parallel geschaltet sind. Wenn das ganze Ausmaß der PMOS- und NMOS-Bausteine dargestellt werden würde, würde ein zweiter Bus in der zweiten Metallschicht verbunden mit der Leitung 118B in dem PMOS-Baustein dargestellt sein; in ähnlicher Weise würde ein zweiter Bus in der zweiten Metallschicht mit der Leitung 118E in dem NMOS-Baustein verbunden dargestellt sein. Danach werden Metallstreifen (in der Abbildung aus 11D nicht abgebildet) auf die obere Oberfläche der Busse 119A und 119B plattiert.
  • Die Abbildung aus 12 veranschaulicht eine Querschnittsansicht eines ähnlichen komplementären Bausteinpaares mit einer größeren Anzahl von Zellen in jeder Senke, wobei die Metallstreifen 120A–120D entsprechend oben auf die Busse 121A–121D plattiert dargestellt sind.
  • Die Abbildungen der 13A–13E veranschaulichen andere Bausteine, bei denen die Grundsätze der vorliegenden Erfindung angewandt werden können. Die Abbildung aus 13A zeigt einen herkömmlichen NMOS-Baustein, der in einer P-Senke ausgebildet ist. Der Baustein aus 13B ist ähnlich, wobei jedoch Seitenwandabstandselemente verwendet werden, um kurze (z. B. 0,2 μm), leicht dotierte N-Typ-Driftbereiche angrenzend an Bereiche N+ zu bilden. Die Gestaltung und der Zweck von leicht dotierten Senken (LDDs) werden in Silicon Processing For The VLSI Era, von Wolf, Band 2, Lattice Press (1990), Seiten 354–360, beschrieben. Die Abbildung aus 13C veranschaulicht einen Leistungs-NMOS-Baustein, der einen N+/P+ Quellen-/Körper-Kurzschluss i jeder der Quellenzellen aufweist. Die Abbildung aus 13D veranschaulicht einen in einer P-Epitaxialschicht ausgebildeten lateralen Baustein, wobei der doppelt diffundierte P-Körperbereich verwendet wird, um einen Kanaldurchbruch zu verhindern, und wobei ein implantierter N-Drift-Bereich für eine bestimmte Spannung optimiert ist, wie zum Beispiel 60 Volt. Schließlich handelt es sich bei der Abbildung aus 13E um das laterale Äquivalent des quasivertikalen Bausteins aus 7.
  • Wenn die Metallstreifenschicht zu breit gestaltet wird, kann diese zur Bildung einer "Sattelform" neigen, wie dies in der Abbildung aus 15 dargestellt ist, da die Elektroplattierungslösung nahe der Mitte des Streifens dazu neigt, von Metallionen erschöpft zu werden. Dieses Problem kann durch eine Begrenzung der Breite des Streifens auf etwa 25 μm oder weniger abgeschwächt werden. Alternativ kann der Streifen in longitudinalen Segmenten ausgebildet werden, wie dies in der Draufsicht aus 16 dargestellt ist, wobei dies ermöglicht, dass die Metallionen Zugang zu dem zentralen Abschnitt des Streifens durch "Verbindungen" zwischen den Segmenten erhalten. Während der Widerstand des Busses bei der Verwendung dieser Technik leicht zunimmt, ist der verteilte Widerstand insgesamt weiterhin deutlich niedriger als wie dies in Abwesenheit einer Metallstreifenschicht der Fall wäre. Darüber hinaus weist die Segmentierung des Metallstreifens den zusätzlichen Vorteil der Beanspruchungsreduzierung auf, und zwar aufgrund der verschiedenen Temperaturausdehnungskoeffizienten zwischen dem dicken Metall und dem darunter liegenden Silizium.
  • Die erfindungsgemäße Technik, welche eine Metallstreifenschicht und herkömmliche Drahtverbindungen verwendet, ist auf andere Arten lateraler Leistungsbausteine anwendbar. Darüber hinaus ist die Technik nicht auf Leistungsbausteine beschränkt. Der Hauptbus in einer IS kann ebenso von einem niedrigen verteilten Widerstand profitieren. In der IS aus der Abbildung aus 14 kann der Erdbus 140 zum Beispiel über 30 zugeordnete Widerstandsquadrate aufweisen. Für eine zweite Metallschicht mit einer Dicke von 1 μm und 30 Ω/Quadrat entspricht dieser Widerstand nahezu 1 Ohm. Unter Verwendung eines plattierten Busses mit einer Nickeldicke von 30 μm und einer Golddicke von 1 μm fällt dieser Widerstand auf etwa 1,8 mΩ/Quadrat oder einen Gesamtwiderstand von lediglich 60 μmΩ. Der reduzierte Widerstand verbessert die Effizienz, reduziert die Gefahr für ein CMOS-Latch-Up, reduziert "Erdsprünge" (d. h. eine Schwankung der Spannung entlang der Länge einer Erdbusleitung, wenn sich der Strom in der Busleitung bei normalem Betrieb verändert) und verbessert die Schaltkurvenformen von Pufferausgaben mit hohem Strom.
  • Die Verwendung einer dicken Einzel- oder Mehrschicht-Sandwichstruktur aus Metall nach der Gestaltung der Passivierungsschicht, um den Widerstand dünner Metallbusse in einem lateralen Leistungsbaustein deutlich zu eliminieren, ist auf kein bestimmtes Gestaltungsverfahren beschränkt, und sie umfasst jedes Abscheidung- oder autokatalytische oder Elektroplattierungsverfahren.

Claims (36)

  1. Laterale integrierte Schaltungsform, die folgendes umfasst: ein Substrat (64), das ein Halbleitermaterial umfasst, wobei das genannte Substrat (64) eine obere Oberfläche aufweist; eine leitfähige Leitung (60D, 71A, 76B) oberhalb der genannten oberen Oberfläche und mit einer Länge, die allgemein parallel zu der genannten oberen Oberfläche ist; einen auf einer Oberfläche der genannten leitfähigen Leitung (60D, 71A, 76B) ausgebildeter Metallstreifen (61A, 72, 78), wobei der genannte Metallstreifen (61A, 72, 78) eine Länge aufweist, die sich allgemein parallel zu der genannten oberen Oberfläche erstreckt und die genannte leitfähige Leitung (60D, 71A, 76B) bedeckt, wobei die genannte leitfähige Leitung (60D, 71A, 76B) und der genannte Metallstreifen (61A, 72, 78) dazu dienen, einen Stromfluss überwiegend in eine Richtung zu leiten, die parallel zu der genannten oberen Oberfläche des genannten Substrats (64) ist; und eine Passivierungsschicht (66, 79), die ein Teilstück einer oberen Oberfläche der genannten Form bildet, wobei die genannte Form dadurch gekennzeichnet ist, dass der genannte Metallstreifen die genannte leitfähige Leitung über deren gesamtes Ausmaß bedeckt und ohne dass Flächen der umgebenden Struktur bedeckt werden, und wobei die obere Oberfläche des genannten Metallstreifens (61A, 72, 78) auf einem Niveau oberhalb einer oberen Oberfläche der genannten Passivierungsschicht (66, 79) angeordnet ist, so dass die genannte Passivierungsschicht (66, 79) die genannte obere Oberfläche des genannten Metallstreifens (61A, 72, 78) nicht überlagert.
  2. Laterale integrierte Schaltungsform nach Anspruch 1, wobei sich eine Seitenkante der genannten leitfähigen Leitung (60D, 71A, 76B) lateral über eine Seitenkante des genannten Metallstreifens (61A, 72, 78) erstreckt, wobei die genannte Passivierungsschicht (66, 79) ein Teilstück der genannten Oberfläche der genannten leitfähigen Leitung (60D, 71A, 76B) bedeckt.
  3. Laterale integrierte Schaltungsform nach Anspruch 1, wobei die genannte obere Oberfläche der genannten Passivierungsschicht (66, 79) an einer Seitenkante des genannten Metallstreifens (61A, 72, 78) anstößt.
  4. Laterale integrierte Schaltungsform nach Anspruch 1, wobei der genannte Metallstreifen (61A, 72, 78) eine Nickelschicht (67) umfasst.
  5. Laterale integrierte Schaltungsform nach Anspruch 1, wobei der genannte Metallstreifen (61A, 72, 78) eine Adhäsionsschicht (68) umfasst, die sich in Kontakt mit der genannten leitfähigen Leitung (60D, 71A, 76B) befindet.
  6. Laterale integrierte Schaltungsform nach Anspruch 5, wobei die genannte Adhäsionsschicht (68) Titanium umfasst.
  7. Laterale integrierte Schaltungsform nach Anspruch 5, wobei die genannte Adhäsionsschicht (68) Zink umfasst.
  8. Laterale integrierte Schaltungsform nach Anspruch 1, wobei der genannte Metallstreifen (61A, 72, 78) eine Oberflächenschicht (69) umfasst, die eine obere Oberfläche des genannten Metallstreifens (61A, 72, 78) bedeckt.
  9. Laterale integrierte Schaltungsform nach Anspruch 8, wobei die genannte Oberflächenschicht (69) Gold umfasst.
  10. Laterale integrierte Schaltungsform nach Anspruch 8, wobei diese ferner einen mit der genannten Oberflächenschicht verbundenen Draht (62) umfasst.
  11. Laterale integrierte Schaltungsform nach Anspruch 10, wobei der genannte Draht (62) Gold umfasst.
  12. Laterale integrierte Schaltungsform nach Anspruch 10, wobei der genannte Draht (62) Aluminium umfasst.
  13. Laterale integrierte Schaltungsform nach Anspruch 1, wobei die genannte leitfähige Leitung (71A, 76B) in einer zweiten Metallschicht vorhanden ist, wobei die genannte Form ferner eine darunter liegende erste Metallschicht umfasst, die mindestens eine zweite leitfähige Leitung (70A, 77B) aufweist, und wobei sich ein Durchgang zwischen der genannten leitfähigen Leitung (71A, 76B) und der genannten zweiten leitfähigen Leitung (70A, 77B) erstreckt, so dass eine elektrisch leitfähige Verbindung zwischen der genannten leitfähigen Leitung (71A, 76B) und der genannten zweiten leitfähigen Leitung (70A, 77B) gebildet wird.
  14. Laterale integrierte Schaltungsform nach Anspruch 13, wobei die genannte erste Metallschicht eine dritte leitfähige Leitung (70C) aufweist sowie einen zweiten Durchgang, der sich zwischen der genannten dritten leitfähigen Leitung (70C) und der genannten leitfähigen Leitung (71A) erstreckt.
  15. Laterale integrierte Schaltungsform nach Anspruch 14, wobei die genannte zweite Metallschicht eine vierte leitfähige Leitung (71B) aufweist, wobei ein Zwischenraum zwischen den genannten zweiten und dritten leitfähigen Leitungen (70A, 70C) kleiner ist als ein Zwischenraum zwischen der genannten leitfähigen Leitung (71A) und der genannten vierten leitfähigen Leitung (71B).
  16. Laterale integrierte Schaltungsform nach Anspruch 14, wobei die genannte erste Metallschicht eine vierte leitfähige Leitung (70B) zwischen der genannten zweiten und der genannten dritten leitfähigen Leitung (70A, 70C) aufweist, wobei die genannte vierte leitfähige Leitung (70B) weder mit der genannten zweiten noch mit der genannten dritten leitfähigen Leitung (70A, 70C) elektrisch verbunden ist.
  17. Laterale integrierte Schaltungsform nach Anspruch 13, wobei die genannte zweite Metallschicht ferner eine dritte leitfähige Leitung (71B, 76A) umfasst, und wobei die genannte erste Metallschicht ferner eine vierte leitfähige Leitung (70D, 77A) umfasst, die im Wesentlichen parallel zu der genannten zweiten leitfähigen Leitung (70A, 77B) ist, wobei sich ein zweiter Durchgang zwischen der genannten dritten leitfähigen Leitung (71B, 76A) und der genannten vierten leitfähigen Leitung (70D, 77A) erstreckt, so dass eine elektrisch leitfähige Verbindung zwischen der genannten dritten leitfähigen Leitung (71B, 76A) und der genannten vierten leitfähigen Leitung (70D, 77A) gebildet wird.
  18. Laterale integrierte Schaltungsform nach einem der vorstehenden Ansprüche, wobei die Form ferner ein Leistungs-MOSFET umfasst.
  19. Laterale integrierte Schaltungsform nach Anspruch 1, wobei die Form ferner eine zweite leitfähige Leitung (61B) umfasst, wobei die ersten und die zweiten leitfähigen Leitungen (61A, 61B) jeweils Finger aufweisen, die sich in Interdigitation mit Fingern der anderen leitfähigen Leitung befinden.
  20. Laterale integrierte Schaltungsform nach einem der vorstehenden Ansprüche, wobei der genannte Metallstreifen (61A, 72, 78) nur in Bereichen der genannten Form angeordnet ist, in denen eine Öffnung in der genannten Passivierungsschicht vorhanden ist.
  21. Laterale integrierte Schaltungsform nach einem der vorstehenden Ansprüche, wobei die Dicke des genannten Metallstreifens (61A, 72, 78) zwischen 20 und 30 μm liegt.
  22. Verfahren zur Herstellung einer lateralen integrierten Schaltung, wobei das Verfahren die folgenden Schritte umfasst: Bilden einer isolierenden Schicht über dem genannten Substrat; Bilden eines Durchgangs durch die isolierende Schicht; Bilden einer leitfähigen Leitung (76A) über der genannten isolierenden Schicht zur Herstellung eines elektrischen Kontakts mit der genannten Vorrichtung durch den Durchgang; Bilden einer Passivierungsschicht (79) über der genannten isolierenden Schicht und der genannten leitfähigen Leitung (76A), gekennzeichnet durch: Ätzen der genannten Passivierungsschicht, so dass ein longitudinaler Kanal über der genannten leitfähigen Leitung gebildet wird, und wodurch eine exponierte Oberfläche der genannten leitfähigen Leitung (76A) erzeugt wird; und Abscheiden einer Metallstreifenschicht (75) auf der genannten exponierten Oberfläche, wobei das Abscheiden einer Metallstreifenschicht (75) das Plattieren einer Metallschicht aufweist, wobei die genannte Metallschicht (75) die genannte leitfähige Leitung (76A) über deren gesamtes Ausmaß bedeckt und ohne dass Bereiche der umgebenden Struktur bedeckt werden, wobei die genannte Metallstreifenschicht (75) eine obere Oberfläche aufweist, die auf einem Niveau oberhalb einer oberen Oberfläche der genannten Passivierungsschicht (79) angeordnet ist, so dass die genannte Passivierungsschicht (79) die genannte obere Oberfläche der genannten Metallstreifenschicht (75) nicht überlagert.
  23. Verfahren nach Anspruch 22, wobei der Schritt des Ätzens der Passivierungsschicht mit einem Nassätzmittel durchgeführt wird.
  24. Verfahren nach Anspruch 22, wobei der Schritt des Ätzens der Passivierungsschicht mit einem Trockenätzmittel durchgeführt wird.
  25. Verfahren nach Anspruch 22, wobei der Schritt des Ätzens der Passivierungsschicht durch reaktives Ionenätzen durchgeführt wird.
  26. Verfahren nach einem der Ansprüche 22 bis 25, wobei der Schritt des Abscheidens der genannten Metallstreifenschicht das Plattieren einer Nickelschicht (67) aufweist.
  27. Verfahren nach Anspruch 26, wobei der Schritt des Abscheidens der genannten Metallstreifenschicht das Plattieren einer Zinkschicht (68) auf dem genannten leitfähigen Pfad aufweist.
  28. Verfahren nach einem der Schritte 22 bis 25, wobei der Schritt des Abscheidens der genannten Metallstreifenschicht das Plattieren einer Goldschicht (69) auf die genannte Nickelschicht (67) aufweist.
  29. Verfahren nach Anspruch 22, wobei der Schritt des Ätzens der Passivierungsschicht das Ätzen einer Anschlussfläche zur Anbringung des Verbindungsdrahts an der genannten Vorrichtung aufweist.
  30. Verfahren nach Anspruch 22, wobei der Schritt des Abscheidens der genannten Metallstreifenschicht das Abscheiden einer Adhäsionsschicht aufweist, die eine Kante der genannten Passivierungsschicht überlagert.
  31. Verfahren nach Anspruch 30, wobei der Schritt des Abscheidens der Adhäsionsschicht das Abscheiden einer Metallschicht auf die genannte exponierte Oberfläche und auf die genannte Passivierungsschicht aufweist sowie das folgende Ätzen der genannten Metallschicht auf eine Größe, die größer ist als der genannte longitudinale Kanal.
  32. Verfahren nach Anspruch 31 oder Vorrichtung nach Anspruch 5, wobei die genannte Adhäsionsschicht Titanium umfasst.
  33. Verfahren nach Anspruch 31, wobei die genannte Adhäsionsschicht Zink umfasst.
  34. Laterale integrierte Schaltungsform nach einem der Ansprüche 1 bis 21, wobei der genannte Metallstreifen dicker ist als 12 μm.
  35. Laterale integrierte Schaltungsform nach einem der Ansprüche 1 bis 21, wobei der genannte Metallstreifen dicker ist als 20 μm.
  36. Laterale integrierte Schaltungsform nach einem der Ansprüche 1 bis 21, wobei der genannte Metallstreifen dünner ist als 30 μm.
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