DE4342266C2 - Taktgenerator sowie Phasenkomparator zur Verwendung in einem solchen Taktgenerator - Google Patents

Description

Die Erfindung betrifft einen Taktgenerator der im Oberbegriff des Patentan­ spruchs 1 angebenen Art.

Bei einem aus der DE 33 13 868 A1 bekannten Taktgenerator der eingangs genann­ ten Art ist als einstellbarer Oszillator ein spannungsgesteuerter Oszillator vorgesehen, wobei zwischen diesen spannungsgesteuerten Oszillator und den Pha­ senkomparator zusätzlich ein Tiefpaßfilter geschaltet ist. Der Ausgang des spannungsgesteuerten Oszillators ist über einen Frequenzteiler wiederum auf einen Eingang des Phasenkomparators rückgekoppelt, um eine Phasen-Nachlauf­ synchronisation (PLL) zu erhalten.

Bei dem bekannten Taktgenerator kann zwar eine gute Langzeit­ genauigkeit der Ausgangsfrequenz erzielt werden, doch treten bedingt durch die Quantisierung relativ große Kurzzeitabwei­ chungen von der Sollfrequenz auf. Zur Verringerung dieser Kurzzeitabweichungen sind keine Maßnahmen vorgesehen.

Von Nachteil ist hierbei insbesondere die hohe Anzahl von erforderlichen ex­ ternen Komponenten. Überdies besitzen die verwendeten analogen Funktionsein­ heiten wie der Phasendetektor, das Tiefpaßfilter und der spannungsgesteuerte Oszillator einen relativ komplexen Aufbau. Schließlich ist auch der Stromver­ brauch eines solchen analogen Taktgenerators relativ hoch.

Aus der US 45 17 532 ist ein einstellbarer Oszillator bekannt, der aus mehre­ ren, in Form einer geschlossenen Laufzeitkette angeordneten Invertern aufgebaut ist.

Ziel der Erfindung ist es, einen Taktgenerator sowie einen dafür geeigneten Phasenkomparator der eingangs genannten Art zu schaffen, die bei einfacherem Aufbau und relativ geringem Stromverbrauch einen zuverlässigen Betrieb gewähr­ leisten, der eine möglichst präzise Einstellung der jeweiligen Frequenz zu­ läßt.

Diese Aufgabe wird beim erfindungsgemäßen Taktgenerator dadurch gelöst, daß der einstellbare, digitale Oszillator eine digitale, geschlossene Laufzeitket­ te ist, daß der Frequenzteiler ein digitaler, programmierbarer Frequenzteiler ist und daß zwischen den Ausgang des Phasenkomparators und die Laufzeitkette ein digitaler Aufwärts-Abwärtszähler geschaltet ist, dessen Zählrichtung durch das Ausgangssignal des Phasenkomparators bestimmt ist und über den die jewei­ lige Länge der Laufzeitkette einstellbar ist, und daß der Laufzeitkette eine Interpolationslogik zugeordnet ist, die einen durch das Ausgangssignal der Laufzeitkette getakteten Dualzähler enthält, mit dessen Zählwert der Wert ei­ ner Anzahl geringstwertiger Bits des Ausgangssignals des Aufwärts-Abwärtszäh­ ler kombiniert wird, um in Abhängigkeit vom Wert dieser geringstwertigen Bits die Anzahl von Änderungen der Kettenlänge um jeweils eine Stufe für eine je­ weilige Taktperiode festzulegen, während die verbleibenden höchstwertigen Bits unmittelbar die Laufzeitkette adressieren.

Aufgrund dieser Ausbildung wird erreicht, daß außer dem Schwingquarz zur Er­ zeugung der Bezugsfrequenz keine externen Komponenten mehr erforderlich sind. Abgesehen von dem zur Stromsteuerung in den Kettenabschnitten erforderlichen Vorspannungserzeuger sind keine analogen Funktionseinheiten mehr vorgesehen. Demnach ist auf äußerst einfache Weise ein praktisch rein digitaler, inte­ grierter Aufbau des Taktgenerators möglich. Ein solcher Taktgenerator ist überdies gegenüber Schwankungen der Versorgungsspannung sowie Temperatur­ schwankungen und Herstellungsabweichungen relativ unempfindlich. Das jeweilige Ausgangstaktsignal ist mit sehr hoher Frequenzgenauigkeit einstellbar. Die erfindungsgemäße frequenzempfindliche Nachlaufsynchronisation wird durch ein System erster Ordnung mit äußerst kurzen Ansprechzeiten verwirklicht.

Mit einer solchen Interpolationslogik kann insbesondere sichergestellt werden, daß die Änderungen der Länge der Laufzeitkette in gleichen Zeitrahmen erfolgen und einen wesentliche Verringerung der Kurzzeitabweichungen von der Sollfre­ quenz auftreten.

Bei einer Ausbildung der Laufzeitkette gemäß dem Patentanspruch 2 kann die jeweilige Länge der Laufzeitkette und damit die jeweilige Frequenz dadurch eingestellt werden, daß ein entsprechender Schleifeninverter aktiviert wird, der den jeweiligen Umkehrpunkt festlegt, an dem der Vorlaufzweig der Laufzeit­ kette direkt mit dem deren Rücklaufzweig verbunden wird.

Ein Adressierung der jeweiligen Schleifeninverter ist beispielsweise über die im Patentanspruch 3 angegebenen Steuereingänge möglich, wobei die Adressierung zweckmäßigerweise so vorzunehmen ist, daß jeweils nur ein Schleifeninverter der Laufzeitkette aktiviert wird.

Ein funktionsgerechtes definiertes Zurücksetzen der Laufzeitglieder beispiels­ weise beim Einschalten der Stromversorgung ist insbesondere dadurch sicherge­ stellt, daß die Laufzeitkette vorzugsweise abwechselnd Laufzeitglieder einer ersten Art, deren Ausgänge im zurückgesetzten Zustand den logischen Wert 0 aufweisen, und Laufzeitglieder einer zweiten Art enthält, deren Ausgänge im zurückgesetzten Zustand den logischen Wert 1 aufweisen. Somit können sämtliche Verbindungspunkte der Laufzeitkette gegebenenfalls auf einen genau definierten Anfangszustand zurückgesetzt werden, wobei auch der Ausgang des ausgewählten Schleifeninverters den korrekten Wert annimmt, so daß bei einem späteren Ver­ ändern der Kettenlänge unerwünschte Signalspitzen vermieden werden.

Der maximale Frequenzschritt von einem Laufzeitglied zum anderen sollte 1/6 möglichst nicht überschreiten. Demnach ist die Laufzeitkette zweckmäßigerweise aus wenigstens 6 Laufzeitgliedern zusammengesetzt.

Überdies können die mit zunehmender Kettenlänge zugeschalteten Laufzeitglieder eine höhere Laufzeit als die für eine kürzere Kettenlänge erforderlichen Lauf­ zeitgliedern besitzen. Damit kann insbesondere die prozentuale Frequenzände­ rung beim Übergang von einem Laufzeitglied zum anderen konstant gehalten wer­ den.

Die Inverter der Laufzeitglieder enthalten vorzugsweise Stromspiegelschaltun­ gen, durch die die jeweiligen Treiberströme problemlos begrenzt werden können.

Gemäß einer bevorzugten Ausführungsvariante enthalten die Inverter jeweils einen MOS-Feldeffekttransistor von p-Typ und einen MOS-Feldeffekttransistor vom n-Typ, die mit einem Schalttransistor in Reihe liegen. Hierbei kann die Laufzeit der einzelnen Laufzeitglieder zweckmäßigerweise durch die Kanallänge der den Treiberstrom festlegenden Transistoren der Stromspiegelschaltungen bestimmt werden.

In den Unteransprüchen sind weitere vorteilhafte Ausführungsvarianten der Er­ findung angegeben.

Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Bezug­ nahme auf die Zeichnung näher erläutert; in dieser zeigen:

Fig. 1 ein Blockschema eines erfindungsgemäßen digitalen Taktgenerators,

Fig. 2 eine schematische Darstellung der digitalen Laufzeitkette des Taktgene­ rators im zurückgesetzten Zustand,

Fig. 3 die in Fig. 2 gezeigte Laufzeitkette unmittelbar nach einer Zustands­ änderung an ihrem Ausgang,

Fig. 4 das Schaltbild eines Laufzeitgliedes einer ersten Art der Laufzeitket­ te,

Fig. 5 das Schaltbild eines Laufzeitgliedes einer zweiten Art der Laufzeitket­ te,

Fig. 6 das Schaltbild eines bekannten digitalen Phasenkomparators,

Fig. 7 den zeitlichen Signalverlauf an den Ein- und Ausgängen des in Fig. 7 gezeigten bekannten Phasenkomparators,

Fig. 8 das Schaltbild eines im erfindungsgemäßen Taktgenerator verwendeten digitalen Phasenkomparators, und

Fig. 9 den zeitlichen Signalverlauf an den Ein- und Ausgängen des in Fig. 8 gezeigten digitalen Phasenkomparators.

Das in Fig. 1 gezeigte Ausführungsbeispiel des erfindungsgemäßen digitalen Taktgenerators enthält einen Bezugsoszillator 10, einen einstellbaren Ring­ oszillator in Form einer digitalen, geschlossenen Laufzeitkette 12, einen di­ gitalen, programmierbaren Frequenzteiler 14 und einen digitalen Phasenkompara­ tor 16.

Der digitale, programmierbare Frequenzteiler 14 ist zwischen den Ausgang der Laufzeitkette 12 und einen Eingang des Phasenkomparators 16 geschaltet. Der Ausgang des Bezugsoszillators 10 ist mit einem weiteren Eingang des Phasenkomparators 16 verbunden. Der Aufwärts-Abwärtszähler 18 ist dem Phasenkomparator 16 nachgeschaltet. Der Ausgang dieses Aufwärts-Abwärtszählers 18 ist einerseits mit der Laufzeitkette 12 und andererseits mit einer Interpolationslogik 20 verbunden, durch die die Laufzeitkette 12 ebenso wie über den Ausgang des Aufwärts-Abwärtszählers 18 ansteuerbar ist, wie dies durch die eingetragenen Pfeile dargestellt ist.

Die der Laufzeitkette 12 zugeordnete Interpolationslogik 20 enthält einen durch das Ausgangssignal der Laufzeitkette 12 getakteten Dualzähler 22, mit dessen Zählwert der Wert einer Anzahl geringstwertiger Bits des Ausgangs­ signals des Aufwärts-Abwärtszähler 18 kombiniert wird, um in Abhängigkeit vom Wert dieser geringstwertigen Bits die Anzahl von Änderungen der Kettenlänge um jeweils eine Stufe für eine jeweilige Taktperiode festzulegen. Die verbleiben­ den höchstwertigen Bits des Aufwärts-Abwärtszählers 18 dienen in der weiter unten näher beschriebenen Weise zur unmittelbaren Adressierung der Laufzeit­ kette 12.

Das die eingestellte Frequenz liefernde Ausgangstaktsignal T_A wird über den digitalen Frequenzteiler 14 zum Eingang V₂ des Phasenkomparators 16 zurückgeführt. Abgesehen von der Interpolationslogik 20 wird über dieses Ausgangstaktsignal T_A vorzugsweise auch der Aufwärts-Abwärtszähler 18 getaktet.

Beim dargestellten Ausführungsbeispiel enthält der Bezugsoszillator 10 einen 32 kHz-Schwingquarz. Das Ausgangstaktsignal T_A wird durch den Frequenzteiler 14 durch die Zahl 32 geteilt. Die Laufzeitkette 12 ist aus 32 gewichteten, hintereinandergeschalteten Laufzeitgliedern 24, 26 zusammengesetzt (vgl. auch Fig. 2 bis 5).

Der Aufwärts-Abwärtszähler 18 ist ein 10 Bit-Zähler, während der für die Interpolationslogik 20 verwendete Dualzähler 22 ein 5 Bit-Zähler ist. Entsprechend werden die fünf geringstwertigen Bits des Ausgangssignals des Aufwärts-Abwärtszählers 18 mit dem Zählwert des Dualzählers 22 kombiniert. Dagegen werden die fünf höchstwertigen Bits des Ausgangssignal des Aufwärts- Abwärtszählers 18 zur unmittelbaren Adressierung der Laufzeitkette 12 verwendet.

Bei dem dargestellten System erster Ordnung wird somit im Phasenkomparator 16 das Ausgangssignal V₁ des Bezugsoszillators 10 mit dem Ausgangssignal V₂ des auf den Divisor 32 voreingestellen, programmierbaren Frequenzteilers 14 verglichen. Entsprechend dem Vergleichsergebnis liefert der Phasenkomparator 16 ein Ausgangssignal, durch das die Zählrichtung des Aufwärts-Abwärtszählers 18 bestimmt wird. Entsprechend dem Zählwert des Aufwärts-Abwärtszählers 18 und der von der Interpolationslogik 20 zusätzlich gelieferten Steuergröße wird die Laufzeitkette 12 hinsichtlich ihrer Länge so nachgestellt, daß die durch den Phasenkomparator 16 festgestellte Frequenzabweichung Null wird. Bei einer Voreinstellung des Frequenzteilers 14 auf den Divisor 32 ergibt sich für das Ausgangstaktsignal T_A somit eine Frequenz von 1 MHz.

In den Fig. 2 und 3 ist rein schematisch die digitale, geschlossene Laufzeitkette 12 dargestellt. Diese enthält abwechselnd Laufzeitglieder 24 einer ersten Art, deren Ausgänge im zurückgesetzten Zustand (vgl. Fig. 2) den logischen Wert 0 aufweisen, und Laufzeitglieder 26 einer zweiten Art, deren Ausgänge im zurückgesetzten Zustand den logischen Wert 1 aufweisen. In diesen Fig. 2 und 3 ist der im zurückgesetzten Zustand auftretende Ausgangswert der Laufzeitglieder 24, 26 jeweils zwischen Anführungszeichen gesetzt.

Fig. 2 zeigt den Zustand der Laufzeitglieder 24, 26 unmittelbar nach dem Rücksetzvorgang, wobei sich der Zustand des Ausgangs am Ende der Rücklauf­ strecke 44 gerade auf den Wert 0 geändert hat, dieser gleichzeitig am Eingang der Vorlaufstrecke 46 anliegende Wert jedoch noch nicht zu einer Änderung des Zustands am Ausgang des ersten Inverters dieser Vorlaufstrecke 46 geführt hat. Entlang der Vorlaufstrecke 46 weisen die betreffenden Inverter in Vorwärts­ richtung somit nacheinander die Ausgangswerte 0, 1, 0, 1, . . . auf.

Entsprechende Werte liegen am Ausgang der Inverter der Rücklaufstrecke 44 an, sofern die Werteabfolge entgegen der Laufrichtung betrachtet wird. Anders ausgedrückt besitzt jedes Laufzeitglied 24, 26 einen Ausgang in der Vorlaufrichtung sowie einen Ausgang in der Rücklaufrichtung, wobei die beiden Ausgänge des ersten, in Fig. 2 linken Laufzeitgliedes 24 den Wert 0, das zweite Laufzeitglied 26 die Ausgangswerte 1, das dritte Laufzeitglied 24 wiederum die Ausgangswerte 0 usw. aufweisen.

Nach jedem Inverter 28, 30 der Vorlaufstrecke 46 bzw. Rücklaufstrecke 44 ist jeweils ein Inverter 32 nach Art einer Leitersprosse zwischen die Vorlauf­ strecke 46 und die Rücklaufstrecke 44 geschaltet. Über diesen querverlaufenden Inverter 32 kann die Länge der Laufzeitkette 12 auf die weiter unten näher be­ schriebene Art und Weise verkürzt oder verlängert werden. Hierbei wird jeweils nur ein Inverter 32 aktiviert, wobei bei einem jeweils aktivierten Inverter 32 der sich in den Fig. 2 und 3 nach rechts anschließende Rest der Laufzeitkette 12 nicht mehr durchlaufen wird.

In Fig. 3 ist der Zustand der Laufzeitkette 12 gezeigt, der unmittelbar nach einem Wechsel des Ausgangs der Laufzeitkette 12 von dem Wert 0 auf den Wert 1 auftritt. Hierbei wurde die gesamte, in Fig. 3 dargestellte Kette durchlaufen. Demnach weisen die Ausgänge der Inverter der Vorwärtsstrecke 46 und der Rückwärtsstrecke 44 abwechselnd nunmehr den Wert 1, 0, 1, 0, . . . auf. Bei der Darstellung gemäß Fig. 3 hat sich der Wert 1 am Ausgang noch nicht am Eingang des ersten Inverters der Vorlaufstrecke 46 ausgewirkt, so daß dessen Ausgang nach wie vor 1 ist. Durch die Auswahl eines entsprechenden, in Querrichtung verlaufenden Inverters 32 kann die Kette entsprechend verkürzt werden, wodurch die Frequenz entsprechend erhöht wird.

In Fig. 4 ist das Schaltbild eines Laufzeitgliedes 24 der ersten Art gezeigt, das im zurückgesetzten Zustand an den beiden Ausgängen V_A und R_A den Wert 0 aufweist.

Demgegenüber zeigt Fig. 5 ein Laufzeitglied 26 der zweiten Art, das im zurückgesetzten Zustand an seinen beiden Ausgängen V_A und R_A den Wert 1 annimmt.

Diese in der Laufzeitkette 12 abwechselnd aufeinanderfolgenden Laufzeitglieder 24, 26 der ersten und zweiten Art enthalten jeweils einen Vorwärtsinverter 28, einen Rückwärtsinverter 30 sowie einen Schleifeninverter 32, durch dessen Aktivierung eine betreffende Kettenlänge einstellbar ist. Die Laufzeitglieder 24, 26 enthalten ferner jeweils zwei Steuereingänge E, N, über die deren Vorwärtsinverter 28 und Rückwärtsinverter 30 oder deren Schleifeninverter 32 aktivierbar sind oder das betreffende Laufzeitglied 24, 26 rücksetzbar ist. Hierbei erfolgt die Adressierung der Laufzeitkette 12 über die Steuereingänge E, N jeweils derart, daß stets nur ein einziger Schleifeninverter 32 aktiviert wird. Überdies erfolgt ein Rücksetzen der Laufzeitglieder 24, 26 zweckmäßigerweise automatisch bei jedem Einschalten der Stromversorgung.

Beim in Fig. 4 gezeigten Laufzeitglied 24 der ersten Art enthält der Vorwärts­ inverter ein NOR-Gatter 28 mit dem Vorlauf-Ausgang V_A. Der Rückwärtsinverter 30 mit dem Rücklauf-Ausgang R_A besitzt einen invertierten Steuereingang IS, über den er bei einem angelegten Steuersignal 0 aktivierbar ist. Der Schlei­ feninverter enthält ein NOR-Gatter 32, dessen Ausgang mit dem Ausgang R_A des Rückwärtsinverters 30 verbunden ist. Dieses NOR-Gatter 32 besitzt einen nicht invertierten Steuereingang NS, über den es bei einem angelegten Steuersignal 0 aktivierbar ist. Der Vorlauf-Eingang V_E des Laufzeitgliedes 24 ist mit einem Eingang des NOR-Gatters 32 sowie einem Eingang des NOR-Gatters 28 verbunden. Ein anderer Eingang des NOR-Gatters 32 ist mit dem Ausgang eines UND-Gatters 48 verbunden, dessen beide Eingänge mit dem Steuereingang E bzw. dem Steuer­ eingang N des Laufzeitgliedes 24 verbunden sind. Der Steuereingang E ist mit einem weiteren Eingang des NOR-Gatters 28 verbunden. Der andere Steuereingang E ist überdies sowohl mit dem invertierenden Steuereingang IS des Rückwärts­ inverters 30 als auch mit dem nicht invertierenden Steuereingang NS des NOR- Gatters 32 verbunden.

Die Funktionsweise dieses Laufzeitgliedes 24 der ersten Art ergibt sich aus der folgenden Wahrheitstabelle:

Tabelle 1

Danach werden die beiden Ausgänge V_A und R_A des Laufzeitgliedes 24 dann auf den Wert 0 zurückgesetzt, wenn beide Steuereingänge E, N den Wert 1 aufweisen.

Nimmt dagegen der Steuereingang E den Wert 0 und der Steuereingang N den Wert 1 an, so sind der Vorwärtsinverter 28 und der Rückwärtsinverter 30 aktiviert, während der Schleifeninverter 32 deaktiviert ist. Demnach tritt am Vorlauf- Ausgang V_A der invertierte Wert _E des Vorlauf-Eingangs V_E auf, während am Rücklauf-Ausgang R_A der invertierte Wert _E des Rücklauf-Eingangs R_E auftritt.

Der Schleifeninverter 32 ist dann aktiviert bzw. adressiert, wenn der Steuer­ eingang E den Wert 1 und der Steuereingang N den Wert 0 aufweist. In diesem Fall bleibt der Wert des Vorlauf-Ausgangs V_A gleich 0, während der Rücklauf- Ausgang R_A gleich dem invertierten Wert _E des Vorlauf-Eingangs V_E annimmt. In diesem Fall ist die Länge der Laufzeitkette 12 durch diesen Schleifen­ inverter 32 bestimmt. Die restlichen Schleifeninverter bleiben deaktiviert.

Bei dem in Fig. 5 gezeigten Laufzeitglied 26 der zweiten Art enthält der Vorwärtsinverter 28 ein NAND-Gatter 28 und der Schleifeninverter ein NAND- Gatter 32. Ein invertierender Steuereingang IS des NAND-Gatters 28 ist zusammen mit einem nicht invertierenden Steuereingang NS des Rückwärtsin­ verters 30 mit dem Steuereingang N des Laufzeitgliedes 26 verbunden. Dieser Steuereingang N liegt ferner an einem Eingang des NAND-Gatters 28 sowie an ei­ nem Eingang eines ODER-Gatters 50, das einen weiteren, mit dem Steuereingang E des Laufzeitgliedes 26 verbundenen Eingang aufweist. Der Ausgang des ODER- Gatters 50 ist mit einem Eingang des NAND-Gatters 32 verbunden, das einen weiteren Eingang aufweist, an den der Vorlauf-Eingang V_E des Laufzeitgliedes 26 angeschlossen ist. An diesen Vorlauf-Eingang V_E des Laufzeitgliedes 26 ist ferner ein weiterer Eingang des NAND-Gatters 28 angeschlossen. Der Vorlauf- Ausgang V_A wird durch den Ausgang dieses NAND-Gatters 28 gebildet. Der Ausgang des Rückwärts-Inverters 30 sowie der Ausgang des NAND-Gatters 32 sind mit dem Rücklauf-Ausgang R_A des Laufzeitgliedes 26 verbunden, während der Rücklauf- Eingang R_E des Laufzeitgliedes 26 durch den Eingang des Rückwärts-Inverters 30 gebildet wird.

Die Funktionsweise dieses Laufzeitgliedes 26 der zweiten Art ergibt sich aus der folgenden Währheitstabelle:

Tabelle 2

Danach werden die beiden Ausgänge V_A und R_A dieses Laufzeitgliedes 26 der zweiten Art jeweils auf den Wert 1 zurückgesetzt, wenn die beiden Steuerein­ gänge E, N jeweils den Wert 1 annehmen.

Wird der Steuereingang E auf den Wert 0 und der Steuereingang N auf den Wert 1 gesetzt, so sind der Vorwärtsinverter 28 sowie der Rückwärtsinverter 30 aktiviert, während der Schleifeninverter 32 deaktiviert bleibt. In diesem Fall ergibt sich am Vorlauf-Ausgang V_A der invertierte Wert _E des Vorlauf- Eingangs V_E und am Rücklauf-Ausgang R_A der invertierte Wert _E des Rücklauf- Eingangs R_E.

Tritt dagegen am Steuereingang N der Wert 1 und am Steuereingang N der Wert 0 auf, so wird der Schleifeninverter 32 aktiviert, woraus folgt, daß am Rück­ lauf-Ausgang R_A der invertierte Wert _E des Vorlauf-Eingangs V_E auftritt, während der Vorlauf-Ausgang V_A auf dem Wert 1 gehalten wird.

Wie anhand der Fig. 2 und 3 zu erkennen ist, weist die Laufzeitkette 12 am das Ausgangstaktsignal T_A liefernden Ende ein Laufzeitglied 24 der ersten Art auf.

Die Verwirklichung der Transistorschaltungen dieser Laufzeitkette 12 weicht etwas von der üblichen CMOS-Struktur ab. Sämtliche Inverter 28, 30, 32 enthalten Stromspiegelschaltungen zur Begrenzung des jeweiligen Treiber­ stromes. Ein Vorspannungserzeuger liefert die Gate-Spannung für einen MOS- Feldeffekttransistor vom p-Typ und einen MOS-Feldeffekttransistor vom n-Typ, die mit den Schalttransistoren in Reihe liegen. Damit kann der Ausgangsstrom eines jeweiligen Laufzeitgliedes 24, 26 leicht durch die Kanallängenver­ hältnisse bestimmt werden. Die Breite sämtlicher Transistoren sowie die Länge der Schalttransistoren kann auf ein Minimum herabgesetzt werden. Zur Redu­ zierung des Schaltrauschens zwischen den Stufen sowie zur Vermeidung von La­ dungsübernahmeeffekten können die Stromspiegel-Transistoren direkt mit dem Ausgang verbunden sein.

Der Stromverbrauch innerhalb der Laufzeitkette 12 ist hauptsächlich durch die Kapazitäten zwischen den Laufzeitgliedern 24, 26 bestimmt, die umgeladen werden müssen.

Die Sollfrequenz von 1 MHz sollte unter normalen Bedingungen (3 V, 27°C typische Fertigungsparameter) erreicht werden, indem etwa die halbe Laufzeitkette 12 durchlaufen wird. Damit verbleibt nach beiden Seiten genügend Raum für Abweichungen von den Nennwerten. Es wird beispielsweise eine Kapazität von 2 × 70 fF pro Laufzeitglied erzielt, sofern die Schaltung hinsichtlich einer minimalen Kapazität ausgelegt wurde. Der zum Umladen von 32 Kapazitäten von 16 Laufzeitgliedern 24, 26 erforderliche Strom ergibt sich aus der folgenden Beziehung:

Der maximale Frequenzschritt von einem Laufzeitglied 24, 26 zum anderen sollte 1/6 nicht überschreiten. Dementsprechend enthält die Laufzeitkette 12 vorzugs­ weise wenigstens sechs Laufzeitglieder 24, 26.

Die Laufzeit der verschiedenen Laufzeitglieder 24, 26 kann mit zunehmender Kettenlänge erhöht werden, ohne daß der Frequenzschritt größer als 1/6 wird. Z.B. kann das 13. Verzögerungsglied eine zweimal höhere Verzögerungszeit als das erste Laufzeitglied besitzen.

Die Verzögerungszeit der verschiedenen Laufzeitglieder kann auf einfache Weise dadurch erhöht werden, daß die Kanallänge der Transistoren entsprechend erhöht wird, die im betreffenden Stromspiegel den Strom festlegen. Auf diese Weise kann die prozentuale Frequenzänderung von einem Laufzeitglied zum anderen nahezu konstant gehalten werden, wobei übliche Abweichungen der Fertigungs­ parameter tolerierbar sind.

Die ersten 9 Laufzeitglieder 24, 26 können einen Treiberstrom von etwa 10 µA liefern. Dann wird der maximale Ausgangsstrom kontinuierlich herabgesetzt. Für andere Sollfrequenzen von 1 MHz kann der Umladestrom beispielsweise dadurch auf einfache Weise verändert werden, daß der Widerstand in dem Vorspannungs­ erzeuger verändert wird, der den Stromwert bestimmt.

Zumindest als Schleifeninverter kann ein herkömmlicher CMOS-Inverter verwendet werden.

Für eine jeweilige Änderung der Adressierung der Laufzeitkette 12 bzw. der Kettenlänge müssen die Werte beider Steuereingänge E, N geändert werden. Da allgemein nicht sichergestellt werden kann, daß beide Steuersignale sich zur gleichen Zeit ändern und damit für einen kurzen Augenblick eine Rücksetz- Bedingung auftreten kann, sollte der Adressenwechsel zu dem Zeitpunkt wirksam werden, bei dem der in Fig. 2 dargestellte Zustand auftritt. Damit kann selbst ein kurzzeitiges Auftreten des Rücksetz-Modus keinerlei Signalspitzen erzeugen.

Der Frequenzteiler 14, die Interpolationslogik 20 und der Aufwärts-Abwärts­ zähler werden mit dem Ausgang der Laufzeitkette 12 getaktet. Dieser Takt von beispielsweise 1 MHz wird durch den Frequenzteiler 14 beispielsweise durch 32 geteilt und mit der 32 kHz-Bezugsfrequenz im Phasenkomparator 16 verglichen. Der Frequenzteiler 14 ist beispielsweise zwischen 1 und 127 programmierbar.

Das Ausgangssignal des Phasenkomparators 16 bestimmt dann die Zählrichtung des 10 Bit-Aufwärts-Abwärtszählers 18, dessen fünf höchstwertige Bits unmittelbar die Laufzeitkette 12 adressieren.

Es ist sicherzustellen, daß die rücklaufende Taktflanke in der Kette den Schleifen- oder Wendepunkt nicht vor dem Adressenwechsel erreicht. Die maximal einstellbare Frequenz ist normalerweise durch die Laufzeiten des Frequenz­ teilers 14, des Phasenkomparators 16, der Interpolationslogik 20 sowie des 10 Bit-Aufwärts-Abwärtszählers 18 begrenzt. Der Schleifenpunkt wird nach 1/4 der Taktperiode erreicht.

Wird die Laufzeit zu groß, so könnte leicht eine störende Signalspitze entstehen. Diesem Problem kann von Anfang an dadurch begegnet werden, daß die Adresse unmittelbar nach der ansteigenden Taktflanke verriegelt wird. Nun steht genügend Zeit zur Verfügung (eine halbe Taktperiode), um die neue Adresse festzulegen, da der Verriegelungskreis am Eingang der Laufzeitkette nicht vor dem Auftreten der abfallenden Taktflanke erneut transparent wird. Ein kurzes Auftreten des Rücksetz-Modus zu diesem Zeitpunkt kann zu keiner Signalspitze mehr führen, was anhand von Fig. 2 ohne weiteres zu erkennen ist.

Im Falle eines auftretenden Rücksetz-Modus werden die Ausgänge eines jeweiligen Laufzeitgliedes 24 der ersten Art auf 0 gesetzt, während die Ausgänge eines jeweiligen Laufzeitgliedes 26 der zweiten Art auf 1 gesetzt werden.

Nachdem bei einem beispielsweise auf 32 voreingestellten Frequenzteiler 14 die Zählrichtung des 10 Bit-Aufwärts-Abwärtszählers 18 bestenfalls nach 32 Takten geändert werden kann, wenn eine neue Information am Ausgang des Phasenkom­ parators 16 vorliegt, ist absehbar, daß im frequenzverriegelten Zustand der Aufwärts-Abwärtszähler 18 für verschiedene Taktperioden in die falsche Rich­ tung zählen wird. Anders ausgedrückt kann die Frequenz um den verriegelten Wert herum pendeln. Selbst nach 32 Taktzyklen kann die Zählrichtung nicht sofort erfaßt werden. Da die tatsächliche Frequenz und die Sollfrequenz nicht weit auseinanderliegen, können mehrere 32 kHz-Taktperioden erforderlich sein, um die Frequenzabweichung festzustellen.

Um das Verhalten des Taktgenerators insoweit zu verbessern, werden die fünf höchstwertigen Bits des Aufwärts-Abwärtszählers 18 dazu verwendet, die Laufzeitkette 12 zu adressieren, während die verbleibenden fünf geringst­ wertigen Bits mit den Ausgängen des 5 Bit-Dualzählers 22 der Interpolations­ logik 20 kombiniert werden. Je höher der Wert der fünf geringstwertigen Bits ist, umso öfter wird die Laufzeitkette 12 für eine Taktperiode um einen Schritt verkürzt. Die Verwendung des 5 Bit-Dualzählers 22 stellt sicher, daß die Verkürzung der Kette in gleichen Zeitrahmen erfolgt.

Die folgende Tabelle gibt an, wann die Laufzeitkette 12 jeweils um einen Schritt verkürzt wird. Hierbei ist der Ausgangswert der 5 Bit-Dualzähler 22 in Horizontalrichtung und der Wert der fünf geringswertigen Bits des 10 Bit- Aufwärts-Abwärtszähler in vertikaler Richtung angegeben:

Tabelle 2

Danach nimmt die Häufigkeit der Änderungsschritte mit dem Wert der fünf geringstwertigen Bits des Aufwärts-Abwärtszählers 18 zu.

Diese Interpolationslogik 20 unterstützt das Anheben der Regelfrequenz in den verriegelten Zustand, so daß die Gesamtfrequenzabweichung innerhalb kurzer Zeitintervalle verringert wird.

Der Phasengenerator 16 des in Fig. 1 gezeigten Taktgenerators dient dazu, in der rein digitalen Schleife die Zählrichtung des Aufwärts-Abwärtszählers 18 festzulegen. Dieser liefert ein entsprechendes Ausgangssignal, über das die Länge der geschlossenen Laufzeitkette 12 und damit die Sollfrequenz gesteuert wird.

Der verwendete digitale Phasenkomparator kann beispielsweise einen Aufwärts- Ausgang und einen Abwärts-Ausgang aufweisen, um die Zählrichtung des Aufwärts- Abwärtszählers 18 entsprechend dem Zustand der beiden Eingangssignale V₁, V₂ (vgl. Fig. 1) festzulegen. Hierbei kann der digitale Phasenkomparator zweck­ mäßigerweise so ausgelegt sein, daß in Abhängigkeit davon, welches der beiden Eingangssignale zuerst seinen aktiven Wert annimmt, der zugeordnete Aufwärts- Ausgang bzw. Abwärts-Ausgang auf einen aktiven Wert gesetzt und nach dem Aktivwerden des anderen Eingangssignals wieder zurückgesetzt wird. Derartige Phasenkomparatoren werden bereits in PLL-Schaltkreisen eingesetzt, wo das Tastverhältnis beider Ausgänge als Maß für die Phasen- und Frequenzabweichung herangezogen wird.

Ein solcher Phasenkomparator ist jedoch nicht ohne weiteres in dem in Fig. 1 gezeigten digitalen Taktgenerator einsetzbar, zumal zur Ansteuerung des Aufwärts-Abwärtszählers 18 vorzugsweise ein einziges Steuersignal bereitzu­ stellen ist, durch das die jeweilige Zählrichtung bestimmt wird. Eine einfache Lösung zur Erzeugung eines solchen einzelnen Steuersignals könnte darin be­ stehen, die Aufwärts- und Abwärts-Ausgänge des digitalen Phasenkomparators an die Setz- und Rücksetz-Eingange eines einfachen RS-Flip-Flops anzuschließen und das Steuersignal an einem Ausgang dieses Flip-Flops abzugreifen. Diese Lö­ sung kann bei der Verwendung bekannter digitaler Phasenkomparatoren jedoch zu störenden Spannungsspitzen führen, wie im folgenden anhand der Fig. 6 und 7 aufgezeigt wird.

In Fig. 6 ist ein bekannter digitaler Phasenkomparator mit zwei Eingängen für die Eingangssignale V₁ und V₂ sowie einem Aufwärts-Ausgang 34 und einem Abwärts-Ausgang 36 gezeigt.

Die Eingänge V₁ und V₂ dieses bekannten digitalen Phasenkomparators bilden gleichzeitig die Eingänge zweier Eingangs-Gatter, und zwar des NAND-Gatters 52 bzw. des NAND-Gatters 54. Der Ausgang des NAND-Gatters 52 ist einerseits mit dem Setz-Eingang eines RS-Flip-Flops 56 aus zwei NAND-Gattern 56′, 56′′ und andererseits mit einem Eingang eines Ausgangs-Gatters, nämlich des NAND- Gatters 60 verbunden. Der Ausgang des NAND-Gatters 60 ist auf einen weiteren Eingang des NAND-Gatters 52 rückgekoppelt. Der Ausgang des NAND-Gatters 60 bildet gleichzeitig den Aufwärts-Ausgang 34 des digitalen Phasenkomparators.

Entsprechend ist der Ausgang des NAND-Gatters 54 einerseits mit dem Setz- Eingang eines RS-Flip-Flops 58 aus zwei NAND-Gattern 58′, 58′′ und andererseits mit einem Eingang eines Ausgangs-Gatters, nämlich des NAND- Gatters 62 verbunden. Der Ausgang des NAND-Gatters 62 ist wiederum auf einen weiteren Eingang des NAND-Gatters 54 rückgekoppelt. Der Ausgang des NAND- Gatters 62 bildet gleichzeitig den Abwärts-Ausgang 36 des digitalen Phasenkomparators.

Der Ausgang Q des RS-Flip-Flops 56 ist einerseits mit einem weiteren Eingang des NAND-Gatters 60 und andererseits mit einem Eingang eines weiteren NAND- Gatters 64 verbunden. Der Ausgang Q des anderen RS-Flip-Flops 58 ist einer­ seits mit einem weiteren Eingang des NAND-Gatters 62 und andererseits mit einem weiteren Eingang des NAND-Gatters 64 verbunden. Dieses NAND-Gatter 64 besitzt zwei weitere Eingänge, die mit dem Ausgang des NAND-Gatters 52 bzw. mit dem Ausgang des NAND-Gatters 54 verbunden sind. Der Ausgang des NAND- Gatters 64 ist mit einem dritten Eingang des NAND-Gatters 60 sowie mit einem dritten Eingang des NAND-Gatters 62 verbunden und überdies sowohl an den Rücksetz-Eingang des RS-Flip-Flops 56 als auch an den entsprechenden Rücksetz-Eingang des RS-Flip-Flops 58 angeschlossen.

Bei diesem bekannten digitalen Phasenkomparator dient das NAND-Gatter 64 demnach dazu, die Aufwärts- und Abwärts-Ausgänge 34, 36 des Phasenkomparators auf 1 und die beiden RS-Flip-Flops 56, 58 auf 0 zurückzusetzen.

Im übrigen ergibt sich die Funktionsweise dieses bekannten Phasenkomparators aus den zeitlichen Signalverläufen gemäß der Fig. 7, auf die im folgenden Bezug genommen wird.

Sind bei V₁ = 0 und V₂ = 0 die beiden RS-Flip-Flops 56, 58 auf den Wert 0 zurückgesetzt, so sind die beiden Aufwärts- und Abwärts-Ausgänge 34, 36 des digitalen Phasenkomparators jeweils auf 1 zurückgesetzt. Wird nun das Eingangssignal V₁ = 1, so wird das RS-Flip-Flop 56 auf den Wert 1 gesetzt. Die Aufwärts- und Abwärts-Ausgänge 34, 36 des Phasenkomparators weisen nach wie vor den Wert 1 auf.

Nimmt nun auch das andere Eingangssignal V₂ den Wert 1 an, so wird zusätzlich das andere RS-Flip-Flop 58 auf 1 gesetzt. Die Aufwärts- und Abwärts-Ausgänge 34, 36 des digitalen Phasenkomparators weisen nach wie vor den Wert 1 auf. Durch die nächste abfallende Flanke des Eingangssignal V₁ oder des Eingangs­ signal V₂ wird nun der betreffende Ausgang 34 bzw. 36 des Phasenkomparators auf den aktiven Wert 0 gesetzt.

Nimmt nun beispielsweise das Eingangssignal V₁ als erstes wieder den Wert 0 an, so wird entsprechend der Aufwärts-Ausgang 34 des Phasenkomparators auf aktiv 0 gesetzt. Der Abwärts-Ausgang 36 behält seinen Wert 1.

Wird im Anschluß daran auch das Eingangssignal V₂ wieder 0, so wird zwar der Aufwärts-Ausgang 34 auf die gewünschte Weise wieder auf den Wert 1 zurückge­ setzt. Gleichzeitig tritt jedoch ein unerwünschter 0-Impuls (vgl. Fig. 7) am Abwärts-Ausgang 36 auf, der im Falle der Ansteuerung des Aufwärts-Abwärtszäh­ lers 18 (vgl. Fig. 1) zu störenden Signalimpulsen führen kann. Insbesondere ist es nicht ohne weiteres möglich, durch die Nachschaltung eines weiteren einfachen RS-Flip-Flops ein einzelnes Ansteuersignal für den Aufwärts-Ab­ wartszähler 18 zu erzeugen. Auch in diesem Fall ist ein störungsfreier Betrieb der Schaltung nicht gewährleistet.

Nimmt dagegen zunächst das Eingangssignal V₂ den Wert 0 an, so wird zunächst der Abwärts-Ausgang 36 auf den Wert 0 gesetzt. Wird daraufhin auch das Ein­ gangssignal V₁ wieder 0, so wird zwar der zuvor auf 0 gesetzte Abwärts-Ausgang 36 wieder auf 1 zurückgesetzt. In diesem Fall tritt jedoch am Aufwärts-Ausgang 34 ein störender 0-Impuls auf (vgl. Fig. 7).

In Fig. 8 ist nun ein Ausführungsbeispiel eines digitalen Phasenkomparators gezeigt, der vorteilhafterweise bei dem in Fig. 1 gezeigten Taktgenerator ein­ gesetzt werden kann.

Dieser digitale Phasenkomparator enthält wiederum zwei Eingangs-Gatter, und zwar die NAND-Gatter 52, 54. Das Eingangssignal V₁ ist einem Eingang des NAND- Gatters 52 zugeführt, während das andere Eingangssignal V₂ an einem Eingang des NAND-Gatters 54 anliegt.

Der Ausgang des NAND-Gatters 52 ist einerseits mit dem Setz-Eingang eines RS-Flip-Flops 56 aus zwei NAND-Gattern 56′, 56′′ und andererseits einem Ein­ gang eines Ausgangs-Gatters, und zwar des NAND-Gatters 60 verbunden. Der Aus­ gang Q des RS-Flip-Flops 56 ist an einen weiteren Eingang des NAND-Gatters 60 angeschlossen. Der den Aufwärts-Ausgang 34 des digitalen Phasenkomparators bildende Ausgang des NAND-Gatters 60 ist auf einen weiteren Eingang des NAND- Gatters 52 rückgekoppelt.

Der Ausgang des NAND-Gatters 54 ist einerseits mit dem Setz-Eingang des RS-Flip-Flops 58 und andererseits einem Eingang eines Ausgangs-Gatters, näm­ lich des NAND-Gatters 62 verbunden. Der Ausgang Q des RS-Flip-Flops 58 ist an einen weiteren Eingang des NAND-Gatters 62 angeschlossen. Der den Abwärts- Ausgang 36 des digitalen Phasenkomparators bildende Ausgang des NAND-Gatters 62 ist auf einen weiteren Eingang des NAND-Gatters 54 rückgekoppelt.

Insoweit stimmt dieser digitale Phasenkomparator mit dem in Fig. 6 gezeigten überein, wobei für die gleichen Gatter auch die gleichen Bezugszeichen verwen­ det wurden.

Bei diesem in Fig. 8 gezeigten Phasenkomparator ist nun aber die Funktion des beim bekannten Phasenkomparator vorgesehenen NAND-Gatters 64 (vgl. Fig. 6) auf drei NAND-Gatter 40, 42 und 68 und ein NOR-Gatter 66 aufgeteilt. Ferner ist ein zusätzlicher Rücksetzeingang RÜCK vorgesehen, um den Schaltkreis vorzugs­ weise beim Einschalten der Stromversorgung in einen definierten Zustand zu versetzen. Ein Ausführungsbeispiel für eine solche Ausgestaltung des digitalen Phasenkomparators ergibt sich aus der folgenden Beschreibung, in der weiterhin auf Fig. 8 Bezug genommen wird.

Danach ist der Ausgang Q des RS-Flip-Flops 56 zusätzlich mit einem Eingang eines NAND-Gatters 40 verbunden, dessen Ausgang an einen weiteren Eingang des NAND-Gatters 62 angeschlossen ist.

Entsprechend ist der Ausgang Q des RS-Flip-Flops 58 zusätzlich mit einem Ein­ gang eines NAND-Gatters 42 verbunden, dessen Ausgang entsprechend an einen weiteren Eingang des NAND-Gatters 60 angeschlossen ist.

Ein weiterer Eingang des NAND-Gatters 40 ist mit dem Ausgang des NAND-Gatters 52 verbunden, während ein weiterer Eingang des NAND-Gatters 42 mit dem Ausgang des NAND-Gatters 54 verbunden ist.

Der Ausgang des RS-Flip-Flops 56 ist mit einem Eingang eines NOR-Gatters 66 verbunden, das einen weiteren Eingang aufweist, an den der entsprechende Ausgang des RS-Flip-Flops 58 angeschlossen ist. Der Ausgang des NOR- Gatters 66 ist mit einem Eingang eines weiteren NAND-Gatters 68 verbunden, das zwei weitere Eingänge aufweist, die mit dem Ausgang des NAND-Gatters 52 bzw. mit dem Ausgang des NAND-Gatters 54 verbunden sind. Der Ausgang des NAND-Gat­ ters 68 ist gleichzeitig sowohl an einen Rücksetz-Eingang des RS-Flip- Flops 56 als auch an einen Rücksetz-Eingang R des RS-Flip-Flops 58 ange­ schlossen.

Der digitale Phasenkomparator von Fig. 8 weist überdies einen zusätzlichen Rücksetz-Eingang RÜCK auf, der mit einem weiteren Rücksetz-Eingang R des RS- Flip-Flops 56, einem weiteren Rücksetz-Eingang des RS-Flip-Flops 58, einem weiteren Eingang des NAND-Gatters 52 sowie einem weiteren Eingang des NAND- Gatters 54 verbunden ist.

Die Funktionsweise dieses digitalen Phasenkomparators ergibt sich aus den zeitlichen Signalverläufen der Fig. 9, in der die beiden Eingangssignale V₁, V₂ sowie die Ausgangs-Signale an den Abwärts- und Aufwärts-Ausgängen 34, 36 über der Zeit dargestellt sind.

Weisen die beiden Eingangs-Signale V₁, V₂ jeweils den Wert 0 auf und sind die beiden RS-Flip-Flops 56, 58 auf den Wert 0 zurückgesetzt (Ausgang Q), so sind die Aufwärts- und Abwärts-Ausgänge 34, 36 des digitalen Phasenkomparators auf den Wert 1 zurückgesetzt. In diesen definierten Ausgangszustand kann der Pha­ senkomparator insbesondere durch einen 0-Impuls am zusätzlichen Rücksetz-Ein­ gang RÜCK versetzt werden.

Nimmt zunächst das Eingangssignal V₁ den Wert 1 an, so wird das zugeordnete RS-Flip-Flop 56 auf den Wert 1 gesetzt (Ausgang Q).

Nimmt anschließend auch das Eingangssignal V₂ den Wert 1 an, so wird zusätz­ lich auch das weitere RS-Flip-Flop 58 auf den Wert 1 gesetzt (Ausgang Q). Hierbei tritt auch eine Änderung am Ausgang des NOR-Gatters 66 vom Wert 0 auf den Wert 1 auf, nachdem nunmehr sowohl der Ausgang des RS-Flip-Flops 56 als auch der Ausgang des RS-Flip-Flops 58 jeweils den Wert 0 annimmt.

Ändert sich nun als erstes das Eingangssignal V₁ vom Wert 1 wieder auf den Wert 0, so wird entsprechend der Aufwärts-Ausgang 34 auf aktiv 0 gesetzt.

Wesentlich ist, daß aufgrund dieser Änderung des Eingangssignal V₁ auch der Ausgang des NAND-Gatters 40 auf den Wert 0 gesetzt wird.

Nimmt nun auch das andere Eingangssignal V₂ wieder den Wert 0 an, so wird zunächst das RS-Flip-Flop 58 wieder auf den Wert 0 zurückgesetzt (Ausgang Q). Mit dem Wert 1 am Ausgang des NAND-Gatters 54 tritt zunächst auch am Ausgang des NAND-Gatters 68 der Wert 0 auf, wodurch auch das andere RS-Flip-Flop 56 auf den Wert 0 zurückgesetzt wird (Ausgang Q). Demzufolge wird der Aufwärts- Ausgang 34 des digitalen Phasenkomparators wieder auf den Wert 1 zurückge­ setzt. Nachdem das NAND-Gatter 40 an seinem Ausgang zunächst noch den Wert 0 aufrechterhält, bis auch das RS-Flip-Flop 56 auf den Wert 0 zurückgesetzt ist (Ausgang Q), und der Ausgang Q des RS-Flip-Flops 58 bereits vor diesem Zeit­ punkt auf den Wert 0 gesetzt wurde, wird der Abwärts-Ausgang 36 des digitalen Phasenkomparators während des Zurücksetzens des Aufwärts-Ausgangs 34 auf den Wert 1 auf seinem bisherigen Wert 1 gehalten bzw. verriegelt. Nimmt der Aus­ gang des NAND-Gatters 40 nach zurückgesetztem RS-Flip-Flop 56 wieder den Wert 1 an, so ist mit dem Wert 0 am Ausgang Q des RS-Flip-Flops 58 bereits sicher­ gestellt, daß das NAND-Gatter 62 am Abwärts-Ausgang 36 auch weiterhin den Wert 1 behält.

Sobald das RS-Flip-Flop 58 zurückgesetzt ist, tritt am Ausgang des NOR-Gatters 66 der Wert 0 auf, wodurch der Ausgang des NAND-Gatters 68 wieder auf den Wert 1 zurückgesetzt wird, womit der Rücksetzimpuls am Ausgang dieses NAND-Gatters 68 bzw. an den Rücksetz-Eingängen der beiden RS-Flip-Flops 56, 58 beendet ist.

Nimmt dagegen zuerst das Eingangssignal V₂ den Wert 0 an, so wird zunächst der Abwärts-Ausgang 36 des digitalen Phasenkomparators auf 0 gesetzt. Ändert sich anschließend dann auch das Eingangssignal V₁ auf den Wert 0, so wird auch der Abwärts-Ausgang 36 wieder auf 0 zurückgesetzt, ohne daß hierbei am Aufwärts- Ausgang 34 irgendein negativer Impuls auftritt. In diesem Fall ist durch das NAND-Gatter 42 sichergestellt, daß am Aufwärts-Ausgang 34 der Wert 1 aufrechterhalten bzw. verriegelt wird.

Daß im Falle zusammenfallender negativer Flanken der beiden Eingangssignale V₁ und V₂ sowohl am Aufwärts-Ausgang 34 als auch am Abwärts-Ausgang 36 jeweils ein Impuls auftritt, ist unkritisch, da es in diesem Fall keine richtige oder falsche Zählrichtung gibt.

Aufgrund dieser Ausbildung ist somit sichergestellt, daß zu einem bestimmten Zeitpunkt jeweils nur an einem der beiden Ausgänge 34, 36 ein aktives Signal 0 vorliegt. Damit kann nun aber zur Erzeugung eines einzelnen Ansteuersignals für den Aufwärts-Abwärts-Zähler 18 (vgl. Fig. 1) insbesondere ein einfaches RS-Flip-Flop 38 verwendet werden, wie dies in Fig. 8 gezeigt ist. Hierbei wird zweckmäßigerweise der Aufwärts-Ausgang 34 mit dem Setz-Eingang S und der Ab­ wärts-Ausgang 36 mit dem Rücksetz-Eingang R des RS-Flip-Flops 38 verbunden. Ein Ausgang Q dieses RS-Flip-Flops 38 gibt dann die Zählrichtung des Aufwärts- Abwärtszählers 18 des in Fig. 1 gezeigten digitalen Taktgenerators an.

Der digitale Phasenkomparator von Fig. 8 ist jedoch nicht nur in rein digita­ len Schleifen wie insbesondere beim Taktgenerator gemäß Fig. 1 verwendbar, sondern beispielsweise auch in Verbindung mit einem Oszillator z. B. in einer analogen Schleife einsetzbar.

Überdies können anstelle der aktiven O-Signale grundsätzlich auch aktive 1- Signale vorgesehen sein, wozu ein entsprechend komplementärer Aufbau der Schaltung zu wählen ist. Schließlich kann anstelle des RS-Flip-Flops 38 auch ein anderer geeigneter Endkreis zur Erzeugung des einzelnen Ansteuersignals für den digitalen Aufwärts-Abwärtszähler vorgesehen sein.

Die Länge der Laufzeitkette 16 wird mit dem Einschalten der Stromversorgung zweckmäßigerweise auf den Maximalwert zurückgesetzt. Anschließend setzt der Phasenkomparator vorzugsweise seinen Aufwärts-Ausgang auf den aktiven Wert, bis die am Ausgang des Frequenzteilers erhaltene Frequenz nahe bei der Bezugs­ frequenz liegt.

Einer möglichen Phasenverschiebung bei eingestellter Frequenz kann beispiels­ weise dadurch begegnet werden, daß das Ausmaß der Umschaltstufen in der Lauf­ zeitkette verringert wird und/oder daß das Ausgangssignal des Frequenzteilers mit der Bezugsfrequenz synchronisiert wird, sofern die Phasenverschiebung ei­ nen bestimmen Wert übersteigt. Die Amplitude einer eventuellen Schwingung um den eingestellten Wert kann damit deutlich verringert werden. Nachdem auch kurzzeitige Frequenzabweichungen auf ein Minimum herabgesetzt sind, ist eine äußerst genaue Einstellung der Frequenz möglich, so daß selbst Protokolle ei­ nes asynchronen Datenaustausches bedient werden können.

Aufgrund der Programmierbarkeit der Schaltung ist eine einfache Handhabung gewährleistet. Die Regelung kann einfach abgeschaltet werden und diskrete Frequenzen können beliebig programmiert werden. Die Deaktivierung der Regelungsschleife und das Auswählen geringer Frequenzen führt zu einer weiteren Verringerung des Strombedarfs des ganzen Systems.

Normalerweise beginnt die Regelung beim Einschalten der Stromzufuhr mit der vollen Kettenlänge, d. h. der geringstmöglichen Frequenz.

Die Einstellzeit kann beispielsweise dadurch noch verkürzt werden, daß die Taktimpulse gezählt werden, die durch die gesamte Laufzeitkette innerhalb einer Periode der Bezugsfrequenz erzeugt werden, und die Sollänge berechnet wird. Die Kette kann dann auf diese berechnete Länge voreingestellt werden, wodurch die gesamte Einstellzeit nach dem Einschalten der Stromversorgung verringert wird.

Claims (17)

1. Taktgenerator mit einem Bezugsoszillator (10), einem ein­ stellbaren, digitalen Oszillator (12), einem digitalen, pro­ grammierbaren Frequenzteiler (14) und einem Phasenkomparator (16), wobei der Frequenzteiler (14) zwischen den Ausgang des einstellbaren Oszillator (12) und einen Eingang des Phasen­ komparators (16) geschaltet ist, der Ausgang des Bezugsos­ zillators (10) mit einem weiteren Eingang des Phasenkompara­ tors (16) verbunden ist und die Einstellung des Oszillators (12) in Abhängigkeit vom Ausgangssignal des Phasenkompara­ tors (16) erfolgt, dadurch gekennzeichnet, daß der einstell­ bare, digitale Oszillator eine geschlossene Laufzeitkette (12) ist, daß zwischen den Ausgang des Phasenkomparators (16) und die Laufzeitkette (12) ein digitaler Aufwärts-Ab­ wärtszähler (18) geschaltet ist, dessen Zählrichtung durch das Ausgangssignal des Phasenkomparators (16) bestimmt ist und über den die jeweilige Länge der Laufzeitkette (12) ein­ stellbar ist, und daß der Laufzeitkette (12) eine Interpola­ tionslogik (20) zugeordnet ist, die einen durch das Aus­ gangssignal der Laufzeitkette (12) getakteten Dualzähler (22) enthält, mit dessen Zählwert der Wert einer Anzahl ge­ ringstwertiger Bits des Ausgangssignals des Aufwärts-Ab­ wärtszähler (18) kombiniert wird, um in Abhängigkeit vom Wert dieser geringstwertigen Bits die Anzahl von Änderungen der Kettenlänge um jeweils eine Stufe für eine jeweilige Taktperiode festzulegen, während die verbleibenden höchst­ wertigen Bits unmittelbar die Laufzeitkette (12) adressie­ ren.

2. Taktgenerator nach Anspruch 1, dadurch gekennzeichnet, daß die Laufzeitkette (12) aus mehreren hintereinanderge­ schalteten Laufzeitgliedern (24, 26) zusammengesetzt ist, die jeweils einen Vorwärtsinverter (28), einen Rückwärtsin­ verter (30) sowie einen Schleifeninverter (32) enthalten, durch dessen Aktivierung eine jeweilige Kettenlänge ein­ stellbar ist.

3. Taktgenerator nach Anspruch 2, dadurch gekenn­ zeichnet, daß die Laufzeitglieder (24, 26) Steuereingänge (E, N) aufweisen, über die deren Vorwärtsinverter (28) und Rückwärtsinverter (30) oder deren Schleifeninverter (32) aktivierbar sind oder das betreffende Laufzeitglied (24, 26) rücksetzbar ist.

4. Taktgenerator nach Anspruch 3, dadurch gekennzeichnet, daß die Adressierung der Laufzeitkette (12) über die Steuer­ eingänge (E, N) derart erfolgt, daß jeweils nur ein Schlei­ feninverter (32) aktiviert ist.

5. Taktgenerator nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die Laufzeitkette (12) abwechselnd Lauf­ zeltglieder (24) einer ersten Art, deren Ausgänge im zurück­ gesetzten Zustand den logischen Wert 0 aufweisen, und Lauf­ zeitglieder (26) einer zweiten Art enthält, deren Ausgänge im zurückgesetzten Zustand den logischen Wert 1 aufweisen.

6. Taktgenerator nach Anspruch 5, dadurch gekennzeichnet, daß die Laufzeitglieder (24, 26) beim Einschalten der Strom­ versorgung automatisch zurückgesetzt werden.

7. Taktgenerator nach Anspruch 5 oder 6, dadurch gekenn­ zeichnet, daß die Laufzeitkette (12) am das Ausgangstaktsig­ nal (T_A) liefernden Ende ein Laufzeitglied (24) der ersten Art aufweist.

8. Taktgenerator nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß die Laufzeitkette (12) wenigstens sechs Laufzeitglieder (24, 26) enthält.

9. Taktgenerator nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, daß die Laufzeitglieder (24, 26) zumindest teilweise eine unterschiedliche Laufzeit besitzen.

10. Taktgenerator nach Anspruch 9, dadurch gekennzeichnet, daß die mit zunehmender Kettenlänge zugeschalteten Laufzeit­ glieder (24, 26) eine höhere Laufzeit als die für eine kür­ zere Kettenlänge erforderlichen Laufzeitglieder (24, 26) besitzen.

11. Taktgenerator nach einem der Ansprüche 2 bis 10, dadurch gekennzeichnet, daß die Inverter (28, 30, 32) Stromspiegel­ schaltungen zur Begrenzung des jeweiligen Treiberstromes enthalten.

12. Taktgenerator nach einem der Ansprüche 2 bis 11, dadurch gekennzeichnet, daß die Inverter (28, 30, 32) jeweils einen MOS-Feldeffekttransistor vom p-Typ und einen MOS-Feld­ effekttransistor vom n-Typ enthalten, die mit einem Schalt­ transistor in Reihe liegen.

13. Taktgenerator nach einem der Ansprüche 2 bis 12, dadurch gekennzeichnet, daß die Laufzeit der einzelnen Laufzeitglie­ der (24, 26) zumindest im wesentlichen durch die Kanallänge der den Treiberstrom festlegenden Transistoren der Strom­ spiegelschaltungen bestimmt ist.

14. Taktgenerator nach einem der vorhergehenden Ansprüche mit einem digitalen Phasenkomparator, dadurch gekennzeich­ net, daß der Phasenkomparator einen Aufwärts-Ausgang (34) und einen Abwärts-Ausgang (36) zur Ansteuerung eines ein­ stellbaren Oszillators (18) entsprechend dem Zustand zweier Eingangssignale (V₁, V₂) enthält, wobei in Abhängigkeit da­ von, welches der beiden Eingangssignale (V₁, V₂) zuerst sei­ nen aktiven Wert (0) annimmt, der zugeordnete Aufwärts-Aus­ gang (34) bzw. Abwärts-Ausgang (36) auf einen aktiven Wert (0) gesetzt und dieser aktivierte Ausgang mit dem Aktivwer­ den des anderen Eingangssignals wieder zurückgesetzt wird, wobei Mittel (40, 42) vorgesehen sind, um den nicht akti­ vierten Ausgang (34, 36) während des Zurücksetzens des ander­ en Ausgangs (34, 36) in seinem nicht aktivierten Zustand zu verriegeln.

15. Taktgenerator nach Anspruch 14, dadurch gekennzeichnet, daß den Aufwärts- und Abwärts-Ausgängen (34, 36) ein RS- Flip-Flop (38) nachgeschaltet ist und daß die Aufwärts- und Abwärts-Ausgänge (34, 36) mit den Setz- und Rücksetz-Ein­ gängen (S, R) des nachgeschalteten RS-Flip-Flops (38) ver­ bunden sind, wobei dieses RS-Flip-Flop (38) an einem Ausgang (Q) ein einzelnes Ansteuersignal für den einstellbaren Oszillator (18) liefert.

16. Taktgenerator nach Anspruch 14 oder 15, dadurch gekenn­ zeichnet, daß der einstellbare Oszillator eine digitale, geschlossene Laufzeitkette (12) enthält, die durch einen digitalen Aufwärts-Abwärtszähler (18) gesteuert ist, dessen Zählrichtung durch das Ansteuersignal vorgebbar ist.

17. Taktgenerator nach Anspruch 14 oder 15, dadurch gekenn­ zeichnet, daß der einstellbare Oszillator ein spannungsge­ steuerter Oszillator ist.