DE4327116B4

DE4327116B4 - Programmierbare Verzögerungsschaltung

Info

Publication number: DE4327116B4
Application number: DE19934327116
Authority: DE
Inventors: Shigenori Kariya Yamauchi; Takamoto Watanabe
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1992-08-26
Filing date: 1993-08-12
Publication date: 2004-07-01
Anticipated expiration: 2013-08-13
Also published as: FR2695273A1; DE4327116A1; FR2695273B1; JPH0677791A

Abstract

Programmierbare Verzögerungseinrichtung mit:
(a) einem Oszillator (4), der auf ein Eingangssignal (PT) anspricht und zum Erzeugen von Schwingungsimpulsen mit einem vorbestimmten Intervall dient;
(b) einer Zähleinrichtung (6) zum Zählen der Schwingungsimpulse und zum Erzeugen eines Erfassungssignals (TCP), wenn ein Zählwert der Zähleinrichtung (6) einen vorbestimmten wert erreicht;
(c) einer programmierbaren Verzögerungsleitung (10) zum Verzögern des Erfassungssignals (TCP) um ein Intervall, das kleiner ist als das vorbestimmte Intervall, wobei das Intervall durch binäre Daten mit einem Einheitsverzögerungsintervall gesteuert wird, welches 1/32 des vorbestimmten Intervalls ist; und
(d) einer Steuerdaten-Zuführungseinrichtung (2) zum Empfangen von binären Steuerdaten (CDI) mit einer vorbestimmten Anzahl von Bits, die eine Verzögerungszeit des Eingangssignals (PT) anzeigen, zum Anlegen von höherwertigen Bits (CDH) der binären Steuerdaten (CDI) an die Zähleinrichtung (6) als den vorbestimmten Wert sowie zum Zuführen von geringerwertigen Bits (CDL) der binären Steuerdaten (CDI) an die programmierbare Verzögerungsleitung (10) als die binären Daten,...

Description

Die Erfindung bezieht sich auf, eine programmierbare Verzögerungsschaltung, die eine programmierbare Verzögerungsleitung zum Verzögern eines Signals um ein gesteuertes Zeitintervall enthält.

Verzögerungsschaltungen zum Verzögern eines Eingangssignals um ein mit Hilfe eines digitalen Signals gesteuerten Zeitintervalls sind bekannt. Beispielsweise offenbart die japanische Patentveröffentlichung Nr. 2-296410 eine derartige Verzögerungsschaltung. Diese herkömmliche Verzögerungsschaltung enthält eine Anzahl von in Reihe geschalteten Invertiererschaltungen und eine Datenwählschaltung. Ein zu verzögerndes Signal wird an eine erste Stufe der Invertiererschaltungen eingangsseitig angelegt. Die Datenwählschaltung gibt selektiv ein beliebiges der Ausgangssignale der Invertierer in Abhängigkeit von einem digitalen Signal ab, um ein Ausgangssignal bereitzustellen.

Jedoch wird bei dieser herkömmlichen Verzögerungsschaltung die Verzögerungszeit dadurch gesteuert, daß eines der Ausgangssignale der in Reihe geschalteten Invertiererschaltungen gewählt wird, so daß das Problem auftritt, daß eine Beschränkung hinsichtlich der Vergrößerung des Bereichs der Veränderung der Verzögerungszeit besteht. Dies bedeutet, daß die Anzahl der Verzögerungsschaltungen um so größer wird, je größer der Veränderungsbereich ist, so daß es schwierig ist, den Bereich der Veränderung der Verzögerungszeit beträchtlich zu vergrößern.

Ein eine derartige Verzögerungsschaltung enthaltender herkömmlicher Oszillator besitzt dasselbe Problem.

Die DE 41 10 340 A1 offenbart eine Verzögerungseinrichtung, die n Stufen von Verzögerungsschaltungen beinhaltet, von denen jede vier Verzögerungseinheiten für ein Intervall von 4⁽ⁿ⁾ beinhaltet. Deshalb wird eine maximale Gesamtverzöge-rungszeit von (4⁴-1) Verzögerungseinheiten erzielt. Eine erwünschte Verzögerungszeit wird durch alle Verzögerungseinheiten in jeder Stufe bestimmt.

Die CH 646 287 A5 offenbart eine Verzögerungsschaltung, bei der eine Verzögerung mit Schaltern und Einheiten gesteuert wird.

Die JP 60 059 814 A offenbart eine Verzögerungsschaltung, die Verzögerungselementgruppen beinhaltet.

Die US 4 516 861 A offenbart einen Zähler und eine programmierbare Verzögerungsleitung. Hier wird die grobe Verzögerung mit einer Auflösung von 20 ns und die feine Verzögerung mit einer Auflösung von 1 ns durchgeführt.

Die vorliegende Erfindung wurde zur Beseitigung der vorstehend erläuterten Nachteile konzipiert, die der herkömmlichen programmierbaren Verzögerungsschaltung innewohnen.

Diese Aufgabe wird durch die in den Ansprüchen 1 und 10 angegebenen Merkmale gelöst.

Weitere vorteilhafte Ausgestaltungen der vorliegenden Erfindung sind Gegenstand der abhängigen Ansprüche.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung noch näher beschrieben. Es zeigen:
1 ein Blockschaltbild eines Ausführungsbeispiels der Erfindung zur Veranschaulichung einer digital gesteuerten Schwingungseinrichtung bzw. Oszillatoreinrichtung,
2A ein Blockschaltbild eines in 1 gezeigten Oszillators,
2B Signalverläufe der Eingangs- und Ausgangssignale des in 1 gezeigten Oszillators,
3 ein schematisches Schaltbild des Abwärtszählers und der in 1 gezeigten Impulserzeugungsschaltung,
4 Signalverläufe zur Erläuterung des Betriebs des Abwärtszählers und der Impulserzeugungsschaltung, die in 1 gezeigt sind,
5 ein schematisches Schaltbild der in 1 gezeigten programmierbaren Verzögerungsleitung,
6 ein schematisches Schaltbild der in 1 gezeigten Datenzwischenspeicherschaltung,
7 Signalverläufe von Eingangs- und Ausgangssignalen der in 6 gezeigten Datenzwischenspeicherschaltung,
8A ein schematisches Schaltbild der in 1 gezeigten Ausgabeschaltung bzw. Ausgangsschaltung 12,
8B Signalverläufe zur Erläuterung des Betriebs der in 8A gezeigten Ausgabeschaltung,
9 Signalverläufe von jeweiligen Signalen bei der digital gesteuerten Schwingungseinrichtung,
10 ein schematisches Schaltbild zur Veranschaulichung einer Abänderung dieses Ausführungsbeispiels,
11A ein Blockschaltbild einer bei diesem Ausführungsbeispiel vorhandenen Kompensationsdaten-Verarbeitungsschaltung,
11B Signalverläufe jeweiliger Signale bei der in 11A gezeigten Kompensationsdaten-Verarbeitungsschaltung,
12 ein Blockschaltbild einer in 11A gezeigten Impuls-Phasendifferenz-Rodierschaltung,
13A ein Beispiel eines Einsatzes dieses Ausführungsbeispiels der digital gesteuerten Schwingungseinrichtung, und
13B ein Zeitdiagramm zur Veranschaulichung einer Betriebsweise bei dieser Ausführungsform der digitalen Phasenregelschleife PLL.
In den Zeichnungen sind gleiche oder einander entsprechende Elemente oder Teile durchgehend mit denselben Bezugszeichen versehen.
Nachstehend wird ein erstes Ausführungsbeispiel dieser Erfindung erläutert. 1 zeigt ein Blockschaltbild eines Ausführungsbeispiels dieser Erfindung zur Veranschaulichung bzw. in Form einer digital gesteuerten Oszillationseinrichtung (Schwingungseinrichtung).
Die digital gesteuerte Schwingungseinrichtung umfaßt eine Datenzwischenspeicherschaltung 2 zum Zwischenspeichern extern eingegebener digitaler Steuerdaten CDI (binäres Signal), die eine Ausgabeperiode eines Impulssignals anzeigen, sowie zum separaten Abgeben von fünf unteren bzw. geringerwertigen Bits der digitalen Steuerdaten und von oberen bzw. höherwertigen, höhere Wertigkeit als fünf Bit besitzende Bits der digitalen Steuerdaten; einen Oszillator 4 zum Abgeben eines Schwingungsimpulses mit einem vorbestimmten Zeitintervall T, wenn ein extern eingegebener Steuerimpuls PT hohen logischen Pegel H besitzt; einen Abwärtszähler 6 zum Bewirken einer Abwärtszählung als Reaktion auf die Schwingungsimpulse CLK und zum Abgeben eines Erfassungssignals TCP dann, wenn der gezählte Wert den oberen Bits der von der Datenzwischenspeicherschaltung 2 abgegebenen Daten CDH entspricht; eine Impulserzeugungsschaltung 8 zum Abgeben eines Impulssignals DI als Reaktion auf den Schwingungsimpuls CLK dann, wenn das Erfassungssignal TCP vom Abwärtszähler abgegeben wird; eine programmierbare Verzögerungsleitung 10 zum Verzögern des von der Impulserzeugungsschaltung 8 stammenden Impulssignals DI um ein Verzögerungszeitintervall, das den unteren Bits der von der Datenzwischenspeicherschaltung 2 abgegebenen Daten CDL entspricht; eine Ausgangs- bzw. Ausgabeschaltung 12 zum Abgeben des von der programmierbaren Verzögerungsleitung 10 abgegebenen verzögerten Impulses PO in unveränderter Form oder zum Verarbeiten des verzögerten Impulses PO und zum Abgeben des Verarbeiteten Signals; eine Rückkopplungsschaltung 14, die auf das von der Impulssignal-Erzeugungsschaltung 8 abgegebene Impulssignal DI und auf den von der programmierbaren Verzögerungsleitung 10 abgegebenen verzögerten Impuls PO anspricht und zum Beenden der Schwingung des Oszillators 4 bei Eingabe des Impulssignals DI und zum erneuten Inbetriebsetzen der Schwingung des Oszillators 4 dann, wenn der verzögerte Impuls PO eingegeben wird, dient; und einen Wähler bzw. eine Wähleinrichtung 16 zum Umschalten des Zustands bzw. des Betriebs der gesamten Schaltung zwischen Schwingungsbetrieb und Verzögerungsbetrieb als Reaktion auf ein Wählsignal SEMD.
Die Rückkopplungsschaltung 14 weist eine RS-Flip-Flop-Schaltung auf, die beim Einschalten der Spannungsversorgung dieser Schaltung gesetzt und durch das verzögerte Impulssignal D zurückgesetzt sowie durch den verzögerten Impuls PO gesetzt wird. Diese RS-Flip-Flop-Schaltung gibt ein Signal mit hohem Pegel logischen Pegel H als ein Schwingungssteuersignal PS über die Wähleinrichtung 16 an den Oszillator 4 ab, wenn sie gesetzt ist.
Die Wähleinrichtung 16 enthält einen Multiplexer, der auf das Wählsignal SEMD anspricht und zum Anlegen des von der Rückkopplungsschaltung 14 stammenden Schwingungssteuersignals PS an den Oszillator 4 als ein Steuerimpuls PT dann, wenn das Wählsignal SEMD hohen logischen Pegel H besitzt, was anzeigt, daß die Schaltung als Oszillator betrieben wird, und zum Anlegen des extern eingegebenen Referenzimpulses PI an den Oszillator 4 als Steuerimpuls PT dann dient, wenn das Wählsignal SEMD niedrigen logischen Pegel L besitzt, was anzeigt, daß die Schaltung als eine Verzögerungsschaltung betrieben wird.
2A zeigt ein Blockschaltbild des in 1 gezeigten Oszillators 4. Der Oszillator 4 besitzt einen Ringoszillator mit einer ungeradzahligen Anzahl (15) von invertierenden Schaltungen, die zu einem Ring verschaltet sind und von denen jede als Reaktion auf ein an sie angelegtes Eingangssignal ein invertiertes Ausgangssignal mit einer kleinen Zeitverzögerung abgibt. Genauer gesagt weist der Ringoszillator 14 Invertierer INV und ein NAND- Glied NAND auf. Ein Eingang des NAND-Glieds wird mit dem Steuerimpuls PT, der durch die Wähleinrichtung 16 abgegeben wird, gespeist.
Wenn angenommen ist, daß das NAND-Glied NAND die erste Stufe des Ringoszillators ist, ist ein Ausgangssignal der dritten Stufe des Invertierers ZNV (3) mit drei Ausgangsinvertierern INVa, INVb und INVc verbunden, die schrittweise vergrößerte Stromtreiberkapazitäten besitzen, um den kreisförmigen bzw. kreisförmig umlaufenden, in dem Ringoszillator auftretenden Impuls abzugeben und den Zählbetrieb des Abwärtszählers 6 zu gewährleisten.
2B zeigt Signalverläufe am Eingang und Ausgang des in 1 gezeigten Oszillators. Wenn ein hohen logischen Pegel H besitzender Steuerimpuls PT an einen Eingang des NAND-Glieds NAND des Oszillators 4 angelegt wird, wie in 2B gezeigt ist, läuft ein Impulssignal in dem Ringoszillator um und es wird ein Schwingungsimpuls CLK von dem Ausgangsinvertierer INVc abgegeben, der sich in Phase mit dem Umlauf des Impulssignals befindet.
Das Zeitintervall T des Schwingungsimpulses CLR (Intervall zwischen führenden Flanken) beträgt das Doppelte der Verzögerungszeit von 15 Stufen der invertierenden Schaltungen (Invertierer und NAND-Glied) des Ringoszillators. Dies bedeutet, daß es 30 Stufen der invertierenden Schaltungen entspricht. Bei diesem Ausführungsbeispiel ist das Zeitintervall T auf eine Verzögerungszeit von 32 Stufen (25) der Invertierer des Ringoszillators festgelegt, wozu die Lasten bzw. Wirkungen des NAND-Glieds NAND und der ersten Stufe des mit dem Ringoszillator verbundenen Ausgangsinvertierers INVa ausgenutzt werden.
Diese Festlegung ist dazu vorgesehen, die Schwingungsperiode oder die Verzögerungszeit in einfacher Weise durch die unteren fünf Bits der binären digitalen Steuerdaten CDI ohne Einsatz eines Dekodierers oder dergleichen steuern zu können. Hierbei wird die Verzögerungszeit einer Stufe entsprechend einem Invertierer INV des Ringoszillators, die ein minimales Verzögerungsintervall besitzt, als die minimale Verzögerungszeiteinheit behandelt. Anders ausgedrückt wird die Anzahl der invertierenden Schaltungen des Ringoszillators unter Bezugnahme auf die maximale Schwingungfrequenz dieser Schaltung und eine Arbeitsgeschwindigkeit des Abwärtszählers 6 festgelegt. Die Anzahl der Invertierer, die eine Grenze für die Arbeitsgeschwindigkeit des Abwärtszählers 6 bewirken, beträgt 7, 15, 31 oder 63.
3 zeigt ein schematisches Schaltbild des Abwärtszählers 6 und der Impulserzeugungsschaltung, die in 1 dargestellt sind. 4 zeigt Signalverläufe zur Erläuterung der Betriebsweise des Abwärtszählers 6 und der Impulserzeugungsschaltung 8, die in 1 dargestellt sind. Hierbei bilden der Abwärtszähler 6, der eine Abwärtszählung als Reaktion auf den Schwingungsimpuls CLK bewirkt, und die Impulserzeugungsschaltung 8 die Zähleinrichtung bei dieser Erfindung.
Wie in 4 gezeigt ist, wird ein anfänglicher Zählwert n in dem Abwärtszähler 6 in Übereinstimmung mit den oberen bzw. höherwertigen Datenbits CDH der digitalen Steuerdaten CDI eingestellt, wonach der Abwärtszähler 6 das Abwärtszählen als Reaktion auf den Schwingungsimpuls CLR bewirkt. Wenn der Zählstand den Wert 0 erreicht, erzeugt er das Erfassungssignal TCP. Jede Stufe des Abwärtszählers 6 entspricht jedem Bit der oberen Datenbits CDH und umfaßt einen Multiplexer MPX und ein D-Flip-Flop DFF. Der Abwärtszähler 6 wird durch den ersten Schwingungsimpuls CLR nach Abgabe des Erfassungssignals DCP voreingestellt und beginnt den Zählbetrieb.
Die Anzahl von Stufen (D-FF, MPX) des Abwärtszählers 6 entspricht der Anzahl von Bits der oberen Datenbits CDH der digitalen Steuerdaten CDI. Die Schwingungsperiode und die Verzögerungszeit können auf einen breiteren Bereich gebracht werden, indem die Anzahl der Stufen des Abwärtszählers 6 und die Anzahl der oberen Bits CDH erhöht werden.
Andererseits enthält die Impulserzeugungsschaltung 8, wie in 3 dargestellt ist, eine Verzögerungsleitung DL, die 16 in Reihe geschaltete Invertierer zum Verzögern des von dem Abwärtszähler 6 abgegebenen Erfassungssignals TCP um ein Verzögerungszeitintervall enthält, das 16 Stufen der Invertierer entspricht, sowie ein UND-Glied zum Bewirken einer UND-Verknüpfung des durch die Verzögerungsleitung DL hindurchgehenden verzögerten Signals TCPD und des Schwingungsimpulses CLK. Wie in 4 gezeigt ist, gibt das UND-Glied den Schwingungsimpuls CLR lediglich dann als das Impulssignal DI ab, wenn es das Erfassungssignal TCPD empfängt.
5 zeigt ein schematisches Schaltbild der in 1 dargestellten programmierbaren Verzögerungsleitung 10. Die programmierbare Verzögerungsleitung 10 enthält fünf Verzögerungsstufen 10a bis 10e, die in Reihe geschaltet sind. Jede der Verzögerungsstufen 10a bis 10e enthält einen Basispfad K1 zum Hindurchleiten eines Eingangssignals durch diesen, einen Verzögerungspfad R2 zum Hindurchleiten des Eingangssignals mit einer vorbestimmten Verzögerungszeit, bezogen auf den Basispfad R1, und einen Multiplexer MPX zum selektiven Abgeben entweder der Ausgangssignale des Basispfads R1 oder des Verzögerungspfads R2.
Die erste Verzögerungsstufe 10a besitzt zwei Invertierer INV in dem Basispfad R1 und 18 Invertierer INV in dem Verzögerungspfad R2, so daß die Zeitdifferenz zwischen der Durchleitung des Eingangssignals durch den Basispfad R1 und durch den Verzögerungspfad K2 so festgelegt ist, daß sie der Hälfte des Intervalls des Schwingungsimpulses CLR entspricht, nämlich der 16 Invertierern INV entsprechenden Verzögerungszeit.
Die zweite Verzögerungsstufe 10b besitzt zwei Invertierer INV in dem Basispfad R1 und zehn Invertierer INV in dem Verzögerungspfad R2, so daß der zeitliche Unterschied zwischen der Durchleitung des Eingangssignals durch den Basispfad R1 und durch den Verzögerungspfad R2 auf ein Viertel des Intervalls des Schwingungsimpulses CLR festgelegt ist, d.h. die Verzögerungszeit entspricht acht Invertierern INV.
Die dritte Verzögerungsstufe 10c besitzt drei Invertierer INV in dem Basispfad K1 und sechs Invertierer INV in dem Verzögerungspfad K2, so daß der zeitliche Unterschied zwischen der Durchleitung des eingegebenen Signals durch den Basispfad K1 und durch den Verzögerungspfad R2 einem Achtel des Intervalls des Schwingungsimpulses CLK entspricht, d.h. die Verzögerungszeit entspricht vier Invertierern INV.
Die vierte Verzögerungsstufe 10d besitzt zwei Invertierer INV in dem Basispfad K1 und vier Invertierer INV in dem Verzögerungspfad K2, so daß der zeitliche Unterschied zwischen dem Durchgang des eingegebenen Signals durch den Basispfad K1 und durch den Verzögerungspfad K2 entsprechend einem Sechzehntel des Intervalls des Schwingungsimpulses CLK festgelegt ist, d.h. die Verzögerungszeit entspricht zwei Invertierern INV.
Die fünfte Verzögerungsstufe 10e besitzt drei Invertierer INV in dem Basispfad K1 sowie in dem Verzögerungspfad K2 zwei Invertierer INV und einen Invertierer INV2, der eine Verzögerungszeit besitzt, die doppelt so groß wie die des Invertierers INV ist, so daß der zeitliche Unterschied zwischen der Durchleitung des eingegebenen Signals durch den Basispfad R1 und durch den Verzögerungspfad R2 entsprechend einem Zweiunddreißigstel des Intervalls des Schwingungsimpulses CLR festgelegt ist, d.h. die Verzögerungszeit entspricht einem Invertierer INV.
Dies bedeutet, daß bei jeder der vorstehend erwähnten Verzögerungsstufen 10a bis 10e der zeitliche Unterschied zwischen dem Durchgang des eingegebenen Signals durch den Basispfad R1 und dem Durchgang durch den Verzögerungspfad R2 so festgelegt ist, daß sie eine Verzögerungszeit von einem Invertierer INV, multipliziert mit 2ⁿ (n: 4, 3, 2, 1 und 0), besitzen, wobei die Verzögerungszeit eines Invertierers als die minimale Zeitdifferenz zwischen dem Durchgang des eingegebenen Signals durch den Basispfad R1 und dem Durchgang durch den Verzögerungspfad R2 behandelt wird.
Hierbei ist es nicht notwendig, den oder die Invertierer INV im Basispfad K1 vorzusehen, falls lediglich die Zeitdifferenz zwischen dem Durchgang des Eingangssignals durch den Basispfad K1 und durch den Verzögerungspfad K2 bereitzustellen ist. Jedoch sind bei diesem Ausführungsbeispiel zwei Invertierer INV in jedem Basispfad K1 vorhanden.
Genauer gesagt sind diese zur Beseitigung einer Veränderung einer durch die Aufteilung der Ausgangsleitung des Invertierers INV hervorgerufenen Verzögerungszeit gegenüber der Verzögerungszeit, die durch die serielle Verbindung der Invertierer hervorgerufen wird, sowie zur Beseitigung einer Veränderung einer Verzögerungszeit vorgesehen, die durch die Verbindung des Ausgangs des Invertierers INV mit dem Eingang des Multiplexers MPX bewirkt wird.
Dies bedeutet, daß im Basispfad R1 zwei Invertierer INV auf der Seite des Aufteilungspunkts B1 bzw. auf der Seite des Multiplexers MPX vorgesehen sind sowie auch im Verzögerungspfad R2 zwei Invertierer auf der Seite des Aufteilungspunkts B1 bzw. auf der des Multiplexers MPX vorhanden sind. Hierdurch wird erreicht, daß die Zeitdifferenz, die bei der Durchleitung des eingegebenen Signals vorhanden ist, wenn der Multiplexer MPX den Basispfad R1 wählt bzw. wenn er den Verzögerungspfad R2 wählt, gleich groß ist wie die Verzögerungszeit der dazwischenliegenden Invertierer INV, nämlich der Invertierer INV mit Ausnahme der Invertierer, die mit dem Aufteilungspunkt B1 verbunden sind und mit dem Multiplexer MPX in dem Verzögerungspfad R2 verschaltet sind.
Der Multiplexer jeder der Verzögerungsstufen 10a bis 10e weist einen n Kanal p-Ranal-MOS-Transistor auf. Der Multiplexer MPX der ersten Verzögerungsstufe 10a wird mit dem höchsten Datenbit der unteren Datenbits CDL gespeist. Dem Multiplexer MPX der zweiten Verzögerungsstufe 10b wird das zweithöchste Datenbit der unteren Datenbits CDL zugeführt. Der Multiplexer MPX der dritten Verzögerungsstufe 10c wird mit dem dritthöchsten Datenbit der unteren Datenbits CDL gespeist. Der Multiplexer MPX der vierten Verzögerungsstufe 10d erhält das vierthöchste Datenbit der unteren Datenbits CDL. Der Multiplexer MPX der fünften Verzögerungsstufe 10e wird mit dem geringstwertigen Datenbit der unteren Datenbits CDL gespeist.
Jeder der Multiplexer MPX wählt den Basispfad R1, wenn die an ihn angelegten Eingangsdaten "0" sind, während er den Verzögerunspfad K2 wählt, wenn der an ihn angelegte Datenwert "1" ist.
Daher kann die Verzögerungszeit dieser programmierbaren Verzögerungsleitung 10 zwischen 32 gleich beabstandeten Verzögerungszeitwerten in Übereinstimmung mit den unteren Datenbits CDL geändert werden. Ein Verzögerungszeitwert entspricht der Verzögerungszeit eines Invertierers INV, die eine Verzögerungszeiteinheit ist.
Weiterhin sind bei diesem Ausführungsbeispiel der programmierbaren Verzögerungsleitung 10 jeweils drei Invertierer INVa, INVb und INVc in den Signalpfaden zwischen den Ausgängen der Multiplexer MPX der Verzögerungsstufen 10a bis 10d und den Aufteilungspunkten B1 bis B5 der nächsten Stufe der Verzögerungsstufen 10b bis 10e vorgesehen, wobei die drei Invertierer INVa, INVb und INVc die gleichen wie die Ausgangsinvertierer im Oszillator 4 sind, d.h. ihre Stromtreiberkapazitäten sind schrittweise mit der Zunahme einer durch die Aufteilung entwickelten bzw. hervorgerufenen Last bzw. Belastung vergrößert. Dies bedeutet, daß drei Invertierer INVa, INVb und INVc vorgesehen sind.
Folglich befinden sich fünf Invertierer zwischen zwei aufeinanderfolgenden Aufteilungspunkten der Aufteilungspunkte B1 bis B5 der Verzögerungsstufen 10a bis 10e. Ausgehend von den Aufteilungspunkten B1 bis B5 existieren alternierend ansteigende Flanken und abfallende Flanken. Daher sind Unterschiede der Verzögerungszeit zwischen der ansteigenden Flanke und der abfallenden Flanke in den Multiplexern MPX insgesamt in der gesamten Schaltung der programmierbaren Verzögerungsleitung 10 ausgemerzt.
Weiterhin ist am Ausgang der fünften Verzögerungsstufe 10e ein Invertierer INV vorhanden. Dieser Invertierer INV dient dazu, ein Ausgangssignal, nämlich den Verzögerungsimpuls PO bereitzustellen, das bzw. der dieselbe Polarität wie das von der Impulserzeugungsschaltung 8 abgegebene Impulssignal TI besitzt. Daher wird durch Vorsehen eines Invertierers INV am Ausgang der fünften Verzögerungsstufe 10e die Gesamtzahl der Invertierer, durch die das eingegebene Signal (das Impulssignal DI) hindurchläuft, geradzahlig, unabhängig davon, ob die Basispfade R1 oder die Verzögerungspfade K2 gewählt sind.
Weiterhin ist aus demselben Grund die Anzahl der Invertierer INV im Basispfad K1 in der fünften Verzögerungsstufe 10e auf drei festgelegt, während die Anzahl der Invertierer INV im Verzögerungspfad R2 in der fünften Verzögerungsstufe 10e auf zwei festgelegt ist.
Wenn die Verzögerungszeit durch Umschalten des Pfads für das Impulssignal D1 zwischen dem Basispfad K1 und dem Verzögerungspfad R2 gesteuert wird, wie bei diesem Ausführungsbeispiel vorstehend erläutert wurde, arbeitet die Verzögerungsleitung dann, wenn die Anzahl der den Basispfad K1 bildenden Invertierer sich von der Anzahl der den Verzögerungspfad R2 bildenden Invertierer hinsichtlich ihrer Eigenschaft "geradzahlig" oder "ungeradzahlig" unterscheidet, nicht korrekt, da der Verzögerungsimpuls PO unterschiedliche Polaritäten beim Umschalten zwischen den Pfaden erhält. Daher besitzt bei diesem Ausführungsbeispiel der Basispfad R1 in der fünften Verzögerungsstufe 10e dieselbe ungeradzahlige Anzahl von Invertierern wie der Verzögerungspfad R2, nämlich drei. Daher wird dieselbe Polarität des Signals abgegeben, wenn irgendeiner dieser Pfade gewählt ist. Weiterhin entspricht die Zeitdifferenz bei dem Durchgang von in diese Pfade eingespeisten Signalen einer Verzögerungszeit eines Invertierers INV.
Ferner enthalten die Invertierer der programmierbaren Verzögerungsleitung 10 die Invertierer mit denselben Eigenschaften wie der Oszillator 4. Folglich stimmt eine Veränderung des Ausgangssignals des Oszillators 4, die durch eine Temperaturveränderung begleitet bzw. hervorgerufen ist, mit einer Veränderung des Ausgangssignals der programmierbaren Verzögerungsleitung 10 überein, so daß eine Temperaturkompensation für die Schwingungsperiode und die Verzögerungszeit in einfacher Weise durchgeführt werden kann. Dieses Kompensationsverfahren wird nachstehend erläutert.
6 zeigt ein schematisches Schaltbild der in 1 dargestellten Datenzwischenspeicherschaltung 2. Die Datenzwischenspeicherschaltung 2 enthält eine Zwischenspeicherschaltung 2a und eine Zwischenspeicherschaltung 2b. Die Zwischenspeicherschaltung 2a speichert jeweilige Bitdaten bzw. Datenbits der digitalen Steuerdaten CDI bei einer ansteigenden Flanke des von der programmierbaren Verzögerungsleitung 10 abgegebenen Verzögerungsimpulses PO zwischen. Die Zwischenspeicherschaltung 2a enthält D-Flip-Flops D-FF, deren Anzahl der Anzahl von Bits der digitalen Steuerdaten CDI entspricht. Die Zwischenspeicherschaltung 2b enthält fünf D-Flip-Flops D-FF zum Zwischenspeichern von Ausgangssignalen der D-Flip-Flops D-FF, die die unteren fünf Bits der digitalen Steuerdaten CDI in der Zwischenspeicherschaltung 2a bei einer abfallenden Flanke des von der programmierbaren Verzögerungsleitung 10 über einen Invertierer INV abgegebenen Verzögerungsimpulses PO zwischenspeichern. Die Zwischenspeicherschaltung 2 gibt die Ausgangssignale der fünf D-Flip-Flops D-FF, die die Zwischenspeicherschaltung 2b bilden, als die unteren Datenbits CDL ab und gibt die Ausgangssignale von D-Flip-Flops D-FF in der Zwischenspeicherschaltung 2a mit Ausnahme der für die unteren fünf Bits eingesetzten D-Flip-Flops D-FF als die oberen Datenbits CDH der digitalen Steuerdaten CDI ab.
In 7 sind Signalverläufe an den Eingängen und Ausgängen der in 6 dargestellten Datenzwischenspeicherschaltung 2 gezeigt. Wie in 7 dargestellt ist, speichert in der Datenzwischenspeicherschaltung 2 die Zwischenspeicherschaltung 2a die digitalen Steuerdaten CDI bei der ansteigenden Flanke des Verzögerungsimpulses PO zwischen, während die Verzögerungsschaltung 2b die unteren Datenbits CDL der digitalen Steuerdaten CDI, die durch die fünf unteren Bits der Zwischenspeicherschaltung 2a bei der ansteigenden Flanke des Verzögerungsimpulses PO zwischengespeichert wurden, zwischenspeichert, so daß die jeweiligen Zwischenspeicherschaltungen 2a und 2b die oberen Datenbits CDH und die unteren Datenbits CDL der digitalen Steuerdaten abgeben.
8A zeigt ein schematisches Schaltbild der in 1 dargestellten Ausgangs- bzw. Ausgabeschaltung 12. 8B zeigt Signalverläufe zur Erläuterung des Betriebs der in 8A dargestellten Ausgabeschaltung. Die Ausgabeschaltung 12 enthält ein Umschalt-Flip-Flop T-FF (toggle-FF) zum Abgeben eines Ausgangssignals, dessen Pegel als Reaktion auf den von der programmierbaren Verzögerungsleitung 10 stammenden Verzögerungsimpuls PO wechselt und einen Wähler bzw. eine Wähleinrichtung 12a, die einen Multiplexer zum Auswählen entweder der Abgabe des Verzögerungsimpulses PO in unveränderter Form oder zur Abgabe eines Signals PQ, das ein Impulstastverhältnis von 50 % besitzft, als das Ausgangssignal der Ausgabeschaltung.
Diese Maßnahmen sind getroffen, da dann, wenn der Verzögerungsimpuls PO als ein Ausgangsimpuls POUT in unveränderter Form abgegeben wird, die Möglichkeit besteht, daß das Signal aufgrund der Abrundung bei einer ansteigenden Flanke dieses Signals verschwindet, da die Impulsbreite des Ausgangsimpulses POUT zu klein ist, wenn eine den Ausgangsimpuls POUT empfangende Schaltungslast zu groß ist. In einem solchen Fall wird die kleine Impulsbreite des Verzögerungsimpulses in ein Impulssignal PQ mit einer großen Impulsbreite umgewandelt.
Weiterhin ist es auch möglich, die Impulsbreite des Impulssignals PQ nach Belieben in Übereinstimmung mit den digitalen Steuerdaten CDI dadurch zu verändern, daß die digitalen Steuerdaten CDI beim Zustand der Auswahl des Umschalt-Flip-Flops T-FF geändert werden.
Nachstehend wird die Betriebsweise dieses Ausführungsbeispiels der digital gesteuerten Oszillationseinrichtung mit dem vorstehend erläuterten Aufbau beschrieben. 9 zeigt Signalverläufe jeweiliger Signale in der digital gesteuerten Oszillationseinrichtung.
Wie in 9 gezeigt ist, zirkuliert der Steuerimpuls PT dann, wenn er ausgehend vom anfänglichen Zustand (PT = 0) ansteigt, in dem Ringoszillator des Oszillators 4, so daß der Schwingungsimpuls CLK vom Oszillator 4 mit dem vorbestimmten, 32 Invertierern INV entsprechenden Intervall abgegeben wird. Der Abwärtszähler 6 bewirkt eine Abwärtszählung als Reaktion auf den Schwingungsimpuls CLK.
Falls beispielsweise die digitalen Steuerdaten CDI in Form von "0001100000", die die oberen Datenbits "00011" und die unteren Datenbits "00000" enthalten, in die Einrichtung eingespeist werden, gibt der Abwärtszähler 6 das Erfassungssignal TCP dann ab, wenn drei Schwingungsimpulse CLK vom Oszillator 4 angelegt werden, da in dem Abwärtszähler 6. der Wert "3" eingestellt ist. Die Impulserzeugungsschaltung 8 gibt den Verzögerungsimpuls DI in Phase mit dem nachfolgend vom Oszillator 4 abgegebenen Schwingungsimpuls CLK ab. Weiterhin ist der Abwärtszähler 6 auf eine in Phase mit diesem Impulssignal DI liegende Zeitgabe voreingestellt, da der Abwärtszähler 6 durch den ersten Schwingungsimpuls CLR nach Abgabe des Erfassungssignals TCP voreingestellt wird.
Danach wird das Impulssignal DI um das vorbestimmte Intervall durch die programmierbare Verzögerungsleitung 10 verzögert und als der Verzögerungsimpuls PO abgegeben. Falls die unteren Datenbits die Pegel "00000" besitzen, wie vorstehend angegeben wurde, sind in allen Verzögerungsstufen 10a bis 10e der programmierbaren Verzögerungsleitung 10 die Basispfade K1 gewählt, so daß die Verzögerungszeit der programmierbaren Verzögerungsleitung 10 am kleinsten ist. Der Verzögerungsimpuls PO wird in die Ausgabeschaltung 12 eingespeist und extern als der Ausgangsimpuls POUT abgegeben.
Andererseits wird dieser Verzögerungsimpuls PO auch in die Rückkopplungsschaltung 14 eingespeist. Die Rückkopplungsschaltung 14 wird durch das von der Impulserzeugungsschaltung 8 abgegebene Impulssignal DI zurückgesetzt und durch den von der programmierbaren Verzögerungsleitung 10 abgegebenen Verzögerungsimpuls PO gesetzt, so daß das von der Verzögerungsschaltung 14 abgegebene Oszillationsbetrieb- bzw. Oszillationszustand-Steuersignal PS in Phase mit der ansteigenden Flanke des Impulssignals DI auf den niedrigen logischen Pegel L wechselt sowie in Phase mit der ansteigenden Flanke des Verzögerungsimpulses PO auf den hohen logischen Pegel H wechselt.
Wenn dann, wie in 9 gezeigt ist, das Wählsignal SEMD mit hohem logischen Pegel an die Wähleinrichtung 16 angelegt wird, d.h. wenn als Betriebsart der Einrichtung die Schwingungsbetriebsart durch das Wählsignal SEMD gewählt wird, wird das von der Rückkopplungsschaltung 14 abgegebene Schwingungszustand-Steuersignal PS als ein Steuerimpuls in den Oszillator 4 eingespeist, so daß der Schwingungsbetrieb während des niedrigen logischen Pegels L des Schwingungszustand-Steuersignals PS angehalten ist und der Oszillator 4 erneut mit dem vorstehend beschriebenen Betrieb beginnt, nachdem der Verzögerungsimpuls PO ansteigt.
Wie angegeben, ist es in Übereinstimmung mit diesem Ausführungsbeispiel der digital gesteuerten Oszillationseinrichtung möglich, den Betriebszustand zwischen Schwingungsbetrieb und Verzögerungsbetrieb in Übereinstimmung mit dem von außen eingegebenen Wählsignal SEMD umzuschalten. Das bedeutet, daß durch das Wählsignal SEMD wählbar ist, ob die Einrichtung in der Betriebsart als Oszillationseinrichtung, die zum digitalen Steuern der Ausgabeperiode des Ausgangsimpulses POUT imstande ist, oder in der Betriebsart als eine Verzögerungseinrichtung arbeitet, die zur digitalen Steuerung eines Intervalls (Verzögerungszeit) zwischen der Eingabe des Steuerimpulses PT (PI) bis zur Abgabe des Ausgangsimpulses POUT imstande ist.
Weiterhin können die Ausgabeperiode und die Verzögerungszeit des Ausgangsimpulses POUT jeweils um eine Intervalleinheit geändert werden, nämlich mit dem Intervall, das für den Invertierungsvorgang in jeder Stufe aus den Invertierern INV, die die zeitliche Auflösung der programmierbaren Verzögerungsleitung 10 bereitstellt, notwendig ist. Ferner können sie in einem breiten Bereich durch Veränderung der Anzahl von durch den Abwärtszähler 6 gezählten Schwingungsimpulsen CLR gesteuert werden.
Wenn folglich beispielsweise angenommen ist, daß das Zeitintervall für den Invertierungsvorgang in der invertierenden Schaltung (Invertierer), die den Oszillator 4 und die programmierbare Verzögerungsleitung 10 bildet, ungefähr 200 ps beträgt, kann die Verzögerungszeit und die Schwingungsfrequenz mit einer Auflösung von ungefähr 200 ps in einem breiten Bereich von mehreren ns bis zu mehreren Sekunden und von mehreren zehn MHz bis zu mehr als mehreren Hz gesteuert werden.
Weiterhin besitzt die programmierbare Verzögerungsleitung 10 bei diesem Ausführungsbeispiel die minimale Einheit der zu steuernden Verzögerungszeit in Form der Verzögerungszeit eines Invertierers INV. Jedoch kann die zeitliche Auflösung noch kleiner gemacht werden. 10 zeigt ein schematisches Schaltbild zur Veranschaulichung einer solchen Abänderung des Ausführungsbeispiels. Wie in 10 dargestellt ist, ist in der programmierbaren Verzögerungsleitung 10 weiterhin eine Verzögerungsstufe 10f vorgesehen. Die sechste Verzögerungsstufe 10f weist einen Invertierer INV in dem Basispfad K1 und einen Invertierer INV 3, der eine Verzögerungszeit besitzt, die um das 1,5-fache größer als die Verzögerungszeit TD des Invertierers INV in dem Verzögerungspfad K2 ist, sowie einen Multiplexer MPX auf, der mit dem geringstwertigen Datenbit LSB der unteren Datenbits CDL gespeist wird. Durch diesen Aufbau wird die minimale Verzögerungszeiteinheit der programmierbaren Verzögerungsleitung auf die Hälfte der Verzögerungszeit TD des Invertierers INV festgelegt. In diesem Fall ist es notwendig, die Anzahl von Bits der unteren Datenbits CDL von fünf auf sechs zu erhöhen.
Weiterhin können bei diesem Ausführungsbeispiel der digital gesteuerten Oszillationseinrichtung die Oszillations- bzw. Schwingfrequenz und die Verzögerungszeit durch die digitalen Steuerdaten CDI festgelegt werden, wie vorstehend erläutert wurde. Falls sich jedoch die Betriebszeit bzw. Schaltzeit der invertierenden Schaltung des Oszillators 4 und der programmierbaren Verzögerungsleitung 10 verändert, können die Schwingungsfrequenz und die Verzögerungszeit nicht exakt gesteuert werden, da die Schwingungsfrequenz und die Verzögerungszeit im wesentlichen durch die Betriebszeit bzw. Schaltzeit der invertierenden Schaltungen bestimmt sind, die den Oszillator 4 und die programmierbare Verzögerungsleitung 10 bilden.
Jedoch ist bei diesem Ausführungsbeispiel der digital gesteuerten Oszillationseinrichtung weiterhin eine Kompensationsdaten-Betriebsschaltung vorhanden, die zum Kompensieren der Schwingungsfrequenz und der Verzögerungszeit in einfacher und sicherer Weise dient. Hierbei können die Schwingungsperiode und die Verzögerungszeit digital dadurch gesteuert werden, daß Kompensationsdaten in Übereinstimmung mit Verhältnissen vorbestimmt werden, die durch Vergleich der Ausgabeperiode des Ausgangsimpulses POUT bei diesem Gerät mit einer Ausgabeperiode eines Ausgangssignals eines Referenzoszillators wie etwa eines Quarzoszillators oder dergleichen erhalten werden. Nachstehend wird ein Beispiel der Kompensationsdaten-Betriebsschaltung bzw. – Verknüpfungsschaltung zur Bestimmung der Kompensationsdaten unter Bezugnahme auf die 11A, 11B und 12 erläutert.
11A zeigt ein Blockschaltbild der Kompensationsdaten-Verknüpfungsschaltung bei diesem Ausführungsbeispiel. In 11B sind Signalverläufe jeweiliger Sigale in der in 11A gezeigten Kompensationsdaten-Verknüpfungsschaltung dargestellt. 12 zeigt ein Blockschaltbild einer in 11A gezeigten Kodierschaltung für eine Impuls-Phasendifferenz.
Wie aus 11A ersichtlich ist, enthält die Kompensationsdaten-Verknüpfungsschaltung eine erste Rodierschaltung 81 für die Impuls-Phasendifferenz, die zum Erfassen einer Phasendifferenz zwischen einem Referenzimpuls PA und dem Impuls POUT dient, eine zweite Rodierschaltung 81 für die Impuls-Phasendifferenz, die zum Erfassen einer Phasendifferenz zwischen dem Referenzimpuls PA und dem anderen Eingangsimpuls PB dient, und eine Kompensationswert-Verknüpfungsschaltung 83 zum Erzeugen von Kompensationsdaten Do in Übereinstimmung mit von den Phasendifferenz-Kodierschaltungen 81 und 82 abgegebenen kodierten Daten.
Die erste Impuls-Phasendifferenz-Kodierschaltung 81 wird durch einen Referenzoszillator wie etwa einen Quarzoszillator mit einem Referenzimpuls PA und mit dem Ausgangsimpuls POUT des vorstehend erläuterten Ausführungsbeispiels der digital gesteuerten Oszillationseinrichtung gespeist. Die zweite Impuls-Phasendifferenz-Kodierschaltung 82 wird mit dem von dem Referenzoszillator wie etwa dem Quarzoszillator oder dergleichen abgegebenen Referenzimpuls PA und einem Referenzimpuls PB gespeist, der durch Verzögerung des Referenzimpulses PA um ein vorbestimmtes Zeitintervall erhalten wird. Weiterhin ist der Ausgangsimpuls POUT, der an die Impulsphasendifferenz-Kodierschaltung 81 angelegt wird, ein Signal, das erhalten wird, wenn die digital gesteuerte Oszillationseinrichtung als Oszillator betrieben wird und die eingespeisten digitalen Daten CDI so festgelegt sind, daß die Schwingungsperiode gleich der des Referenzimpulses PA ist.
Jede der vorstehend angegebenen Impuls-Phasendifferenz-Kodierschaltungen 81 und 82 enthält eine Ringverzögerungs-Impulserzeugungsschaltung 84, die, wie in 12 gezeigt ist, ein ODER-Glied, ein NAND-Glied, eine geradzahlige Anzahl von in Form eines Rings verbundenen Invertierern, einen Zähler 86, einen Impulswähler 88 und einen Kodierer 90 umfaßt. Diese Impuls-Phasendifferenz-Kodierschaltungen 81 und 82 sind in der auf denselben Anmelder wie vorliegende Anmeldung zurückgehenden japanischen Patentanmeldung Nr. 2-15865 usw. beschrieben und arbeiten folgendermaßen: Bei jeder der vorstehend angegebenen Impuls-Phasendifferenz-Kodierschaltungen 81 und 82 wird ein Referenzimpuls PA an einen Eingang des ODER-Glieds der Ringverzögerungs-Impulserzeuqungsschaltung 84 angelegt. An Zwischenpunkten der Ringverzögerungs-Impulserzeugungsschaltung 84 werden dann eine Mehrzahl von verzögerten Impulsen abgegeben und diese dem Impulswähler 88 zugeführt. Die verzögerten Impulse bestimmen eine Verzögerungszeit in Abhängigkeit von der Anzahl der Stufen von Invertierern, durch die der Referenzimpuls PA hindurchgeleitet ist. Der Impulswähler 88 wird mit dem anderen Eingangsimpuls POUT oder PB gespeist. Bei Empfang dieses Impulses POUT oder PB wählt der Impulswähler 88 lediglich Eingangssignale, die von Stufen der Ringverzögerungs-Zmpulserzeugungsschaltung 84 kommen, die der Referenzimpuls PA erreicht hat, und gibt ein Signal, das den ausgewählten Eingängen entspricht, an den Kodierer 90 ab. Der Kodierer 90 erzeugt ein binäres digitales Ausgangssignal entsprechend den an ihn angelegten Eingangssignalen. Da die letzte Stufe des Invertiererausgangs der Ringverzögerungs-Impulserzeugungsschaltung 84 mit dem ODER-Glied verbunden ist, gelangt der Referenzimpuls PA wieder zu dem ODER-Glied mit einer Zeitverzögerung zurück, die durch alle den Ring bildenden Schaltungen erzeugt wurde. Als Ergebnis kreist der Referenzimpuls PA in der Ringverzögerungs-Impulserzeugungsschaltung 84. Der Zähler 86 ist mit einem Ausgang der letzten Stufe der Invertierer verbunden und gibt das Zählergebnis als die oberen bzw. höherwertigen Bits, bezogen auf das Ausgangssignal des Kodierers 90, ab.
Demzufolge werden, wie in 11B gezeigt ist, durch Ausgangssignale der vorstehend erläuterten Impuls-Phasendifferenz-Kodierschaltungen 81 und 82 Zeitdifferenzen zwischen den Impulsen PA und POUT oder den Impulsen PA und PB als digitale Werte DA0 oder DAB bereitgestellt. Der Aufbau und die Arbeitsweise der vorstehend erläuterten Impuls-Phasendifferenz-Rodierschaltungen 81 und 82 sind in größeren Einzelheiten in der japanischen Patentanmeldung Nr. 2-15865 usw. offenbart. Daher werden sie hier nicht in größeren Einzelheiten beschrieben.
Wie erwähnt, erzeugt die Impuls-Phasendifferenz-Kodierschaltung 81 den digitalen Wert DA0, der die Zeitdifferenz zwischen dem Ausgangsimpuls POUT der digital gesteuerten Oszillationseinrichtung und dem Referenzimpuls PA des Referenzoszillators wie etwa eines Quarzoszillators repräsentiert. Die Impuls-Phasendifferenz-Rodierschaltung 82 erzeugt den digitalen Wert DAB, der den zeitlichen Unterschied zwischen dem Referenzimpuls PA und dem Referenzimpuls PB repräsentiert. Da von den in der vorstehend angegebenen Weise erhaltenen digitalen Werten DAB und DA0 der digitale Wert DAB die zeitliche Differenz zwischen den Eingabezeitpunkten der Referenzimpulse PA und PB, die dieselbe Periode besitzen, repräsentiert und die Zeitdifferenz bekannt ist, kann der erhaltene digitale Wert DAB als Referenz-Zeitdaten eingesetzt werden. Andererseits repräsentiert der digitale Wert DA0 in einfacher Weise die Differenz zwischen einer ansteigenden Flanke des Referenzimpulses PA und des Ausgangsimpulses POUT, so daß es nicht möglich ist, eine Veränderung von Perioden zwischen dem Referenzimpuls PA und dem Ausgangsimpuls POUT aus diesem digitalen Wert DA0 zu erhalten.
Die Kompensationswert-Verknüpfungsschaltung 83 bildet daher zunächst einen digitalen Wert ΔDA0 (= DA02 – DA01), der einer zeitlichen Differenz der Periode zwischen dem Referenzimpuls PA und dem Ausgangsimpuls POUT entspricht, indem der Unterschied zwischen digitalen Werten DA01 und DA02 bestimmt wird, die nacheinander zweifach durch die Impuls-Phasendifferenz-Rodierschaltung 81 gebildet werden. Hierbei gibt der digitale Wert ΔDA0 dann, wenn er positiv ist, an, daß die Periode des Ausgangsimpulses POUT länger ist als die des Referenzimpulses PA, während er dann, wenn er negativ ist, anzeigt, daß die Periode des Ausgangsimpules POUT kürzer ist als der Referenzimpuls PA.
Es werden dann Zeitdifferenzdaten TA0 (= TAB × ΔDA0 / DAB), die den zeitlichen Unterschied zwischen dem Ausgangsimpuls POUT und dem Referenzimpuls PA exakt repräsentieren, aus diesem digitalen Wert ΔDA0, dem digitalen Wert DAB und dem bekannten, durch den vorstehend angegebenen digitalen Wert DAB repräsentierten Zeitintervall TAB erhalten. Die Zeitdifferenzdaten TA0 werden einer Referenzschwingungsperiode TA des Referenzimpulses PA hinzuaddiert, um eine aktuelle Schwingungsperiode T0 (= TA + TA0) des Ausgangsimpulses POUT zu erhalten. Rompensationsdaten Do (= TA / T0) werden durch Subtrahieren oder Teilen der Referenzschwingungsperiode TA durch die Schwingungsperiode T0 erhalten.
Als Ergebnis haben die Zeitdifferenzdaten TA0 beispielsweise den Wert von –200 ns, wenn die digital gesteuerte Oszillationseinrichtung mit einer durch die digitalen Daten CDI gesteuerten Oszillationsperiode von 1000 ns zum Erhalten der Kompensationsdaten mittels eines Referenzoszillators mit einer Oszillationsfrequenz von 1 MHz (Schwingungsperiode: 1000 ns) betrieben wird und die aktuelle Schwingungsperiode 800 ns beträgt. Die Schwingungsperiode T0 liegt bei 800 ns und wird aus dem Wert TA0 und der Referenzschwingungsperiode TA (= 1000 ns) erhalten. Demgemäß wird als die Rompensationsdaten Do 1,25 (1000/800) erhalten.
Daher wird nach dieser Verarbeitung beim Betrieb der vorstehend erläuterten digital gesteuerten Oszillationseinrichtung ein Wert CCDI (= Do × CDI), der durch Kompensieren bzw. Verrechnen der digitalen Daten CDI mittels der Rompensationsdaten Do erhalten wird, an die Datenzwischenspeicherschaltung 2 eingangsseitig angelegt. Die digital gesteuerte Oszillationseinrichtung erzeugt somit den Ausgangsimpuls POUT mit einer Schwingungsperiode, die den digitalen Daten CDI entspricht.
Weiterhin ist die digital gesteuerte Oszillationseinrichtung gemäß diesem Ausführungsbeispiel bei einer Phasenreqelschleife PLL für hohe Frequenz anwendbar, die bei einer Kommunikationseinrichtung oder einer Motorsteuereinrichtung oder dergleichen einsetzbar ist, da die digital gesteuerte Oszillationseinrichtung ihre Oszillationsfrequenz in digitaler Weise bis in einen hohen Frequenzbereich im Bereich von mehreren zehn MHz aufgrund der in die Datenzwischenspeicherschaltung 2 eingespeisten digitalen Steuerdaten CDI steuern kann. 13A zeigt ein Beispiel eines Einsatzes dieses Ausführungsbeispiels der digital gesteuerten Oszillationseinrichtung. Gemäß 13A kann eine digitale Phasenregelschleife PLL für hohe Frequenz ohne Analog/Digital-Wandler oder dergleichen in folgender Weise aufgebaut sein:
Die digital gesteuerte Oszillationseinrichtung gemäß dem vorstehend beschriebenen Ausführungsbeispiel wird als ein variabler Frequenzoszillator 92 benutzt und die in 12 gezeigte Impuls-Phasendifferenz-Kodierschaltung wird als ein Phasenvergleicher 94 benutzt. Ein bekanntes digitales Filter wird als Schleifenfilter 96 eingesetzt.
13B zeigt ein Zeitdiagramm zur Veranschaulichung der Arbeitsweise dieser Ausführungsform der digitalen Phasenregelschleife.
Durch den Phasenvergleicher 94 wird eine Phasendifferenz zwischen dem von dem Oszillator 92 mit variabler Frequenz abgegebenen Ausgangsimpuls POUT und einem extern eingespeisten Referenzimpuls PC in Form eines digitalen Werts DA gebildet. Der digitale Wert DA wird durch das Schleifenfilter 96 in einen digitalen Wert DB umgesetzt und der umgesetzte Wert wird an den variablen Oszillator 92 angelegt. Als Ergebnis wird der Ausgangsimpuls POUT durch den Referenzimpuls PC gesteuert.
Da eine Veränderung des invertierenden Intervalls bzw. Invertierungsintervalls der invertierenden Schaltungen, die den Oszillator 4 und die programmierbare Verzögerungsleitung 10 bilden, automatisch in einer solchen Phasenregelschleife PLL (aufgrund der Rückkopplung) kompensiert wird, ist es nicht notwendig, die digitalen Steuerdaten zu kompensieren.
Die beschriebene programmierbare Verzögerungsleitung umfaßt somit mehrere Verzögerunsstufen, die in Reihe geschaltet sind und von denen jede einen Basispfad, einen Verzögerungspfad zum Durchleiten des Eingangssignals mit einer vorbestimmten Verzögerungszeit, und eine Wähleinrichtung zum Auswählen entweder des Basispfads oder des Verzögerungspfads für die Durchleitung des eingegebenen Signals in Übereinstimmung mit von außen eingegebenen digitalen Daten, wobei die Unterschiede beim Durchleiten des eingegebenen Signals durch den Basispfad bzw. durch den Verzögerungspfad in den mehreren Verzögerungsstufen UD × 2ⁿ (n = 0, 1, 2,...) beträgt. Hierbei bezeichnet UD die Verzögerungszeiteinheit. Eine programmierbare Verzögerungseinrichtung umfaßt einen Oszillator und eine Zähler, der eine grobe Verzögerungszeit in Abhängigkeit von den oberen Datenbits von Steuerdaten bestimmt, und eine programmierbare Verzögerungszeit, die eine feine Verzögerungszeit in Übereinstimmung mit den unteren Datenbits der Steuerdaten bestimmt, wobei die feine Verzögerungszeit bzw. feine Zeitverzögerung nach der Beendigung der groben Verzögerungszeit bzw. Zeitverzögerung zum Erhalten der gesamten Verzögerungszeit durchgeführt wird. Der Zähler stellt einen breiten Bereich von Verzögerungszeiten bereit. Der Oszillator der programmierbaren Verzögerungseinrichtung kann durch ein Steuersignal gesteuert werden. Weiterhin kann eine Rückkopplungsschaltung zum Zuführen des von der Verzögerungsleitung abgegebenen Verzögerungssignals als Steuersignal zum Oszillator der programmierbaren Verzögerungseinrichtung hinzugefügt werden, so daß ein digital gesteuerter Oszillator geschaffen wird.

Claims

Programmierbare Verzögerungseinrichtung mit: (a) einem Oszillator (4), der auf ein Eingangssignal (PT) anspricht und zum Erzeugen von Schwingungsimpulsen mit einem vorbestimmten Intervall dient; (b) einer Zähleinrichtung (6) zum Zählen der Schwingungsimpulse und zum Erzeugen eines Erfassungssignals (TCP), wenn ein Zählwert der Zähleinrichtung (6) einen vorbestimmten wert erreicht; (c) einer programmierbaren Verzögerungsleitung (10) zum Verzögern des Erfassungssignals (TCP) um ein Intervall, das kleiner ist als das vorbestimmte Intervall, wobei das Intervall durch binäre Daten mit einem Einheitsverzögerungsintervall gesteuert wird, welches 1/32 des vorbestimmten Intervalls ist; und (d) einer Steuerdaten-Zuführungseinrichtung (2) zum Empfangen von binären Steuerdaten (CDI) mit einer vorbestimmten Anzahl von Bits, die eine Verzögerungszeit des Eingangssignals (PT) anzeigen, zum Anlegen von höherwertigen Bits (CDH) der binären Steuerdaten (CDI) an die Zähleinrichtung (6) als den vorbestimmten Wert sowie zum Zuführen von geringerwertigen Bits (CDL) der binären Steuerdaten (CDI) an die programmierbare Verzögerungsleitung (10) als die binären Daten, wobei das Intervall in der programmierbaren Verzögerungsleitung (10) binär gesteuert wird.
Programmierbare Verzögerungseinrichtung nach Anspruch 1, wobei der Oszillator (4) einen Ringoszillator mit einer ungeradzahligen Anzahl von invertierenden Schaltungen aufweist, die zu einem Ring verschaltet sind.
Programmierbare Verzögerungseinrichtung nach Anspruch 2, wobei eine der invertierenden Schaltungen eine auf ein Steuersignal (PT) ansprechende Aktivierungsschaltung (NAND) zum Einleiten der Schwingung des Ringoszillators aufweist.
Programmierbare Verzögerungseinrichtung nach Anspruch 2 oder 3, mit einer ungeradzahligen Anzahl von invertierenden Schaltungen (INVa, INVb, INVc), die in Reihe zwischen den Ringoszillator geschaltet sind und Stromtreiberkapazitäten haben, die sich in Richtung eines durch diese laufenden Signals schrittweise vergrößern.
Programmierbare Verzögerungseinrichtung nach einem der Ansprüche 2 bis 4, wobei ein Intervall der von dem Oszillator (4) abgegebenen Schwingungsimpulse das 2n-fache (n = 0, 1, 2, 3 ...) eines Invertierungsintervalls ist, das zur Umkehrung des Schaltungszustands der ungeradzahligen Anzahl von invertierenden Schaltungen erforderlich ist.
Programmierbare Verzögerungseinrichtung nach einem der Ansprüche 1 bis 5, wobei die programmierbare Verzögerungsleitung (10) invertierende Schaltungen zum Verzögern des Impulssignals um ein Intervall enthält, das zur Umkehrung eines Schaltungszustands der invertierenden Schaltung notwendig ist.
Programmierbare Verzögerungseinrichtung nach Anspruch 6, wobei die programmierbare Verzögerungsleitung (10) und der Oszillator (4) invertierende Schaltungen enthalten, die dieselben Eigenschaften besitzen.
Programmierbare Verzögerungseinrichtung mit: (a) einem Oszillator (4), der auf ein Eingangssignal (PT) anspricht und zum Erzeugen von Schwingungsimpulsen mit einem vorbestimmten Intervall dient; (b) einer Zähleinrichtung (6) zum binären Zählen der Schwingungsimpulse und zum Erzeugen eines Erfassungssignals (TCP) mit einer Verzögerung, wenn ein Zählwert der Zähleinrichtung (6) einen ersten Teil von Bits von binären Steuerdaten erreicht; und (c) N binäre programmierbaren Verzögerungsleitungen zum Verzögern des Erfassungssignals um ein Intervall, das durch einen zweiten Teil von Bits der binären Steuerdaten definiert ist, mit einer Verzögerungseinheit, welche 1/2^N des vorbestimmten Intervalls ist, wobei ein Maximum des Intervalls kürzer als das vorbestimmte Intervall ist und die Summe der Verzögerung und des Intervalls aufeinanderfolgend binär gesteuert wird.