DE4244085A1 - - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeicher­ vorrichtung. Insbesondere betrifft die vorliegende Erfindung eine Halbleiterspeichervorrichtung mit einer Mehrzahl von Speicherzellenbereichen, und mit einem Lese-/Schreibgatter, sowie eine Hochgeschwindigkeitszugriffsoperation.

Die Anstrengungen der Halbleiterspeicherindustrie bewegen sich zunehmend zu einer höheren Speicherkapazität und einer höheren Betriebsgeschwindigkeit. Diese Entwicklung zeigt sich besonders deutlich im Bereich der DRAM (Dynamic Random Accces Memory= Dynamischer Speicher mit wahlfreiem Zugriff), bei dem eine Speicherzelle aus einem Kondensator und einem MOS-Transistor in Kompaktstruktur gebildet wird.

Fig. 8 zeigt einen Aufbau einer derartigen Halbleiterspei­ chervorrichtung. Wie in Fig. 8 gezeigt, umfaßt die Halblei­ terspeichervorrichtung einen Leseverstärkerbereich 1, eine Mehrzahl von Speicherzellenbereichen 2, die in einer Matrix von Zeilen und Spalten angeordnet sind, vier Zeilendekoder 3, vier Spaltendekoder 4, einen Wortleitungsverbindungsbereich 5, der parallel zu den Speicherzellenbereichen in Zeilenrichtung vorgesehen ist, einen Leerbereich 6, eine Lese-/Schreibschal­ tung 7 sowie eine Steuerschaltung 66.

Die Mehrzahl von Speicherzellenbereichen 2 ist um die ge­ strichpunktete Linie in Fig. 8 herum symmetrisch angeordnet. Die Speicherzellenbereiche 2 an der linken und rechten Seite der gestrichpunkteten Linie sind ferner um den Leseverstärker­ bereich 1 symmetrisch angeordnet.

Der Leseverstärkerbereich 1 ist zwischen einem Paar von Spei­ cherzellenbereichen 2 vorgesehen, die in Spaltenrichtung ange­ ordnet sind. Dieser Leseverstärkerbereich 1 ist mit einem Le­ severstärker, einem Eingabe-/Ausgabegatter und dergleichen versehen, wie nachfolgend beschrieben werden wird.

Die Steuerschaltung 66 erzeugt verschiedene Signale zum Steuern der Halbleiterspeichervorrichtung entsprechend eines Zeilen­ adreßpulssignals /RAS, eines Spaltenadreßpulssignals /CAS, eines Schreibsignals /WE sowie eines Adreßsignals Add. Die er­ zeugten Signale umfassen ein Blockauswahlsignal Φ, das durch einen weißen Pfeil in der Figur angedeutet ist, ein internes Adreßsignal (nachfolgend lediglich als "Adreßsignal" bezeich­ net), das an den Zeilendekoder 3 und den Spaltendekoder 4 an­ gelegt wird, sowie ein internes Lese-/Schreibsignal zum Steuern der Lese-/Schreibschaltung 7.

Der Zeilendekoder 3 wählt eine Wortleitung WL als Reaktion auf ein Adreßsignal und zieht die ausgewählte Wortleitung WL auf einen H-Pegel (logisch high). Der im Leseverstärkerbereich vorgesehene Leseverstärker verstärkt die Daten einer Speicher­ zelle, die mit der ausgewählten Wortleitung WL verbunden ist. Der Spaltendekoder 4 wählt ein gewünschtes Bit aus den Spei­ cherzellen einer Zeile der ausgewählten Wortleitung WL als Reaktion auf ein Adreßsignal.

Der Wortleitungsverbindungsbereich 5 dient zum Vermindern der Impedanz einer Wortleitung WL.

Die Fig. 9 zeigt einen Aufbau der Wortleitung WL, angedeutet durch die unterbrochene (gestrichelte) Linie in Fig. 8. Da die Wortleitung WL einen hohen Widerstand durch die Tatsache auf­ weist, daß sie im allgemeinen aus einer Polysiliziumschicht gebildet ist, nimmt die Zeitkonstante einen hohen Wert ein, wenn die Wortleitung ansteigt. Der Widerstand einer Wortleitung wird durch Kurzschließen der Aluminiumverbindung und der Polysiliziumverbindung im Wortleitungsverbindungsbereich 5 be­ wirkt, der parallel zu den Speicherzellenbereichen 2 in Spal­ tenrichtung vorgesehen ist. Als Ergebnis wird die Zeitkonstante zum Zeitpunkt des Ansteigens der Wortleitung vermindert, zum Gestatten einer höheren Operationsgeschwindigkeit der Halblei­ terspeichervorrichtung.

AIs Alternative zum Verbinden der Aluminiumverbindung und der Polysiliziumverbindung kann eine aus zwei Inverterstufen ge­ bildete Pufferschaltung im Wortleitungsverbindungsbereich 5 vorgesehen sein, wie in Fig. 10 gezeigt. Dies führt zu dem Vorteil, daß eine Verzögerung des Wortleitungsauswahlsignals verhindert wird. Durch das Wortleitungsverbindungsverfahren und das Verfahren zum Vorsehen einer Pufferschaltung wird in beiden Fällen die Impedanz der Wortleitung vermindert.

Die Fig. 11 zeigt schematisch ein Layout des Bereiches, der durch die jeweils mit einem Punkt unterbrochene Linie in Fig. 8 umgeben ist. Wie in Fig. 11 gezeigt, umfaßt der Bereich eine Wortleitung 40, Bitleitungen BL und /BL sowie eine Kontaktöff­ nung 41. Kontaktöffnungen 41 sind in oberen und unteren Stufen angeordnet, so daß sie nicht miteinander in Kontakt treten. Die Polysiliziumschicht und die Aluminiumverbindungschicht liegen übereinander, wie in Fig. 9 gezeigt, und werden durch die Kontaktöffnung 41 im Wortleitungsverbindungsbereich 5 verbun­ den. Der Leerbereich 6 ist ein Bereich, der von den Wortlei­ tungsverbindungsbereichen 5 und den Leseverstärkerbereichen 1 umgeben ist, und er bildet einen Rand im Layout. Obwohl zwei MOS-Transistoren 42 und 43 in diesem Bereich 6 vorgesehen sind, wie weiter unten in Zusammenhang mit Fig. 12 beschrieben wird, wird der Bereich 6 im wesentlichen als Leerbereich angesehen. Die Fig. 12 ist ein Schaltbild mit dem Bereich, der durch die durch zwei Punkte unterbrochene Linie A in Fig. 8 umgeben ist, mit dem Aufbau einer herkömmlichen Halbleiterspeichervorrich­ tung. Wie in Fig. 12 gezeigt, umfaßt der Leseverstärkerbereich 7 links der gestrichpunkteten Linie NMOS-FETs 7, 8, 11 und 12, die als Speicherzellenbereichauswahlgatter wirken, NMOS-FETs 9 und 10, die als Eingabe-/Ausgabegatter dienen, eine Schaltung 39, die einen Leseverstärker und eine Bitleitungs­ ausgleichsschaltung aufweist, sowie ein Unter-I/O-Leitungspaar SIO1 und /SIO1. Der auf der rechten Seite der gestrichpunkteten Linie angeordnete Leseverstärkerbereich 1 entspricht dem Lese­ verstärkerbereich 1 auf der linken Seite der gestrichpunkteten Linie, und er umfaßt NMOS-FETs 25, 26, 29 sowie 30, die als Speicherzellenbereichsauswahlgatter wirken, NMOS-Transistoren 27 und 28, die als Eingabe-/Ausgabegatter dienen, eine Schal­ tung 39, die einen Leseverstärker und eine Auswahlschaltung aufweist, sowie ein Unter-I/O-Leitungspaar SIO3 und /SIO3.

Der auf der linken Seite der gestrichpunkteten Linie angeord­ nete Leerbereich 6 umfaßt NMOS-FETs 42 und 43, die als Block­ auswahlgatter dienen. Der Leerbereich 6 auf der rechten Seite der gestrichpunkteten Linie umfaßt NMOS-FETs 44 und 45, die als Blockauswahlgatter dienen. Das Signal Φ1 in Fig. 12 ist ein Signal zum Auswählen des Blocks links der gestrichpunkteten Linie, wenn es hohen Pegel erreicht. Das Signal Φ2 ist ein Signal zum Auswählen des Blocks rechts der gestrichpunkteten Linie. Das Signal Φ1 wählt die Speicherzellenbereiche aus, die auf der linken Seite des Leseverstärkerbereiches 1 in dem Be­ reich links von der gestrichpunkteten Linie angeordnet sind.

Das Signal ΦS2 wählt die Speicherzellenbereiche wählt die Speicherzellenbereiche aus, die an der rechten Seite des Spei­ cherzellenbereiches 1 in dem Bereich links von der gestrich­ punkteten Linie angeordnet sind. Entsprechend sind die Signale ΦS3 und ΦS4 Signale zum Auswählen der Speicherzellenbereiche auf der linken bzw. auf der rechten Seite des Speicherzellen­ bereiches 1 in dem Bereich rechts von der gestrichpunkteten Linie.

Das Signal BLIQ dient zum Ausgleichen des Potentials des Bit­ leitungspaares.

Die Schaltung 39 gleicht das Potential der Bitleitungen BL und /BL aus und erkennt die Potentialdifferenz der Bitleitungen BL und /BL. Die Einzelheiten dieser Schaltung 39 sind in Fig. 13 gezeigt. Wie in Fig. 13 gezeigt, umfaßt die Schaltung 39 einen Leseverstärker 39S, der auf Leseverstärkertreibersignale ΦP und ΦN reagiert, zum Erkennen und Verstärken der Potential­ differenz von Bitleitungen BL und /BL, und eine auf ein Bit­ leitungsausgleichssignal BLIQ reagierende Ausgleichsschaltung 39E zum Ausgleichen des Potentiales der Bitleitungen BL und /BL auf die Hälfte des Spannungsversorgungspotentiales Vcc. Die Leseverstärkertreibersignale ΦP und ΦN sind zueinander kom­ plementär.

Die Fig. 14 ist ein Zeitablaufdiagramm der Halbleiterspei­ chervorrichtung nach Fig. 12.

Die Lese- und Schreiboperation der Daten der Speicherzelle 21 aus Fig. 12 wird nachfolgend unter Bezug auf das Zeitablauf­ diagramm in Fig. 14 beschrieben.

Zu einem Zeitpunkt t1 wird ein Zeilenadreßsignal verriegelt, wenn das Zeilenadreßpulssignal /RAS L-Pegel (logisch niedrig) erreicht. Zu einem Zeitpunkt t2 erreicht das Signal ΦS1 zum Auswählen eines Speicherzellenbereiches L-Pegel, und die Wort­ leitung WL1, die mit dem Zugriffsgatter der Speicherzelle 21 verbunden ist, erreicht H-Pegel entsprechend dem Zeilenadreß­ signal. Das Signal ΦS2 zum Auswählen der Speicherzellenbe­ reiche der rechten Seite hält einen H-Pegel. Als Reaktion auf das Signal ΦS2 werden die Speicherzellenbereichsauswahlgatter 7 und 8 ausgeschaltet, und die Speicherzellenbereichsauswahl­ gatter 11 und 12 eingeschaltet. Daher werden die Daten der Speicherzellen 21 auf die Bitleitung BL2 ausgelesen, wodurch eine Potentialdifferenz zwischen dem Bitleitungspaar BL2 und /BL2 erzeugt wird.

Wenn zu einem Zeitpunkt t3 der Leseverstärker 39S aktiviert wird, wird die Potentialdifferenz des Bitleitungspaares BL2 und /BL2 verstärkt. Zu einem Zeitpunkt t4 zieht der Spaltendekoder 4 das Spaltenauswahlsignal Yi auf H-Pegel, entsprechend einem Spaltenadreßsignal. Das Blockauswahlsignal Φ1 erreicht H- Pegel, und die Blockauswahlgatter 42 und 43 werden eingeschal­ tet. Als Ergebnis werden das Bitleitungspaar BL2 und /BL2, das Unter-I/O-Leitungspaar SIO2 und /SIO2 sowie das Haupt-I/O-Lei­ tungspaar GIO2 und /GIO2 verbunden, wodurch die Potentiale des Bitleitungspaares BL2 und /BL2 auf das Haupt-I/O-Leitungspaar GIO2 und /GIO2 übertragen werden. Die in Fig. 8 gezeigte Lese­ /Schreibschaltung 7 erkennt die Potentialdifferenz des Haupt- I/O-Leitungspaares GIO2 und /GIO2 und identifiziert die in der Speicherzelle 21 gehaltenen Daten. Die in der Speicherzelle 21 gehaltenen Daten sind logisch hoch, wenn das Potentdial der Haupt-I/O-Leitung GIO2 höher als das von /GIO2 ist, und es ist logisch niedrig, wenn das Potential der Haupt-I/O-Leitung GIO2 niedriger als das von /GIO2 ist.

Zu einem Zeitpunkt t5, wenn das Schreibsignal /WE L-Pegel er­ reicht, werden die an die Haupt-I/O-Leitungen GIO2 und /GIO2 angelegten Schreibdaten an Bitleitungen BL2 und /BL2 über die Unter-I/O-Leitungen SIO2 und /SIO2 übertragen, wodurch Daten in die Speicherzelle 21 eingeschrieben werden.

Da der Aufbau nach Fig. 12 das Unter-I/O-Leitungspaar und das Haupt-I/O-Leitungspaar mit dem Bitleitungspaar verbunden vor­ sieht, wenn das Spaltenauswahlsignal Yi H-Pegel erreicht, muß das Spaltenauswahlsignal Yi auf den H-Pegel gezogen werden, nachdem die Potentialdifferenz durch den Leseverstärker 39S verstärkt worden ist.

Da die Unter-I/O-Leitungen und Haupt-I/O-Leitungen eine große parasitäre Kapazität aufweisen und mit der Bitleitung verbunden werden, wenn das Spaltenauswahlsignal Yi auf einen H-Pegel vor einer Leseverstärkeroperation gebracht wird, führt dies zu einer kleinen Potentialdifferenz zwischen den Bitleitungen BL2 und /BL2, was zu einem möglichen fehlerhaften Betrieb dadurch führen kann, daß der Leseverstärker diese kleine Potentialdif­ ferenz nicht verstärkt.

In Fig. 15 ist eine herkömmliche Schaltung zum Lösen eines derartigen Problemes gezeigt. Die Fig. 15 ist ein Schaltbild mit dem Beispiel eines Aufbaues einer herkömmlichen Halblei­ terspeichervorrichtung. Die Halbleiterspeichervorrichtung aus Fig. 15 unterscheidet sich von der aus Fig. 12 dadurch, daß NMOS-FETs 46 bis 49 als Auslesegatter in dem Leseverstärker­ bereich dienen, der auf der linken Seite der gestrichpunkteten Linie vorgesehen ist, und NMOS-FETs 52 und 53 zum Auswählen eines Ausleseblockes im Leerbereich 6 zugefügt sind, der un­ terhalb des Leseverstärkers 1 angeordnet ist. Entsprechend dienen NMOS-FETs 46 bis 49 als Auslesegatter im Leseverstär­ kerbereich 1, der auf der rechten Seite der gestrichpunkteten Linie vorgesehen ist, und NMOS-FETs 62 und 63 sind zum Aus­ wählen eines Ausleseblocks im leeren Bereich 6 unterhalb des Leseverstärkerbereichs 1 hinzugefügt. Ein Ausgabeleitungspaar SO1 und /SO1 ausschließlich zum Lesen und ein Unter-Eingabe- Leitungspaar SI1 und /SI1 ausschließlich zum Schreiben sind vorgesehen.

Fig. 16 ist ein Zeitablaufdiagramm zum Verdeutlichen des Be­ triebes der Halbleiterspeichervorrichtung aus Fig. 15.

Die Operation zum Auslesen von Daten aus der Speicherzelle 21 in Fig. 15 und zum Schreiben eines invertierten Datums wird unter Bezug auf das Zeitablaufdiagramm in Fig. 16 beschrieben.

Zu einem Zeitpunkt t1, wenn ein Zeilenadreßpulssignal /RAS L-Pegel erreicht, wird ein Zeilenadreßsignal verriegelt. Der Zeilendekoder 3 zieht die Wortleitung WL1 auf H-Pegel entspre­ chend dem Zeilenadreßsignal. Als Reaktion wird das Adreßgatter der Speicherzelle 21 eingeschaltet, wodurch die Daten in der peicherzelle 21 auf das Bitleitungspaar BL und /BL ausgelesen werden. Zu einem Zeitpunkt t3 wird das Spaltenauswahlsignal YRi auf einen H-Pegel gebracht, zum Leitendmachen der NMOS-FETs 48 und 49, und das Blockauswahlsignal Φ1 wird auf H-Pegel ge­ bracht, zum Leitendmachen der NMOS-FETs 52 und 53. Da das Potential der Bitleitung BL2 höher als das der Bitleitung /BL2 ist, wird der NMOS-FET 46 deutlicher als der NMOS-FET 47 ein­ geschaltet. Daher werden die Potentiale auf der Unter-Ausga­ beleitung SO1 und der Haupt-I/O-Leitung GIO2 niedriger als die jeweiligen Potentiale auf der Unter-Auswahlleitung /SO1 und der Haupt-I/O-Leitung GIO2. Die Lese-/Schreibschaltung 7 erkennt die Potentialdifferenz zwischen den Haupt-I/O-Leitungen GIO und /GIO und identifiziert die in der Speicherzelle 21 gehaltenen Daten. Wenn das Potential der Haupt-I/O-Leitung GIO niedriger als das von GIO ist, sind die Speicherzellendaten logisch hoch. Wenn das Potential der Haupt-I/O-Leitung GIO höher als das von /GIO ist, sind die Speicherzellendaten logisch niedrig.

Wie oben beschrieben unterscheidet sich die Halbleiterspei­ chervorrichtung aus Fig. 15 von der aus Fig. 12 dadurch, daß das Spaltenauswahlsignal YRi vor der Leseverstärkeroperation auf einen hohen Pegel gebracht wird, und die Speicherzellenda­ ten auf ein Haupt-I/O-Leitungspaar GIO2 und /GIO2 ausgelesen werden. Dies führt zu dem Vorteil einer schnelleren Auslese­ operation der Speicherzellendaten auf das Haupt-I/O-Leitungs­ paar GIO2 und /GIO2.

Zu einem Zeitpunkt t4, wenn das Schreibsignal /WE auf einen L- Pegel gebracht wird, erreicht das Spaltenauswahlsignal YWi H- Pegel, wodurch die Daten auf der Haupt-I/O-Leitung an die Bit­ leitung angelegt werden. Dann wird das Potential der Bitleitung BL2 in die Speicherzelle 21 eingeschrieben.

Bei der herkömmlichen Halbleiterspeichervorrichtung des oben beschriebenen Aufbaues ist die Breite W2 des Leseverstärkerbe­ reiches 1 in Spaltenrichtung aus Fig. 15 vergrößert, vergli­ chen mit der Breite W1 des Leseverstärkerbereiches in Spalten­ richtung aus Fig. 12, zum Vergrößern der Auslesegeschwindig keit der Daten, wenn der Aufbau aus Fig. 12, wie in Fig. 15 gezeigt, implementiert wird. Dies führt zu dem Problem der vergrößerten belegten Chipfläche.

Aufgabe der vorliegenden Erfindung ist es, eine Hochgeschwin­ digkeitszugriffsoperation für eine Halbleiterspeichervorrich­ tung zu gestatten, die eine Mehrzahl von Speicherzellenberei­ chen aufweist, ohne Anstieg der belegten Chipfläche. Dabei ist die Hochgeschwindigskeitszugriffsoperation durch Erhöhen der Potentialdifferenz in den Bitleitungen zum Zeitpunkt des Aus­ lesens der Daten zu ermöglichen. Es ist die Potentialdifferenz von Bitleitungen auf einen konstanten Wert zu beschränken, zu dem Zeitpunkt der Seitenmodusoperation.

Die Aufgabe wird durch die Halbleiterspeichervorrichtung nach den Patentansprüchen 1, 8, 10 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen be­ schrieben.

Eine Halbleiterspeichervorrichtung entsprechend einer ersten Ausführungsform umfaßt eine Mehrzahl von Speicherzellenbe­ reichen, ein Haupteingabe-/Ausgabedatenleitungspaar, ein Un­ tereingabe-/Ausgabedatenleitungspaar, eine Mehrzahl von Daten­ eingabe-/Ausgabesteuergliedern, eine Mehrzahl von Impedanzver­ minderungsbereichen, eine Mehrzahl von Leseschaltungen sowie eine Mehrzahl von Schreibschaltungen. Die Mehrzahl von Spei­ cherzellenbereichen ist in Zeilen- und Spaltenrichtung ange­ ordnet. Das Haupteingabe/Ausgabedatenleitungspaar überträgt extern erzeugte Daten und intern erzeugte Daten. Das Unterein­ gabe-/Ausgabedatenleitungspaar ist in einem Bereich zwischen Speicherzellenbereichen in Spaltenrichtung vorgesehen, zum Übertragen von Daten bezüglich eines benachbarten Speicher­ zellenbereiches. Die Mehrzahl von Dateneingabe-/Ausgabesteu­ ergliedern ist in einem Bereich zwischen Speicherzellenbe­ reichen in Spaltenrichtung vorgesehen, zum Ausführen einer Dateneingabe/Ausgabesteuerung zwischen jedem Bitleitungspaar eines benachbarten Speicherzellenbereiches in Spaltenrichtung und dem Untereingabe-/Ausgabedatenleitungspaar. Die Mehrzahl von Impedanzverminderungsbereichen ist zwischen Speicherzel­ lenbereichen in Pfeilrichtung zum Vermindern der lmpedanz einer Wortleitung vorgesehen. Die Mehrzahl von Leseschaltungen ist in einem Bereich vorgesehen, der von dem Bereich umgeben ist, wo die Dateneingabe/Ausgabesteuerglieder vorgesehen sind, und von dem Bereich, wo die Impedanzverminderungsbereiche vorgesehen sind, zum Erkennen der Potentialdifferenz des Untereingabe/- Ausgabedatenleitungspaares und zum Anliegen desselben an das Haupteingabe/Ausgabedatenleitungspaar. Die Mehrzahl von Schreibschaltungen ist in demselben Bereich vorgesehen, wo die Leseschaltungen vorgesehen sind, zum Übertragen der Daten des Haupteingabe/Ausgabedatenleitungspaares zum Untereingabe/Aus­ gabedatenleitungspaar.

Während des Betriebes erkennt die Leseschaltung die Potential­ differenz des Untereingabe/Ausgabedatenleitungspaares und legt diese an das Haupteingabe/Ausgabedatenleitungspaar an, wodurch die Datenauslesegeschwindigkeit erhöht wird. Die Leseschaltun­ gen sind in den Bereichen vorgesehen, wo Dateneingabe/Ausga­ besteuerglieder vorgesehen sind, und in dem Bereich, wo die Impedanzverminderungsbereiche vorgesehen sind, d. h. in dem Bereich, der herkömmlicherweise nicht effektiv genutzt worden ist. Daher kann die Halbleiterspeichervorrichtung eine Hoch­ geschwindigkeitszugriffsoperation ohne eine erhöhte belegte Chipfläche durchführen.

Eine Halbleiterspeichervorrichtung gemäß einer anderen Ausfüh­ rungsform umfaßt eine Mehrzahl von Speicherzellenbereichen, ein Haupteingabe/Ausgabedatenleitungspaar, eine Mehrzahl von Untereingabe/Ausgabedatenleitungspaaren, eine Mehrzahl von Le­ severstärkern, eine Mehrzahl von Eingabe/Ausgabegattern, eine Mehrzahl von Impedanzverminderungsbereichen, eine Mehrzahl von Leseschaltungen sowie eine Mehrzahl von Schreibschaltungen. Die Mehrzahl von Speicherzellenbereichen ist in Zeilen- und Spal­ tenrichtung angeordnet und umfaßt jeweils eine Mehrzahl von in Zeilenrichtung vorgesehenen Wortleitungen, eine Mehrzahl von in Spaltenrichtung vorgesehenen Bitleitungen sowie eine Mehrzahl von Speicherzellen, die an den Kreuzungspunkten jeder Wortlei­ tung mit jeder Bitleitung angeordnet sind. Das Haupteingabe/ Ausgabedatenleitungspaar überträgt extern erzeugte Daten und intern erzeugte Daten. Die Mehrzahl von Untereingabe/Ausgabe­ datenleitungspaaren ist zwischen jedem Paar von Speicherzel­ lenbereichen in Spaltenrichtung vorgesehen, wobei jede Daten bezüglich eines benachbarten Speicherzellenbereiches überträgt. Die Mehrzahl von Leseverstärkern ist zwischen jedem Paar von Speicherzellenbereichen in Spaltenrichtung vorgesehen, wobei jeder die Potentialdifferenz in jedem Bitleitungspaar eines benachbarten Speicherzellenbereiches erkennt. Die Mehrzahl von Eingabe/Ausgabegattern ist zwischen jedem Paar von Speicher­ zellenbereichen in Spaltenrichtung vorgesehen, wobei jedes zwischen jedem Bitleitungspaar eines benachbarten Speicherzel­ lenbereiches und dem Untereingabe/Ausgabedatenleitungspaar verbunden ist. Die Mehrzahl von Impedanzverminderungsbereichen ist zwischen Speicherzellenbereichen in Zeilenrichtung zum Vermindern der Impedanz einer Wortleitung vorgesehen. Die Mehrzahl von Leseschaltungen zum Erkennen der Potentialdiffe­ renz in den Untereingabe/Ausgabedatenleitungspaaren und zum Anliegen dieser an das Hauptdateneingabe/Ausgabedatenleitungs­ paar ist in einem Bereich vorgesehen, der von einem Bereich umgeben ist, in dem Eingabe/Ausgabegatter und Leseverstärker vorgesehen sind, und von dem Bereich, wo die Impedanzvermin­ derungsbereiche vorgesehen sind. Die Mehrzahl von Schreib­ schaltungen ist in demselben Bereich vorgesehen, wo die Le­ severstärker vorgesehen sind, zum Übertragen von Daten auf dem Haupteingabe/Ausgabedatenleitungspaar zum Untereingabe/Ausga­ bedatenleitungspaar.

Während des Betriebes ist die Mehrzahl von Leseschaltungen in jedem Bereich vorgesehen, der von dem Bereich umgeben ist, wo Leseverstärker und Eingabe/Ausgabegatter vorgesehen sind, und von dem Bereich, wo Impedanzverminderungsbereiche vorgesehen sind, wodurch eine Hochgeschwindigkeitszugriffsoperation einer Halbleiterspeichervorrichtung durchgeführt werden kann, ohne daß die belegte Chipfläche ansteigt.

Entsprechend einer weiteren Ausführungsform weist eine Halb­ leiterspeichervorrichtung die Aktivierung einer Leseschaltung unmittelbar nach der Aktivierung des Verstärkers auf.

Während des Betriebs wird die Leseschaltung vor der Aktivierung des Leseverstärkers aktiviert, aus Gründen einer Beschleuni­ gungserhöhung, da die Leseschaltung den Betrieb des Lesever­ stärkers nicht stört. Der Leseverstärker verstärkt die Poten­ tialdifferenz der Bitleitung, und die Potentialdifferenz wird zum Untereingabe/Ausgabedatenleitungspaar über das Einga­ be/Ausgabegatter übertragen. Wenn die Potentialdifferenz des Untereingabe/Ausgabedatenleitungspaares zu groß ist, wird die zum Herunterziehen des Untereingabe/Ausgabedatenleitungspaares benötigte Zeit vergrößert. Daher besteht die Möglichkeit eines Geschwindigkeitnachteiles in einem Seitenmodusbetrieb.

Entsprechend einer weiteren Ausführungsform umfaßt die Halb­ leiterspeichervorrichtung ferner eine Schaltung zum Beschränken der Potentialdifferenz des Untereingabe/Ausgabedatenlei­ tungspaares auf ein konstantes Potential. Da die Potential­ differenz des Untereingabe/Ausgabedatenleitungspaares auf ein konstantes Potential während des Betriebes beschränkt wird, kann eine Hochgeschwindigkeitszugriffsoperation einer Halb­ leiterspeichervorrichtung selbst bei einer Seitenmodusoperation durchgeführt werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 den Aufbau einer Halbleiterspeichervorrichtung entsprechend einer Auführungsform;

Fig. 2 ein Zeitablaufdiagramm mit einer Operation der Halbleiterspeichervorrichtung nach Fig. 1;

Fig. 3 einen Aufbau einer Halbleiterspeichervorrichtung entsprechend einer zweiten Ausführungsform;

Fig. 4 ein Zeitablaufdiagramm mit einem Betrieb der Halbleiterspeichervorrichtung aus Fig. 3;

Fig. 5 ein Zeitablaufdiagramm mit einem weiteren Betrieb der Halbleiterspeichervorrichtung nach Fig. 1, entsprechend einer dritten Ausführungsform;

Fig. 6 einen Aufbau einer Halbleiterspeichervorrichtung entsprechend einer vierten Ausführungsform;

Fig. 7 ein Zeitablaufdiagramm mit einem Betrieb der Halbleiterspeichervorrichtung aus Fig. 6;

Fig. 8 einen Gesamtaufbau einer Halbleiterspeichervor­ richtung nach dem Stand der Technik;

Fig. 9 ein Schaltbild zum Beschreiben des Aufbaues der in Fig. 8 gezeigten Wortleitung;

Fig. 10 ein Schaltbild mit einem weiteren Aufbau der Wortleitung aus Fig. 8;

Fig. 11 eine Detailansicht des Bereiches, der durch die durch einen Punkt unterbrochene Linie B in Fig. 8 gegeben ist,

Fig. 12 einen Aufbau einer herkömmlichen Halbleiterspei­ chervorrichtung;

Fig. 13 Schaltbild mit einer Detailansicht der Schaltung 39 nach Fig. 12;

Fig. 14 ein Zeitablaufdiagramm mit einem Betrieb der Halbleiterspeichervorrichtung aus Fig. 12;

Fig. 15 einen Aufbau mit einem weiteren Beispiel einer herkömmlichen Halbleiterspeichervorrichtung; und

Fig. 16 ein Zeitablaufdiagramm mit dem Betrieb der Halb­ leiterspeichervorrichtung aus Fig. 15.

Die Fig. 1 ist ein Schaltbild mit einer Ausführungsform. Die in Fig. 1 gezeigte Halbleiterspeichervorrichtung unterscheidet sich von der Halbleiterspeichervorrichtung nach Fig. 12 dadurch, daß ein Lesegatter 6r, ein Schreibgatter 6w sowie eine Ausgleichsschaltung 6E zum Ausgleichen des Potentiales eines Unter-I/O-Leitungspaares in jedem leeren Bereich 6 vorgesehen sind, und daß das Blockauswahlsignal sich in ein Blockauswahl­ signal zum Schreiben /W und ein Blockauswahlsignal zum Lesen ΦR aufteilt.

Da die Halbleiterspeichervorrichtung nach Fig. 1 bezüglich der gestrichpunkteten Linie symetrisch ist, wird der Bereich links von der gestrichpunkteten Linie im folgenden beschrieben.

Das Schreibgatter 6W umfaßt NMOS-FETs 13 und 14. Jeder NMOS-FET umfaßt eine Elektrode (Drain-Elektrode oder Source-Elektrode), die andere Elektrode (Source-Elektrode oder Drain-Elektrode) sowie eine Gateelektrode. Der NMOS-FET 13 ist mit einer Elek­ trode mit der Unter-I/O-Leitung SI01 verbunden, mit der anderen Elektrode mit der Haupt-I/O-Leitung /GIO2 verbunden, und mit der Gateelektrode zum Empfangen eines Blockauswahlsignales ΦW1 verbunden, zusammen mit dem NMOS-FET 14. Der NMOS-FET 14 ist mit einer Elektrode mit der Unter-I/O-Leitung SIO1 verbunden und mit der anderen Elektrode mit der Haupt-I/O-Leitung GIO2 verbunden.

Das Lesegatter 6R umfaßt NMOS-FETs 15-20. Der NMOS-FET 15 ist mit einer Elektrode mit der Haupt-I/O-Leitung /GIO2 verbunden, mit der anderen Elektrode mit einer Elektrode des NMOS-FET 17 verbunden, und mit der Gateelektrode zum Empfangen des Block­ auswahlsignales ΦR1 verbunden, zusammen mit der Gateelektrode des NMOS-FET 16. Der NMOS-FET 16 ist mit einer Elektrode mit der Haupt-I/O-Leitung GIO2 verbunden und mit der anderen Elek­ trode mit der einen Elektrode des NMOS-FET 18 verbunden. Der NMOS-FET 17 ist mit der anderen Elektrode zum Empfangen des ersten Potentiales Vss verbunden, und mit der Gateelektrode mit der Unter-I/O-Leitung /SIO1 verbunden. Der NMOS-FET 18 ist mit der anderen Elektrode zum Empfangen des Erdpotentiales Vss verbunden, sowie mit der Gateelektrode mit der Unter-I/O-Lei­ tung SIO1 verbunden.

Die Ausgleichsschaltung 6E weist NMOS-FETs 19 und 20 auf. Der NMOS-FET 19 ist mit einer Elektrode mit der Unter-I/O-Leitung SIO1 verbunden, mit der anderen Elektrode zum Empfangen eines Potentiales 1/2 Vcc verbunden, was der Hälfte der Versor­ gungsspannung entspricht, und mit der Gateelektrode zum Empfan­ gen des Bitleitungsausgleichssignales BLEQ verbunden, zusammen mit der Gateelektrode des NMOS-FET 20. Der NMOS-FET 20 ist mit der anderen Elektrode mit der Unter-I/O-Leitung SIO1 verbunden.

Die Fig. 2 ist ein Zeitablaufdiagramm der Halbleiterspeicher­ vorrichtung aus Fig. 1.

Die Operation zum Auslesen der Speicherzelle 21 mit einem darin gespeicherten Datum auf H-Pegel und dessen Neuschreiben wird nachfolgend unter Bezug auf das Zeitablaufdiagramm in Fig. 2 beschrieben.

Das Bitleitungsausgleichssignal BLEQ wird auf einen H-Pegel gezogen, wenn das Zeilenadreßpulssignal /RAS H-Pegel erreicht. Als Reaktion lädt die Bitleitungsausgleichsschaltung 39E (Fig. 13) die Bitleitungen BL und /BL auf 1/2 Vcc. Auch werden die NMOS-FETs 19 und 20 der Ausgleichsschaltung 6E eingeschaltet, zum Vorbelegen der Unter-I/O-Leitungen SIO und /SIO auf 1/2 Vcc.

Zu einem Zeitpunkt t1, wenn das Zeilenadreßpulssignal /RAS auf einen L-pegel gezogen wird, wird ein Zeilenadreßsignal verrie­ gelt. Zu einem Zeitpunkt t2 wird ein Signal ΦS1, das einen Speicherzellenbereich auf der linken Seite des Leseverstärker bereiches auswählt, auf L-Pegel gebracht, und eine Wortleitung WL1, die dem verriegelten Zeilenadreßsignal entspricht, steigt an. Das Signal ΦS2, das den Speicherzellenbereich auf der rechten Seite des Leseverstärkerbereiches auswählt, hält H- Pegel. Als Ergebnis werden die Daten in der Speicherzelle 21 auf das Bitleitungspaar BL2 und /BL2 ausgelesen. Zum Zeitpunkt t3 wird das Blockauswahlsignal ΦR1 auf H-Pegel gebracht, und das Spaltenauswahlsignal Yi erreicht H-Pegel entsprechend einem Zeilenadreßsignal. Als Reaktion schalten die NMOS-FETs 15 und 16 sowie die Eingabe/Ausgabegatter 9 und 10 ein. Als Ergebnis wird das Bitleitungspaar BL2 und /BL2 mit dem Unter-I/O-Lei­ tungspaar SIO1 und /SIO1 verbunden. Allerdings wird das Unter­ bitleitungspaar BL2 und /BL2 nicht mit dem Haupt-I/O-Bitlei­ tungspaar GIO2 und /GIO2 verbunden, da die NMOS-FETs 13 und 14 nicht leitend sind.

Da das Bitleitungspaar BL2 und /BL2 nicht mit dem Haupt-I/O- Leitungspaar GIO2 und /GIO2 verbunden ist, ist eine Verminde­ rung der Potentialdifferenz, die auf dem Bitleitungspaar BL2 und /8L2 erscheint, deutlich geringer als im Fall der Fig. 12. Dieser Vorteil läßt sich wie folgt erklären. Wie in Fig. 8 gezeigt, ist die Länge L1 der Unter-I/O-Leitungen SIO und /SIO deutlich kürzer als die Länge L2 des Haupt-I/O-Leitungspaares GIO und /GIO. Daher ist die parasitäre Kapazität des Unter-I/O viel geringer als die des GIO. Das bedeutet, daß das Abfallen der Potentialdifferenz auf dem Bitleitungspaar als Ergebnis des Verbindens des Bitleitungspaares BL2 und /BL2 mit den Unter- I/O-Leitungen SIO1 und /SIO1 als Reaktion auf das Spaltenaus­ wahlsignal Yi auf H-Pegel deutlich kleiner ist, als in dem Fall, daß das Bitleitungspaar sowohl mit den Unter-I/O-Leitun­ gen als auch der Haupt-I/O-Leitung als Ergebnis des hochge­ zogenen Spaltenauswahlsignales verbunden wird, vor einer Lese­ verstärkung, bei der Struktur nach Fig. 12.

Daher wird entsprechend dem Aufbau nach Fig. 1 der Lesever­ stärker stets die Potentialdifferenz auf den Bitleitungen ver­ stärken, selbst wenn das Spaltenauswahlsignal Yi auf H-Pegel vor der Leseverstärkung gezogen wird.

Zu einem Zeitpunkt t3 wird das Potential der Unter-I/O-Leitung SIO1 höher als das Potential von /SIO1, da die Unter-I/O-Lei­ tungen SIO, die mit der Bitleitung BL2 verbunden sind, höheres Potential als /BL2 hält. Zu einem Zeitpunkt t4 kann die Poten­ tialdifferenz des Unter-I/O-Leitungspaares durch die Differenz dieser Leitfähigkeit vergrößert werden. Da das Blockauswahl­ signal ΦR1 zu diesem Zeitpunkt H-Pegel erreicht, sind die NMOS-FETs 15 und 16 leitend. Daher wird das Potential auf der Haupt-I/O-Leitung GIO2 niedriger als das Potential von /GIO2. Die Lese/Schreibschaltung 7 erkennt die Potentialdifferenz zwischen den Haupt-I/O-Leitungen GIO2 und /GIO2 zum ldenti­ fizieren der in der Speicherzelle 21 gehaltenen Daten. Wenn das Potential der I/O-Leitung GIO2 niedriger als das /GIO2 ist, wird das Datum in der Speicherzelle 21 als auf H-Pegel stehend identifiziert. Wenn das Potential der Haupt-I/O-Leitung GIO2 höher als das von /GIO2 ist, wird das Datum in der Speicher­ zelle 21 als auf L-Pegel stehend identifiziert.

Zu einem Zeitpunkt t5, wenn das Schreibsignal /WE auf L-Pegel heruntergezogen wird, erreichen das Spaltenauswahlsignal Yi und das Blockauswahlsignal ΦW1 H-Pegel, wodurch die Daten auf dem Haupt-I/O-Leitungspaar GIO2 und /GIO2 auf Bitleitungen BL2 und /BL2 über das Unter-I/O-Leitungspaar SIO2 und /SIO2 übertragen werden. Daher wird das Potential der Bitleitung BL2 in die Speicherzelle 21 eingeschrieben.

Der Aufbau der Halbleiterspeichervorrichtung nach Fig. 1 weist eine Breite W1 des Leseverstärkers identisch mit der des Auf­ baus der Halbleiterspeichervorrichtung nach Fig. 12 auf. Al­ lerdings wird entsprechend dem Aufbau der Halbleiterspeicher­ vorrichtung nach Fig. 1 das Spaltenauswahlsignal vor der Ver­ stärkung der Potentialdifferenz auf dem Bitleitungspaar durch die Leseverstärker aktiviert, zum Auslesen von Daten auf die Haupt-I/O-Leitung, so daß ein Datenauslesen aus einer Spei­ cherzelle mit hoher Geschwindigkeit durchgeführt werden kann, wie es der Fall in dem Aufbau nach Fig. 15 ist.

Da der Aufbau nach Fig. 1 die NMOS-FETs zum Vorbelegen des Potentials der Unter-I/O-Leitung auf 1/2 Vcc sowohl im Lese­ verstärkerbereich 1 als auch im Bereich 6, der durch den Wort­ leitungsverbindungsbereich 5 umgeben ist, aufweist, kann die Ausgleichsschaltung 6E im Bereich 6 weggelassen werden, wie in Fig. 3 gezeigt, in der nur ein Lesegatter 6R und Schreibgatter 6W vorgesehen sind.

Die Fig. 3 ist ein Schaltbild mit einer zweiten Ausführungs­ form. Der Betrieb zum Vorbelegen der Unter-I/O-Leitungen SIO1 und /SIO1 auf 1/2 Vcc in der Schaltung nach Fig. 3 wird unter Bezug auf das Zeitablaufdiagramm in Fig. 4 beschrieben.

Das Zeitablaufdiagramm in Fig. 4 unterscheidet sich vom Zeit­ ablaufdiagramm aus Fig. 2 darin, daß mindestens eines der Spaltenauswahlsignale Yi aus den Spaltenauswahlsignalen Yi, die an den Bereichsleseverstärker angelegt werden, auf einen H- Pegel gezogen wird, wenn das Zeilenadreßpulssignal /RAS H-Pegel erreicht. Die anderen Pulsformen entsprechen denen in Fig. 2.

Zu Anfang wird mindestens eines der Spaltenauswahlsignale Yi auf H-Pegel gezogen, wenn das Zeilenadreßpulssignal /RAS H- Pegel erreicht. Als Reaktion auf dieses Spaltenauswahlsignal wird das entsprechende Eingabe/Ausgabegatter eingeschaltet, wodurch die Bitleitungen BL und /BL mit den entsprechenden Unter-I/O-Leitungen SIO und /SIO verbunden werden. Daher wird das Unter-I/O-Leitungspaar auf 1/2 Vcc vorgeladen. Der Betrieb nach dem Zeitpunkt t1 entspricht dem aus Fig. 1.

Obwohl der Betrieb der Halbleiterspeichervorrichtung aus Fig. 1 mit dem Zeitablaufdiagramm aus Fig. 2 beschrieben wurde, kann die Halbleitervorrichtung aus Fig. 1 entsprechend dem Zeitablaufdiagramm aus Fig. 5 betrieben werden. Die Fig. 5 ist ein Zeitablaufdiagramm mit einer dritten Ausführungsform der vorliegenden Erfindung. Das Zeitablaufdiagramm aus Fig. 5 unterscheidet sich von dem aus Fig. 2 darin, daß das Lese­ gatter 6R zu einem Zeitpunkt t4 unmittelbar nach dem Zeitpunkt t3 aktiviert wird. Der Betrieb der Halbleiterspeichervorrich­ tung aus Fig. 1 wird nachfolgend gemäß diesem Zeitablaufdia­ gramm aus Fig. 5 beschrieben.

Die Operation zu den Zeitpunkten t1 und t2 entspricht dem aus Fig. 2. Zu einem Zeitpunkt t3 wird der Leseverstärker akti­ viert, und die Potentialdifferenz der Bitleitungen BL2 und /BL2 wird verstärkt. Zum Zeitpunkt oder unmittelbar nach der Akti­ vierung des Leseverstärkers (Zeitpunkt t4) wird das Spalten­ auswahlsignal Yi auf einen H-Pegel gezogen.

Das Zeitablaufdiagramm aus Fig. 5 unterscheidet sich vom Zeitablaufdiagramm aus Fig. 2 darin, daß das Spaltenauswahl­ signal Yi gleichzeitig oder unmittelbar nach der Leseverstär­ kung hochgezogen wird. Daher ist der Leseverstärkerbetrieb zu­ verlässiger, durch eine größere Potentialdifferenz des Bit­ leitungspaares (BL2 und /BL2), die durch den Leseverstärker zu verstärken ist. Da es nicht nötig ist, zu warten, bis eine hinreichende Potentialdifferenz auf der Bitleitung besteht, zum Verbringen des Spaltenauswahlsignales Yi auf einen H-Pegel, kann die Auslesegeschwindigkeit von Daten erhöht werden. Der Betrieb nach dem Zeitpunkt t4 entspricht dem aus der Fig. 2.

Bei den Halbleiterspeichervorrichtungen der Fig. 1 und 3 kann eine Hochgeschwindigkeitsoperation bei einem Seitenmodus­ betrieb nicht möglich sein, da die Potentialdifferenz des Unter-I/O-Leitungspaares vergrößert ist. Daher wird ein Ansatz zum Beschränken der Potentialdifferenz des Unter-I/O-Leitungs­ paares betrachtet, zum Zweck des Realisierens einer Hochge­ schwindigkeitsoperation selbst im Seitenmodus.

Die Fig. 6 ist ein Schaltbild mit einer vierten Ausführungs­ form. Die Halbleiterspeichervorrichtung aus Fig. 6 unter­ scheidet sich von der Halbleiterspeichervorrichtung aus Fig. 1 darin, daß Lasttransistoren 69 bis 72 zum Beschränken der Amplituden der Unter-I/O-Leitungen SIO und /SIO, Transistoren 89 und 90 zum Ausgleichen sowie Steuersignale ΦZRi und SIOEQi enthalten sind. Zum Beschreiben des Seitenmodusbetriebs sind Bitleitungen BL5 - BL8 sowie /BL5 - /BL8 einer Spalte, ent­ sprechend dem NMOS-FETs 73 bis 84, Speicherzellen 85 - 88 sowie ein Spaltenauswahlsignal Y2 hinzugefügt.

Die Fig. 7 ist ein Zeitablaufdiagramm mit dem Betrieb der Halbleiterspeichervorrichtung aus Fig. 6.

Der Betrieb des Auslesens von Daten aus den Speicherzellen 21 und 85 sowie das darauffolgende Schreiben eines Datums auf H- Fegel in die Speicherzelle 85 wird nachfolgend unter Bezug auf das Zeitablaufdiagramm in Fig. 7 beschrieben, für den Fall, daß die Speicherzelle 21 ein Datum mit H-Pegel und die Spei­ cherzelle 85 ein Datum mit L-Pegel speichert.

Vor dem Zeitpunkt t1 erreicht das Zeilenadreßpulssignal /RAS H- Pegel, und die Halbleiterspeichervorrichtung befindet sich in einem Stand-by-Zustand. Das Bitleitungspaar BLi und /BLi sowie das Unter-I/O-Leitungspaar SIOi und /SIOi werden auf 1/2 Vcc vorgeladen, da die Auswahlsignale BLEQi und SIOEQi beide auf H- Pegel stehen.

Zu dem Zeitpunkt t2 wird die Wortleitung WL1 entsprechend einem Zeilenadreßsignal hochgezogen, wodurch die Daten in Speicher­ zellen 21 und 85 auf Bitleitungen BL2 bzw. BL6 ausgelesen wer­ den. Zu einem Zeitpunkt t3 wird der Leseverstärker aktiviert. Zum im wesentlichen gleichen Zeitpunkt t4 wird das Ausgleichs­ signal SIOEQ1 auf einen H-Pegel entsprechend dem Spalten­ adreßsignal 1 gezogen (siehe Add in Fig. 7). Als Reaktion wird der NMOS-FET eingeschaltet, und das Unter-I/O-Leitungspaar SIO1 und /SIO1 ausgeglichen. Zu einem Zeitpunkt t5, unmittelbar nach dem Zeitpunkt t4, erreicht das Spaltenauswahlsignal Y1 H-Pegel, das Signal ΦR1 zum Auswählen eines Speicherzellenbereiches erreicht H-Pegel, und das Signal ΦZR1 erreicht L-Pegel. Als Reaktion auf ein Spaltenauswahlslignal Y1 auf H-Pegel werden die Eingabe/Ausgabegatter 9 und 10 eingeschaltet, wodurch die Potentiale des Bitleitungspaares BL2 und /BL2 auf das Unter- I/O-Bitleitungspaar SIO1 und /SIO1 übertragen werden. Zu diesem Zeitpunkt werden die PMOS-FETs 69 und 70 eingeschaltet, wodurch das Unter-I/O-Leitungspaar SIO1 und /SIO1 auf die Versorgungs­ spannung Vcc gezogen werden. Daher werden die Amplituden des Unter-I/O-Leitungspaares SIO1 und /SIO1, wie in Fig. 7 ge­ zeigt, beschränkt. Obwohl die Amplituden des Unter-I/O-Lei­ tungspaares wie oben beschrieben beschränkt sind, besteht eine zum Betreiben des Lesegatters 6R ausreichende Potentialdiffe­ renz, so daß ein ausgelesenes Signal zum Haupt-I/O-Leitungspaar GIO1 und /GIO1 übertragen wird.

Dann ändert sich die Adresse vom Spaltenadreßsignal 1 zum Spaltenadreßsignal 2, und das Ausgleichssignal SIOEQ1 erreicht H-Pegel. Unmittelbar danach erreicht das Spaltenauswahlsignal Y2 H-Pegel. Als Reaktion auf dieses Spaltenauswahlsignal Y2 wird das Unter-I/O-Leitungspaar SIO2 und /SIO2 mit den Bitlei­ tungen BL6 und /BL6 verbunden.

Obwohl es notwendig ist, in diesem Fall die Potentiale der Unter-I/O-Leitungen zu invertieren, sind die Amplituden der Unter-I/O-Leitungen beschränkt, und durch das Ausgleichssignal SIOEQ1 über die Wirkung der Hochziehtranistoren 69 und 70 aus­ geglichen. Daher können die Potentiale der Unter-I/O-Leitungen mit hoher Geschwindigkeit invertiert werden. Die invertierten Potentiale der Unter-I/O-Leitungen werden durch das Lesegatter 6R erkannt, wodurch die Potentiale der Haupt-I/O-Leitungen in­ vertiert werden.

Zu einem Zeitpunkt t7, wenn das Lesesignal /WE auf einen L- Pegel heruntergezogen wird, erreichen die Signale ΦR1, ΦZR1 sowie ΦW1 L-Pegel, H-Pegel bzw. H-Pegel. Als Reaktion werden NMOS-FETs 13 und 14 (das Schreibgatter 6W) eingeschaltet, und die zu den Haupt-I/O-Leitungen GIO2 und /GIO2 übertragenen Daten werden zu den Unter-I/O-Leitungen SIO2 und /SIO2 über­ tragen. Da die Hochziehtransistoren 69 und 70 durch das Signal ΦZR1 ausgeschaltet sind, erreichen die zu den Unter-I/O- Leitungen übertragenen Signale einen vollen Hub. Die zum vollen Hub hochgezogenen Signale werden zum Bitleitungspaar BL6 und /BL6 über Eingabe/Ausgabegatter 75 und 76 übertragen. Das zu dem Bitleitungspaar BL6 und /BL6 übertragene Signal wird in die Speicherzelle 85 eingeschrieben. Daher können L-Pegeldaten, die in der Speicherzelle 85 gespeichert sind, mit Daten auf H-Pegel überschrieben werden.

Obwohl bei der Halbleiterspeichervorrichtung aus Fig. 6 der Leseverstärker aktiviert wird, bevor das Spaltenauswahlsignal H-Pegel erreicht, kann das Spaltenauswahlsignal vor der Akti­ vierung der Leseverstärker angehoben werden, wie im Fall der Halbleiterspeichervorrichtung aus Fig. 1.

Obwohl die Halbleiterspeichervorrichtung aus Fig. 1 nicht die NMOS-FETs 89 und 90 aus Fig. 6 enthält, können diese NMOS-FETs 89 und 90 zur Halbleiterspeichervorrichtung aus Fig. 1 hin­ zuaddiert werden, wodurch eine Steuerung dann durch ein Aus­ gleichssignal BLEQ durchgeführt wird.

Obwohl die Halbleiterspeichervorrichtung aus Fig. 6 Hochzieh­ transistoren 69 bis 72 und Ausgleichstransistoren 89 und 90 aufweist, die für die Hochgeschwindigkeitsoperation im Sei­ tenmodus vorgesehen sind, kann die Operation im Seitenmodus in einer hinreichend hohen Geschwindigkeit durchgeführt werden, selbst wenn nur entweder die Hochziehtransistoren oder die Ausgleichstransistoren vorgesehen sind.

Claims (10)

1. Halbleiterspeichervorrichtung mit
einer Mehrzahl von Speicherzellenbereichen (2), die in Zeilen- und Spaltenrichtung vorgesehen sind,
einem Haupteingabe-/Ausgabedatenleitungspaar (GIO, /GIO) zum Übertragen von extern erzeugten Daten und intern erzeugten Daten,
einem Untereingabe-/Ausgabedatenleitungspaar (SIO, /SIO), das in einem Bereich (1) zwischem einem Paar von Speicherzellen­ bereichen (2) in Spaltenrichtung vorgesehen ist, zum Übertragen von Daten zu einem benachbarten Speicherzellenbereich in Spaltenrichtung,
einer Mehrzahl von Dateneingabe-/Ausgabesteuervorrichtungen (7-12, 25-30, 39), die in einem Bereich (1) zwischen einem Paar von Speicherzellenbereichen (2) in Spaltenrichtung vorgesehen sind, zum Durchführen einer Dateneingabe /Ausgabesteuerung zwischen jedem Bitleitungspaar (BL, /BL) einer benachbarten Speicherzelle in Spaltenrichtung und dem Untereingabe-/Ausgabedatenleitungspaar (SIO, /SIO),
einer Mehrzahl von Impedanzverminderungsvorrichtungen (41), die zwischen Speicherzellenbereichen (2) in Zeilenrichtung vorge­ sehen sind, zum Vermindern der Impedanz einer Wortleitung (40), einer Mehrzahl von Auslesevorrichtungen (6R), die in einem Bereich vorgesehen ist, der von einem Bereich (1) umgeben ist, wo die Dateneingabe-/Ausgabesteuervorrichtungen (7-12, 25-30, 39) vorgesehen sind, und von einem Bereich (5), wo die Impedanzverminderungsvorrichtungen vorgesehen sind, zum Erken­ nen und Bereitstellen der Potentialdifferenz des Untereingabe /Ausgabedatenleitungspaares an das Haupteingabe-/Ausgabedaten­ leitungspaar (GIO, /GIO), und
einer Schreibvorrichtung (6W), die in einem Bereich (6) vorgesehen ist, der von einem Bereich (1) umgeben ist, wo die Dateneingabe-/Ausgabesteuervorrichtungen vorgesehen sind, und von einem Bereich (5), wo die Impedanzverminderungsvorrichtung (41) vorgesehen ist, zum Übertragen der Daten des Haupteinga­ be-/Ausgabedatenleitungspaares (GIO, /GIO) zum Untereingabe /Ausgabedatenleitungspaar (SIO, /SIO).

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß
die Wortleitung (40) eine Polysiliziumschicht aufweist, die auf einem Halbleitersubstrat gebildet ist, und eine Metalleitung,
die auf der Polysiliziumschicht gebildet ist,
wobei der Bereich (5), wo die Impedanzverminderungsvorrichtung vorgesehen ist, eine Kontaktöffnung (41) aufweist, die die Metalleitung und die Polysiliziumschicht jeweils in einem vor­ bestimmten Abstand verbindet.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Vorrichtung (41) zum Vermindern der Impedanz der Wortlei­ tung (WL) eine Puffervorrichtung aufweist.

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
die Dateneingabe-/Ausgabesteuervorrichtung (7-12, 25-30, 39)
einen Leseverstärker (39S) aufweist, zum Erkennen der Poten­ tialdifferenz in jedem Bitleitungspaar (BL, /BL) eines benach­ barten Speicherzellenbereiches (2), und
ein Eingabe-/Ausgabegatter (9, 10, 27, 28) aufweist, das zwischen jedem Bitleitungspaar des benachbarten Speicherzel­ lenbereiches (2) und dem Untereingabe-/Ausgabedatenleitungspaar (SIO, /SIO) verbunden ist.

5. Halbleiterspeichervorrichtung nach Anspruch 4, dadurch ge­ kennzeichnet, daß der Leseverstärker (39S) eine Fläche aufweist, die im wesent­ lichen gleich der der Auslesevorrichtung (6R) ist.

6. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Bereich (6), der von dem Bereich (1) umgeben ist, wo die Dateneingabe-/Ausgabesteuervorrichtungen (7-12, 25-30, 39) vorgesehen sind, und von dem Bereich (5), wo die Impedanzver­ minderungsvorrichtung (41) vorgesehen ist, eine Ausgleichsvor­ richtung (39E) aufweist, zum Ausgleichen des Untereingabe /Ausgabedatenleitungspaares (SIO, /SIO).

7. Halbleiterspeichervorrichtung nach einem der Ansprüche bis 6, dadurch gekennzeichnet, daß der Bereich (6), der von einem Bereich (1) umgeben ist, wo die Dateneingabe/Ausgabevorrichtungen (7-12, 25-30, 39) vorge­ sehen sind, und von einem Bereich (5), wo die Impedanzvermin­ derungsvorrichtung (41) vorgesehen ist, ferner eine Vorrichtung (69, 70) aufweist, zum Beschränken der Potentialdifferenz von Signalen, die auf einem Untereingabe-/Ausgabedatenleitungspaar (SIO, /SIO) erscheinen, auf ein konstantes Potential.

8. Halbleiterspeichervorrichtung mit
einer Mehrzahl von Speicherzellenbereichen (2), die in einer Zeilen- und Spaltenrichtung angeordnet sind, und jeweils eine Mehrzahl von in Zeilenrichtung vorgesehenen Wortleitungen, eine Mehrzahl von in Spaltenrichtung vorgesehenen Bitleitungen sowie eine Mehrzahl von Speicherzellen aufweisen, die an den Kreu­ zungspunkten jeder Wortleitung und jeder Bitleitung vorgesehen sind,
einem Haupteingabe-/Ausgabeatenleitungspaar (GIO, /GIO) zum Übertragen von extern erzeugten Daten und von intern erzeugten Daten,
einer Mehrzahl von Untereingabe-/Ausgabedatenleitungspaaren (SIO, /SIO), die zwischen jedem Paar von Speicherzellenberei­ chen (2) in Spaltenrichtung vorgesehen sind, und jeweils Daten bezüglich eines benachbarten Speicherzellenbereiches in Spal­ tenrichtung (2) übertragen,
einer Mehrzahl von Leseverstärkern (39S) zum Erkennen des Po­ tentials jedes Bitleitungspaares im Speicherzellenbereich (2) der Spaltenrichtung,
einer Mehrzahl von Eingabe-/Ausgabegattern (9, 10, 27, 28) die zwischen jedem Paar von Speicherzellenbereichen (2) der Spaltenrichtung vorgesehen sind, und die jeweils zwischen jedem Bitleitungspaar eines benachbarten Speicherzellenbereiches (2) in der Spaltenrichtung und dem Untereingabe-/Ausgabedatenlei­ tungspaar (SIO, /SIO) verbunden sind,
einer Mehrzahl von Impedanzverminderungsvorrichtungen (41), die zwischen Speicherzellenbereichen (2) in Zeilenrichtung vorge­ sehen sind, zum Vermindern der Impedanz der Wortleitung, einer Mehrzahl von Auslesevorrichtungen (6R), die in einem Bereich (6) vorgesehen ist, der von einem Bereich (1) umgeben ist, wo die Eingabe-/Ausgabegatter (9, 10, 25, 26) und die Leseverstärker (39S) vorgesehen sind, und von einem Bereich (5), wo die Impedanzverminderungsvorrichtungen (41) vorgesehen sind, und
einer Schreibvorrichtung (6W), die in einem Bereich (6) vorge­ sehen ist, die von einem Bereich (1) umgeben ist, wo die Eingabe-/Ausgabegatter (9, 10, 25, 26) und die Leseverstärker (39S) vorgesehen sind, und von einem Bereich (5), wo die Im­ pedanzverminderungsvorrichtungen (41) vorgesehen sind, zum Übertragen von Daten auf dem Haupteingabe-/Ausgabedatenlei­ tungspaar (GIO, /GIO) zum Untereingabe-/Ausgabedatenleitungs­ paar (SIO, /SIO).

9. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch ge­ kennzeichnet, daß die Auslesevorrichtung (6R) unmittelbar nach der Aktivierung des Verstärkers (39S) aktiviert wird.

10. Halbleiterspeichervorrichtung mit
einer Mehrzahl von Speicherzellenbereichen (2), die in einer Zeilen- und Spaltenrichtung angeordnet sind und jeweils eine Mehrzahl von in Zeilenrichtung vorgesehenen Wortleitungen, eine Mehrzahl von in Spaltenrichtung vorgesehenen Bitleitungen sowie eine Mehrzahl von Speicherzellen aufweisen, die an Kreuzungs­ punkten jeder Wortleitung und jeder Bitleitung vorgesehen sind,
einem Haupteingabe-/Ausgabedatenleitungspaar (GIO, /GIO) zum Übertragen von extern erzeugten Daten und intern erzeugten Daten,
einer Mehrzahl von Untereingabe-/Ausgabedatenleitungspaaren (SIO, /SIO), die zwischen jedem Paar von Speicherzellenberei­ chen (2), der Spaltenrichtung vorgesehen sind und die jeweils Daten bezüglich eines benachbarten Speicherzellenbereiches (2) in Spaltenrichtung übertragen,
einer Mehrzahl von Leseverstärkern (39S) zum Erkennen der Po­ tentiale jedes Bitleitungspaares (BL, /BL) von Speicherzellen­ bereichen (2) der Spaltenrichtung,
einer Mehrzahl von Eingabe-/Ausgabegattern (9, 10, 27, 28), die zwischen jedem Paar von Speicherzellenbereichen (2) der Spal­ tenrichtung vorgesehen sind, und die jeweils zwischen jedem Bitleitungspaar (BL, /BL) eines benachbarten Speicherzellen­ bereiches (2) und dem Untereingabe-/Ausgabedatenleitungspaar (SIO, /SIO) verbunden sind,
einer Mehrzahl von Impedanzverminderungsvorrichtungen (21), die zwischen Speicherzellenbereichen der Zeilenrichtung zum Ver­ mindern der Impedanz der Wortleitung vorgesehen sind,
einer Mehrzahl von Auslesevorrichtungen (6R), die in einem Be­ reich (6) vorgesehen sind, der von einem Bereich (1) umgeben ist, wo die Eingabe-/Ausgabegatter (9, 10, 27, 28) und der Le­ severstärker (39S) vorgesehen sind, und von einem Bereich (5), wo die Impedanzverminderungsvorrichtung (41) vorgesehen ist, zum Erkennen und Bereitstellen der Potentialdifferenz des Untereingabe-/Ausgabedatenleitungspaares (SIO, /SIO) an das Haupteingabe-/Ausgabedatenleitungspaar (GIO, /GIO),
einer Schreibvorrichtung (6W), die in einem Bereich (6) vor­ gesehen ist, der von einem Bereich (1) umgeben ist, wo die Eingabe-/Ausgabegatter (9, 10, 27, 28) und die Leseverstärker (39S) vorgesehen sind, und von einem Bereich (5), wo die Impedanzverminderungsvorrichtung (41) vorgesehen ist, zum Übertragen von Daten des Haupteingabe-/Ausgabedatenleitungs­ paares (GIO, /GIO) auf das Untereingabe-/Ausgabedatenlei­ tungspaar (SIO, /SIO), und
einer Vorrichtung (69, 70, 71, 72) zum Steuern der Potential­ differenz des Untereingabe-/Ausgabedatenleitungspaares (SIO, /SIO) auf ein konstantes Potential.