DE4234157A1 - Datenausgangs-steuerschaltkreis - Google Patents

Description

Stand der Technik

Die vorliegende Erfindung betrifft Halbleiter-Speichervor­ richtungen die einen Fehler-Korrektur-Code (error correction code - ECC) aufweisen, und insbesondere einen Datenausgangs-Steuerschaltkreis.

In neuerer Zeit besteht ein erhöhtes Bedürfnis für Halblei­ ter-Speichervorrichtungen, die eine hohe Integration und eine hohe Speicherkapazität aufweisen. Da Halbleiter-Spei­ chervorrichtungen hoch integriert aufgebaut sind, um eine größere Speicherkapazität zu erhalten, steigen gleichzeitig die Defekte unter den Speicherzellen an, wodurch eine ge­ ringe Ausbeute in der Produktivität dieser Halbleiter-Spei­ chervorrichtungen erzielt wird. Um die Probleme der Defekte und der geringen Produktivität anzugehen, wurde vor kurzem eine Halbleiter-Speichervorrichtung, die einen Fehler-Kor­ rektur-Code (nachfolgend als ECC bezeichnet) aufweist, vorgeschlagen, um Fehler, die als Folge von defekten Spei­ cherzellen auftreten, zu korrigieren. Ein Fehler-Korrektur- Code ist ein systematisch aufgebauter redundanter Code, der zur Korrektur eines Fehler-Bits geeignet ist, wenn ein Fehler in diesen Bits, die einen Block-Code bilden, auf­ tritt. In einer Halbleiter-Speichervorrichtung mit einem Schaltkreis für einen Fehler-Korrektur-Code, muß genau dieselbe hohe Integration des Chips (Mikrochips) während dessen Herstellung (Formation) aufrechterhalten werden; die Charakteristiken des Chips, wie beispielsweise die Betriebs­ weise unter Hochgeschwindigkeit, die Unterdrückung von Stromverlusten und ähnliches muß genau dieselbe sein wie in einer Halbleiter-Speichervorrichtung ohne den ECC-Schalt­ kreis. Der Hochgeschwindigkeitsbetrieb und die Stromverluste des Chips werden hauptsächlich durch einen Datenausgangs­ Steuerschaltkreis bestimmt. Daher kann der Aufbau des Daten­ ausgangs-Steuerschaltkreises einen wesentlichen Einfluß auf die Charakteristiken des Chips haben.

Wenn ein Chip betrieben wird, wird ein Betriebsstrom, der in dem Chip während der Übergänge zwischen den Eingangsdaten und den Ausgangsdaten, beispielsweise während eines Schwing-Betriebs der Daten erzeugt wird, vergrößert, um einen großen Anteil des Betriebsstroms an den Ausgangs-An­ schlüssen vorzusehen. Ein Ansteigen des Betriebsstroms infolge von unerwünschten Variationen an den Eingangs/Aus­ gangs-Anschlüssen ist nachteilig für die Effektivität des Chips. Der Chip (Mikrochip) kann für Fehlfunktionen verant­ wortlich sein. Weiterhin kann das Problem noch verschlimmert werden, falls der Chip hochintegriert ist, beispielsweise im Fall von Speichervorrichtungen mit einer Byte-Weite, die eine Vielzahl von Eingangs/Ausgangs-Anschlüssen (x8, x16 usw.) aufweisen. Weiterhin wird die Zugriffszeit in unvermeidbarer Weise in dem Chip im normalen Zustand und im unnormalem Zustand, der durch den ECC-Schaltkreis korrigiert wird, oder in den Speicherzellen mit den normalen und den unnormalen Zuständen eines einzelnen Chips infolge von unerwünschten Variationen an den Eingangs/Ausgangs-Anschlüs­ sen verschlechert, wodurch sich eine geringe Ausbeute er­ gibt.

Zusammenfassung der Erfindung

Es ist daher eine Aufgabe der vorliegenden Erfindung, eine verbesserte Halbleiter-Speichervorrichtung zu schaffen.

Eine weitere Aufgabe ist darin zu sehen, eine Halbleiter- Speichervorrichtung mit einem Schaltkreis für den Fehler- Korrektur-Code zu schaffen, der dazu geeignet ist, zu­ nehmende Änderungen des Betriebsstroms eines Chips zu unter­ drücken, während ein Zugriff auf die Daten mit hoher Ge­ schwindigkeit ermöglicht wird.

Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Halbleiter-Speichervorrichtung mit einem Fehlarkorrektur- Code-Schaltkreis zu schaffen, der dazu geeignet ist, die Ausbeute eines Chips zu verbessern.

Gemäß einem Aspekt der vorliegenden Erfindung wird eine Halbleiter-Speichervorrichtung mit einem Schaltkreis für den Fehler-Korrektur-Code zur Ermittlung und Korrektur von unnormalen Zuständen einer Speicherzelle angegeben. Die Halbleiter-Speichervorrichtung mit einem Schaltkreis für den Fehler-Korrektur-Code umfaßt einen Eingangs-Signal-Detektor, der ein gepuffertes, externes Eingangssignal über einen Eingangs-Puffer empfängt, um ein Übergangssignal zu ermit­ teln, wobei ein Steuerkreis, der das Ausgangssignal des Eingangs-Signal-Detektors empfängt und einen Daten-Aus­ gangs-Puffer auswählt, um ein Steuersignal zu schaffen, vorgesehen ist, und wobei ein Daten-Ausgangs-Steuerschalt­ kreis, der das Ausgangs-Signal des Steuerschaltkreises empfängt, vorgesehen ist, um ein Treibersignal zum Ansteuern des Daten-Ausgangs-Puffers zu erzeugen. Der Übergangsbetrieb des Daten-Ausgangs-Puffers wird entsprechend dem Ausgangs­ signal des Daten-Ausgangs-Steuerschaltkreises ausgeführt. Weiterhin erzeugen der Eingangs-Signal-Detektor, der Steuer­ schaltkreis und der Daten-Ausgangs-Steuerschaltkreis ein Signal zur Steuerung des Daten-Ausgangs-Puffers.

Beschreibung der Zeichnungen

Die Vorteile und Ausgestaltungen der vorliegenden Erfindung werden aus der nachfolgenden, detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen ersichtlich. In der Zeichnung zeigt

Fig. 1 ein Blockschaltbild, das Steuersignale eines Da­ ten-Ausgangs-Steuerschaltkreises gemäß der vorlie­ genden Erfindung erläutert;

Fig. 2 ein Schaltkreisdiagramm eines Daten-Ausgangs-Steu­ erschaltkreises gemäß der vorliegenden Erfindung;

Fig. 3A bis 3C detaillierte Schaltkreisdiagramme, die die Blockschaltbilder nach der Fig. 1 erläutern;

Fig. 4 einen Zeitplan, der die Betriebsweisen des Daten- Ausgangs-Steuerschaltkreises nach Fig. 2 erläu­ tert.

Fig. 5 ein Schaltkreis-Diagramm eines herkömmlichen Da­ ten-Ausgangs-Steuerschaltkreis mit einem Schalt­ kreis für den Fehler-Korrektur-Code; und

Fig. 6 ein Zeit-Diagramm, das die Betriebsweisen des herkömmlichen Daten-Ausgangs-Steuerschaltkreises nach der Fig. 5 erläutert;

Detaillierte Beschreibung der bevorzugten Ausführungsform

In Fig. 5 ist ein Schaltkreisdiagramm eines herkömmlichen Daten-Ausgangs-Steuerschaltkreises gezeigt. Die Blöcke A und B besitzen den gleichen Aufbau und eine Vielzahl von Blöcken, wie beispielsweise die Blöcke A und B, sind in einem Chip (Mikrochip) vorhanden. Blöcke 40A und 40B sind Daten-Ausgangs-Puffer und sie empfangen Ausgangssignale der Lese-Verstärker 31 und 33, die mit den Speicherzellen je­ weils verbunden sind. Weiterhin werden die Daten-Ausgangs- Puffer 40A und 40B durch ein vorgegebenes Ausgangssignal OE gesteuert, das von einem Ermittlungsschaltkreis für den Adressenübergang (address transition detecting circuit - nachfolgend als ATD-Schaltkreis bezeichnet) erzeugt wird. Die Ausgangssignale der Lese-Verstärker 31 und 33 werden ebenfalls zu einem ECC-Schaltkreis zugeführt. In dem ECC- Schaltkreis wird eine Decodier-Operation durchgeführt und Ausgangssignale P$0 und P$1 der ECC-Schaltkreise 35 und 36 werden jeweils zu Eingangs-Anschlüssen der Exklusiv-ODER- Gatter 3 und 18 zugeführt.

Fig. 6 zeigt einen Zeitplan, der eine Betriebsweise des Daten-Ausgangs-Steuerschaltkreises nach Fig. 5 erläutert. In Fig. 5 wird eine Speicherzelle, falls eine Adresse zugeführt wird und das Ausgangssignal OE erzeugt wird, über die zugeführte Adresse ausgewählt und die Lese-Verstärker 31 und 33 ermitteln einen Zustand der ausgewählten Speicherzel­ le. Zum Beispiel kann sich, falls sich der Zustand der ausgewählten Speicherzelle im logischen Zustand "1" befin­ det, der Ausgang des Lese-Verstärkers 31 im logischen Zu­ stand "1", zum Beispiel im logischen Zustand "high", befin­ den, und falls sich der Zustand der ausgewählten Speicher­ zelle im logischen Zustand "0" befindet, kann sich der Ausgang des Lese-Verstärkers 31 im logischen Zustand "0", zum Beispiel im logischen Zustand "low", befinden. In diesem Fall kann sich der Ausgangs-Zustand des Lese-Verstärkers von demjenigen der Speicherzelle durch die Einstellung des logischen Niveaus unterscheiden. Weiterhin stellen die logischen Zustände "high" und "low" gewöhnlich jeweils ein Niveau der Versorgungsspannung V_cc und ein Niveau einer Grundspannung (Massepotential) V_ss dar. Im Fall des Daten- Ausgangs-Schaltkreises mit dem ECC-Schaltkreis, wie er in Fig. 5 dargestellt ist, werden die Ausgangs-Signale S/Ai, die durch die Lese-Verstärker 31 und 33 gebildet werden, zu den ECC-Schaltkreisen 35 und 36 übertragen, die jeweils ein Paritäts-Generator und ein Paritäts-Decodierer sind. Ein Signal P$i (es kann P$0 oder P$ sein), das von dem ECC- Schaltkreis 35 oder 36 erhalten wird, wird einem der Ein­ gangs-Anschlüsse der Exklusiv-ODER-Gatter 3 und 18 zuge­ führt. Demzufolge werden die Ausgänge der Exklusiv-ODER-Gat­ ter 3 und 18 in Abhängigkeit des Zustandes des Signals P$i variiert. Beispielsweise wird, falls sich die Speicherzelle in dem normalen Zustand befindet, das Signal P$i zu dem logischen Zustand "low" und als Folge werden die Ausgangs­ werte der Exklusiv-ODER-Gatter 3 und 18 jeweils gleich denjenigen der Lese-Verstärker 31 und 33. Falls sich die Speicherzelle in einem unnormalen Zustand (zum Beispiel infolge von Stromverlusten) befindet, nimmt das Signal P$i einen logischen Zustand "high" an und die Ausgangswerte der Exklusiv-ODER-Gatter 3 und 18 sind entgegengesetzt zu den Ausgangs-Signalen S/Ai, die durch die Lese-Verstärker 31 und 33 gebildet werden, um dadurch die Ausgangswerte der Ex­ klusiv-ODER-Gatter 3 und 18 zu der Außenseite eines Chips über die Daten-Ausgangs-Puffer 40A und 40B zu übertragen. Auf diese Weise steuern die ECC-Schaltkreise 35 und 36 die Ermittlung und Korrektur der normalen oder unnormalen Zu­ stände in der Speicherzelle. Da das Ausgangs-Signal OE fortwährend auf einen logischen Zustand "high" gesetzt wird, setzt das Signal OE immer die NAND-Gatter 7 und 22 und die NOR-Gatter 8 und 23 der Daten-Ausgangs-Puffer 40A und 40B so fest, daß der Übertragungsvorgang der Eingangs-Ausgangs-An­ schlüsse 32 und 34 in Abhängigkeit von den Signalen, die durch die Lese-Verstärker 31 und 33 gebildet werden, vari­ iert wird.

Die Signale P$0, P$1, die durch die ECC-Schaltkreise 35 und 36 erzeugt werden, werden mit derselben vorgegebenen Zeit­ verzögerung, die jeweils durch eine Vielzahl von Inver­ tern i, 2 und 16, 17 im Hinblick auf das Ausgangssignal S/Ai vorgesehen werden, das durch die Lese-Verstärker 31 und 33 erzeugt wird, gebildet. Inzwischen wird, wenn ein Chip betrieben wird, ein Betriebsstrom in dem Chip erzeugt und während einer Übertragung zwischen den Eingangsdaten und den Ausgangsdaten vergrößert, zum Beispiel während eines Swing- Vorganges der Daten, wodurch ein großer Betrag des Betriebs­ stroms an den Ausgangs-Anschlüssen 32 und 34 gebildet wird. Ein Ansteigen des Betriebsstroms infolge von unerwünschten Änderungen an den Eingangs/Ausgangs-Anschlüssen verschlech­ tert die Effektivität des Chips. Der Chip kann für Fehl­ funktionen verantwortlich sein. Weiterhin wird die Proble­ matik noch verschlimmert, falls der Chip hochintegriert aufgebaut ist, insbesondere im Fall von Byte-Größen (Buss- Breite) der Speichereinrichtungen, die eine Vielzahl von Eingangs/Ausgangs-Anschlüssen (x8, x16, usw.) aufweist. Weiterhin wird die Verschlechterung der Zugriffszeit unver­ meidlich in dem Chip mit dem normalen Zustand und dem un­ normalen Zustand, der durch den ECC-Schaltkreis korrigiert wird, oder in den Speicherzellen mit dem normalen und dem unnormalen Zustand eines einzelnen Chips infolge von uner­ wünschten Variationen an den Eingangs/Ausgangs-Anschlüssen, wodurch eine geringere Ausbeute erzielt wird.

Ein Eingangs-Puffer 50A erhält, wie die Fig. 1 zeigt, ein externes Adressen- oder Steuersignal, das von dem ATD- Schaltkreis, usw., erzeugt wird, um das empfangene Signal zu puffern, um ein Paar von komplementären Ausgangssignalen Ai und Ai zu bilden. Ein Detektor 50B ermittelt ein erforder­ liches Signal unter den Ausgangssignalen Ai und des Eingangs-Puffers 50A. Ein Steuerschaltkreis 50C empfängt ein Ausgangssignal SPi von dem Detektor 50B, um einen Daten-Aus­ gangs-Puffer zur Steuerung des Datenausgangs-Steuerschalt­ kreises 50D auszuwählen. Der Daten-Ausgangs-Steuerschalt­ kreis 50D empfängt ein Ausgangssignal ΦPZM des Steuerschalt­ kreises 50C, um ein Treibersignal ΦOE zum Ansteuern eines Daten-Ausgangs-Puffers zu erzeugen.

Der Datenausgangs-Steuerschaltkreis nach der Fig. 2 be­ sitzt, im Hinblick auf die vorliegende Erfindung, den glei­ chen Aufbau wie derjenige nach der Fig. 5 mit der Ausnahme, daß das Treiber-Signal ΦOE, das von dem Daten-Ausgangs-Steu­ erschaltkreis 50D (der in Fig. 5D gezeigt ist) erzeugt wird und zu den Daten-Ausgangs-Puffern 90A und 90B zugeführt wird, unterschiedlich ist. Obwohl es nicht in den Zeich­ nungen dargestellt ist, wird der gleiche Schaltkreis für den Fehler-Korrektur-Code, wie er in Fig. 5 dargestellt ist, ebenfalls verwendet und die Ausgangssignale P$0 und P$1 des Schaltkreises für den Fehler-Korrektur-Code werden jeweils zu einem Eingangs-Anschluß der Exklusiv-ODER-Gatter 53 und 68 zugeführt. Als Reaktion auf das Treibersignal oOE ist die Betriebsweise des Daten-Ausgangs-Steuerschaltkreises nach der Fig. 2 völlig unterschiedlich zu derjenigen der Fi­ gur 5, wie dies detailliert nachfolgend beschrieben wird.

Die Fig. 3A bis 3C stellen Schaltkreisdiagramme dar, die im Detail einen Detektor 50B, dem Steuerschaltkreis 50C und dem Datenausgangs-Steuerschaltkreis 50D der Fig. 1 jeweils entsprechen.

In Fig. 3A wird ein Ermittlungssignal, wenn ein Übergang von Eingangs-Adressen auftritt, durch einen Adressen-Über­ gangs-Schaltkreis erzeugt. Seriell miteinander verbundene Inverter 101 bis 105 werden als Verzögerungs-Schaltkreis betrieben und Ausgangssignale SPi und SPiB werden als Im­ pulssignale erzeugt, wenn der Übergang eines Eingangssig­ nals APi auftritt. Eine Vielzahl von Schaltkreisen, die einen der Fig. 3A entsprechenden Aufbau aufweisen, sind in einem Chip vorhanden.

Eingangssignale SUM1 und SUM2 werden, wie die Fig. 3B zeigt, nur dann erzeugt, wenn das Ausgangssignal SPi, das in Fig. 3A gezeigt ist, getriggert wird; und die Eingangssig­ nale SUM1 und SUM2 werden durch die Kombination der Aus­ gangssignale SPi und SPiB mit dem logischen Verknüpfungs- Schaltkreis erzeugt, der durch ein NAND-Gatter 106, ein NOR-Gatter 107 gebildet ist, der einen Eingangs-Anschluß, der mit einem ersten Eingangs-Anschluß des NAND-Gatters 131 verbunden ist, einen Inverter 108, der zwischen dem Aus­ gangs-Anschluß des NAND-Gatters 106 und einem zweiten Ein­ gangs-Anschluß des NAND-Gatters 131 verbunden ist, aufweist.

Tabelle I

Anders ausgedrückt werden die Eingangssignale SUM1 und SUM2, wie die vorstehende Tabelle I zeigt, nicht erzeugt, wenn das Ausgangssignal SPi nicht getriggert wird und zu diesem Zeitpunkt in einen logischen Zustand "high" gesetzt ist. Der Steuerschaltkreis 50C, wie er in Fig. 1 gezeigt ist, be­ sitzt ein erstes NAND-Gatter 131, einen ersten Signal-Kon­ verter 160A und einen zweiten Signal-Konverter 160B. Der erste Signal-Konverter 160A besitzt einen logischen Zustand, der ein logisches "high" nur dann erzeugt, wenn sich die Eingangs-Signale SUM1 und SUM2 alle im logischen Zustand "high" befinden. In dem ersten Signal-Inverter 160A sind die Inverter 133 und 135 mit einem zweiten NAND-Gatter 136, Kondensatoren C1, C2 und C3 und mit Widerständen R1 und R2 verbunden, die als Verzögerungs-Schaltkreis arbeiten. Hier­ bei spielt es auch keine Rolle, wenn die Kondensatoren C1, C2 und C3 entfernt werden. Der zweite Signal-Konverter 160B weist ein drittes NAND-Gatter 140 zur Aufnahme des Aus­ gangs-Signals des ersten Signal-Konverters 160A und eines Signals, das durch vier seriell miteinander verbundene Inverter 141 bis 144, von dem Ausgangs-Signal des ersten Signal-Konverters 160A, erzeugt wird, auf und einen Inver­ ter 145 zum Empfang des Ausgangs-Signals des dritten NAND- Gatters 140 auf, um dadurch ein vorgegebenes Signal ΦPZM zu bilden.

In Fig. 3C besitzt der Daten-Ausgangs-Steuerschaltkreis 500 ein viertes NAND-Gatter 166 zum Empfang des Ausgangssig­ nals ΦPZM des zweiten Signal-Konverters 160B und eines Signals, das durch einen Verzögerungs-Schaltkreis 170 aus dem Signal ΦPZM gebildet wird, einen Inverter 167 zum Em­ pfang eines Ausgangssignals des vierten NAND-Gatters 166, ein fünftes NANO-Gatter 168 zum Empfang des Ausgangssignals des Inverters 167 und ein Ausgangs-Freigabesignal OP, und einen Inverter 169 zum Empfang des Ausgangssignals des fünften NAND-Gatters 168, um ein Treibersignal oOE zu erzeu­ gen. Der Verzögerungs-Schaltkreis 170 besitzt vier seriell miteinander verbundene Inverter 161, 162, 164 und 165 und einen Kondensator 163. Das Ausgangssignal OE wird von dem ATD-Schaltkreis erzeugt und ist immer auf den logischen Zustand "high" gesetzt. Weiterhin steuert das Trei­ bersignal ΦOE den Daten-Ausgangs-Puffer und steuert diesen an. In der vorstehend angegebenen Anordung erzeugt der Detektor 50B nach der Fig. 3A einen logischen Zustand "low" während einer normalen Betriebsweise und der Steuerschalt­ kreis 50C nach der Fig. 38 wird auf den logischen Zustand "high" während einer normalen Betriebsweise gesetzt. Weiter­ hin erzeugt der Datenausgangs-Steuerschaltkreis 50D nach der Fig. 3C einen logischen Zustand "high" während einer norma­ len Betriebsweise.

Die Betriebscharakteristiken des Datenausgangs-Steuerschalt­ kreises nach Fig. 2, der prinzipiell entsprechend den Fig. 3A bis 3C aufgebaut ist, wird nachfolgend unter Bezugnahme auf die Fig. 4 beschrieben. Hierbei ist anzu­ merken, daß in einem Datenausgangs-Steuerschaltkreis, auch wenn die Daten aus einer Speicherzelle ausgelesen werden und einen Eingangs-Anschluß der Daten-Ausgangs-Puffer 90A und 90B durch Lese-Verstärker 81 und 83 erreichen, die Daten nicht an der Außenseite eines Chips erzeugt werden, bis das Ausgangssignal ΦOE des Datenausgangs-Steuerschaltkreises 50D nach der Fig. 3C freigegeben ist.

Falls ein Eingangssignal außerhalb des Chips zugeführt wird und eine Speicherzelle ausgewählt wird, werden die Daten der Speicherzelle durch die Lese-Verstärker 81 und 83 ermittelt. Der Ausgang der Daten wird in Abhängigkeit des Zustands der ausgewählten Speicherzelle, beispielseise des normalen oder unnormalen Zustands, variiert.

Zunächst wird das Ausgabeverfahren von Daten in dem Fall, in dem die Speicherzelle eines normalen Zustandes ausgewählt wird, beschrieben. In diesem Fall werden die Signale SPi, ΦPZM und ΦOE über das externe Eingangssignal über die Schaltkreise, wie sie in den Fig. 3A und 3C gezeigt sind, erzeugt. Das Treibersignal ΦOE wird für eine Verzögerungs­ zeit über den Verzögerungs-Schaltkreis 170, wie er in Fig. 3C gezeigt ist, der eine Verkettung von vier aufein­ anderfolgenden Invertern aufweist, verzögert. Demzufolge wird das Treibersignal ΦOE zu dem Zeitpunkt freigegeben, zu dem der Daten-Ausgang der Speicherzelle von den Exklusiv- ODER-Gattern 53 und 68 über die Lese-Verstärker 81 und 83 und über einen (nicht dargestellten) ECC-Schaltkreis zu den Daten-Ausgangs-Puffern 90A und 90B zugeführt werden. Die Verzögerungszeit kann durch Einstellung der Kapazität des Kondensators 163 oder die Zahl der Inverter 161 bis 165, die in Fig. 3C gezeigt sind, eingestellt werden. Da sich die Speicherzelle in einem normalen Zustand befindet, sind die Ausgangswerte der Exklusiv-ODER-Gatter 53 und 68 identisch mit den Ausgängen der Lese-Verstärker 81 und 83 und sie werden zu den NAND-Gattern 57 und 72 und den NOR-Gattern 58 und 73 der Daten-Ausgangs-Puffer 90A und 90B übertragen. Dann werden, nachdem das Signal FOE freigegeben ist, die Daten der Eingangs/Ausgangs-Anschlüsse 82 und 84 erzeugt, wie dies in Fig. 46 gezeigt ist.

Als nächstes wird nachfolgend das Daten-Ausgabe-Verfahren für den Fall der Auswahl der Speicherzelle mit einem unnor­ malen Zustand beschrieben. In diesem Fall werden die Sig­ nale SPi, ΦPZM und ΦOE durch das externe Eingangssignal durch die Schaltkreise, wie sie in den Fig. 5A bis 5C gezeigt sind, ebenfalls erzeugt. Die Daten der Speicherzelle mit dem unnormalen Zustand treten durch den ECC-Schaltkreis hindurch und der ausgegebene Wert des ECC-Schaltkreises ist entgegengesetzt zu dem Wert einer Speicherzelle in dem normalen Zustand, wodurch konsequenterweise die Ausgangswer­ te der Exklusiv-ODER-Gatter 53 und 68 entgegengesetzt zu dem Ausgang der Lese-Verstärker 81 und 83 sind. Dann werden, nachdem das Signal ΦOE freigegeben ist, die Ausgangswerte der Exklusiv-ODER-Gatter 53 und 68 als korrigierte Daten durch die Daten-Ausgangs-Puffer 90A und 90B erzeugt. In Fig. 2 werden die Daten des Eingangs/Ausgangs-Anschlusses immer dann variiert, wenn der Ausgang der Exklusiv-ODER-Gat­ ter variiert. In der vorstehend beschriebenen bevorzugten Ausführungsform werden dennoch die Daten der Eingangs/Aus­ gangs-Anschlüsse 90A und 90B exakt nur dann variiert, wenn das Signal ΦOE geändert wird. Daher werden unnötige Vari­ ationen während des Betriebs unterdrückt und gerade dann, wenn die Daten der Speicherzelle die korrigierten Daten sind, die durch den ECC-Schaltkreis gebildet werden, wird die gleiche Zugriffszeit wie mit den normalen Daten der Speicherzelle erhalten.

Wie vorstehend beschrieben wurde, können die Stromverluste in einem Daten-Ausgangs-Schaltkreis, da ein Daten-Ausgangs- Puffer nicht die unnötige Betriebsweise der Übertragung durch Einstellung der Freigabezeit der Treiber-Signale des Daten-Ausgangs-Puffers durchführen, unterdrückt werden und die Verschlechterung der Daten-Zugriffszeit kann verhindert werden, wodurch die Ausbeute eines Mikrochips verbessert wird.

Während eine bevorzugte Ausführungsform der vorliegenden Erfindung im einzelnen dargestellt und beschrieben wurde, ist es für einen Fachmann verständlich, daß er Änderungen im Rahmen des allgemeinen Erfindungsgedankens vornehmen kann.

Claims (13)

1. Eine Halbleiter-Speichervorrichtung, die einen Fehler- Korrektur-Code zur Ermittlung und Korrektur fehlerhafter Speicherzellen aufweist, gekennzeichnet durch folgende Merkmale:
Signal-Detektor-Einrichtungen, die so verbunden sind, um ein extern gepuffertes Signal zu empfangen, um einen Übergang dieses extern gepufferten Signals zu ermitteln, um ermittelte Signale zu bilden, die repräsentativ für den Übergang des extern gepufferten Signals sind; erste Steuer-Einrichtungen, die so verbunden sind, daß sie die ermittelten Signale empfangen, um einen von einer Vielzahl von Ausgangs-Puffern auszuwählen, um ein Steuersignal zu bilden; und
zweite Steuer-Einrichtungen, die so verbunden sind, daß sie das Steuersignal empfangen, um ein Treibersignal in Abhängigkeit des Steuersignals zu bilden, um den ausge­ wählten Ausgangs-Puffer anzusteuern.

2. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der ausgewählte Ausgangs-Puffer Daten erzeugt, nachdem das Steuer-Signal von der zweiten Steuer-Einrichtung freigegeben ist.

3. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Ermittlungs-Einrichtungen fol­ gende Merkmale aufweisen:
Verzögerungs-Einrichtungen zur Verzögerung des extern gepufferten Signals für eine vorgegebene Verzögerungs- Periode, um ein verzögertes Signal zu bilden;
NANO-Gatter-Einrichtungen zur logischen Verknüpfung des extern gepufferten Signals mit dem verzögerten Signal, um ein Zwischensignal zu bilden;
Inverter-Einrichtungen zur Invertierung des Zwischensig­ nals, um ein erstes ermitteltes Signal zu bilden; und
NOR-Gatter-Einrichtungen zur logischen Verknüpfung des externen und des verzögerten Signals, um ein zweites ermitteltes Signal zu bilden.

4. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuer-Einrichtungen folgende Merkmale aufweisen:
NAND-Gatter-Einrichtungen, die so verbunden sind, um die ermittelten Signale zu empfangen, um die ermittelten Signale logisch miteinander zu verknüpfen, um ein erstes Zwischensignal zu bilden;
erste Konverter-Einrichtungen zur Bildung eines getrig­ gerten Signals in Abhängigkeit des ersten Zwischensig­ nals; und
zweite Konverter-Einrichtungen zur Bildung des Steuer­ signals.

5. Halbleiter-Speichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die ersten Konverter-Einrichtungen folgende Merkmale aufweisen:
Erste Inverter-Einrichtungen zur Invertierung des ersten Zwischensignals, um ein erstes invertiertes Signal zu bilden;
zweite Inverter-Einrichtungen zur Invertierung des ersten invertierten Signals, um ein zweites invertiertes Signal zu bilden;
dritte Inverter-Einrichtungen zur Invertierung des zweiten invertierten Signals über eine Vielzahl von R-C-Schaltkreisen, um ein drittes invertiertes Signal zu bilden; und
NAND-Gatter-Einrichtungen zur logischen Verknüpfung des dritten invertierten Signals und des ersten invertierten Signals über einen Transistor, um das getriggerte Signal zu bilden.

6. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweiten Steuer-Einrichtungen folgende Merkmale aufweisen:
Verzögerungs-Einrichtungen zur Verzögerung des Steuer­ signals für eine vorgegebene Verzögerungs-Periode, um ein verzögertes Signal zu bilden;
erste NAND-Gatter-Einrichtungen zur logischen Ver­ knüpfung des Steuersignals mit dem verzögerten Signal, um ein erstes Zwischensignal zu bilden;
Inverter-Einrichtungen zur Invertierung des ersten Zwischensignals, um ein invertiertes Signal zu bilden; und
zweite NAND-Gatter-Einrichtungen zur logischen Ver­ knüpfung des invertierten Signals und eines Ausgangs- Freigabe-Signals, um das Treibersignal während einer Freigabe-Periode zu bilden.

7. Halbleiter-Speichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Freigabe-Periode des Treibersig­ nals durch die vorgegebene Verzögerungs-Periode gesteu­ ert wird.

8. Halbleiter-Speichervorrichtung, die einen Schaltkreis für den Fehler-Korrektur-Code zur Korrektur eines un­ normalen Zustandes der Daten, die in einer Speicherzelle gespeichert sind, aufweist, wobei die Daten zu einem Daten-Ausgangs-Puffer über den Schaltkreis für den Fehler-Korrektur-Code übertragen werden, wobei die Halbleiter-Speicher-Vorrichtung folgende Merkmale auf­ weist:
Erste Verzögerungs-Einrichtungen zur Verzögerung eines extern gepufferten Signals für eine erste Verzögerungs- Periode, um ein erstes verzögertes Signal zu bilden;
erste NAND-Gatter-Einrichtungen zur logischen Ver­ knüpfung des extern gepufferten Signals und des ersten verzögerten Signals, um ein erstes ermitteltes Signal zu bilden, das für einen Übergang des extern gepufferten Signals repräsentativ ist;
NDR-Gatter-Einrichtungen zur logischen Verknüpfung des externen und des verzögerten Signals, um ein zweites ermittltes Signal zu bilden;
zweite NAND-Gatter-Einrichtungen zur logischen Ver­ knüpfung des ersten und des zweiten ermittelten Signals, um ein erstes Zwischensignal zu bilden;
erste Konverter-Einrichtungen, um ein getriggertes Signal in Abhängigkeit des ersten Zwischensignals zu bilden;
zweite Konverter-Einrichtungen, um ein Steuersignal zu bilden, das repräsentativ für einen vorgegebenen Aus­ gangs-Puffer unabhängig von dem getriggerten Signal ist;
zweite Verzögerungs-Einrichtungen zur Verzögerung des Steuersignals für eine zweite vorbestimmte Verzöge­ rungs-Periode, um ein zweites verzögertes Signal zu bilden;
dritte NAND-Gatter-Einrichtungen zur logischen Ver­ knüpfung des Steuersignals mit dem zweiten Verzögerungs­ signal, um ein zweites Zwischensignal zu bilden;
Inverter-Einrichtungen zur Invertierung des zweiten Zwischensignals, um ein invertiertes Signal zu bilden; und
vierte NAND-Gatter-Einrichtungen zur logischen Ver­ knüpfung des invertierten Signals und eines Ausgangs- Freigabe-Signals, um ein Steuersignal während einer Freigabe-Periode zur Steuerung des Ausgangs-Puffers zu bilden.

9. Halbleiter-Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der Ausgangs-Puffer Daten erzeugt, wenn das Steuersignal freigegeben wird.

10. Halbleiter-Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Freigabe-Periode des Steuersig­ nals durch die zweite Verzögerungs-Periode gesteuert wird.

11. Verfahren zur Korrektur eines unnormalen Zustandes der Daten, die in einer Speicherzelle in einer Halbleiter- Speichervorrichtung gespeichert sind, die einen Schalt­ kreis für einen Fehler-Korrektur-Code aufweist, wobei die Daten zu einem Daten-Ausgangs-Puffer über den Schaltkreis für den Fehler-Korrektur-Code übertragen werden, wobei das Verfahren folgende Verfahrensschritte aufweist:
Verzögerung eines extern gepufferten Signals für eine erste Verzögerungs-Periode, um ein erstes verzögertes Signal zu bilden;
logische Verknüpfung des extern gepufferten Signals und des ersten verzögerten Signals, um ein erstes ermit­ teltes Signal zu bilden, das repräsentativ für einen Übergang des extern gepufferten Signals ist;
logische Verknüpfung des externen und des verzögerten Signals, um ein zweites ermitteltes Signal zu bilden;
logische Verknüpfung des ersten und des zweiten ermit­ telten Signals, um ein erstes Zwischensignal zu bilden;
Bildung eines getriggerten Signals in Abhängigkeit des ersten Zwischensignals;
Bildung eines Steuersignals, das repräsentativ für einen vorgegebenen Ausgangs-Puffer in Abhängigkeit des getrig­ gerten Signals ist;
Verzögerung des Steuersignals für eine vorgegebene Verzögerungs-Periode, um ein zweites Verzögerungssignal zu bilden;
logische Verknüpfung des Steuersignals und des zweiten verzögerten Signals, um ein zweites Zwischensignal zu bilden;
Invertierung des zweiten Zwischensignals, um ein inver­ tiertes Signal zu bilden und
logische Verknüpfung des invertierten Signals und eines Ausgangs-Freigabe-Signals, um ein Steuersignal während einer Freigabe-Periode zur Steuerung des Ausgangs-Puf­ fers zu bilden.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Ausgangs-Puffer Daten erzeugt, wenn das Treibersig­ nal freigegeben wird.

13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Freigabe-Periode des Treibersignals durch die zweite Freigabe-Periode gesteuert wird.