JP3101439B2 - 半導体メモリ装置のデータ出力回路 - Google Patents
半導体メモリ装置のデータ出力回路Info
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Description
【０００１】
【産業上の利用分野】本発明はエラー訂正コードを応用
した半導体メモリ装置に関し、特にそのような半導体メ
モリ装置のデータ出力回路に関するものである。
した半導体メモリ装置に関し、特にそのような半導体メ
モリ装置のデータ出力回路に関するものである。
【０００２】
【従来の技術】半導体メモリ装置の高集積化・大容量化
が進むにつれ、メモリセル及びその関連部分の不良発生
率が増加し、これが半導体メモリ装置（チップ）の生産
面における歩留りの低下につながっている。この問題を
解決するために、エラー訂正コード(error correction
code：ＥＣＣ）を応用したチップが提案されている。Ｅ
ＣＣに関する回路は種々に設計可能であるが、この分野
では公知事項なので、その詳しい説明については省略す
る。ＥＣＣについて簡単に説明しておくと、ＥＣＣは、
所定のブロックコードを構成するビット内にエラーが発
見されたときに、エラービットを訂正できるように規則
的に構成された冗長コードを意味する。
が進むにつれ、メモリセル及びその関連部分の不良発生
率が増加し、これが半導体メモリ装置（チップ）の生産
面における歩留りの低下につながっている。この問題を
解決するために、エラー訂正コード(error correction
code：ＥＣＣ）を応用したチップが提案されている。Ｅ
ＣＣに関する回路は種々に設計可能であるが、この分野
では公知事項なので、その詳しい説明については省略す
る。ＥＣＣについて簡単に説明しておくと、ＥＣＣは、
所定のブロックコードを構成するビット内にエラーが発
見されたときに、エラービットを訂正できるように規則
的に構成された冗長コードを意味する。
【０００３】ＥＣＣ回路を実装するチップは、それによ
りチップの集積度が低下することなく、ＥＣＣ回路を実
装していないチップと同様の高速動作や消費電流抑制等
のデバイス特性が維持されなければならない。このこと
は当業界でよく知られている事項である。このチップの
動作速度や消費電流は主にデータ出力回路によって決定
されるため、データ出力回路を如何に設計、制御するか
がデバイス特性を大きく左右することになる。
りチップの集積度が低下することなく、ＥＣＣ回路を実
装していないチップと同様の高速動作や消費電流抑制等
のデバイス特性が維持されなければならない。このこと
は当業界でよく知られている事項である。このチップの
動作速度や消費電流は主にデータ出力回路によって決定
されるため、データ出力回路を如何に設計、制御するか
がデバイス特性を大きく左右することになる。
【０００４】図５に従来のデータ出力回路を示す。同図
に示す回路は公知のもので、一点鎖線で示すブロックＡ
とブロックＢとは互いに等しい構成をもっており、ブロ
ックＡ、Ｂと同じものがチップ内には多数備えられてい
る。ブロックＡ、Ｂ内の点線で示すブロック４０Ａ、４
０Ｂはデータ出力バッファで、所定のメモリセルに接続
されるセンスアンプ３１、３３の出力信号をそれぞれ処
理して出力する。また、データ出力バッファ４０Ａ、４
０Ｂは出力エネーブル信号ＯＥによって制御されてい
る。この出力エネーブル信号ＯＥはチップに備えられて
いるアドレス遷移検出回路（ＡＴＤ回路）から出力され
る信号である。
に示す回路は公知のもので、一点鎖線で示すブロックＡ
とブロックＢとは互いに等しい構成をもっており、ブロ
ックＡ、Ｂと同じものがチップ内には多数備えられてい
る。ブロックＡ、Ｂ内の点線で示すブロック４０Ａ、４
０Ｂはデータ出力バッファで、所定のメモリセルに接続
されるセンスアンプ３１、３３の出力信号をそれぞれ処
理して出力する。また、データ出力バッファ４０Ａ、４
０Ｂは出力エネーブル信号ＯＥによって制御されてい
る。この出力エネーブル信号ＯＥはチップに備えられて
いるアドレス遷移検出回路（ＡＴＤ回路）から出力され
る信号である。
【０００５】一方、センスアンプ３１、３３の出力信号
はＥＣＣ回路の入力信号ともなる。その入出力関係を図
６に示す。センスアンプ３１、３３の出力信号は信号Ｐ
／Ｌ０、Ｐ／Ｌ１としてＥＣＣ回路３５、３６にそれぞ
れ入力され、そしてＥＣＣ回路３５、３６において所定
のデコーディング動作が行なわれた後、ＥＣＣ回路３
５、３６から信号Ｐ＄０、Ｐ＄１が出力され、図５のＸ
ＯＲ（排他的ＯＲ）ゲート３、１８の一方の入力端にそ
れぞれ入力される。
はＥＣＣ回路の入力信号ともなる。その入出力関係を図
６に示す。センスアンプ３１、３３の出力信号は信号Ｐ
／Ｌ０、Ｐ／Ｌ１としてＥＣＣ回路３５、３６にそれぞ
れ入力され、そしてＥＣＣ回路３５、３６において所定
のデコーディング動作が行なわれた後、ＥＣＣ回路３
５、３６から信号Ｐ＄０、Ｐ＄１が出力され、図５のＸ
ＯＲ（排他的ＯＲ）ゲート３、１８の一方の入力端にそ
れぞれ入力される。
【０００６】図７に図５の回路の動作タイミング図を示
し、以下、図５〜７に基づいて従来のデータ出力回路の
動作特性を説明する。チップにアドレス信号が与えら
れ、出力エネーブル信号ＯＥが供給されると、アドレス
信号によって所定のメモリセルが選択され、そのメモリ
セルの状態をセンスアンプ３１、３３が感知する。選択
されたメモリセルの状態が例えば“１”であれば、セン
スアンプ３１の出力は“１”、すなわち論理“ハイ”に
なり、メモリセルの状態が“０”であれば、センスアン
プ３１の出力は“０”、すなわち論理“ロウ”になる。
ただし、このセンスアンプの出力状態は論理レベルの適
切な調整によってメモリセルの出力状態と反対にするこ
とも可能である。また、前記の論理“ハイ”は通常の電
源電圧Ｖｃｃレベルであり、論理“ロウ”は接地電圧Ｖ
ｓｓレベルである。
し、以下、図５〜７に基づいて従来のデータ出力回路の
動作特性を説明する。チップにアドレス信号が与えら
れ、出力エネーブル信号ＯＥが供給されると、アドレス
信号によって所定のメモリセルが選択され、そのメモリ
セルの状態をセンスアンプ３１、３３が感知する。選択
されたメモリセルの状態が例えば“１”であれば、セン
スアンプ３１の出力は“１”、すなわち論理“ハイ”に
なり、メモリセルの状態が“０”であれば、センスアン
プ３１の出力は“０”、すなわち論理“ロウ”になる。
ただし、このセンスアンプの出力状態は論理レベルの適
切な調整によってメモリセルの出力状態と反対にするこ
とも可能である。また、前記の論理“ハイ”は通常の電
源電圧Ｖｃｃレベルであり、論理“ロウ”は接地電圧Ｖ
ｓｓレベルである。
【０００７】図５、６のようにＥＣＣ回路３５、３６が
実装されている場合、センスアンプ３１、３３の出力Ｓ
／Ａｏｕｔｉは、パリティゼネレータ及びパリティデコ
ーダ（図示せず）を含むＥＣＣ回路３５、３６に印加さ
れる。そしてＥＣＣ回路３５、３６から出力される信号
Ｐ＄０、Ｐ＄１がＸＯＲゲート３、１８に供給され、信
号Ｐ＄ｉ（ｉ＝０、１）の状態によりＸＯＲゲート３、
１８の出力状態が変化する。例えば、メモリセルが正常
である場合は、信号Ｐ＄ｉは論理“ロウ”になり、その
結果ＸＯＲゲート３、１８の出力状態はセンスアンプ３
１、３３と同じになる。一方、メモリセルに異常（すな
わち電流浪費等により）がある場合は、信号Ｐ＄ｉは論
理“ハイ”になり、ＸＯＲゲート３、１８の出力状態は
センスアンプ３１、３３の出力状態と反対、すなわち正
常になる。このようなＸＯＲゲート３、１８の出力信号
がデータ出力バッファ４０Ａ、４０Ｂを介してチップ外
部に出力される結果、常に正常値が出力されることにな
る（すなわち、図７に示すように出力エネーブル信号Ｏ
Ｅは継続して論理“ハイ”にあり、データ出力バッファ
４０Ａ、４０ＢのＮＡＮＤゲート７、２２及びＮＯＲゲ
ート８、２３を常にエネーブルにしているので、入出力
端３２、３４上のデータ（Ｉ／Ｏｉ）の遷移動作はセン
スアンプ３１、３３によって提供される信号に従って変
化する）。このようにＥＣＣ回路３５、３６はメモリセ
ルの正常／異常を検出して訂正する作用がある。
実装されている場合、センスアンプ３１、３３の出力Ｓ
／Ａｏｕｔｉは、パリティゼネレータ及びパリティデコ
ーダ（図示せず）を含むＥＣＣ回路３５、３６に印加さ
れる。そしてＥＣＣ回路３５、３６から出力される信号
Ｐ＄０、Ｐ＄１がＸＯＲゲート３、１８に供給され、信
号Ｐ＄ｉ（ｉ＝０、１）の状態によりＸＯＲゲート３、
１８の出力状態が変化する。例えば、メモリセルが正常
である場合は、信号Ｐ＄ｉは論理“ロウ”になり、その
結果ＸＯＲゲート３、１８の出力状態はセンスアンプ３
１、３３と同じになる。一方、メモリセルに異常（すな
わち電流浪費等により）がある場合は、信号Ｐ＄ｉは論
理“ハイ”になり、ＸＯＲゲート３、１８の出力状態は
センスアンプ３１、３３の出力状態と反対、すなわち正
常になる。このようなＸＯＲゲート３、１８の出力信号
がデータ出力バッファ４０Ａ、４０Ｂを介してチップ外
部に出力される結果、常に正常値が出力されることにな
る（すなわち、図７に示すように出力エネーブル信号Ｏ
Ｅは継続して論理“ハイ”にあり、データ出力バッファ
４０Ａ、４０ＢのＮＡＮＤゲート７、２２及びＮＯＲゲ
ート８、２３を常にエネーブルにしているので、入出力
端３２、３４上のデータ（Ｉ／Ｏｉ）の遷移動作はセン
スアンプ３１、３３によって提供される信号に従って変
化する）。このようにＥＣＣ回路３５、３６はメモリセ
ルの正常／異常を検出して訂正する作用がある。
【０００８】しかし、この従来のデータ出力回路には、
次にあげるような問題がある。すなわち、ＥＣＣ回路３
５、３６より供給される信号Ｐ＄０、Ｐ＄１は、センス
アンプ３１、３３の出力信号Ｓ／Ａｏｕｔｉに対し、イ
ンバーター１、２及び１６、１７を経るためある程度遅
延してしまう。この遅延のため、メモリセルの状態（正
常／異常）に応じてデータ出力バッファ４０Ａ、４０Ｂ
の出力Ｉ／Ｏｉに異常データが発生する（これは図７よ
り容易に理解できる）。一方、通常、チップの動作時に
はチップ内に動作電流が発生し、入力データと出力デー
タとの間の遷移中（すなわち、データのスイング動作の
間）に増加するが、この大部分は入出力端３２、３４で
発生する。これは、特にバイトワイド(byte wide) メモ
リ装置（すなわち、入出力端が多数必要なもの、×８、
×１６、…、等）に顕著である。したがって上述のよう
な異常データによる入出力端の（望ましくない）変化に
よる動作電流の増加は、チップの誤動作につながる可能
性がある。さらに、正常なチップと異常のある（ＥＣＣ
回路によって訂正されることを意味する）チップ、又は
同一チップ内の正常メモリセルと異常メモリセルにおい
て（前述のような信号タイミングの不揃いが原因となっ
て）アクセスタイムの低下が誘発され、低歩留りの要因
となっている。
次にあげるような問題がある。すなわち、ＥＣＣ回路３
５、３６より供給される信号Ｐ＄０、Ｐ＄１は、センス
アンプ３１、３３の出力信号Ｓ／Ａｏｕｔｉに対し、イ
ンバーター１、２及び１６、１７を経るためある程度遅
延してしまう。この遅延のため、メモリセルの状態（正
常／異常）に応じてデータ出力バッファ４０Ａ、４０Ｂ
の出力Ｉ／Ｏｉに異常データが発生する（これは図７よ
り容易に理解できる）。一方、通常、チップの動作時に
はチップ内に動作電流が発生し、入力データと出力デー
タとの間の遷移中（すなわち、データのスイング動作の
間）に増加するが、この大部分は入出力端３２、３４で
発生する。これは、特にバイトワイド(byte wide) メモ
リ装置（すなわち、入出力端が多数必要なもの、×８、
×１６、…、等）に顕著である。したがって上述のよう
な異常データによる入出力端の（望ましくない）変化に
よる動作電流の増加は、チップの誤動作につながる可能
性がある。さらに、正常なチップと異常のある（ＥＣＣ
回路によって訂正されることを意味する）チップ、又は
同一チップ内の正常メモリセルと異常メモリセルにおい
て（前述のような信号タイミングの不揃いが原因となっ
て）アクセスタイムの低下が誘発され、低歩留りの要因
となっている。
【０００９】
【発明が解決しようとする課題】したがって本発明の目
的は、チップの動作電流の増加が抑制されると共にデー
タアクセスがより高速で行えるようなＥＣＣ回路を実装
した半導体メモリ装置を提供することにある。また、本
発明の他の目的は、より歩留りのいいＥＣＣ回路を実装
した半導体メモリ装置を提供することにある。
的は、チップの動作電流の増加が抑制されると共にデー
タアクセスがより高速で行えるようなＥＣＣ回路を実装
した半導体メモリ装置を提供することにある。また、本
発明の他の目的は、より歩留りのいいＥＣＣ回路を実装
した半導体メモリ装置を提供することにある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために本発明によれば、異常のあるメモリセル読出し
信号を検出し訂正するためのＥＣＣ回路を実装した半導
体メモリ装置のデータ出力回路において、入力バッファ
を介して緩衝された外部入力信号を受け、該信号の遷移
を検出してその遷移を示す信号を出力する入力信号検出
部と、この入力信号検出部の出力信号に応じてパルスの
制御信号を発生する制御部と、この制御部による制御信
号に遅延をかけてその発生間隔を調整しこれに基づいて
出力エネーブル信号を制御することにより、ＥＣＣ回路
によるデータ訂正の後にデータ出力バッファを動作させ
る駆動信号を出力するデータ出力制御部と、を備えるこ
とを特徴とする。
るために本発明によれば、異常のあるメモリセル読出し
信号を検出し訂正するためのＥＣＣ回路を実装した半導
体メモリ装置のデータ出力回路において、入力バッファ
を介して緩衝された外部入力信号を受け、該信号の遷移
を検出してその遷移を示す信号を出力する入力信号検出
部と、この入力信号検出部の出力信号に応じてパルスの
制御信号を発生する制御部と、この制御部による制御信
号に遅延をかけてその発生間隔を調整しこれに基づいて
出力エネーブル信号を制御することにより、ＥＣＣ回路
によるデータ訂正の後にデータ出力バッファを動作させ
る駆動信号を出力するデータ出力制御部と、を備えるこ
とを特徴とする。
【００１１】
【作用】本発明のデータ出力回路によれば、入力信号検
出部、制御部、及びデータ出力制御部により適切に時間
調整されてエネーブルされる駆動信号によってデータ出
力バッファが駆動され、遷移動作が行われるようになっ
ているので、メモリセルから読出されたデータがデータ
出力バッファに入力されたときにデータ出力バッファが
駆動されるようになり、したがって、従来の回路にあっ
たような不必要なデータ遷移をなくすことができる。
出部、制御部、及びデータ出力制御部により適切に時間
調整されてエネーブルされる駆動信号によってデータ出
力バッファが駆動され、遷移動作が行われるようになっ
ているので、メモリセルから読出されたデータがデータ
出力バッファに入力されたときにデータ出力バッファが
駆動されるようになり、したがって、従来の回路にあっ
たような不必要なデータ遷移をなくすことができる。
【００１２】
【実施例】以下、添付の図面を参照して本発明の実施例
を詳細に説明する。図１に本発明によるデータ出力回路
の制御信号に関するブロック図を示す。そして図１で発
生される制御信号がデータ出力回路に適用される時の全
体回路図を図２に、図１のブロック図に係る回路の実施
例を図３Ａ〜Ｃに、図３Ａ〜Ｃの回路による制御信号を
用いて動作する図２の回路の動作タイミング図を図４に
示す。
を詳細に説明する。図１に本発明によるデータ出力回路
の制御信号に関するブロック図を示す。そして図１で発
生される制御信号がデータ出力回路に適用される時の全
体回路図を図２に、図１のブロック図に係る回路の実施
例を図３Ａ〜Ｃに、図３Ａ〜Ｃの回路による制御信号を
用いて動作する図２の回路の動作タイミング図を図４に
示す。
【００１３】図１のブロック図について説明すると、入
力バッファ５０Ａは、所定の外部アドレスや（ＡＴＤ回
路等から出力される）制御信号等を入力としてこれを緩
衝し、１組の相補出力信号Ａｉ、Ａｉバーを出力するも
のである。この入力バッファの構成は公知のものなので
その詳細は省略する。入力信号検出部５０Ｂは、入力バ
ッファ５０Ａの出力信号Ａｉ、Ａｉバーの中の予め決め
られた信号を検出するためのものである。制御部５０Ｃ
は、入力信号検出部５０Ｂの出力信号ＳＰｉを入力とし
て、データ出力バッファ制御用のデータ出力制御部５０
Ｄを制御するための信号調節用回路である。データ出力
制御部５０Ｄは、制御部５０Ｃの出力信号φＰＺＭを入
力として、データ出力バッファを駆動させる駆動信号φ
ＯＥを出力する。
力バッファ５０Ａは、所定の外部アドレスや（ＡＴＤ回
路等から出力される）制御信号等を入力としてこれを緩
衝し、１組の相補出力信号Ａｉ、Ａｉバーを出力するも
のである。この入力バッファの構成は公知のものなので
その詳細は省略する。入力信号検出部５０Ｂは、入力バ
ッファ５０Ａの出力信号Ａｉ、Ａｉバーの中の予め決め
られた信号を検出するためのものである。制御部５０Ｃ
は、入力信号検出部５０Ｂの出力信号ＳＰｉを入力とし
て、データ出力バッファ制御用のデータ出力制御部５０
Ｄを制御するための信号調節用回路である。データ出力
制御部５０Ｄは、制御部５０Ｃの出力信号φＰＺＭを入
力として、データ出力バッファを駆動させる駆動信号φ
ＯＥを出力する。
【００１４】図１のブロック図の回路の実施例の説明の
前に、データ出力回路の回路図である図２について説明
する。図２の回路は、図１のデータ出力制御部５０Ｄの
出力信号である駆動信号φＯＥがデータ出力バッファ９
０Ａ、９０Ｂに印加されることを除いて図５の回路と同
じ構成をしている。また、ＥＣＣ回路（図示せず）が図
６と同様に具備されており、このＥＣＣ回路の出力信号
Ｐ＄０、Ｐ＄１がＸＯＲゲート５３、６８の一方の入力
端にそれぞれ入力される。ただし、駆動信号φＯＥの印
加により、後述するように、図２の回路は図５の回路と
異なる動作をすることになる。
前に、データ出力回路の回路図である図２について説明
する。図２の回路は、図１のデータ出力制御部５０Ｄの
出力信号である駆動信号φＯＥがデータ出力バッファ９
０Ａ、９０Ｂに印加されることを除いて図５の回路と同
じ構成をしている。また、ＥＣＣ回路（図示せず）が図
６と同様に具備されており、このＥＣＣ回路の出力信号
Ｐ＄０、Ｐ＄１がＸＯＲゲート５３、６８の一方の入力
端にそれぞれ入力される。ただし、駆動信号φＯＥの印
加により、後述するように、図２の回路は図５の回路と
異なる動作をすることになる。
【００１５】それでは、図３Ａ〜Ｃを用いて図１のブロ
ック図に関する具体的回路の実施例を説明する。図３Ａ
の回路は図１の入力信号検出検出部５０Ｂに関する実施
例、図３Ｂの回路は図１の制御部５０Ｃに関する実施
例、及び図３Ｃの回路は図１のデータ出力制御部５０Ｄ
に関する実施例をそれぞれ示す。
ック図に関する具体的回路の実施例を説明する。図３Ａ
の回路は図１の入力信号検出検出部５０Ｂに関する実施
例、図３Ｂの回路は図１の制御部５０Ｃに関する実施
例、及び図３Ｃの回路は図１のデータ出力制御部５０Ｄ
に関する実施例をそれぞれ示す。
【００１６】図３Ａの回路はＡＴＤ回路と同様のもので
あり、入力アドレスの遷移を検出して検出信号を発生す
る。互いに直列接続された５個のインバータ１０１、
…、１０５はパルス幅調整用の遅延回路として動作し、
そして入力信号ＡＰｉ（ｉ＝０、１、２、…）が遷移す
るときに出力信号ＳＰｉ、ＳＰｉＢがパルス信号として
送出される。すなわち、インバータ１０１〜１０５によ
る信号の遅延により、ＳＰｉは入力信号ＡＰｉが論理
“ロウ”から論理“ハイ”に変化した直後に、ＳＰｉＢ
は入力信号ＡＰｉが論理“ハイ”から論理“ロウ”に変
化した直後にそれぞれ一時的に論理“ハイ”となる。こ
の図３Ａの回路と同様の構成の回路はチップ内に多数
（上記ＡＰｉの数だけ）備えられており、図３Ａはその
一つを示したものである。
あり、入力アドレスの遷移を検出して検出信号を発生す
る。互いに直列接続された５個のインバータ１０１、
…、１０５はパルス幅調整用の遅延回路として動作し、
そして入力信号ＡＰｉ（ｉ＝０、１、２、…）が遷移す
るときに出力信号ＳＰｉ、ＳＰｉＢがパルス信号として
送出される。すなわち、インバータ１０１〜１０５によ
る信号の遅延により、ＳＰｉは入力信号ＡＰｉが論理
“ロウ”から論理“ハイ”に変化した直後に、ＳＰｉＢ
は入力信号ＡＰｉが論理“ハイ”から論理“ロウ”に変
化した直後にそれぞれ一時的に論理“ハイ”となる。こ
の図３Ａの回路と同様の構成の回路はチップ内に多数
（上記ＡＰｉの数だけ）備えられており、図３Ａはその
一つを示したものである。
【００１７】次に図３Ｂに示す制御部５０Ｃの具体的回
路の実施例について説明する。同図において、入力信号
ＳＵＭ１、ＳＵＭ２は図３Ａの出力信号ＳＰｉのハイパ
ルスが引き金となって論理“ロウ”のパルスとして発生
される信号で、出力信号ＳＰｉ（ｉ＝０、１、２、…）
を半々にＮＯＲ演算した結果である（たとえば、アドレ
スの上位半分のビットに対応するＳＰｉのＮＯＲ演算が
ＳＵＭ１、アドレスの下位半分のビットに対応するＳＰ
ｉのＮＯＲ演算がＳＵＭ２）。すなわち、入力信号ＳＵ
Ｍ１、ＳＵＭ２は出力信号ＳＰｉのハイパルスが供給さ
れないときには発生されず、通常は論理“ハイ”になっ
ている。
路の実施例について説明する。同図において、入力信号
ＳＵＭ１、ＳＵＭ２は図３Ａの出力信号ＳＰｉのハイパ
ルスが引き金となって論理“ロウ”のパルスとして発生
される信号で、出力信号ＳＰｉ（ｉ＝０、１、２、…）
を半々にＮＯＲ演算した結果である（たとえば、アドレ
スの上位半分のビットに対応するＳＰｉのＮＯＲ演算が
ＳＵＭ１、アドレスの下位半分のビットに対応するＳＰ
ｉのＮＯＲ演算がＳＵＭ２）。すなわち、入力信号ＳＵ
Ｍ１、ＳＵＭ２は出力信号ＳＰｉのハイパルスが供給さ
れないときには発生されず、通常は論理“ハイ”になっ
ている。
【００１８】図３Ｂに示す回路は、入力用の第１ＮＡＮ
Ｄゲート１３１と、第１信号変換部１６０Ａと、第２信
号変換部１６０Ｂとから構成されている。第１信号変換
部１６０Ａは入力信号ＳＵＭ１、ＳＵＭ２が両方とも論
理“ハイ”を維持している限り論理“ハイ”を出力する
ロジックとされている。第１ＮＡＮＤゲート１３１の出
力端に入力端が接続されているインバータ１３２の出力
端は第２ＮＡＮＤゲート１３６の一方の入力端に接続さ
れる。第２ＮＡＮＤゲート１３６の他方の入力端に接続
されているインバータ１３３、１３５、キャパシタＣ
１、Ｃ２、Ｃ３、及び抵抗素子Ｒ１、Ｒ２はパルス幅を
延ばす遅延回路として動作するものであるが、キャパシ
タＣ１、Ｃ２、Ｃ３はなくても差支えない。第２信号変
換部１６０Ｂは、第１信号変換部１６０Ａの出力信号と
該出力信号を４個の直列接続されたインバータ１４１、
…、１４４に通した後の遅延信号とを入力とする第３Ｎ
ＡＮＤゲート１４０と、第３ＮＡＮＤゲート１４０の出
力信号を入力として信号φＰＺＭを出力するインバータ
１４５とから構成されている。
Ｄゲート１３１と、第１信号変換部１６０Ａと、第２信
号変換部１６０Ｂとから構成されている。第１信号変換
部１６０Ａは入力信号ＳＵＭ１、ＳＵＭ２が両方とも論
理“ハイ”を維持している限り論理“ハイ”を出力する
ロジックとされている。第１ＮＡＮＤゲート１３１の出
力端に入力端が接続されているインバータ１３２の出力
端は第２ＮＡＮＤゲート１３６の一方の入力端に接続さ
れる。第２ＮＡＮＤゲート１３６の他方の入力端に接続
されているインバータ１３３、１３５、キャパシタＣ
１、Ｃ２、Ｃ３、及び抵抗素子Ｒ１、Ｒ２はパルス幅を
延ばす遅延回路として動作するものであるが、キャパシ
タＣ１、Ｃ２、Ｃ３はなくても差支えない。第２信号変
換部１６０Ｂは、第１信号変換部１６０Ａの出力信号と
該出力信号を４個の直列接続されたインバータ１４１、
…、１４４に通した後の遅延信号とを入力とする第３Ｎ
ＡＮＤゲート１４０と、第３ＮＡＮＤゲート１４０の出
力信号を入力として信号φＰＺＭを出力するインバータ
１４５とから構成されている。
【００１９】図３Ｃに示すデータ出力制御部５０Ｄの実
施例を説明する。同図に示す回路は、上記の第２信号変
換部１６０Ｂの出力信号である信号φＰＺＭを一方の入
力とし、信号φＰＺＭをパルス幅調整用の遅延回路１７
０に通した後の信号を他方の入力とする第４ＮＡＮＤゲ
ート１６６と、第４ＮＡＮＤゲート１６６の出力信号を
入力とするインバータ１６７と、インバータ１６７の出
力信号と出力エネーブル信号ＯＥとを入力とする第５Ｎ
ＡＮＤゲート１６８と、第５ＮＡＮＤゲート１６８の出
力信号を入力として駆動信号φＯＥを出力するインバー
タ１６９とから構成されている。遅延回路１７０は４個
の直列接続されたインバータ１６１、１６２、１６４、
１６５とキャパシタ１６３とから構成されているが、こ
れに限らず、後述するような遅延時間が設定できればそ
の構成はどのようなものでもよい。出力エネーブル信号
ＯＥはＡＴＤ回路から出力され、データ出力時、論理
“ハイ”にセットされている。そして信号φＯＥが後述
のようにしてデータ出力バッファを制御／駆動する。
施例を説明する。同図に示す回路は、上記の第２信号変
換部１６０Ｂの出力信号である信号φＰＺＭを一方の入
力とし、信号φＰＺＭをパルス幅調整用の遅延回路１７
０に通した後の信号を他方の入力とする第４ＮＡＮＤゲ
ート１６６と、第４ＮＡＮＤゲート１６６の出力信号を
入力とするインバータ１６７と、インバータ１６７の出
力信号と出力エネーブル信号ＯＥとを入力とする第５Ｎ
ＡＮＤゲート１６８と、第５ＮＡＮＤゲート１６８の出
力信号を入力として駆動信号φＯＥを出力するインバー
タ１６９とから構成されている。遅延回路１７０は４個
の直列接続されたインバータ１６１、１６２、１６４、
１６５とキャパシタ１６３とから構成されているが、こ
れに限らず、後述するような遅延時間が設定できればそ
の構成はどのようなものでもよい。出力エネーブル信号
ＯＥはＡＴＤ回路から出力され、データ出力時、論理
“ハイ”にセットされている。そして信号φＯＥが後述
のようにしてデータ出力バッファを制御／駆動する。
【００２０】以上の構成において、入力信号検出部５０
Ｂである図３Ａの回路の出力信号はノーマル動作時（入
力遷移のないとき）に論理“ロウ”で出力され、制御部
５０Ｃである図３Ｂの回路の出力信号はノーマル動作時
に論理“ハイ”であり、データ出力制御部５０Ｄである
図３Ｃの回路の出力信号はノーマル動作時に論理“ハ
イ”で出力されている。
Ｂである図３Ａの回路の出力信号はノーマル動作時（入
力遷移のないとき）に論理“ロウ”で出力され、制御部
５０Ｃである図３Ｂの回路の出力信号はノーマル動作時
に論理“ハイ”であり、データ出力制御部５０Ｄである
図３Ｃの回路の出力信号はノーマル動作時に論理“ハ
イ”で出力されている。
【００２１】図３Ａ〜Ｃを基に構成された図２のデータ
出力回路の動作特性を図４の動作タイミング図を参照し
て詳細に説明する。説明の前に、本発明によるデータ出
力回路においては、所定のデータがメモリセルから読出
されてセンスアンプ８１、８３を介してデータ出力バッ
ファ９０Ａ、９０Ｂの入力端に到達しても、図３Ｃの出
力信号である駆動信号φＯＥがエネーブルされなければ
該データはチップ外部に出力されないようになっている
ことに注意されたい。
出力回路の動作特性を図４の動作タイミング図を参照し
て詳細に説明する。説明の前に、本発明によるデータ出
力回路においては、所定のデータがメモリセルから読出
されてセンスアンプ８１、８３を介してデータ出力バッ
ファ９０Ａ、９０Ｂの入力端に到達しても、図３Ｃの出
力信号である駆動信号φＯＥがエネーブルされなければ
該データはチップ外部に出力されないようになっている
ことに注意されたい。
【００２２】チップ外部から所定の入力信号が印加され
てメモリセルが選択されると、このメモリセルのデータ
はセンスアンプ８１、８３によって感知される。そして
その後のデータ出力過程は、選択されたメモリセルの状
態（すなわち正常／異常）により異なるものとなる。
てメモリセルが選択されると、このメモリセルのデータ
はセンスアンプ８１、８３によって感知される。そして
その後のデータ出力過程は、選択されたメモリセルの状
態（すなわち正常／異常）により異なるものとなる。
【００２３】ｉ）正常なメモリセルが選択された場合： このときには前記の外部からの入力信号により図３Ａ、
Ｂ、Ｃの回路から信号ＳＰｉ、信号φＰＺＭ、信号φＯ
Ｅが発生される。このときの駆動信号φＯＥのエネーブ
ル始点は図３Ｃの遅延回路１７０により所定時間遅延さ
れる。すなわち、センスアンプ８１、８３を通り、ＥＣ
Ｃ回路（図示せず）を経た後にＸＯＲゲート５３、６８
から出力されるメモリセルのデータがデータ出力バッフ
ァ９０Ａ、９０Ｂに入力されるときに、駆動信号φＯＥ
はエネーブルされる。この遅延時間は図３Ｃのキャパシ
タ１６３の容量や、図３Ｃのインバータ１６１、…、１
６５の個数を変えることによって調節できる。
Ｂ、Ｃの回路から信号ＳＰｉ、信号φＰＺＭ、信号φＯ
Ｅが発生される。このときの駆動信号φＯＥのエネーブ
ル始点は図３Ｃの遅延回路１７０により所定時間遅延さ
れる。すなわち、センスアンプ８１、８３を通り、ＥＣ
Ｃ回路（図示せず）を経た後にＸＯＲゲート５３、６８
から出力されるメモリセルのデータがデータ出力バッフ
ァ９０Ａ、９０Ｂに入力されるときに、駆動信号φＯＥ
はエネーブルされる。この遅延時間は図３Ｃのキャパシ
タ１６３の容量や、図３Ｃのインバータ１６１、…、１
６５の個数を変えることによって調節できる。
【００２４】メモリセルの状態は正常なので、ＸＯＲゲ
ート５３、６８の出力状態はセンスアンプ８１、８３の
出力状態と同じになり、これがデータ出力バッファ９０
Ａ、９０Ｂの各入力端であるＮＡＮＤゲート５７、７２
及びＮＯＲゲート５８、７３のそれぞれの一方の入力と
なる。そして、図４に示すように駆動信号φＯＥがエネ
ーブルされた後にデータが出力される（すなわち、入出
力端８２、８４のデータ（Ｉ／Ｏｉ）が決定される）。
ート５３、６８の出力状態はセンスアンプ８１、８３の
出力状態と同じになり、これがデータ出力バッファ９０
Ａ、９０Ｂの各入力端であるＮＡＮＤゲート５７、７２
及びＮＯＲゲート５８、７３のそれぞれの一方の入力と
なる。そして、図４に示すように駆動信号φＯＥがエネ
ーブルされた後にデータが出力される（すなわち、入出
力端８２、８４のデータ（Ｉ／Ｏｉ）が決定される）。
【００２５】ii）異常のあるメモリセルが選択された場
合： このときも前記の外部からの入力信号によって図３Ａ、
Ｂ、Ｃの回路から信号ＳＰｉ、信号φＰＺＭ、信号φＯ
Ｅが発生される。そして異常のあるメモリセルのデータ
はＥＣＣ回路に印加されるが、ＥＣＣ回路の出力状態は
上記ｉ）、すなわち正常の場合と異なり、ＸＯＲゲート
５３、６８の出力状態がセンスアンプ８１、８３の出力
状態の反対に訂正されるような状態となる。その後、信
号φＯＥがエネーブルされ、ＸＯＲゲート５３、６８の
出力信号はデータ出力バッファ９０Ａ、９０Ｂを介して
出力される。図７に示した従来の回路ではＸＯＲゲート
の出力状態が変化すると直ちに変化（すなわち望ましく
ない変化）をしていたが、本発明によれば、入出力端９
０Ａ、９０Ｂ上のデータは、信号φＯＥがエネーブルさ
れた後にのみ正確に変化することになる。したがって不
必要な変化動作は除去され、メモリセルのデータが初め
から正常な場合でも、異常があってＥＣＣ回路によって
訂正される場合でも、同一のアクセスタイムが得られる
こととなる。
合： このときも前記の外部からの入力信号によって図３Ａ、
Ｂ、Ｃの回路から信号ＳＰｉ、信号φＰＺＭ、信号φＯ
Ｅが発生される。そして異常のあるメモリセルのデータ
はＥＣＣ回路に印加されるが、ＥＣＣ回路の出力状態は
上記ｉ）、すなわち正常の場合と異なり、ＸＯＲゲート
５３、６８の出力状態がセンスアンプ８１、８３の出力
状態の反対に訂正されるような状態となる。その後、信
号φＯＥがエネーブルされ、ＸＯＲゲート５３、６８の
出力信号はデータ出力バッファ９０Ａ、９０Ｂを介して
出力される。図７に示した従来の回路ではＸＯＲゲート
の出力状態が変化すると直ちに変化（すなわち望ましく
ない変化）をしていたが、本発明によれば、入出力端９
０Ａ、９０Ｂ上のデータは、信号φＯＥがエネーブルさ
れた後にのみ正確に変化することになる。したがって不
必要な変化動作は除去され、メモリセルのデータが初め
から正常な場合でも、異常があってＥＣＣ回路によって
訂正される場合でも、同一のアクセスタイムが得られる
こととなる。
【００２６】上記の図３Ａ〜Ｃに示した回路は本発明の
思想に立脚した図１のブロック図の構成に基づいて実現
した最適の実施例であり、これは図４に示した動作タイ
ミング図と同じ出力特性を示す。そして、駆動信号φＯ
Ｅについては、上記の実施例と同様の動作特性とその技
術的思想が得られれば、それを発生する回路は実施例に
限られずその他にも各種の構成が実施可能である。ま
た、信号φＯＥのエネーブル始点は図３Ｃの遅延回路１
７０を利用することによってチップの各構成素子の動作
特性に応じて適宜調節できることを理解されたい。
思想に立脚した図１のブロック図の構成に基づいて実現
した最適の実施例であり、これは図４に示した動作タイ
ミング図と同じ出力特性を示す。そして、駆動信号φＯ
Ｅについては、上記の実施例と同様の動作特性とその技
術的思想が得られれば、それを発生する回路は実施例に
限られずその他にも各種の構成が実施可能である。ま
た、信号φＯＥのエネーブル始点は図３Ｃの遅延回路１
７０を利用することによってチップの各構成素子の動作
特性に応じて適宜調節できることを理解されたい。
【００２７】
【発明の効果】以上述べてきたように本発明によるデー
タ出力回路は、データ出力バッファの駆動信号のエネー
ブル始点を適切に調整できるようにしたことにより、デ
ータ出力バッファの不必要な遷移動作をなくすことがで
き、不要遷移よる動作電流の消費を抑制できると共に、
メモリセルの正常、異常時のデータアクセスタイムを同
じにすることができるようになる。そしてその結果、チ
ップの歩留りを向上させることができるという効果があ
る。
タ出力回路は、データ出力バッファの駆動信号のエネー
ブル始点を適切に調整できるようにしたことにより、デ
ータ出力バッファの不必要な遷移動作をなくすことがで
き、不要遷移よる動作電流の消費を抑制できると共に、
メモリセルの正常、異常時のデータアクセスタイムを同
じにすることができるようになる。そしてその結果、チ
ップの歩留りを向上させることができるという効果があ
る。
【図１】本発明によるデータ出力回路の制御信号に関す
るブロック図。
るブロック図。
【図２】本発明によるデータ出力回路の実施例を示す回
路図。
路図。
【図３】図１のブロック図の具体的回路の実施例を示す
回路図。
回路図。
【図４】本発明によるデータ出力回路の動作タイミング
図。
図。
【図５】従来のデータ出力回路の一例を示す回路図。
【図６】ＥＣＣ回路の信号の入出力関係を示すブロック
図。
図。
【図７】従来のデータ出力回路の動作タイミング図。
５０Ａ 入力バッファ ５０Ｂ 入力信号検出部 ５０Ｃ 制御部 ５０Ｄ データ出力制御部 ８１、８３ センスアンプ ８２、８４ 入出力端 ９０Ａ、９０Ｂ データ出力バッファ １６０Ａ 第１信号変換部 １６０Ｂ 第２信号変換部 １７０ 遅延回路 φＯＥ 駆動信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−116941（ＪＰ，Ａ) 特開 昭61−239499（ＪＰ，Ａ)
Claims (5)
- 【請求項１】 異常のある読出しデータを訂正するため
のＥＣＣ回路を実装し、センスアンプにより感知された
読出しデータを前記ＥＣＣ回路へ入力するとともに該Ｅ
ＣＣ回路の出力と前記センスアンプから出力される読出
しデータとを排他演算して、その演算後のデータを出力
エネーブル信号に従いデータ出力バッファに取り込むよ
うになっている半導体メモリ装置のデータ出力回路にお
いて、 入力バッファを介して緩衝されたアドレス信号を一方の
入力とするとともに前記アドレス信号を遅延回路に通し
て他方の入力とする論理回路を用いて前記アドレス信号
の遷移時にパルス信号を出力する入力信号検出部と、こ
の入力信号検出部から出力されるパルス信号を一方の入
力とするとともに前記パルス信号を遅延回路に通して他
方の入力とする論理回路を用いて前記パルス信号のパル
ス幅を調整してパルス制御信号を発生する制御部と、こ
の制御部によるパルス制御信号を一方の入力とするとと
もに前記パルス制御信号を遅延回路に通して他方の入力
とする論理回路を用いて前記パルス制御信号のパルス幅
を調整し、該調整後の信号に基づいて前記出力エネーブ
ル信号を制御することにより、前記ＥＣＣ回路によるデ
ータ訂正動作の終了後に前記データ出力バッファへのデ
ータ取り込みを許可する駆動信号を出力するデータ出力
制御部と、を備えてなることを特徴とするデータ出力回
路。 - 【請求項２】 入力信号検出部は、アドレス信号を一方
の入力とし、該アドレス信号を遅延回路に通した信号を
他方の入力とするＮＡＮＤゲートと、前記アドレス信号
を一方の入力とし、該アドレス信号を前記遅延回路に通
した信号を他方の入力とするＮＯＲゲートと、を備えて
なる請求項１記載のデータ出力回路。 - 【請求項３】 制御部は、入力信号検出部の各ＮＡＮＤ
ゲートから出力されるパルス信号をＮＯＲ演算した信号
を入力とする入力端と、該入力端の信号を一方の入力と
するとともに前記入力端の信号を遅延回路を通して他方
の入力とするＮＡＮＤゲートを有した第１信号変換部
と、該第１信号変換部の出力信号を一方の入力とすると
ともに前記第１信号変換部の出力信号を遅延回路に通し
て他方の 入力とするＮＡＮＤゲートを有した第２信号変
換部と、を備えてなる請求項２記載のデータ出力回路。 - 【請求項４】 データ出力制御部は、制御部から出力さ
れるパルス制御信号を一方の入力とするとともに前記パ
ルス制御信号を遅延回路に通して他方の入力とする第１
のＮＡＮＤゲートと、該第１のＮＡＮＤゲートの出力信
号を反転させて一方の入力とするとともに出力エネーブ
ル信号を他方の入力としてデータ出力バッファの駆動信
号を発生する第２のＮＡＮＤゲートと、を備えてなる請
求項３記載のデータ出力回路。 - 【請求項５】 データ出力制御部から出力される駆動信
号のエネーブル始点は、第１のＮＡＮＤゲートの他方の
入力の遅延を行う遅延回路により決定される請求項４記
載のデータ出力回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991P18997 | 1991-10-28 | ||
| KR1019910018997A KR940010838B1 (ko) | 1991-10-28 | 1991-10-28 | 데이타 출력 콘트롤 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07192466A JPH07192466A (ja) | 1995-07-28 |
| JP3101439B2 true JP3101439B2 (ja) | 2000-10-23 |
Family
ID=19321892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04290219A Expired - Fee Related JP3101439B2 (ja) | 1991-10-28 | 1992-10-28 | 半導体メモリ装置のデータ出力回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5357530A (ja) |
| JP (1) | JP3101439B2 (ja) |
| KR (1) | KR940010838B1 (ja) |
| DE (1) | DE4234157C2 (ja) |
| FR (1) | FR2683060B1 (ja) |
| GB (1) | GB2261089B (ja) |
| IT (1) | IT1255914B (ja) |
| TW (1) | TW242717B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960013858B1 (ko) * | 1994-02-03 | 1996-10-10 | 현대전자산업 주식회사 | 데이타 출력버퍼 제어회로 |
| DE69631242D1 (de) * | 1996-04-29 | 2004-02-05 | St Microelectronics Srl | Speicherarchitektur für flexibele Leseverwaltung, insbesondere für nichtflüchtige Speicher, mit Rauschunempfindlichkeitsmerkmalen, mit Anlageleistungsanpassung und mit optimiertem Durchfluss |
| US5917768A (en) * | 1997-04-24 | 1999-06-29 | Sgs-Thomson Microelectronics S.R.L. | Memory architecture for flexible reading management, particularly for non-volatile memories, having noise-immunity features, matching device performance, and having optimized throughout |
| KR100451765B1 (ko) * | 2001-12-20 | 2004-10-08 | 주식회사 하이닉스반도체 | 패리티 에러 검출 회로 |
| EP1501100B1 (en) * | 2003-07-22 | 2018-11-28 | Samsung Electronics Co., Ltd. | Nonvolatile memory device, memory system, and operating methods |
| KR100623091B1 (ko) * | 2003-10-01 | 2006-09-18 | 한국과학기술연구원 | 박막트랜지스터 제조방법 |
| US20230205615A1 (en) * | 2021-12-28 | 2023-06-29 | Micron Technology, Inc. | Error detection signaling |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS598192A (ja) * | 1982-07-07 | 1984-01-17 | Toshiba Corp | 半導体記憶装置 |
| JPS59181829A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 半導体素子の出力バツフア回路 |
| JPS60115092A (ja) * | 1983-11-28 | 1985-06-21 | Nec Corp | 半導体記憶回路 |
| JPS61110399A (ja) * | 1984-11-05 | 1986-05-28 | Toshiba Corp | ダイナミツクメモリのデ−タ出力回路 |
| JPH06101240B2 (ja) * | 1985-04-17 | 1994-12-12 | 株式会社日立製作所 | 半導体メモリ |
| JPH0612613B2 (ja) * | 1986-03-18 | 1994-02-16 | 富士通株式会社 | 半導体記憶装置 |
| JPS63285800A (ja) * | 1987-05-19 | 1988-11-22 | Fujitsu Ltd | 半導体メモリ装置 |
| US4858197A (en) * | 1987-05-26 | 1989-08-15 | Kabushiki Kaisha Toshiba | Output buffer control circuit of memory device |
| JPH071640B2 (ja) * | 1987-06-03 | 1995-01-11 | 三菱電機株式会社 | 半導体記憶装置の欠陥救済装置 |
| KR970008786B1 (ko) * | 1987-11-02 | 1997-05-29 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 집적회로 |
| JPH01183000A (ja) * | 1988-01-14 | 1989-07-20 | Mitsubishi Electric Corp | 誤り訂正回路を有する半導体メモリ装置 |
| JPH01201736A (ja) * | 1988-02-08 | 1989-08-14 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JP2506420B2 (ja) * | 1988-10-27 | 1996-06-12 | 富士通株式会社 | 半導体記憶装置 |
| JPH0748307B2 (ja) * | 1989-06-08 | 1995-05-24 | 株式会社東芝 | 半導体メモリ装置 |
| DE69024109T2 (de) * | 1989-06-19 | 1996-07-11 | Nippon Electric Co | Halbleiterspeicheranordnung mit einer verbesserten Schreibsteuerschaltung |
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