DE4234157C2 - Halbleiter-Speichervorrichtung mit einer Treibersignal-Erzeugungseinrichtung für den Ausgangs-Puffer - Google Patents

Description

Die vorliegende Erfindung betrifft Halbleiter-Speichervor­ richtungen zur Korrektur eines unnormalen Zustands von Daten, die in einer Speicherzelle gespeichert sind, wobei die Daten zu einem Ausgangs-Puffer über einen Fehler-Korrektur-Code- Schaltkreis übertragen werden, insbesondere eine Treibersignal- Erzeugungseinrichtung für den Ausgangs-Puffer.

In neuerer Zeit besteht ein erhöhtes Bedürfnis für Halbleiter- Speichervorrichtungen, die eine hohe Integration und eine hohe Speicherkapazität aufweisen. Da Halbleiter-Speichervorrich­ tungen hochintegriert aufgebaut sind, um eine größere Speicher­ kapazität zu erhalten, steigen gleichzeitig die Defekte unter den Speicherzellen an, wodurch eine geringe Ausbeute in der Produktivität dieser Halbleiter-Speichervorrichtungen erzielt wird.

Um die Probleme der Defekte und der geringen Produktivi­ tät anzugehen, wurde vor kurzem eine Halbleiter- Speichervorrichtung, die einen Fehler-Korrektur-Code (nachfolgend als ECC bezeichnet) aufweist, vorgeschlagen, um Fehler, die als Folge von defekten Speicherzellen auftreten, zu korrigieren. Ein Fehler-Korrektur-Code ist ein systematisch aufgebauter redundanter Code, der zur Korrektur eines Fehler- Bits geeignet ist, wenn ein Fehler in diesen Bits, die einen Block-Code bilden, auftritt.

Speicherbausteine mit einer Funktion zur Erfassung und Korrek­ tur eines Fehlers in gespeicherter Information sind aus der DE 39 03 496 A1 bekannt. Der Speicherbaustein umfaßt einen Codie­ rer zur Erzeugung eines aus Informationsbits und Prüfbits be­ stehenden systematischen Codes aufgrund der von einem Datenbus gelieferten Information während eines Dateneinschreibvorgangs.

Eine Prüfbit-Leseeinrichtung, die die vom Codierer erzeugten Prüfbits direkt in den Datenbus einliest, ermöglicht eine Funk­ tionsprüfung des Codierers direkt, d. h. ohne eine unerwünschte Beeinflussung durch den Speicher.

In einer Halbleiter-Speichervorrichtung mit einem Schaltkreis für einen Fehler-Korrektur-Code, muß genau dieselbe hohe Inte­ gration des Chips (Mikrochips) während dessen Herstellung (Formation) aufrechterhalten werden; die Charakteristiken des Chips, wie beispielsweise die Betriebsweise unter Hochgeschwin­ digkeit, die Unterdrückung von Stromverlusten und ähnliches muß genau dieselbe sein wie in einer Halbleiter-Speichervorrichtung ohne den ECC-Schaltkreis. Der Hochgeschwindigkeitsbetrieb und die Stromverluste des Chips werden hauptsächlich durch einen Datenausgangs-Steuerschaltkreis bestimmt. Daher kann der Aufbau des Datenausgangs-Steuerschaltkreises einen wesentlichen Ein­ fluß auf die Charakteristiken des Chips haben.

In Fig. 5 ist ein Schaltkreisdiagramm eines herkömmlichen Daten-Ausgangs-Steuerschaltkreises gezeigt. Die Blöcke A und B besitzen den gleichen Aufbau, und eine Vielzahl von Blöcken, wie beispielsweise die Blöcke A und B, sind in einem Chip (Mikrochip) vorhanden. Blöcke 40A und 40B sind Daten-Ausgangs- Puffer, und sie empfangen Ausgangssignale der Lese-Verstärker 31 und 33, die mit den Speicherzellen jeweils verbunden sind. Wei­ terhin werden die Daten-Ausgangs-Puffer 40A und 40B durch ein vorgegebenes Ausgangs-Freigabesignal OE gesteuert, das von einem Ermittlungsschaltkreis für den Adressenübergang (address transition detecting circuit - nachfolgend als ATD-Schaltkreis bezeichnet) erzeugt wird. Die Ausgangssignale der Lese- Verstärker 31 und 33 werden ebenfalls einem ECC-Schaltkreis zu­ geführt. In dem ECC-Schaltkreis wird eine Decodier-Operation durchgeführt und Ausgangssignale P$0 und P$1 der ECC- Schaltkreise 35 und 36 werden jeweils zu Eingangs-Anschlüssen der Exklusiv-ODER-Gatter 3 und 18 zugeführt.

Fig. 6 zeigt einen Zeitplan, der eine Betriebsweise des Daten- Ausgangs-Steuerschaltkreises nach Fig. 5 erläutert. In Fig. 5 wird eine Speicherzelle, falls eine Adresse zugeführt wird und das Ausgangssignal OE erzeugt wird, über die zugeführte Adresse ausgewählt und die Lese-Verstärker 31 und 33 ermit­ teln einen Zustand der ausgewählten Speicherzelle. Zum Beispiel kann sich, falls sich der Zustand der ausgewählten Speicherzelle im logischen Zustand "1" befindet, der Ausgang des Lese- Verstärkers 31 im logischen Zustand "1", zum Beispiel im logi­ schen Zustand "high", befinden, und falls sich der Zustand der ausgewählten Speicherzelle im logischen Zustand "0" befindet, kann sich der Ausgang des Lese-Verstärkers 31 im logischen Zu­ stand "0", zum Beispiel im logischen Zustand "low", befinden. In diesem Fall kann sich der Ausgangs-Zustand des Lese-Verstärkers von demjenigen der Speicherzelle durch die Einstellung des logischen Niveaus unterscheiden. Weiterhin stellen die logischen Zustände "high" und "low" gewöhnlich jeweils ein Niveau der Versorgungsspannung V_cc und ein Niveau einer Grundspannung (Massepotential) V_ss dar. Im Fall des Daten-Ausgangs- Schaltkreises mit dem ECC-Schaltkreis, wie er in Fig. 5 darge­ stellt ist, werden die Ausgangs-Signale S/Ai, die durch die Lese- Verstärker 31 und 33 gebildet werden, zu den ECC- Schaltkreisen 35 und 36 übertragen, die jeweils ein Paritäts- Generator und ein Paritäts-Decodierer sind. Ein Signal P$i (es kann P$0 oder P$1 sein), das von dem ECC-Schaltkreis 35 oder 36 erhalten wird, wird einem der Eingangs-Anschlüsse der Exklusiv- ODER-Gatter 3 und 18 zugeführt. Demzufolge werden die Ausgänge der Exklusiv-ODER-Gatter 3 und 18 in Abhängigkeit des Zustandes des Signals P$i variiert. Beispielsweise wird, falls sich die Speicherzelle in dem normalen Zustand befindet, das Signal P$i zu dem logischen Zustand "low" und als Folge werden die Aus­ gangswerte der Exklusiv-ODER-Gatter 3 und 18 jeweils gleich denjenigen der Lese-Verstärker 31 und 33. Falls sich die Spei­ cherzelle in einem unnormalen Zustand (zum Beispiel infolge von Stromverlusten) befindet, nimmt das Signal P$i einen logischen Zustand "high" an und die Ausgangswerte der Exklusiv-ODER- Gatter 3 und 18 sind entgegengesetzt zu den Ausgangs-Signalen S/Ai, die durch die Lese-Verstärker 31 und 33 gebildet werden, um dadurch die Ausgangswerte der Exklusiv-ODER-Gatter 3 und 18 zu der Außenseite eines Chips über die Daten-Ausgangs-Puffer 40A und 40B zu übertragen. Auf diese Weise steuern die ECC- Schaltkreise 35 und 36 die Ermittlung und Korrektur der norma­ len oder unnormalen Zustände in der Speicherzelle. Da das Aus­ gangs-Freigabe-Signal OE fortwährend auf einen logischen Zu­ stand "high" gesetzt wird, setzt das Signal OE immer die NAND- Gatter 7 und 22 und die NOR-Gatter 8 und 23 der Daten-Ausgangs- Puffer 40A und 40B so fest, daß der Übertragungsvorgang der Eingangs-Ausgangs-Anschlüsse 32 und 34 in Abhängigkeit von den Signalen, die durch die Lese-Verstärker 31 und 33 gebildet wer­ den, variiert wird.

Die Signale P$0, P$1, die durch die ECC-Schaltkreise 35 und 36 erzeugt werden, werden mit derselben vorgegebenen Zeitverzöge­ rung, die jeweils durch eine Vielzahl von Invertern 1, 2 und 16, 17 im Hinblick auf das Ausgangssignal S/Ai vorgesehen wer­ den, das durch die Lese-Verstärker 31 und 33 erzeugt wird, ge­ bildet. Inzwischen wird, wenn ein Chip betrieben wird, ein Betriebsstrom in dem Chip erzeugt und während einer Übertragung zwischen den Eingangsdaten und den Ausgangsdaten vergrößert, zum Beispiel während eines Swing-Vorganges der Daten, wodurch ein großer Betrag des Betriebsstroms an den Ausgangs- Anschlüssen 32 und 34 gebildet wird. Ein Ansteigen des Be­ triebsstroms infolge von unerwünschten Änderungen an den Ein­ gangs/Ausgangs-Anschlüssen verschlechtert die Effektivität des Chips. Der Chip kann zu Fehlfunktionen neigen. Weiterhin wird die Problematik noch verschlimmert, falls der Chip hochinte­ griert aufgebaut ist, insbesondere im Fall von Byte-Größen (Bus-Breite) der Speichereinrichtungen, die eine Vielzahl von Eingangs/Ausgangs-Anschlüssen (x8, x16, usw. . .) aufweist. Wei­ terhin wird die Verschlechterung der Zugriffszeit unvermeidlich in dem Chip mit dem normalen Zustand und dem unnormalen Zu­ stand, der durch den ECC-Schaltkreis korrigiert wird, oder in den Speicherzellen mit dem normalen und dem unnormalen Zustand eines einzelnen Chips infolge von unerwünschten Variationen an den Eingangs/Ausgangs-Anschlüssen, wodurch eine geringere Aus­ beute erzielt wird.

Aufgabe der Erfindung ist es, einen Halbleiter-Speicherbaustein mit Fehlerkorrektur zu schaffen, der gegenüber herkömmlichen Halbleiter-Speicherbausteinen mit Fehlerkorrektur eine schnelle Zugriffszeit und eine geringe Leistungsaufnahme aufweist.

Diese Aufgabe wird durch die Merkmale der nebengeordneten An­ sprüche 1 und 8 gelöst.

Dadurch, daß ein High/Low oder Low/High-Übergang des gepuffer­ ten Eingangssignals Ai; i detektiert wird, entsprechend verzö­ gert wird (50B, 50C) und mit dem Output Enable Treibersignal ΦOE logisch verknüpft wird, ist es möglich, das bei herkömmli­ chen Halbleiter-Speichern auftretende unnötige Umschalten der Ausgangsanschlüsse 32; 34 bei einer Fehlerkorrektur zu vermei­ den. Da unnötiges Umschalten der Ausgangsanschlüsse die Wahr­ scheinlichkeit eines fehlerhaften Betriebs erhöht, arbeitet der Speicherbaustein der vorliegenden Erfindung zuverlässiger und schneller als ein herkömmlicher Speicherbaustein mit Fehlerkor­ rektur. Da weiterhin jedesmal beim Umschalten der Ausgangsan­ schlüsse 32; 34 die Stromaufnahme ansteigt, hat der Halbleiter- Speicherbaustein der vorliegenden Erfindung einen niedrigen Leistungsverbrauch. Ein weiterer Vorteil des erfindungsgemäßen Halbleiter-Speicherbausteins ist, daß aufgrund der Fehlerkor­ rektur ein größerer Anteil der Chips die Bausteinspezifikationen erfüllen kann und somit die Ausbeute der Chipproduktion er­ höht werden kann.

Ausgestaltungen sind in den Unteransprüchen angegeben. Die Erfindung wird nachfolgend in Verbindung mit der beigefüg­ ten Zeichnung beschrieben. In der Zeichnung zeigt

Fig. 1 ein Blockschaltbild, das Steuersignale eines Daten- Ausgangs-Steuerschaltkreises erläutert;

Fig. 2 ein Schaltkreisdiagramm eines Daten-Ausgangs-Steuer­ schaltkreises;

Fig. 3A bis 3C detaillierte Schaltkreisdiagramme, die die Blockschaltbilder nach der Fig. 1 erläutern;

Fig. 4 einen Zeitplan, der die Betriebsweisen des Daten- Ausgangs-Steuerschaltkreises nach Fig. 2 erläutert.

Ein Eingangs-Puffer 50A erhält, wie Fig. 1 zeigt, ein externes Adressen- oder Steuersignal, das von dem ATD-Schaltkreis, usw. erzeugt wird, um das empfangene Signal zu puffern, um ein Paar von komplementären Ausgangssignalen Ai und i zu bilden. Ein Detektor 50B ermittelt ein erforderliches Signal unter den Aus­ gangssignalen Ai und i des Eingangs-Puffers 50A. Ein Steuer­ schaltkreis 50C empfängt ein Ausgangssignal SPi von dem Detek­ tor 50B, um einen Daten-Ausgangs-Puffer durch Steuerung des Da­ tenausgangs-Steuerschaltkreises 50D auszuwählen. Der Daten-Aus­ gangs-Steuerschaltkreis 50D empfängt ein Ausgangssignal ΦPZM des Steuerschaltkreises 50C, um ein Treibersignal ΦOE zum An­ steuern eines Daten-Ausgangs-Puffers zu erzeugen.

Der Datenausgangs-Steuerschaltkreis nach der Fig. 2 be­ sitzt, im Hinblick auf die vorliegende Erfindung, den glei­ chen Aufbau wie derjenige nach Fig. 5 mit der Ausnahme, daß das Treiber-Signal ΦOE, das von dem Daten-Ausgangs-Steu­ erschaltkreis 50D (der in Fig. 3C gezeigt ist) erzeugt wird und den Daten-Ausgangs-Puffern 90A und 90B zugeführt wird, unterschiedlich ist. Obwohl es nicht in den Zeich­ nungen dargestellt ist, wird der gleiche Schaltkreis für den Fehler-Korrektur-Code, wie er in Fig. 5 dargestellt ist, ebenfalls verwendet und die Ausgangssignale P$0 und P$1 des Schaltkreises für den Fehler-Korrektur-Code werden jeweils zu einem Eingangs-Anschluß der Exklusiv-ODER-Gatter 53 und 68 zugeführt. Als Reaktion auf das Treibersignal ΦOE ist die Betriebsweise des Daten-Ausgangs-Steuerschaltkreises nach Fig. 2 völlig unterschiedlich zu derjenigen der Fig. 5, wie dies detailliert nachfolgend beschrieben wird.

Die Fig. 3A bis 3C stellen Schaltkreisdiagramme dar, die im Detail dem Detektor 50B, dem Steuerschaltkreis 50C und dem Datenausgangs-Steuerschaltkreis 50D der Fig. 1 jeweils entsprechen.

In Fig. 3A wird ein Ermittlungssignal, wenn ein Übergang von Eingangs-Adressen auftritt, durch einen Adressen-Über­ gangs-Schaltkreis erzeugt. Seriell miteinander verbundene Inverter 101 bis 105 werden als Verzögerungs-Schaltkreis betrieben und Ausgangssignale SPi und SPiB werden als Im­ pulssignale erzeugt, wenn der Übergang eines Eingangssig­ nals Ai, i auftritt. Eine Vielzahl von Schaltkreisen, die einen der Fig. 3A entsprechenden Aufbau aufweisen, sind in einem Chip vorhanden.

Eingangssignale SUM1 und SUM2 werden, wie die Fig. 3B zeigt, nur dann erzeugt, wenn das Ausgangssignal SPi, das in Fig. 3A gezeigt ist, getriggert wird; und die Eingangssig­ nale SUM1 und SUM2 werden durch die Kombination der Aus­ gangssignale SPi und SPiB mit dem logischen Verknüpfungs- Schaltkreis erzeugt, der durch ein NAND-Gatter 106 und ein NOR-Gatter 107 gebildet ist, der einen Eingangs-Anschluß, der mit einem ersten Eingangs-Anschluß des NAND-Gatters 131 verbunden ist, einen Inverter 108, der zwischen dem Aus­ gangs-Anschluß des NAND-Gatters 106 und einem zweiten Ein­ gangs-Anschluß des NAND-Gatters 131 verbunden ist, aufweist.

Tabelle

Anders ausgedrückt werden die Eingangssignale SUM1 und SUM2, wie die vorstehende Tabelle zeigt, nicht erzeugt, wenn das Ausgangssignal SPi nicht getriggert wird und zu diesem Zeitpunkt in einen logischen Zustand "high" gesetzt ist. Der Steuerschaltkreis 50C, wie er in Fig. 1 gezeigt ist, be­ sitzt ein erstes NAND-Gatter 131, einen ersten Signal-Kon­ verter 160A und einen zweiten Signal-Konverter 160B. Der erste Signal-Konverter 160A besitzt einen logischen Zustand, der ein logisches "high" nur dann erzeugt, wenn sich die Eingangs-Signale SUM1 und SUM2 alle im logischen Zustand "high" befinden. In dem ersten Signal-Konverter 160A sind die Inverter 133 und 135 mit einem zweiten NAND-Gatter 136, Kondensatoren C1, C2 und C3 und mit Widerständen R1 und R2 verbunden, die als Verzögerungs-Schaltkreis arbeiten. Hier­ bei spielt es auch keine Rolle, wenn die Kondensatoren C1, C2 und C3 entfernt werden. Der zweite Signal-Konverter 160B weist ein drittes NAND-Gatter 140 zur Aufnahme des Aus­ gangs-Signals des ersten Signal-Konverters 160A und eines Signals, das durch vier seriell miteinander verbundene Inverter 141 bis 144, von dem Ausgangs-Signal des ersten Signal-Konverters 160A, erzeugt wird, auf und einen Inver­ ter 145 zum Empfang des Ausgangs-Signals des dritten NAND- Gatters 140 auf, um dadurch ein vorgegebenes Signal ΦPZM zu bilden.

In Fig. 3C besitzt der Daten-Ausgangs-Steuerschaltkreis 50D ein viertes NAND-Gatter 166 zum Empfang des Ausgangssig­ nals ΦPZM des zweiten Signal-Konverters 160B und eines Signals, das durch einen Verzögerungs-Schaltkreis 170 aus dem Signal ΦPZM gebildet wird, einen Inverter 167 zum Em­ pfang eines Ausgangssignals des vierten NAND-Gatters 166, ein fünftes NANO-Gatter 168 zum Empfang des Ausgangssignals des Inverters 167 und ein Ausgangs-Freigabesignal OE, und einen Inverter 169 zum Empfang des Ausgangssignals des fünften NAND-Gatters 168, um ein Treibersignal ΦOE zu erzeu­ gen. Der Verzögerungs-Schaltkreis 170 besitzt vier seriell miteinander verbundene Inverter 161, 162, 164 und 165 und einen Kondensator 163. Das Ausgangs-Freigabesignal OE wird von dem ATD-Schaltkreis erzeugt und ist immer auf den logischen Zustand "high" gesetzt. Weiterhin steuert das Trei­ bersignal ΦOE den Daten-Ausgangs-Puffer und steuert diesen an. In der vorstehend angegebenen Anordung erzeugt der Detektor 50B nach der Fig. 3A einen logischen Zustand "low" während einer normalen Betriebsweise und der Steuerschalt­ kreis 50C nach der Fig. 3B wird auf den logischen Zustand "high" während einer normalen Betriebsweise gesetzt. Weiter­ hin erzeugt der Datenausgangs-Steuerschaltkreis 50D nach der Fig. 3C einen logischen Zustand "high" während einer norma­ len Betriebsweise.

Der Betrieb des Datenausgangs-Steuerschalt­ kreises nach Fig. 2, der prinzipiell entsprechend den Fig. 3A bis 3C aufgebaut ist, wird nachfolgend unter Bezugnahme auf die Fig. 4 beschrieben. Hierbei ist anzu­ merken, daß in einem Datenausgangs-Steuerschaltkreis, auch wenn die Daten aus einer Speicherzelle ausgelesen werden und einen Eingangs-Anschluß der Daten-Ausgangs-Puffer 90A und 90B durch Lese-Verstärker 81 und 83 erreichen, die Daten nicht an der Außenseite eines Chips erzeugt werden, bis das Ausgangssignal ΦOE des Datenausgangs-Steuerschaltkreises 50D nach der Fig. 3C freigegeben ist.

Falls ein Eingangssignal außerhalb des Chips zugeführt wird und eine Speicherzelle ausgewählt wird, werden die Daten der Speicherzelle durch die Lese-Verstärker 81 und 83 ermittelt. Der Ausgang der Daten wird in Abhängigkeit des Zustands der ausgewählten Speicherzelle, beispielsweise des normalen oder unnormalen Zustands, variiert.

Zunächst wird das Ausgabeverfahren von Daten in dem Fall, in dem die Speicherzelle eines normalen Zustandes ausgewählt wird, beschrieben. In diesem Fall werden die Signale SPi, ΦPZM und ΦOE über das externe Eingangssignal über die Schaltkreise, wie sie in den Fig. 3A und 3C gezeigt sind, erzeugt. Das Treibersignal ΦOE wird für eine Verzögerungs­ zeit über den Verzögerungs-Schaltkreis 170, wie er in Fig. 3C gezeigt ist, der eine Verkettung von vier aufein­ anderfolgenden Invertern aufweist, verzögert. Demzufolge wird das Treibersignal ΦOE zu dem Zeitpunkt freigegeben, zu dem der Daten-Ausgang der Speicherzelle von den Exklusiv- ODER-Gattern 53 und 68 über die Lese-Verstärker 81 und 83 und über einen (nicht dargestellten) ECC-Schaltkreis zu den Daten-Ausgangs-Puffern 90A und 90B zugeführt werden. Die Verzögerungszeit kann durch Einstellung der Kapazität des Kondensators 163 oder die Zahl der Inverter 161 bis 165, die in Fig. 3C gezeigt sind, eingestellt werden. Da sich die Speicherzelle in einem normalen Zustand befindet, sind die Ausgangswerte der Exklusiv-ODER-Gatter 53 und 68 identisch mit den Ausgängen der Lese-Verstärker 81 und 83 und sie werden zu den NAND-Gattern 57 und 72 und den NOR-Gattern 58 und 73 der Daten-Ausgangs-Puffer 90A und 90B übertragen. Dann werden, nachdem das Signal ΦOE freigegeben ist, die Daten der Eingangs/Ausgangs-Anschlüsse 82 und 84 erzeugt, wie dies in Fig. 4 gezeigt ist.

Als nächstes wird nachfolgend das Daten-Ausgabe-Verfahren für den Fall der Auswahl der Speicherzelle mit einem unnor­ malen Zustand beschrieben. In diesem Fall werden die Sig­ nale SPi, ΦPZM und ΦOE durch das externe Eingangssignal durch die Schaltkreise, wie sie in den Fig. 3A bis 3C gezeigt sind, ebenfalls erzeugt. Die Daten der Speicherzelle mit dem unnormalen Zustand treten durch den ECC-Schaltkreis hindurch und der ausgegebene Wert des ECC-Schaltkreises ist entgegengesetzt zu dem Wert einer Speicherzelle in dem normalen Zustand, wodurch konsequenterweise die Ausgangswer­ te der Exklusiv-ODER-Gatter 53 und 68 entgegengesetzt zu dem Ausgang der Lese-Verstärker 81 und 83 sind. Dann werden, nachdem das Signal ΦOE freigegeben ist, die Ausgangswerte der Exklusiv-ODER-Gatter 53 und 68 als korrigierte Daten durch die Daten-Ausgangs-Puffer 90A und 90B erzeugt. In Fig. 2 werden die Daten des Eingangs/Ausgangs-Anschlusses immer dann variiert, wenn der Ausgang der Exklusiv-ODER-Gat­ ter variiert. In der vorstehend beschriebenen bevorzugten Ausführungsform werden dennoch die Daten der Eingangs/Aus­ gangs-Anschlüsse 82 und 84 exakt nur dann variiert, wenn das Signal ΦOE geändert wird. Daher werden unnötige Vari­ ationen während des Betriebs unterdrückt und gerade dann, wenn die Daten der Speicherzelle die korrigierten Daten sind, die durch den ECC-Schaltkreis gebildet werden, wird die gleiche Zugriffszeit wie mit den normalen Daten der Speicherzelle erhalten.

Wie vorstehend beschrieben wurde, können die Stromverluste in einem Daten-Ausgangs-Schaltkreis, da ein Daten-Ausgangs- Puffer nicht den unnötigen Übergangs-Betrieb durch Einstellung der Freigabezeit der Treiber-Signale des Daten-Ausgangs-Puffers durchführt, unterdrückt werden und die Verschlechterung der Daten-Zugriffszeit kann verhindert werden, wodurch die Ausbeute eines Mikrochips verbessert wird.

Claims (10)

1. Halbleiter-Speichervorrichtung zur Korrektur eines unnormalen Zustands von Daten, die in einer Speicherzelle gespeichert sind, wobei die Daten zu einem Ausgangs-Puffer über einen Fehler- Korrektur-Code-Schaltkreis übertragen werden, mit einer Treibersignal-Erzeugungseinrichtung für den Ausgangs-Puffer, wobei die Treibersignal-Erzeugungseinrichtung aufweist:
eine Signal-Detektor-Einrichtung (50B), die ein extern gepuffertes Adressen-Signal (Ai; i) empfängt, um einen Übergang dieses Signals (Ai; i) zu ermitteln und Signale (SPi; SPiB) bildet, die repräsentativ für den Übergang des extern gepufferten Signals sind;
eine erste Steuer-Einrichtung (50C), die die ermittelten Signale (SPi, SPiB) empfängt und daraus ein Steuersignal (ΦPZM) bildet; und
eine zweite Steuer-Einrichtung (50D), die das Steuersignal (ΦPZM) empfängt, um ein Treibersignal (ΦOE) in Abhängigkeit vom Steuersignal (ΦPZM) zu bilden, durch das einer von einer Vielzahl von Ausgangs-Puffern (90A; 90B) angesteuert wird.

2. Halbleiter-Speichervorrichtung nach Anspruch 1, wobei der ausgewählte Ausgangs-Puffer (90A; 90B) Daten erzeugt, nachdem das Treibersignal (ΦOE) von der zweiten Steuer-Einrichtung (50D) freigegeben ist.

3. Halbleiter-Speichervorrichtung nach Anspruch 1 oder 2, wobei die Signal-Detektor-Einrichtung (50B) folgende Merkmale aufweist:
eine Verzögerungs-Einrichtung (101 bis 105) zur Verzögerung des extern gepufferten Signals (Ai; i) für eine vorgegebene Verzögerungsperiode, um ein verzögertes Signal zu bilden;
ein NAND-Glied (106) zur logischen Verknüpfung des extern gepufferten Signals (Ai; i) mit dem verzögerten Signal, um ein Zwischensignal zu bilden;
eine Inverter-Einrichtung (108) zur Invertierung des Zwischensignals, um ein erstes Signal (SPi) zu bilden; und
ein NOR-Glied (107) zur logischen Verknüpfung des externen (Ai; i) und des verzögerten Signals, um ein zweites Signal (SPiB) zu bilden.

4. Halbleiter-Speichervorrichtung nach mindestens einem der Ansprüche 1 bis 3, wobei die erste Steuer-Einrichtung (50C) folgende Merkmale aufweist:
ein NAND-Glied (131), das die Signale (SPi, SPiB) empfängt, sie logisch miteinander verknüpft und ein erstes Zwischensignal bildet;
eine erste Konverter-Einrichtung (160A), die ein getriggertes Signal aus dem ersten Zwischensignal bildet; und
eine zweite Konverter-Einrichtung (160B), die das Steuersignal (ΦPZM) aus dem ersten Zwischensignal bildet.

5. Halbleiter-Speichervorrichtung nach Anspruch 4, wobei die erste Konverter-Einrichtung (160A) folgende Merkmale aufweist:
eine erste Inverter-Einrichtungen (132), die durch Invertierung des ersten Zwischensignals ein erstes invertiertes Signal bildet;
eine zweite Inverter-Einrichtung (133), die durch Invertierung des ersten invertierten Signals ein zweites invertiertes Signal bildet;
eine dritte Inverter-Einrichtung (135), die durch Invertierung des zweiten invertierten Signals über eine Vielzahl von R-C- Schaltkreisen (R1, C1, R2, C2, R3, C3) ein drittes invertiertes Signal bildet; und
ein NAND-Glied (136) zur logischen Verknüpfung des dritten invertierten Signals und des ersten invertierten Signals über einen Transistor, um das getriggerte Signal zu bilden.

6. Halbleiter-Speichervorrichtung nach mindestens einem der Ansprüche 1 bis 5, wobei die zweite Steuer-Einrichtung (50D) folgende Merkmale aufweist:
eine Verzögerungs-Einrichtung (170) zur Verzögerung des Steuersignals (ΦPZM) für eine vorgegebene Verzögerungs­ periode, um ein verzögertes Signal zu bilden;
ein erstes NAND-Glied (166) zur logischen Verknüpfung des Steuersignals (ΦPZM) mit dem verzögerten Signal, um ein erstes Zwischensignal zu bilden;
eine Inverter-Einrichtung (167) zur Invertierung des ersten Zwischensignals, um ein invertiertes Signal zu bilden; und
ein zweites NAND-Glied (168) zur logischen Verknüpfung des invertierten Signals mit einem Ausgangs-Freigabe-Signal (OE), um das Treibersignal (ΦOE) während einer Freigabe-Periode zu bilden.

7. Halbleiter-Speichervorrichtung nach Anspruch 5 oder 6, wobei die Freigabe-Periode des Treibersignals (ΦOE) durch die vorge­ gebene Verzögerungsperiode gesteuert wird.

8. Verfahren zur Korrektur eines unnormalen Zustandes von Daten, die in einer Speicherzelle in einer Halbleiter- Speichervorrichtung gespeichert sind, die einen Fehler- Korrektur-Code-Schaltkreis aufweist, wobei die Daten über den Fehler-Korrektur-Code-Schaltkreis zu einem Daten-Ausgangs- Puffer (90A; 90B) übertragen werden, wobei das Verfahren folgende Verfahrensschritte aufweist:
Verzögerung eines extern gepufferten Adreß-Signals (Ai; i) für eine erste Verzögerungsperiode, um ein erstes verzögertes Signal zu bilden;
logische NAND-Verknüpfung des extern gepufferten Signals (Ai; i) und des ersten verzögerten Signals, um ein erstes ermitteltes Signal (SPi) zu bilden, das repräsentativ für einen Übergang des extern gepufferten Signals ist;
logische NOR-Verknüpfung des externen (Ai; i) und des ersten verzögerten Signals, um ein zweites ermittltes Signal (SPiB) zu bilden;
logische NAND-Verknüpfung des ersten und des zweiten ermittelten Signals (SPi, SPiB), um ein erstes Zwischensignal zu bilden;
Bildung eines getriggerten Signals in Antwort auf das erste Zwischensignal;
Bildung eines Steuersignals (ΦPZM), das repräsentativ für einen vorgegebenen Ausgangs-Puffer in Abhängigkeit von dem getriggerten Signal ist;
Verzögerung (170) des Steuersignals (ΦPZM) für eine zweite vorgegebene Verzögerungs-Periode, um ein zweites verzögertes Signal zu bilden;
logische NAND-Verknüpfung des Steuersignals (ΦPZM) und des zweiten verzögerten Signals, um ein zweites Zwischensignal zu bilden;
Invertierung des zweiten Zwischensignals, um ein invertiertes Signal zu bilden; und
logische NAND-Verknüpfung des invertierten Signals und eines Ausgangs-Freigabe-Signals (OE) um ein Treibersignal (ΦOE) während einer Freigabe-Periode zur Steuerung des Ausgangs-Puffers (90A, 90B) zu bilden.

9. Verfahren nach Anspruch 8, wobei der Ausgangs-Puffer (90A, 90B) Daten erzeugt, wenn das Treibersignal (ΦOE) freigegeben wird.

10. Verfahren nach Anspruch 8 oder 9, wobei die Freigabe-Periode des Treibersignals (ΦOE) durch die zweite Freigabe-Periode gesteuert wird.