DE4037876C2

DE4037876C2 - Laterale DMOS-FET-Vorrichtung mit reduziertem Betriebswiderstand

Info

Publication number: DE4037876C2
Application number: DE4037876A
Authority: DE
Inventors: Tsutomu Matsushita; Teruyoshi Mihara; Masakatsu Hoshi; Kenji Yao
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1989-11-28
Filing date: 1990-11-28
Publication date: 1998-12-17
Anticipated expiration: 2010-11-29
Also published as: DE4037876A1; US5192989A

Description

Die Erfindung betrifft eine MOSFET-Vorrichtung einer Art, die als laterale DMOS-FET-Vorrichtung bezeichnet wird, entsprechend dem Oberbegriff der Ansprüche 1 und 6.

Es gibt zwei Arten herkömmlicher Leistungs-DMOSFET-Vorrich tungen, einen vertikalen DMOSFET (VDMOS), der eine Drainelek trode auf der Rückseite eines Substrats aufweist, und einen lateralen DMOSFET (LDMOS), bei dem eine Drainelektrode auf der Oberseite eines Substrats ausgebildet ist. Eine laterale DMOS-FET-Vorrichtung gemäß dem Oberbegriff der Ansprüche 1 und 6 ist in IEEE Transactions on Electron Devices, Vol. ED-33, No. 12, Dec. 1986, pp 1964-1970 beschrieben.

Es wird jetzt ein Beispiel eines in Fig. 1 gezeigten her kömmlichen n-Kanal-VDMOS beschrieben.

In diesem n-Kanal-VDMOS ist eine n⁺-Diffusionsschicht 4 in einer p-Diffusionsschicht 3 ausgebildet, welche in einer n- Epitaxialschicht 2 ausgebildet ist, die auf einem n⁺-Sili zium-Substrat 12 gebildet ist. Auf der Oberseite der n-Epita xialschicht 2 ist eine Gateelektrode 7 ausgebildet auf einem Gateisolierfilm 6, der über der als Kanalbereich fungierenden p-Diffusionsschicht 3 und der als Sourcebereich fungierenden n-Diffusionsschicht 4 gebildet ist. Die Gateelektrode ist durch einen Zwischenschicht-Isolierfilm 8 überdeckt, über welchem eine Sourceelektrode 16 ausgebildet ist. Ferner ist auf der Rückseite des n⁺-Siliziumsubstrats 12, welches als Drainbereich fungiert, eine Drainelektrode 13 ausgebildet.

In einem solchen VDMOS sind die Sourceelektrode 16 und die Drainelektrode 13, welche Hauptdurchgänge für den Strom sind, getrennt auf der Vorderseite und der Rückseite des Substrats 12 angeordnet, so daß keine Notwendigkeit besteht, den Strom in der Ebene (planewise) zu sammeln. Folglich werden der Widerstand und der Flächenverlust aufgrund dieser Komponenten vermindert, so daß der Vorteil besteht, daß der Betriebswi derstand (on resistance) beträchtlich gesenkt werden kann.

Bei einem solchen VDMOS treten jedoch die folgenden Probleme auf.

Erstens ist es, da der Drainbereich durch das n⁺-Silizium substrat 12 gebildet wird, schwierig, eine Mehrzahl von VDMOS auf einem einzigen Substrat zu bilden und jeden von diesen unabhängig zu betreiben oder einen VDMOS zusammen mit anderen Vorrichtungen wie zum Beispiel einem CMOS oder einem bipola ren IC auszubilden.

Zweitens wird in einem solchen VDMOS der Betriebswiderstand parasitär in den Substratwiderstand eingeführt.

Seit kurzem ist es bei dem VDMOS allgemein üblich geworden, den Betriebswiderstand zu vermindern unter Verwendung einer feineren p-Diffusionsschicht 3 und n⁺-Diffusionsschicht 4, die durch das verbesserte feine Herstellverfahren hergestellt werden. Es gibt eine Vorrichtung mit einem Spannungsvermögen (voltage capacity) von weniger als 100 V, welche einen Be triebswiderstand von weniger als 1 mΩ . cm² aufweist. Eine solche Vorrichtung ist offenbart von Krishna Shenai et al. in "Blanket LPCVD tungusten Silicide technology for Smart Power Applications", IEEE EDL Vol.10, No.5, June 1989.

Wenn das feinere Herstellverfahren verwendet wird, wird je doch, obwohl der Kanalwiderstand vermindert werden kann, der Widerstand des Substrats, welches den Hauptteil der Chipdicke ausmacht, nicht vernachlässigbar. Der Betriebswiderstand R_o _n kann nämlich folgendermaßen durch den Kanalwiderstand R_c _h den Anreicherungswiderstand R_a _c, den Epitaxialschicht- Ausbreitungswiderstand R_e _p _i und den Substratwiderstand R_s _u _b ausgedrückt werden:

R_o _n = R_c _h + R_a _c + R_e _p _i + R_s _u _b (1)

Dies impliziert, daß der Substratwiderstand R_s _u _b 30 bis 40% des gesamten Betriebswiderstandes R_o _n wird für eine Element größe von 10 × 10 µm bei Verwendung einer Gate-Oxidfilmdicke = 500 Å, einer Gateeffektivspannung = 15 V, einem spezifi schen Widerstand der Epitaxialschicht = 0,4 mΩ . cm, einer Epi taxialschichtdicke = 6,5 µm, einem spezifischen Widerstand des Substrats = 0,04 mΩ . cm und einer Substratdicke = 380 µm.

Der Substratwiderstand kann vermindert werden durch Erhöhung der Störstellendichte oder durch Verminderung der Substrat dicke, aber das erstere ist mit dem Problem verbunden, daß auch eine Verschlechterung der Kristallisationseigenschaft der Epitaxialschicht verursacht werden kann, wogegen bei dem letzteren das Problem des Waferbruchs aufgrund der verminder ten mechanischen Festigkeit besteht. Es gibt also eine Grenze für das Ausmaß, in dem der Betriebswiderstand vermindert wer den kann.

Es wird jetzt ein Beispiel eines in Fig. 2 gezeig ten herkömmlichen n-Kanal-LDMOS beschrieben.

In diesem n-Kanal-LDMOS ist eine n⁺-Diffussionsschicht 4 in einer p-Diffusionsschicht 3 ausgebildet, welche in einer auf einem p-Siliziumsubstrat 1 gebildeten n-Epitaxialschicht 2 ausgebildet ist. Ferner ist auf der Oberseite der n-Epita xialschicht 2 eine Gateelektrode 7 ausgebildet auf einem Gateisolierfilm 6, der über der als Kanalbereich fungierenden p-Diffusionsschicht 3 und der als Sourcebereich fungierenden n⁺-Diffusionsschicht 4 gebildet ist. Die Gateelektrode 7 ist durch einen Zwischenschicht-Isolierfilm 8 überdeckt, über welchem eine Sourceelektrode 16 ausgebildet ist. Ferner ist eine n-Diffusionsschicht 15 vorgesehen, welche einen Kontakt mit einer vergrabenen n⁺-Schicht 14 herstellt, die zwischen dem p-Siliziumsubtrat 1 und der n-Epitaxialschicht 2 ausge bildet ist, und eine n⁺-Diffusionsschicht 5 ist in der n- Diffusionsschicht 15 derart ausgebildet, daß eine Drainelek trode 17 über der n⁺-Diffusionsschicht 5 auf der Oberseite des p-Siliziumsubstrats 1 gebildet werden kann.

Da ein derartiger LDMOS vollständig auf der geerdeten p-Sili ziumsschicht 1 ausgebildet ist, besteht bei ihm der Vorteil, daß er zusammen mit den anderen elektrisch isolierten Vor richtungen oder LDMOS gebildet werden kann, und daß die Wir kung des Substratwiderstandes auf den Betriebswiderstand sehr klein ist.

Es besteht jedoch auch das Problem, daß die Vorrichtungsflä che erweitert werden muß, um die n-Diffusionsschicht 15 und die Drainelektrode 17 einzubauen. Die aus diesem Grund benö tigte Fläche muß so groß wie die durch die Sourceelektrode bedeckte Fläche sein, um den Drainstromfluß zu erhalten.

Bei dem LDMOS dieser Art sind die Sourceelektrode 16 und die Drainelektrode 17 so angeordnet, wie in Fig. 3 gezeigt. Wie gezeigt, sind die Sourceelektrode 16 und die Drainelektrode 17 kammförmig gestaltet und so angeordnet, daß sie miteinan der verzahnt sind im Gegensatz zu dem Fall des VDMOS, in wel chem diese Komponenten über der vollständigen Vorderseite und vollständigen Rückseite ausgebildet sind. Diese Source- und Drainelektroden 16 und 17 sind auch so geformt, daß ihre Breite größer wird zu Positionen von Bondinseln 18 und 19 hin. Die Breiten in der Nachbarschaft der Bondinseln 18 und 19 müssen größer sein für die Vorrichtung mit größerer Strom kapazität, und daher nimmt der tote Raum in der Vorrichtung mit zunehmender Stromkapazität zu.

Nun ist aber die Verminderung des Betriebswiderstandes unter Verwendung des verbesserten feinen Herstellverfahrens, das allgemein für einen VDMOS angewendet wird, wie bereits oben erwähnt, nicht wirksam zur Verminderung des toten Raumes in dem LDMOS, so daß das Ausmaß, in welchem der Betriebswider stand vermindert werden kann, in dem LDMOS ziemlich begrenzt ist.

Bei dem LDMOS dieser Art besteht ferner das Problem, daß, obwohl der Substratwiderstand sehr klein ist, der parasitäre Drainwiderstand aufgrund des Widerstandes der n-Diffusions schicht und der vergrabenen n⁺-Schicht groß ist. Dieser para sitäre Drainwiderstand kann wirksam vermindert werden durch Erweiterung der Gesamtfläche der n-Diffusionsschicht 15, um so die Strecke zu vermindern, die der Strom durch die vergra benen n⁺-Schicht 14 wandern muß. Dies vergrößert jedoch sei nerseits den toten Raum in dem LDMOS.

Der Betriebswiderstand bei dem LDMOS dieser Art ist also ge wöhnlich mehr als zweimal so groß wie bei dem VDMOS mit glei cher Vorrichtungsfläche. Aus diesem Grund war die Verwendung des LDMOS dieser Art nur auf Fälle beschränkt, die eine kleine oder mittlere Stromstärke mit sich bringen. Für einen Fall, der eine große Stromstärke wie zum Beispiel über 10 A mit sich bringt, wird die Vorrichtungsfläche des LDOMS prak tisch zu groß.

Es gibt auch eine andere Art eines LDMOS, in welchem der Strom entlang der Substratoberfläche fließt, welche in Fig. 4 gezeigt ist und jetzt beschrieben wird.

In dem LDMOS von Fig. 4 sind eine als Kanalbereich fungie rende p-Diffusionsschicht 3 und eine als Drainkontaktbereich fungierende n⁺-Diffusionsschicht 5 in einer n-Epitaxial schicht 2 ausgebildet, die auf einem p-Siliziumsubstrat 1 ge bildet ist. In der p-Diffusionsschicht 3 ist eine als Source bereich fungierende n⁺-Diffusionsschicht 4 gebildet. Ferner ist auf der Oberseite des p-Siliziumsubstrats 1 eine Gate elektrode 7 ausgebildet auf einem Gateisolierfilm 6, der über der p-Diffusionsschicht 3 und der n⁺-Diffusionsschicht 4 ge bildet ist. Die Gateelektrode 7 ist durch einen Zwischen schicht-Isolierfilm 8 überdeckt, über welchem eine Source elektrode 16 ausgebildet ist. Ferner ist über der n⁺-Diffusi onsschicht 5 eine Drainelektrode 17 auf der Oberseite des p- Siliziumsubstrats 1 ausgebildet.

Bei solch einem LDMOS besteht genauso wie in dem oben beschriebenen LDMOS von Fig. 2, da er vollständig auf der geerdeten p-Siliziumsschicht 1 ausgebildet ist, der Vorteil, daß er zusammen mit den anderen elektrisch isolierten Vor richtungen oder LDMOS gebildet werden kann.

Ferner kann bei dem LDMOS dieser Art der parasitäre Drain widerstand vermindert werden, da keine vergrabene n⁺-Schicht 14 vorhanden ist, durch welche der Strom hindurchgehen muß.

Bei dem LDMOS dieser Art besteht jedoch auch das Problem der Vergrößerung der Vorrichtungsgröße aufgrund der Einbeziehung der n⁺-Diffusionsschicht 5 und der Drainelektrode 17, was Anlaß gibt zu dem Problem des größeren toten Raumes für die größere Stromkapazität, wie in dem LDMOS von Fig. 2.

Da die Sourceelektrode 16 und die Drainelektrode 17 kammför mig gestaltet sind, und da der Sourcebereich 4 und der Drain verbinderbereich 5 einander benachbart angeordnet werden müs sen, muß außerdem der Sourcebereich 4 eine Streifengestalt aufweisen, welche zu der kammförmigen Gestalt der Sourceelek trode 16 parallel läuft, so daß die allgemein in dem VDMOS verwendete Elementanordnung nicht auf den LDMOS angewendet werden kann. Bekanntlich weist die Streifenanordnung die kleinere Kanalbreite je Flächeneinheit auf, so daß eine Grenze besteht, bis zu welcher der Betriebswiderstand in der Streifenanordnung im Vergleich zu der Elementanordnung ver mindert werden kann.

Der Betriebswiderstand bei dem LDMOS dieser Art ist also ge wöhnlich auch mehr als doppelt so groß wie bei dem VDMOS der gleichen Vorrichtungsfläche.

Daher sind zwei Arten des bisher beschriebenen herkömmlichen LDMOS insofern vorteilhaft, als sie geeignet sind zur Inte gration mit anderen Vorrichtungen oder zur Ausführung in einer Konfiguration mit Mehrfachausgängen, da der LDMOS die Drainelektrode auf der Oberseite des Substrats aufweist, es besteht aber auch bei ihnen das Problem, daß sie den höheren Betriebswiderstand aufweisen im Vergleich zu dem VDMOS, welcher die Drainelektrode auf der Rückseite des Substrats aufweist, so daß sie weniger erstrebenswert sind hinsichtlich der Kosten sowie hinsichtlich der Grenze der Stromkapazität.

Da in dem LDMOS der Strom hauptsächlich an der Oberseite des Substrats fließt, wird ferner die Wirkung des Substratwider standes klein. Die Vorrichtungsfläche muß jedoch vergrößert werden, um die n-Diffusionsschicht 15 und die Drainelektrode 17 einzubauen, und die resultierende Zunahme der Verdrahtun gen vermindert die Elementdichte.

Als wirksames Elementmuster für den LDMOS, welches die oben beschriebenen Probleme des herkömmlichen LDMOS lösen kann, ist herkömmlich eine in Fig. 5 gezeigte Maschen-Gatestruktur bekannt.

In dieser Maschen-Gatestruktur sind Sourceöffnungen 105 und Drainöffnungen 106 durch quadratische Ausschnitte an der Gateelektrode 107 gebildet und sind nahe beieinander angeord net. Die Drain- und Sourceelektroden 113A und 116A sind über den Source- und Drainöffnungen 105 und 106 in Streifenmustern angeordnet, die schräg verlaufen.

Auf den Sourceöffnungen 105 sind der p-Kanalbereich 103 und der n-Sourcebereich 104 gebildet unter Verwendung der selbst justierenden Diffusionstechnik. An den Drainöffnungen 106 sind n-Störstellen hoher Dichte dotiert, um den niederohmigen Kontakt mit der Elektrode zu erhalten.

In dieser Maschen-Gatestruktur kann der Betriebswiderstand wirksam vermindert werden, da der Sourcepol und der Drainpol in jeder Elementeinheit getrennt sind. Da die Sourceöffnungen 105 und die Drainöffnungen 106 die gleiche Fläche aufweisen, besteht jedoch ein Problem bei der weiteren Verminderung des Betriebswiderstandes.

Und zwar kann der Betriebswiderstand R_o _n in diesem Fall durch den Kanalwiderstand R_c _h, den Anreicherungswiderstand R_a _c, den Epitaxialschicht-Ausbreitungswiderstand R_e _p _i und den Substratwiderstand Rsub folgendermaßen ausgedrückt werden:

worin der erste Term R_c _h auf der rechten Seite stark von der Größe der Sourceöffnungen 105 abhängt, wogegen der zweite Term auf der rechten Seite stark von der Größe der Drainöff nungen 106 abhängt.

Da aber die Sourceöffnungen 105 und die Drainöffnungen 106 die gleiche Fläche aufweisen, werden dieser erste und zweite Term auf der rechten Seite automatisch bestimmt, wenn der Widerstand jedes Teiles aus anderen Bedingungen über die Vorrichtung wie zum Beispiel die Spannungskapazität festge legt wird.

Wenn die Werte des ersten Terms und des zweiten Terms sich stark unterscheiden, leistet insbesondere der größere Term einen vorherrschenden Beitrag zu dem Betriebswiderstand und setzt die Grenze für das Ausmaß, in welchem der Betriebs widerstand vermindert werden kann.

Ein Gegenstand der Erfindung ist daher die Schaffung eines LDMOS, welcher einen kleinen Betriebswiderstand aufweist.

Diese Aufgabe wird erfindungsgemäß durch eine laterale DMOS-FET- Vorrichtung (LDMOS) mit den kennzeichnenden Merkmalen des Anspruches 1 oder 6 gelöst.

Im folgenden wird die Erfindung anhand von in der Zeichnung gezeigten Ausführungsbeispielen näher beschrieben. In der Zeichnung zeigen:

Fig. 1 eine Schnittansicht einer herkömmlichen VDMOS-FET- Vorrichtung;

Fig. 2 eine Schnittansicht eines Beispiels einer herkömm lichen LDMOS-FET-Vorrichtung;

Fig. 3 eine Draufsicht auf die LDMOS-FET-Vorrichtung von Fig. 2, welche eine Anordnung einer Sourceelek trode und einer Drainelektrode zeigt;

Fig. 4 eine Schnittansicht eines anderen Beispiels einer herkömmlichen LDMOS-FET-Vorrichtung;

Fig. 5 eine Draufsicht auf eine in einer herkömmlichen LDMOS-FET-Vorrichtung verwendete Maschen-Gate struktur;

Fig. 6 eine Schnittansicht einer ersten Ausführungsform einer LDMOS-FET-Vorrichtung gemäß der Erfindung;

Fig. 7 eine Draufsicht auf die LDMOS-FET-Vorrichtung von Fig. 6, die ihren Elementaufbau zeigt;

Fig. 8 eine Schnittansicht einer zweiten Ausführungsform einer LDMOS-FET-Vorrichtung gemäß der Erfindung;

Fig. 9 eine Draufsicht auf die LDMOS-FET-Vorrichtung von Fig. 8, die ihren Elementaufbau zeigt;

Fig. 10 eine Draufsicht auf eine Ausführungsform eines LDMOS-FET-Chips, das die LDMOS-FET-Vorrichtung von Fig. 8 und Fig. 9 verwendet;

Fig. 11 einen Schnitt des LDMOS-FET-Chips von Fig. 10 bei der in Fig. 10 gezeigten Ebene B-B';

Fig. 12 einen Schnitt des LDMOS-FET-Chips von Fig. 10 bei der in Fig. 10 gezeigten Ebene C-C';

Fig. 13(A) bis 13(P) aufeinanderfolgende Schnittansichten des LDMOS-FET- Chips von Fig. 10, die einen Herstellprozeß dieses Chips zeigen;

Fig. 14 eine Schnittansicht einer Ausführungsform einer Leistungs-IC, welche die LDMOS-FET-Vorrichtung zusammen mit einer CMOS-FET-Vorrichtung enthält;

Fig. 15 eine Schnittansicht einer dritten Ausführungsform einer LDMOS-FET-Vorrichtung gemäß der Erfindung;

Fig. 16 eine Draufsicht auf die LDMOS-FET-Vorrichtung von Fig. 15, die ihren Elementaufbau zeigt; und

Fig. 17 eine Draufsicht auf eine vierte Ausführungsform einer LDMOS-FET-Vorrichtung gemäß der Erfindung, die ihren Elementaufbau zeigt.

Erfindungsgemäß wird eine Elementeinheit eines LDMOS gebildet durch Anordnen der Drainkontaktbereiche an Ecken einer Ele mentaußenform, die einen kreisförmigen Sourcebereich umgibt, und durch Vorsehen einer Sourceelektrode und einer Drainelek trode in Form eines Doppelschichtaufbaus auf einer Oberflä che. Die Elementaußenform weist vorzugsweise eine sechseckige Gestalt auf.

Wegen der Verwendung des Elementaufbaues können in dieser Konfiguration der tote Raum und der parasitäre Drainwider stand vermindert werden im Vergleich zu dem Fall eines her kömmlichen kammförmigen Elektrodenaufbaus.

Wegen der Verwendung des Elementaufbaus und der Anordnung der Drainkontaktbereiche an den Ecken der Elementaußenform ist ferner die Packungsdichte hoch, und der Drainwiderstand auf grund des Substratwiderstandes ist sehr klein, so daß der Betriebswiderstand so klein sein kann wie im Fall des VDMOS.

Durch Verwendung der sechseckigen oder quadratischen Gestalt für die Elementaußenform kann ferner der sehr dichte Element aufbau verwirklicht werden, so daß die Vorrichtungsfläche sowie der Betriebswiderstand je Flächeneinheit minimiert werden können.

Anhand der Fig. 6 und 7 wird eine erste spezielle Ausfüh rungsform der LDMOS-Vorrichtung gemäß der Erfindung beschrie ben.

Wie in Fig. 6 gezeigt, ist in diesem LDMOS eine n⁺-Diffusi onsschicht 4 in einer p-Diffusionsschicht 3 ausgebildet, wel che in einer n-Epitaxialschicht 2 gebildet ist. Ferner ist eine n⁺-Diffusionsschicht 5 vorgesehen, die zwischen benach barten p-Diffusionsschichten 3 ausgebildet ist. Ferner ist an der Oberseite der n-Epitaxialschicht 2 eine Gateelektrode 7 ausgebildet auf einem Gate-Isolierfilm 6, der über der als Kanalbereich fungierenden p-Diffusionsschicht 3, der als Sourcebereich fungierenden n⁺-Diffusionsschicht 4 und der als Drainkontaktbereich fungierenden n⁺-Diffusionsschicht 5 aus gebildet ist. Die Gateelektrode 7 ist durch einen Zwischen schicht-Isolierfilm 8 überdeckt, dessen Kante 25 einen kreis förmigen Drainkontaktbereich definiert. Auf der n⁺-Diffusi onsschicht 5 und dem Zwischenschicht-Isolierfilm 8 ist ferner eine Drainelektrode 9 vorgesehen, welche durch einen Zwischenschicht-Isolierfilm 10 überdeckt ist, dessen Kante 23 einen kreisförmigen Sourcekontaktbereich definiert. Ferner sind der Sourcekontaktbereich und der Zwischenschicht-Iso lierfilm 10 durch eine Sourceelektrode 11 überdeckt, die al len Elementeinheiten 21 gemeinsam ist.

Dieser LDMOS weist einen sogenannten hexagonalen Elementauf bau auf, in welchem eine Substratfläche unterteilt ist in eine Mehrzahl sechseckiger Elementeinheiten 21, wie in Fig. 7 gezeigt. Auf einem Mittelpunkt A jeder Elementeinheit 21 ist ein Mittelpunkt des Sourcekontaktbereichs gelegen, wäh rend an jeder Ecke A' jeder Elementeinheit 21 ein Mittelpunkt des Drainkontaktbereichs gelegen ist. Die Kanten 22 und 24 der Gateelektrode 7 sowie eine Kante 26 der Drainelektrode 9 weisen ebenfalls kreisförmige Gestalt auf. In Fig. 7 ist die Sourceelektrode 11 nicht abgebildet.

Diese Konfiguration ist im Grunde eine LDMOS-Struktur, in welcher die Source-, Drain- und Gateelektroden sich sämtlich auf einer Oberseite des Substrats befinden, so daß der Vorteil besteht, daß er zusammen mit den anderen elektrisch isolierten Vorrichtungen gebildet werden kann, um einen Leistungs-IC zu bilden, oder mit anderen ähnlichen LDMOS, um eine Vorrichtung mit mehreren Ausgängen zu bilden.

Da der LDMOS einen sechseckigen Elementaufbau aufweist, bringt er ferner keinen toten Raum mit sich, da die Ele menteinheit unter den gesamten Source- und Drainelektroden ausgebildet ist in Unterschied zu dem Fall der kammförmigen Elektroden und die Zunahme der Vorrichtungsfläche aufgrund des Einbaus des Drainkontaktbereichs auf der Oberseite des Substrats minimiert wird. Dies liegt teilweise daran, daß die Ecken der Elementeinheit 21, bei welcher die Kontaktbereiche gelegen sind, anderenfalls ein toter Raum sind, von welchem der Beitrag zu dem Leitwert (conductance) sehr klein ist, und teilweise daran, daß jede Elementeinheit 21 mehr als einen Drainkontaktbereich enthält, so daß die Fläche jedes Drain kontaktbereichs halb so groß sein kann wie der Sourcekontakt bereich.

Wegen dieses Elementaufbaus ist es auch möglich, die Packungsdichte der Kanalbreite je Flächeneinheit größer zu machen als im Fall eines Streifenaufbaus, und der Drainkon taktbereich kann in der Nachbarschaft des Kanals ausgebildet sein.

Da der Sourcebereich eine Kreisform aufweist, kann außerdem eine viel gleichförmigere elektrische Merkmale innerhalb eines Kanals erhalten werden, so daß die Vorrichtung mit großer Lawinenkapazität verwirklicht werden kann. Ferner wird ein Widerstand des Drainbereichs direkt unterhalb der Gate elektrode 7 um zwei bis drei Größenordnungen abgesenkt als Ergebnis der an der Oberfläche des Drainbereichs angereicher ten Elektronen, so daß der Drainwiderstand ziemlich klein wird.

Es ist also in diesem LDMOS möglich, die Kanalbreite mit einer kleinen Vorrichtungsfläche zu erweitern, so daß der Betriebswiderstand je Flächeneinheit so klein sein kann wie bei dem VDMOS der gleichen Vorrichtungsgröße.

Ferner können bei dieser Konfiguration der Sourcebereich und der Drainkontaktbereich in einem einzigen Fertigungsschritt gebildet werden. Was die Sourceelektrode und die Drainelek trode betrifft, so benötigen diese zwei Fertigungsschritte, da sie einen Doppelschichtaufbau aufweisen, aber eine für einen VDMOS benötigte Rückseiten-Elektrodenbildung ist den noch überflüssig.

Da die Diffusionsfenster für den Kanalbereich und den Source bereich Kreisgestalt aufweisen, können ferner Diffusions schichten gleichförmiger elektrischer Merkmale verwirklicht werden. Diese Eigenschaft kann auch wirksam erzielt werden durch Diffusionsfenster in polygonaler Gestalt mit mehr als acht Ecken, aber Diffusionsfenster in sechseckiger Gestalt oder rechteckiger Gestalt sind unangemessen, da das Diffusi onsprofil zwischen den Ecken und Seiten wesentlich schwankt, so daß die Absenkung der Stoßwiderstandsfähigkeit (surge immunity) in dem Durchbruch in Sperrichtung auftritt.

Anhand der Fig. 8 und 9 wird eine zweite besondere Ausfüh rungsform der LDMOS-Vorrichtung gemäß der Erfindung beschrie ben.

Diese Ausführungsform unterscheidet sich von der ersten Aus führungsform von Fig. 6 darin, daß in diesem LDMOS von Fig. 8 eine Kante 23 des Zwischenschicht-Isolierfilmes 8 einen kreisförmigen Sourcekontaktbereich definiert, und daß auf der n⁺-Diffusionsschicht 5 und dem Zwischenschicht-Isolierfilm 8 eine Sourceelektrode 28 vorgesehen ist, welche überdeckt ist durch einen Zwischenschicht-Isolierfilm 10, dessen Kante 25 einen kreisförmigen Drainkontaktbereich definiert. Dieser Kontaktbereich und der Zwischenschicht-Isolierfilm 10 sind überdeckt durch eine Drainelektrode 29, die sämtlichen Ele menteinheiten 21 gemeinsam ist.

Dieser LDMOS weist einen sogenannten hexagonalen Elementauf bau auf, in welchen eine Substratfläche in eine Mehrzahl sechseckiger Elementeinheiten 21 unterteilt ist, wie in Fig. 7 gezeigt. Auf einen Mittelpunkt A jeder Elementeinheit 21 ist ein Mittelpunkt des Sourcekontaktbereichs gelegen, wäh rend auf drei Ecken A' jeder Elementeinheit 21 ein Zentrum des Drainkontaktbereichs gelegen ist. Die Kante 27 der Sourceelektrode 28 sowie eine Kante 24 der Gateelektrode 9 und eine Kante 22 der n⁺-Diffusionsschicht 4 besitzen auch Kreisgestalt. In Fig. 9 ist die Drainelektrode 29 nicht ab gebildet.

Diese Konfiguration ist grundsätzlich auch eine LDMOS-Struk tur, in welcher die Source-, Drain- und Gateelektrode sich sämtlich auf der Oberseite des Substrats befinden, so daß der Vorteil besteht, daß der LDMOS zusammen mit den anderen elek trisch isolierten Vorrichtungen ausgebildet werden kann, um einen Leistungs-IC zu bilden, oder zusammen mit anderen ähn lichen LDMOS, um eine Mehrfachausgangs-Vorrichtung zu bilden.

Da wie in der ersten Ausführungsform mehr als ein Drainkon taktbereich in jeder Elementeinheit 21 einbegriffen ist, kann ferner die Fläche jedes Drainkontaktbereichs kleiner sein als die des Sourcekontaktbereichs, so daß der parasitäre Drainwi derstand vermindert werden kann. Hier umfaßt jede Elementein heit 21 nur drei Drainkontaktbereiche, um den gesamten Drain kontaktbereich nicht zu groß zu machen im Vergleich zu dem Sourcekontaktbereich.

Andere oben für die erste Ausführungsform beschriebene Vor teile sind auch für diese zweite Ausführungsform gültig.

Zusätzlich wirkt in diesem LDMOS die Sourceelektrode 28 effektiv als eine Feldplatte zur Schwächung des elektrischen Feldes, so daß die Abzugsspannungskapazität (drain-source voltage capacity) verbessert werden kann. Also ist dieser LDMOS speziell für Hochspannungsanwendung geeignet.

Anhand der Fig. 10 bis 12 wird eine spezifische Ausfüh rungsform eines LDMOS-Chip gemäß der Erfindung beschrieben, welcher die LDMOS-Vorrichtung der oben beschriebenen zweiten Ausführungsform verwendet.

In diesem LDMOS-Chip sind die Elementeinheiten 21 des LDMOS von Fig. 8 innerhalb eines Umrisses 51 eines Feldoxidfilmes 60 angeordnet, der über einem Siliziumsubstrat 1 gebildet ist, und eine Sourceinsel 54, eine Draininsel 55 und eine Gateinsel 57 sind auf dem Feldoxidfilm 60 ausgebildet. Ein Umriß 52 zeigt eine Kante einer ersten Aluminiumschicht an, welche die Sourceelektrode bildet, während ein Umriß 53 eine Kante einer zweiten Aluminiumschicht angibt, welche die Drainelektrode bildet.

Eine Gateelektrode 7 ist aus einem polykristallinen Silizi umfilm gebildet, an welchem ein Drahtbonden nicht direkt vor gesehen werden kann, so daß eine Aluminiumgateelektrode 56 zusammen mit der Drainelektrode 29 aus der zweiten Aluminium schicht gebildet wird, auf welcher die Gateinsel 57 plaziert wird.

In den Fig. 11 und 12 sind auch ein Passivierungsfilm 61 und ein Schutzring 62 gezeigt, welche in Fig. 10 weggelassen sind. Dieser LDMOS-Chip kann in einem Prozeß hergestellt wer den, der in den Fig. 13(A) bis 13(P) dargestellt ist.

Wie in Fig. 13(A) gezeigt, läßt man zuerst eine n-Epitaxial schicht 2 auf einen Drainbereich aufwachsen.

Wie in Fig. 13(B) gezeigt, wird als nächstes ein Fotoresist muster R, das als Maske fungiert, auf der n-Epitaxialschicht 2 gebildet unter Verwendung eines üblichen fotolithografi schen Verfahrens, und Borionen B zum Bilden des Schutzringes 62 werden ionenimplantiert.

Wie in Fig. 13(C) gezeigt, wird als nächstes der Feldoxid film 60 über der n-Epitaxialschicht 2 gebildet.

Wie in Fig. 13(D) gezeigt, wird der Feldoxidfilm 60 auf einer Vorrichtungs-Formationsfläche selektiv entfernt.

Wie in Fig. 13(E) gezeigt, wird dann ein Gateoxidfilm 6 auf der Vorrichtungs-Formationsfläche gebildet.

Wie in Fig. 13(F) gezeigt, wird die aus einem polykristalli nen Siliziumfilm bestehende Gateelektrode 7 auf dem Gateoxid film ausgebildet.

Wie in Fig. 13(G) gezeigt, wird sodann ein Fotoresistmuster R, das als Maske fungiert, gebildet unter Verwendung eines üblichen fotolithografischen Verfahrens, und es werden Bor ionen B ionenimplantiert zur Bildung der p-Diffusionsschicht 3, die ein Kanalbereich wird.

Wie in Fig. 13(H) gezeigt, werden sodann die p-Diffusions schicht 3 und der Schutzring 62 durch eine thermische Diffu sion gebildet.

Wie in Fig. 13(I) gezeigt, wird als nächstes ein Fotoresist muster R gebildet, um als Maske zu fungieren, unter Verwen dung eines üblichen fotolithografischen Verfahrens, und es werden Phosphorionen P ionenimplantiert zur Ausbildung der n⁺-Diffusionsschicht 4 als ein Sourcebereich und der n⁺- Diffusionsschicht 5 als ein Drainkontaktbereich.

Wie in Fig. 13(J) gezeigt, wird der Zwischenschicht-Isolier film 8 gebildet, und die n⁺-Diffusionsschicht 4 und die n⁺- Diffusionsschicht 5 werden durch thermische Diffusion gebil det.

Wie in Fig. 13(K) gezeigt, wird sodann eine Kontaktöffnung 23 für die Sourceelektrode 28 gebildet unter Verwendung eines üblichen fotolithografischen Ätzverfahrens.

Wie in Fig. 13(L) gezeigt, wird dann die erste Aluminium schicht aufgetragen unter Verwendung eines Verdampfungs(oder Zerstäubungs)-Verfahrens, und dann wird die Sourceelektrode 28 gebildet unter Verwendung eines Strukturierverfahrens.

Wie in Fig. 13(M) gezeigt, wird dann der zweite Zwischen schicht-Isolierfilm 10 gebildet.

Wie in Fig. 13(N) gezeigt, werden als nächstes eine Kontakt öffnung 25 für die Drainelektrode 29 sowie eine (nicht ge zeigte) Kontaktöffnung für die Gateelektrode 7 gebildet.

Wie in Fig. 13(O) gezeigt, wird dann die zweite Aluminium schicht gebildet unter Verwendung eines Verdampfungsverfah rens, und dann werden die Drainelektrode 29 und die (nicht gezeigte) Aluminiumgateelektrode 26 gebildet unter Verwendung eines Strukturierverfahrens.

Schließlich wird, wie in Fig. 13(P) gezeigt, der Passivie rungsfilm 61 gebildet, und die Sourceinsel 54, die Draininsel 55 und die (nicht gezeigte) Gateinsel 57 werden gebildet un ter Verwendung eines fotolithografischen Ätzverfahrens.

Nun werden einige Beispiele effektiver Anwendungen der DMOS- FET-Vorrichtung gemäß der Erfindung beschrieben.

Anhand von Fig. 14 wird eine besondere Ausführungsform eines Leistungs-IC gemäß der Erfindung beschrieben, welcher die LDMOS-Vorrichtung der oben beschriebenen ersten Ausführungs form zusammen mit einem CMOS verwendet.

In diesem Leistungs-IC wird die auf dem p-Siliziumsubstrat 1 gebildete n-Epitaxialschicht 2 unterteilt durch einen Iso lierbereich, der durch eine bis zu dem p-Siliziumsubstrat 1 reichende p-Diffusionsschicht 32 gebildet wird, so daß der LDMOS der oben beschriebenen ersten Ausführungsform auf der linken Seite des Isolierbereichs gebildet wird, während ein CMOS auf der rechten Seite des Isolierbereichs gebildet wird.

Der CMOS umfaßt einen p⁺-Muldenkontakt 36, einen n⁺-Sourcebe reich 37 und einen n⁺-Drainbereich 38, die ausgebildet sind innerhalb einer p-Mulde 35, die in der n-Epitaxialschicht 2 gebildet ist, welche einen n-Kanal-MOSFET bilden, ferner einen n⁺-Substratkontakt 42, einen p⁺-Sourcebereich 43 und einen p⁺-Drainbereich 44, die in der n-Epitaxialschicht 2 ausgebildet sind, welche einen p-Kanal-MOSFET bilden, Gate elektroden 40 und 46 für den p-MOSFET und den n-MOSFET, Sourceelektroden 39 und 45 für den p- und den n-MOSFET sowie die Drainelektroden 41 und 47 für den p- und den n-MOSFET.

Zwischen der n-Epitaxialschicht 2 und dem p-Siliziumsubstrat 1 unter dem LDMOS ist ferner eine vergrabene n⁺-Schicht 31 vorgesehen zur Erhöhung der Trägermaterialkonzentration, um die Operation eines parasitären pnp-Transistors zu verhin dern, der durch den p-Kanalbereich 3, den n-Drainbereich 2 und das p-Siliziumsubstrat 1 gebildet wird. Auf diese Weise beeinflußt diese vergrabene Schicht 31 den Betriebswiderstand der Vorrichtung überhaupt nicht.

Es ist zu beachten, daß ein ähnlicher Leistungs-IC gebildet werden kann unter Verwendung des LDMOS der oben beschriebenen zweiten Ausführungsform auf im wesentlichen gleiche Weise.

Der LDMOS der Erfindung ist insbesondere geeignet für diese Art von Anwendung auf den Leistungs-IC, da sein Betriebswi derstand auf weniger als die Hälfte des Widerstandes in einem herkömmlichen LDMOS vermindert ist. Ein herkömmlich bekannter Leistungs-IC, der aus einem LDMOS und einem CMOS oder aus einem LDMOS und einem bipolaren IC gebildet ist, ist wegen des hohen Betriebswiderstandes des LDMOS beschränkt auf die Anwendung, die eine kleine bis mittlere Stromkapazität not wendig macht. Auch ein herkömmlich bekannter Mehrfachaus gangs-Leistungs-IC, der aus einer Mehrzahl von LDMOS gebildet wird, besitzt aufgrund der Beschränkung der Vorrichtungsab messung nur eine Stromkapazität von 1 bis 2 A.

Als nächstes wird die Verminderung des Betriebswiderstandes der LDMOS-Vorrichtung unter Verwendung einer geeigneten Wahl der Flächen für den Drainkontaktbereich und den Sourcebereich im einzelnen beschrieben.

Wie oben bereits erläutert, kann der Einschaltwiderstand R_o _n ausgedrückt werden als Summe des Kanalwiderstandes des Kanal widerstandes R_c _h und einer Parallelschaltung des Anreiche rungswiderstandes R_a _c, des Epitaxialschicht-Ausbreitungswi derstandes R_e _p _i und des Substratwiderstandes Rsub, wobei der Widerstand R_c _h von der Größe der Sourceöffnung abhängt, während die Widerstände R_a _c, R_e _p _i und R_s _u _b von der Größe der Drainöffnung abhängen. Wenn der Beitrag von R_c _h und der Bei trag von R_a _c, R_e _p _i und R_s _u _b sich stark unterscheiden, wird folglich der Betriebswiderstand R_o _n primär von dem größeren dieser Widerstände bestimmt. Dies impliziert, daß der Be triebswiderstand R_o _n vermindert werden kann, indem entweder die Sourceöffnung oder die Drainöffnung, welche mit einem größeren Widerstandsbeitrag verknüpft ist, größer gemacht wird. Im allgemeinen werden die Werte von R_c _h, R_a _c, R_e _p _i und R_s _u _b hauptsächlich bestimmt aus dem Spannungsvermögen (voltage capacity) der Vorrichtung, und der Widerstandswert von R_c _h ist größer als der auf R_a _c, R_e _p _i und R_s _u _b zurückzu führende Widerstandswert, wenn die Spannungskapazität der Vorrichtung bis zu 100 V beträgt, wogegen der Widerstandswert aufgrund von R_a _c, R_e _p _i und R_s _u _b größer ist als der Wider standswert von Roh, wenn die Spannungskapazität der Vorrich tung über 100 V liegt. Also kann für die Vorrichtung der Spannungskapazität bis zu 100 V der Betriebswiderstand ver mindert werden, indem die Sourceöffnung größer gemacht wird, wogegen für die Vorrichtung der Spannungskapazität von mehr als 100 V der Betriebswiderstand reduziert werden kann, indem die Drainöffnung größer gemacht wird.

Hier wird bemerkt, daß dann, wenn eine Fläche eines einzelnen Bereichs zu groß gemacht wird, der gleichförmige Stromfluß durch den Ausbreitungseffekt gestört werden kann und es vor zuziehen ist, die Zahl der Öffnungen zu erhöhen, statt eine einzelne Öffnung zu erweitern.

Anhand der Fig. 15 und 16 wird eine dritte besondere Aus führungsform der LDMOS-Vorrichtung gemäß der Erfindung be schrieben. Um hier die Verminderung des Betriebswiderstandes in der LDMOS-Vorrichtung unter Anwendung einer geeigneten Wahl der Flächen für den Drainkontaktbereich und den Source bereich deutlich darzustellen, wird in dieser Ausführungsform ein Fall einer rechteckigen Elementstruktur beschrieben.

Diese Ausführungsform unterscheidet sich von der ersten Aus führungsform von Fig. 6 darin, daß in diesem LDMOS von Fig. 15 eine Sourceelektrode 64 zusammen mit der Drainelektrode 63 aus der ersten Aluminiumschicht gebildet wird, der Zwischen schicht-Isolierfilm 65 über der Drainelektrode 63 und der Sourceelektrode 64 vorgesehen ist, abgesehen von einer Drain öffnung direkt über der Drainelektrode direkt über der Drain elektrode 63, und eine mit der Drainelektrode 63 verbundene zweite Aluminiumschicht 66 über dem Zwischenschicht-Isolier film 65 gebildete wird, um die Wahlmöglichkeit der Elektro denstrukturierung zu erhöhen. Hier ist das Siliziumsubstrat 1 kein unverzichtbares Element für den LDMOS, aber ist wirksam bei der weiteren Verminderung des Widerstandes. Dieses Sili ziumsubstrat 1 kann durch eine vergrabene Schicht mit niedri gerem Widerstand ersetzt werden.

Dieser LDMOS weist einen Elementaufbau auf, in welchem eine Mehrzahl von Elementeinheiten 67, jede von denen durch eine quadratische Drainöffnung D gebildet wird, die durch vier sechseckige Sourceöffnungen S umschlossen ist, wie in Fig. 16 gezeigt, mit konstantem Teilungsabstand in einer regulären Matrixanordnung angeordnet sind. In Fig. 16 sind der Drain elektroden-Zwischenschicht-Isolierfilm 65 und die zweite Aluminiumschicht 66 nicht dargestellt.

Es wird jetzt angenommen, daß dieser LDMOS für die Durch bruchsspannung in Höhe von 50 V ist.

In diesem Fall müssen der Kanalbereich 3 und der Drainbereich 5 durch einen Abstand L_d _c = 2 µm getrennt werden, um die Spannungsfähigkeit sicherzustellen. Ferner betragen der spezifische Widerstand und die Dicke der n-Epitaxialschicht 2 vorzugsweise etwa 0,4 mΩ . cm bzw. etwa 7 µm, während eine Kanallänge des Kanalbereichs 3 vorzugsweise über 1,5 µm liegt. Wenn dann der Plattenwiderstand des Substrats 1 10 Ω beträgt, die Gatedicke 500 Å beträgt, die Gatespannung 5 V beträgt und eine Schwellenspannung 1 V beträgt, sind die Widerstandswerte je 1 cm Breite R_c _h = 1 Ω, R_a _c = 1 Ω, R_e _p _i = 0,1 Ω und R_s _u _b = 2 mΩ. Durch Einsetzen dieser Werte in die Gleichung (2) folgt, daß

Hier werden in Wirklichkeit R_e _p _i und R_s _u _b größer als oben geschätzt wegen des Stromausbreitungseffektes, aber es kann doch in Betracht gezogen werden, daß der erste Term auf der rechten Seite wesentlich größer ist als der zweite Term auf der rechten Seite.

Also kann in diesem Fall der Betriebswiderstand vermindert werden, indem die gesamte Sourceöffnungsfläche größer als die gesamte Drainöffnungsfläche gemacht wird. Dies ist in dem LDMOS von Fig. 16 verwirklicht, da die gesamte Fläche der Sourceöffnungen S größer gemacht ist als die Fläche der Drainöffnung D.

Falls die Spannungskapazität über 100 V liegt, ist es mög lich, daß der zweite Term auf der rechten Seite größer wird als der erste Term auf der rechten Seite. In solch einem Fall kann der Betriebswiderstand vermindert werden durch Austausch der Sourceöffnungen S und der Drainöffnung D in Fig. 16.

Anhand der Fig. 17 wird eine vierte besondere Ausführungs form der LDMOS-Vorrichtung gemäß der Erfindung beschrieben.

Diese Ausführungsform unterscheidet sich von der dritten Aus führungsform von Fig. 16 darin, daß dieser LDMOS von Fig. 17 eine sogenannte hexagonale Elementstruktur aufweist, in welcher eine Substratfläche in eine Mehrzahl sechseckiger Elementeinheiten unterteilt ist. Hier ist die gesamte Fläche der Sourceöffnungen S für jede Elementeinheit größer gemacht als die Fläche der Drainöffnung d in einem Verhältnis von 2 : 1.

Wie in der obigen dritten Ausführungsform kann im Fall einer Hochspannungsanwendung der Betriebswiderstand vermindert wer den durch Austausch der Sourceöffnungen S und der Drainöff nungen D in Fig. 17.

Auch in diesem LDMOS von Fig. 17 können Diffusionsschichten gleichförmiger elektrischer Merkmale verwirklicht werden, da die Diffusionsfenster für den Kanalbereich und den Sourcebe reich Kreisgestalt aufweisen. Dies ist vorteilhaft bei der Steuerung der Durchbruchsspannung oder der Schwellenspannung.

Wie beschrieben, wird in dem LDMOS gemäß der Erfindung ein kreisförmiger Sourcebereich verwendet, Drainkontaktbereiche sind auf Ecken der Elementaußenformen plaziert, und die Source- und Drainelektroden sind in einem Doppelschichtaufbau ausgebildet, so daß der Betriebswiderstand vermindert werden kann, während der Vorteil des LDMOS-Aufbaus erhalten bleibt, welcher die Verwirklichung eines integrierten Leistungs-IC oder eines Mehrfachausgangs-Leistungs-MOSFET mit hoher Strom kapazität ermöglicht. Außerdem kann der Betriebswiderstand wirksamer vermindert, indem die Größen der Drain- und Source öffnungen unterschiedlich gemacht werden.

Es ist zu beachten, daß viele Abwandlungen und Variationen der obigen Ausführungsformen vorgenommen werden können, ohne von den neuartigen und vorteilhaften Merkmalen der Erfindung abzuweichen. Dementsprechend sollen alle solche Abwandlungen und Variationen in dem Rahmen der Ansprüche eingeschlossen sein.

Claims

1. Laterale DMOS-FET-Vorrichtung mit Sourcebereichen (4) eines ersten Leitungstyps, die auf einer Seite eines Substrat (2) des ersten Leitungstyps ausgebildet sind,
Kanalbereichen (3) eines zweiten Leitungstyps, die auf der einen Seite des Substrates (2) ausgebildet sind,
Drainkontaktbereichen (5) des ersten Leitungstyps, die auf der einen Seite des Substrates (2) ausgebildet sind,
einer Sourceelektrode (11), die über der einen Seite des Substrates ausgebildet ist, um die Sourcebereiche (4) zu verbinden,
einer Gateelektrode (7), die über der einen Seite des Substrates ausgebildet ist, um die Kanalbereiche (3) zu verbinden,
sowie einer Drainelektrode (9), die über der einen Seite des Substrates (2) ausgebildet ist, um die Drainkontaktbereiche (5) zu verbinden,
dadurch gekennzeichnet, daß
die Sourcebereiche (4), die Kanalbereiche (3) und die Drainkontaktbereiche (5) in Form eines Elementaufbaues angeordnet sind, welcher durch eine Mehrzahl von Elementeinheiten (21) gebildet ist, wobei jede Elementeinheit (21)
einen Kanalbereich (3) des zweiten Leitungstyps, der auf der einen Seite des Substrates (2) des ersten Leitungstyps ausgebildet ist,
einen Sourcebereich (4) des ersten Leitungstyps, der in dem Kanalbereich (3) ausgebildet ist, und eine Mehrzahl von Drainkontaktbereichen (5) des ersten Leitungstyps, die den Kanalbereich (3) umgeben, aufweist.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Sourceelektrode (11) und die Drainelektrode (9) einen Doppelschichtaufbau aufweisen.

3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Anordnung des Elementaufbaues eine hexagonale Anordnung sechseckig geformter Elemente ist, in welcher die Drainkontaktbereiche (5) auf Ecken einer sechseckigen Außenform jeder Elementeinheit (21) gelegen sind.

4. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß Öffnungen der Gateelektrode (7), welche Diffusionsfenster der Kanal- und Sourcebereiche (3, 4) verwendet, kreisförmige oder polygonale Gestalten mit mehr als acht Ecken aufweisen.

5. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Gesamtfläche der Drainkontaktbereiche (D) und die Fläche des Sourcebereiches (S) in jeder Elementeinheit (21) unterschiedlich sind.

6. Laterale DMOS-FET-Vorrichtung mit Sourcebereichen (4) eines ersten Leitungstyps, die auf einer Seite eines Substrat (2) des ersten Leitungstyps ausgebildet sind,
Kanalbereichen (3) eines zweiten Leitungstyps, die auf der einen Seite des Substrates (2) ausgebildet sind,
Drainkontaktbereiche (5) des ersten Leitungstyps, die auf der einen Seite des Substrates (2) ausgebildet sind,
einer Sourceelektrode (11), die über der einen Seite des Substrates ausgebildet ist, um die Sourcebereiche (4) zu verbinden,
einer Gateelektrode (7), die über der einen Seite des Substrates ausgebildet ist, um die Kanalbereiche (3) zu verbinden, sowie einer Drainelektrode (9), die über der einen Seite des Substrates (2) ausgebildet ist, um die Drainkontaktbereiche (5) zu verbinden,
dadurch gekennzeichnet, daß
die Sourcebereiche (4), die Kanalbereiche (3) und die Drainkontaktbereiche (5) in Form eines Elementaufbaues angeordnet sind, welcher durch eine Mehrzahl von Elementeinheiten (21) gebildet ist, wobei jede Elementeinheit (21)
einen Drainkontaktbereich (5) des ersten Leitungstyps, der auf der einen Seite des Substrates (2) des ersten Leitungstyps ausgebildet ist,
eine Mehrzahl von Kanalbereichen (3) des zweiten Leitungstyps, die den Drainkontaktbereich (5) umgeben, und eine Mehrzahl von Sourcebereichen (4) des ersten Leitungstyps, wobei jeder der Sourcebereiche (4) in einem entsprechenden Kanalbereich (3) ausgebildet ist,
aufweist.

7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Sourceelektrode (11) und die Drainelektrode (9) einen Doppelschichtaufbau aufweisen.

8. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Anordnung des Elementaufbaues eine hexagonale Anordnung sechseckiger Elemente ist, in welcher die Sourcebereiche (4) auf Ecken einer sechseckigen Außenform jeder Elementeinheit (21) gelegen sind.

9. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß Öffnungen der Gateelektrode (7), welche Diffusionsfenster der Kanal- und Sourcebereiche (3, 4) verwendet, kreisförmige oder polygonale Gestalt mit mehr als acht Ecken aufweisen.

10. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Gesamtfläche der Drainkontaktbereiche (D) und die Fläche des Sourcebereiches (S) in jeder Elementeinheit (21) unterschiedlich sind.