JPH02102580A - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

Info

Publication number
JPH02102580A
JPH02102580A JP63256134A JP25613488A JPH02102580A JP H02102580 A JPH02102580 A JP H02102580A JP 63256134 A JP63256134 A JP 63256134A JP 25613488 A JP25613488 A JP 25613488A JP H02102580 A JPH02102580 A JP H02102580A
Authority
JP
Japan
Prior art keywords
resistance
gate
corners
effect transistor
threshold
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63256134A
Other languages
English (en)
Inventor
Masanori Yamamoto
山本　正徳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP63256134A priority Critical patent/JPH02102580A/ja
Publication of JPH02102580A publication Critical patent/JPH02102580A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、縦型ＭＯ８電界効果トランジスタ（Ｆ　Ｅ　
Ｔ）に関し特に、しきい値制御及びオン抵抗の向上を目
的とする。
〔従来の技術〕
従来、縦型ＭＯ８−ＦＥＴの断面構造は、第６図に示す
ようになっているがしきい値制御の向上には、第３，４
図に示すように、ゲート・ポリシリコンの形状を円また
は六角形にして、ベース拡散長、ソース拡散長の差を一
定にするようにしていた。これは、ポリシリコン・ゲー
ト：６を用いて、２層：３．Ｎ＋層：４を形成する二重
自己拡散法（Ｄ　Ｓ　Ａ）を使用した場合、第５図に示
す四角形ポリシリコン・パターンではＢ−Ｂ’　と、Ｃ
−Ｃ’　部の濃度プロファイルが拡散長の違いにより、
第７図に示すようになる。これにより、しきい値を決定
する、Ｂ−Ｂ’間ピーク濃度：Ｐｎ−ｎ。
とＣ−Ｃ’間ピーク濃度：Ｐｃ−０・が異なってしまう
。
Ｎｃｈのしきい値ｖＴ８は、下式で与えられる。
εｏｘ εｏｘ しきい値は、最大濃度の部分が反転したときの電圧値で
あるから、この場合Ｂ−Ｂ’間ピーク濃度二Ｐヨー３・
が、式（１）のＮＡにあたる。しかし、Ｃ−Ｃ′間ピー
ク濃度：　Ｐ　ｃ−ｃ・は、Ｐ　Ｒ−Ｂ・に比べ濃度が
低いので、ＰＢ−Ｂ・の反転時には、ｐｃ−ｃ・では電
流が流れるようになっている。従って、円パターンの第
８図（ａ）と異なり、第５図に示すような四角形のポリ
シリコンゲートパターンを用いた場合では、第８図（ｂ
）に示すように、ソース−ドレイン間電圧Ｖｎｓにより
、ドレイン電流ＩＤが大きくなる傾向となる。この波形
は、ショート・チャンネル効果が発生したときと同様で
あり、しきい値を下げることが困難となってしまう。
〔発明が解決しようとする課題〕
縦型ＭＯ８−ＦＥＴは、しきい値制御のばらつきを小さ
くするために、ゲートポリシリを円形もしくは、六角形
が採用されている。
一方、しきい値と共に、縦型ＭＯ８−ＦＥＴの主要特性
であるオン抵抗について考えてみる。オン抵抗は、第９
図に示すように下式で与えられる。
Ｒｏｎ＝Ｒｃｈ＋ＲＤ十Ｒｂｕｌｋ 円形のゲートｍπａ（直径をａとする）は、四角形のゲ
ート幅４ａ（−辺をａとする）に比べ０．７９倍であり
、（３）式より、チャネル抵抗Ｒｃｈは、ゲート＠Ｗに
反比例するから、チャネル抵抗が１．２７倍大きくなる
欠点を持つ。同様に、第４図に示す六角パターンでも、
ゲート幅２　Ｊ　３　ａとなり、四角形に比べ、ゲート
幅で０．８７倍、チャネル抵抗で１．１５倍となる欠点
がある。
〔課題を解決するための手段〕
本発明は、縦型ＭＯ３−ＦＥＴにおいて、ゲート・ポリ
シリコン電極を円形から、四角の角を円形にすることに
より、しきい値のばらつきを小さくしたままゲート幅を
大きくして、チャネル抵抗を小さくし、オン抵抗を減少
させることができる。
〔実施例〕
第１図は、本発明の一実施例のマスク・パターン図であ
る。正方形セルに採用した例である。
ａ 例えば、音の半径の弧と、Ｔの直線で、ゲートポリシリ
コンロを形成した場合、１セル当りのゲート幅は、４−
ａ＋’ｙ−となる。これは、円形のゲート幅ａπに比べ
１．１８倍になり、ゲート幅に反比例するＲｃｈは、０
．８５倍に低減できる。また、円の距離を短くすればさ
らにＲｃｈを改善できる。
加えて、四角を円形にしであるため、濃度プロファイル
もＢ−Ｂ’部、Ｃ−Ｃ’部共に同じになり、しきい値の
ばらつきを小さくすることができる。
第２図は、本発明の他の実施例のマスク・パターン図で
ある。六角配置（最密構造）にした例である。
〔発明の効果〕
以上、説明したように、本発明は、縦型ＭＯ８・ＦＥＴ
において、ゲート・ポリシリ・パターンを、直線部を残
して、四角形の角を円（弧）にすることにより、しきい
値制御を良くしたまま、ゲート幅を大きくすることがで
きるという効果がある。
【図面の簡単な説明】
第１図、第２図は、それぞれ本発明の一実施例の及び他
の実施例のマスクパターン図、第３図〜第５図は、従来
例のマスクパターン図、第６図は、縦型ＭＯ８−ＦＥＴ
の断面構造図、第７図は、第５図のＢ−Ｂ’間、Ｃ−Ｃ
’間の濃度プロファイルの図、第８図は、しきい値のＶ
Ｄ！依存性を示す図、第９図は、オン抵抗の構成図であ
る。 ■・・・・・・Ｎ＋半導体基板、２・・・・・・Ｎ−エ
ピ暦、３・・・・・・Ｐベース領域、４・・・・・・Ｎ
＋ソース領域、５・・・・・・ゲート酸化膜、６・・・
・・・ゲートポリシリ、７・・・・・・層間絶縁膜（Ｃ
ＶＤＳ　１０２０　ｒＰＳＧ）、８・・・・・・ソース
アルミ、９・・・・・・ドレイン［Ｌ　　ａ・・・・・
・ケートボリシリ直径、Ｂ−Ｂ’・・・・・・断面方向
、Ｃ−Ｃ′・・・・・・断面方向、Ｐ　Ｒ−Ｂ・・・・
・・・Ｐ層ピーク濃度、Ｐｃ−０・・・・・・・Ｐ層ピ
ーク濃度、Ｒｏｎ・・・・・・オン抵抗、Ｒｃｈ・・・
・・・チャネル抵抗、Ｒｎ・・・・・・ディプリッショ
ン抵抗、Ｒｂｕｌｋ・・・・・・バルク抵抗。 代理人　弁理士　　内　原　　　晋 ３二Ｆ′へ２人全員ｈＫ ａニゲニド−上グの＆で 第２．凹 第１図 ３：　ｒへ―ズ、４ｐ域 ４　：　Ｈｆシー人＠域 Δ：　ケートオ！ゾンゾ］ン ａＳケ−トプ壱（ ：１５３目 万４図 尤ｂＩ図 下ｒ図 ａジ 芳δ図 ｖｓ Ｒａｍ＝Ｉｄ＋Ｋｖ　＋ＪＡＪ／ ／Ｉｎニオ）抵抗 Ｋｃｔ　：匁祖恭坑 石９図

Claims (1)

    【特許請求の範囲】
  1. 半導体基板の表面にソース及びゲート電極、裏面にドレ
    インを持つ縦型電界効果トランジスタにおいて、前記ゲ
    ート電極は、規則的に配置され、それぞれの４隅が円の
    一部で構成された矩形状の複数の開口部を有して前記半
    導体基板の表面に設けられていることを特徴とする電界
    効果トランジスタ
JP63256134A 1988-10-11 1988-10-11 電界効果トランジスタ Pending JPH02102580A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63256134A JPH02102580A (ja) 1988-10-11 1988-10-11 電界効果トランジスタ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63256134A JPH02102580A (ja) 1988-10-11 1988-10-11 電界効果トランジスタ

Publications (1)

Publication Number Publication Date
JPH02102580A true JPH02102580A (ja) 1990-04-16

Family

ID=17288375

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63256134A Pending JPH02102580A (ja) 1988-10-11 1988-10-11 電界効果トランジスタ

Country Status (1)

Country Link
JP (1) JPH02102580A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04273167A (ja) * 1991-02-28 1992-09-29 Sharp Corp 縦型パワーｍｏｓ　ｆｅｔ
US5192989A (en) * 1989-11-28 1993-03-09 Nissan Motor Co., Ltd. Lateral dmos fet device with reduced on resistance
JP2008139542A (ja) * 2006-12-01 2008-06-19 Kobayashi Create Co Ltd ラベルシート
WO2011021413A1 (ja) * 2009-08-18 2011-02-24 住友電気工業株式会社 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62246013A (ja) * 1986-04-18 1987-10-27 Matsushita Electric Ind Co Ltd 強誘電性液晶パネルの駆動方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62246013A (ja) * 1986-04-18 1987-10-27 Matsushita Electric Ind Co Ltd 強誘電性液晶パネルの駆動方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5192989A (en) * 1989-11-28 1993-03-09 Nissan Motor Co., Ltd. Lateral dmos fet device with reduced on resistance
JPH04273167A (ja) * 1991-02-28 1992-09-29 Sharp Corp 縦型パワーｍｏｓ　ｆｅｔ
JP2008139542A (ja) * 2006-12-01 2008-06-19 Kobayashi Create Co Ltd ラベルシート
WO2011021413A1 (ja) * 2009-08-18 2011-02-24 住友電気工業株式会社 半導体装置
JP2011040675A (ja) * 2009-08-18 2011-02-24 Sumitomo Electric Ind Ltd 半導体装置
CN102165595A (zh) * 2009-08-18 2011-08-24 住友电气工业株式会社 半导体器件
US8648349B2 (en) 2009-08-18 2014-02-11 Sumitomo Electric Industries, Ltd. Semiconductor device

Similar Documents

Publication Publication Date Title
JPH0330310B2 (ja)
JPH08264764A (ja) 半導体装置
JP3016298B2 (ja) 半導体装置
US4775879A (en) FET structure arrangement having low on resistance
JPH02102580A (ja) 電界効果トランジスタ
JPS63252480A (ja) 縦形モス電界効果トランジスタ
US20070194350A1 (en) Semiconductor device
JPH1174511A (ja) 半導体装置
US4438448A (en) Zig-zag V-MOS transistor structure
JP3515298B2 (ja) 半導体装置
JPH02154468A (ja) 絶縁ゲート電界効果トランジスタ
JP3364541B2 (ja) 絶縁ゲ−ト型電界効果トランジスタ
JPH01220475A (ja) 絶縁ゲート型電界効果トランジスタ
KR950009802B1 (ko) 멀티채널 박막트랜지스터
JPS60198780A (ja) Ｍｏｓトランジスタ装置
CN115799256A (zh) 半导体器件及其制备方法
JP6950714B2 (ja) 半導体装置
US20030030113A1 (en) Semiconductor device
JPH0582782A (ja) Ｍｏｓｆｅｔ
JP2517173Y2 (ja) 静電誘導型トランジスタ
US10957791B2 (en) Power device with low gate charge and low figure of merit
JP2000208765A (ja) 絶縁ゲ―ト型半導体装置
KR100225412B1 (ko) 트렌치 dmos 트랜지스터
JPH01286367A (ja) 縦型電界効果トランジスタ
JPH02102575A (ja) 半導体装置