DE3705152A1 - Halbleitereinrichtung und verfahren zu deren herstellung - Google Patents
Halbleitereinrichtung und verfahren zu deren herstellungInfo
- Publication number
- DE3705152A1 DE3705152A1 DE19873705152 DE3705152A DE3705152A1 DE 3705152 A1 DE3705152 A1 DE 3705152A1 DE 19873705152 DE19873705152 DE 19873705152 DE 3705152 A DE3705152 A DE 3705152A DE 3705152 A1 DE3705152 A1 DE 3705152A1
- Authority
- DE
- Germany
- Prior art keywords
- thin
- layer
- connection layer
- area
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 47
- 238000000034 method Methods 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 229910052782 aluminium Inorganic materials 0.000 claims description 44
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 20
- 230000000149 penetrating effect Effects 0.000 claims description 16
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 8
- 239000000126 substance Substances 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 6
- 229910000838 Al alloy Inorganic materials 0.000 claims description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical group O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000010411 cooking Methods 0.000 claims description 3
- 239000008367 deionised water Substances 0.000 claims description 3
- 229910021641 deionized water Inorganic materials 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims 3
- 239000010410 layer Substances 0.000 description 117
- 239000000543 intermediate Substances 0.000 description 20
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 150000001875 compounds Chemical class 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- -1 aluminum compound Chemical class 0.000 description 2
- 230000027455 binding Effects 0.000 description 2
- 238000009739 binding Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 101100114416 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) con-10 gene Proteins 0.000 description 1
- LKTZODAHLMBGLG-UHFFFAOYSA-N alumanylidynesilicon;$l^{2}-alumanylidenesilylidenealuminum Chemical compound [Si]#[Al].[Si]#[Al].[Al]=[Si]=[Al] LKTZODAHLMBGLG-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000004922 lacquer Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
- H01L21/31683—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of metallic layers, e.g. Al deposited on the body, e.g. formation of multi-layer insulating structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
Die Erfindung bezieht sich auf eine Halbleitereinrichtung und
auf ein Verfahren zu deren Herstellung, insbesondere bezieht
sie sich auf eine Verbindungsstruktur bzw. Zwischenverbin
dungsstruktur und auf ein Verfahren zu deren Herstellung zum
Verbessern eines elektrischen Kontaktes zwischen der Verbin
dung bzw. Zwischenverbindung einer ersten Schicht und der
Verbindung bzw. Zwischenverbindung einer zweiten Schicht in
einer Halbleitereinrichtung, die eine Vielschichtverbindungs
struktur aufweist, in der ein Kontaktloch für den elektri
schen Kontakt zwischen der ersten Verbindungsschicht und der
Oberfläche des Halbleitersubstrates und ein Durchgangsloch
für den elektrischen Kontakt zwischen der ersten Verbindungs
schicht und der zweiten Verbindungsschicht in dem gleichen
Bereich gebildet sind zum Verbessern des Grades der Integra
tion.
Mit dem Fortschreiten des Grades der Integration in einer
Halbleitereinrichtung wird die Anzahl der darauf gebildeten
Elemente erhöht und folglich wird die Anzahl der Zwischenver
bindungen bzw. Verbindungen ebenfalls erhöht, was ein Hinder
nis für die Verbesserung des Integrationsgrades darstellt.
Damit dieses Problem gelöst wird, ist ein Verfahren vorge
schlagen, in dem die Verbindung in einer Multischichtstruktur
gebildet ist und der Kontaktbereich der ersten Verbindungs
schicht und des Halbleitersubstrates und der Kontaktbereich
der ersten Verbindungsschicht und der zweiten überliegenden
Verbindungsschicht in dem gleichen Bereich gebildet sind,
damit die Fläche der Verbindungsbereiche verringert wird.
Fig. 1A und 1B sind Querschnitts-Seitenansichten, die schema
tisch die Schritte des Herstellens der oben beschriebenen
Multischichtverbindung einer Halbleitereinrichtung zeigen.
Das Verfahren zum Herstellen der konventionellen Verbindung
in einer Halbleitereinrichtung wird im folgenden unter Bezug
nahme auf Fig. 1A und 1B beschrieben.
Zu Anfang wird die Beschreibung unter Bezugnahme auf Fig. 1A
gegeben. Eine dünne Isolierschicht, wie eine PSG-Schicht
(phosphordotierte Siliziumoxidschicht), wird z.B. durch ein
CVD-(chemische Gasphasenabscheidung)-Verfahren auf der gesam
ten Oberfläche eines Siliziumhalbleitersubstrates 1 (im fol
genden einfach als Siliziumsubstrat bezeichnet) gebildet, auf
dem Schaltungselemente usw. (nicht abgebildet) gebildet sind.
Dann wird ein Photolackfilm (nicht abgebildet) auf die ge
samte Oberfläche der Isolierschicht 2 aufgebracht, und dann
wird er belichtet und geätzt, um in einer vorbestimmten Form
gemustert zu werden. Ein durchdringendes Loch (im folgenden
als Kontaktloch bezeichnet) 10, das tief genug ist, um die
Oberfläche des Siliziumsubstrates 1 zu erreichen, ist in
einem vorbestimmten Bereich der Isolierschicht 2 durch Troc
kenätzen oder Naßätzen unter Benutzung des gemusterten Photo
lackfilmes (nicht abgebildet) als eine Maske gebildet. Nach
dem der als Maske benutzte Photolackfilm entfernt ist, wird
eine dünne Aluminiumschicht zum Bedecken der Isolierschicht
2 und des Kontaktloches 10 durch ein Zerstäubungsverfahren
oder ähnliches abgeschieden. Diese Aluminiumschicht wird
durch Trockenätzen oder Naßätzen unter Benutzung eines (nicht
abgebildeten) Photolackfilmes als eine Maske bemustert zum
Bilden einer ersten dünnen Aluminiumverbindungsschicht 3 mit
einer vorbestimmten Form. Dann wird eine isolierende dünne
Zwischenschicht 5 über der gesamten ausgesetzten Oberfläche
unter Benutzung des CVD-Verfahrens gebildet. Ein Silizium
nitridfilm, ein Siliziumoxidfilm oder ähnliches kann als iso
lierende Zwischenschicht 5 benutzt werden. Ein bemusterter
Photolackfilm (nicht abgebildet) ist auf der isolierenden
Zwischenschicht 5 gebildet. Dann wird ein durchdringendes
Loch (im folgenden einfach als ein Durchgangsloch bezeichnet)
11, das die Oberfläche der ersten dünnen Aluminiumzwischen
schicht 3 erreicht, in einem vorbestimmten Bereich der iso
lierenden Zwischenschicht 5 durch Trockenätzen oder Naßätzen
gebildet, wobei der bemusterte Photolackfilm als eine Maske
benutzt wird. Das Durchgangsloch 11 wird derart gebildet, daß
es mit dem Kontaktloch 10 in einer planaren Anordnung über
lappt. Das Durchgangsloch wird ein Kontaktloch zum Herstellen
eines elektrischen Kontaktes zwischen der ersten dünnen Alu
miniuzwischenschicht 3 und der zweiten dünnen Aluminiumver
bindungsschicht 6, die wiederum in den folgenden Schritten
gebildet wird.
Die nächsten Schritte werden unter Bezugnahme auf Fig. 1B be
schrieben. Eine dünne Aluminiumschicht, die die zweite dünne
Verbindungsschicht darstellen soll, wird auf der gesamten
ausgesetzten Oberfläche durch das Zerstäubungsverfahren oder
ähnliches gebildet. Diese dünne Aluminiumschicht wird durch
Trockenätzen oder Naßätzen in eine vorbestimmte Form gemu
stert zum Bilden der zweiten dünnen Aluminiumverbindungs
schicht 6 zum elektrischen Verbinden der ersten dünnen Alu
miniumverbindungsschicht 3 mit den anderen Schaltungselemen
ten. Wie in Fig. 1B gezeigt ist, wird das effektive Längen
verhältnis des Durchgangsloches (das Verhältnis der Tiefe zu
der Breite des Durchgangsloches 11) groß, da das Kontaktloch
10 und das Durchgangsloch 11 in dem gleichen Bereich gebildet
sind, so daß die Stufenbedeckung an dem Durchgangsloch 11 mit
der zweiten dünnen Aluminiumverbindungsschicht 6 nicht aus
reichend ist.
In einer konventionellen Halbleitereinrichtung mit einer Mul
tischichtverbindungsstruktur, die auf die oben beschriebene
Weise gebildet ist, wird die Stufe der unterliegenden Isolier
schicht zu der Stufe der isolierenden Zwischenschicht addiert,
da das Kontaktloch in der unterliegenden Isolierschicht und
das Durchgangsloch in der isolierenden Zwischenschicht in dem
gleichen Bereich gebildet sind, wodurch das effektive Längen
verhältnis des Durchgangsloches, das in der isolierenden Zwi
schenschicht gebildet ist, vergrößert wird. Somit wird die
Stufenbedeckung der zweiten dünnen Aluminiumzwischenschicht
an dem Durchgangsloch 11 verschlechtert, wie es in Fig. 1B
gezeigt ist. Folglich wird es schwierig, einen vollen elek
trischen Kontakt der ersten dünnen Aluminiumzwischenschicht
3 mit der zweiten dünnen Aluminiumzwischenschicht 6 zu bil
den, wodurch ein Problem des schlechten elektrischen Kontak
tes zwischen der ersten dünnen Aluminiumzwischenschicht 3 und
der zweiten dünnen Aluminiumzwischenschicht 6 auftritt.
Wenn andererseits die isolierende Zwischenschicht 5 dünn ge
macht wird, um das effektive Längenverhältnis des Durchgangs
loches 11 in der isolierenden Zwischenschicht 5 zu minimieren,
damit das oben beschriebene Problem verhindert wird, kann
die isolierende Zwischenschicht 5 nicht vollständig ihre Funk
tion ausführen, wodurch ein anderes Problem verursacht wird,
daß ausreichende elektrische Isolation nicht zwischen der
zweiten dünnen Aluminiumzwischenschicht 6 und der unterlie
genden ersten dünnen Aluminiumzwischenschicht 3 oder dem Si
liziumsubstrat 1 aufrechterhalten werden kann.
Damit die oben beschriebenen Probleme gelöst werden können,
ist es daher notwendig, in einer konventionellen Halbleiter
einrichtung mit einer Vielschichtverbindungsstruktur und da
mit bei einem Verfahren zu deren Herstellung, das Kontakt
loch für die erste dünne Aluminiumzwischenschicht und das
Durchgangsloch für die zweite dünne Aluminiumzwischenschicht
in verschiedenen Bereichen zu bilden, so daß sie nicht mit
einander überlappen können. Dieses ist ein großes Hindernis
bei der Verbesserung des Integrationsgrades einer Halbleiter
einrichtung mit einer Vielschichtverbindungsstruktur.
Die Metallstufenbedeckung bei dem Kontaktloch und dem Durch
gangsloch wird in D. Culver u.a.: "MODELING OF METAL STEP
COVERAGE FOR MINIMUM FEATURE SIZE CONTACTS AND VIAS", IEEE
1985 V-MIC Converence CH 2197-2185/0000-0399 1.00, Seiten
399-407 diskutiert. Diese Druckschrift zeigt, daß ein be
herrschender Parameter von den Verfahrensvariablen, die Ein
fluß auf die Metallstufenbedeckung haben, der Durchgang und
die Kontaktseitenwändesteigung ist.
Es ist daher Aufgabe der Erfindung, eine Halbleitereinrich
tung vorzusehen und ein Verfahren zu deren Herstellung zum
Ausschließen der oben beschriebenen Nachteile einer herkömm
lichen Halbleitereinrichtung, bei der ein hervorragender elek
trischer Kontakt leicht und sicher zwischen der ersten Ver
bindungsschicht und der zweiten Verbindungsschicht herge
stellt werden kann, selbst in dem Fall, in dem das Durchgangs
loch für die zweite Verbindungsschicht direkt oberhalb des
Kontaktlochbereiches für die erste Verbindungsschicht vorge
sehen ist.
In der erfindungsgemäßen Halbleitereinrichtung sind Hügelchen
konzentriert auf der dünnen ersten Verbindungsschicht gebil
det, die in dem Kontaktloch zum Herstellen eines elektrischen
Kontaktes der ersten Verbindungsschicht mit dem Halbleiter
substrat gebildet ist.
Das Verfahren zur Herstellung der Halbleitereinrichtung gemäß
der Erfindung weist die Schritte Bilden einer dünnen Oxid
schicht durch selektives chemisches Umwandeln der ersten dün
nen Verbindungsschicht, die fester als die erste dünne Ver
bindungsschicht ist, auf dem Bereich der ersten dünnen Ver
bindungsschicht mit Ausnahme des Bereiches, auf dem das Durch
gangsloch für die zweite dünne Verbindungsschicht gebildet
werden soll, und Bilden auf konzentrierte Weise von Hügelchen
durch ein Erwärmungsverfahren in dem Bereich der ersten dünnen
Verbindungsschicht, wo das Durchgangsloch für die zweite dün
ne Verbindungsschicht zu bilden ist.
Die feste dünne Oxidschicht, die selektiv auf der ersten dün
nen Verbindungsschicht gebildet ist, unterdrückt das Wachsen
von Hügelchen in den Bereichen mit Ausnahme des Bereiches, wo
das Durchgangsloch für die zweite dünne Verbindungsschicht
gebildet ist, während sie konzentriert Hügelchen auf dem Be
reich der ersten dünnen Verbindungsschicht erzeugt, wo das
Durchgangsloch durch Wärmebehandlung gebildet wird. Die Höhe
der gebildeten Hügelchen wird durch Parameter wie Dicke der
festen Oxidschicht, deren Fläche und die Bedingung der Wärme
behandlung gesteuert, damit ein Ausgleich für die Stufe bei
dem Bereich der ersten dünnen Verbindungsschicht geschaffen
wird, wo das Durchgangsloch für die zweite dünne Verbindungs
schicht gebildet ist, somit wird das effektive Längenverhält
nis (im folgenden auch Flächenverhältnis genannt) des Durch
gangsloches für die zweite dünne Verbindungsschicht minimiert.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben
sich aus der Beschreibung eines Ausführungsbeispieles anhand
der Figuren. Von den Figuren zeigen:
Fig. 1A und 1B eine Querschnittsansicht der Stufen des Bil
dens von Verbindungen in dem Verfahren des
Herstellens einer Halbleitereinrichtung mit
einer herkömmlichen Vielschichtverbindungs
struktur,
Fig. 2A bis 2D Querschnittsansichten der Schritte zum Bil
den von Verbindungen in dem Verfahren des
Herstellens einer Halbleitereinrichtung mit
Vielschichtverbindungsschichten nach einer
Ausführungsform der Erfindung.
Fig. 2A bis 2D sind Querschnittsansichten, die die Schritte
zum Bilden von Verbindungen gemäß eines erfindungsgemäßen
Herstellungsverfahrens zeigen. Das Verfahren zum Herstellen
der Halbleitereinrichtung gemäß einer Ausführungsform der Er
findung wird im folgenden unter Bezugnahme auf die Fig. 2A
bis 2D beschrieben.
Bezugnehmend auf Fig. 2A: eine dünne Isolierschicht 2 aus
z.B. einem PSG-Film mit einem Kontaktloch, das die Oberfläche
des Substrates 1 in einem vorbestimmten Bereich erreicht und
die erste dünne Aluminiumzwischenverbindungsschicht werden
auf der Oberfläche des Halbleitersubstrates 1 aus z.B. Sili
zium gebildet, indem ein herkömmliches Herstellungsverfahren
benutzt wird. Es wird nämlich eine dünne Isolierschicht 2
auf der Oberfläche des Halbleitersubstrates 1 durch das CVD
(chemische Gasphasenabscheidung)-Verfahren usw. gebildet, und
ein (nicht abgebildeter) gemusterter Photolackfilm wird auf
der dünnen Isolierschicht 2 gebildet. Dann wird ein Kontakt
loch 10, das die Oberfläche des Siliziumsubstrates 1 er
reicht, in der dünnen Isolierschicht 2 durch Trockenätzen
oder Naßätzen gebildet, wobei der gemusterte Photolackfilm
als eine Maske benutzt wird. Dann wird eine dünne Aluminium
schicht durch z.B. das Zerstäubungsverfahren über der dünnen
Isolierschicht 2 und dem Kontaktloch 10 gebildet, und danach
wird die dünne Schicht in eine vorbestimmte Form gemustert
zum Bilden der ersten dünnen Aluminiumzwischenverbindungs
schicht 3. Hierbei wird eine Stufe in der ersten dünnen Alu
miniumzwischenverbindungsschicht 3 in dem Gebiet des Kontakt
loches 10 unter der Beeinflussung der Stufe der dünnen Iso
lierschicht 2 bei dem Kontaktloch 10 gebildet.
In Fig. 2B ist gezeigt, daß ein (nicht abgebildeter) Photo
lackfilm, der durch die Benutzung von z.B. Photolithographie
bemustert ist, nur in demjenigen Bereich der ersten Zwischen
verbindungsschicht 3 gebildet wird, in dem das Durchgangsloch
für die zweite Zwischenverbindungsschicht in den folgenden
Schritten gebildet werden soll. Ein chemischer Umwandlungs
prozeß, d.h. ein Kochprozeß für einige bis 20 Minuten in dem
erhitzten, deionisierten Wasser von mehr als 40°C in dieser
Ausführungsform, wird auf der ersten dünnen Aluminiumzwischen
verbindungsschicht 3 unter Benutzung des bemusterten Photo
lackfilmes als eine Maske durchgeführt zum Bilden einer dün
nen Aluminiumoxidschicht 4, die ein Oxid des Aluminiums ist,
auf einem vorbestimmten Bereich der ersten dünnen Aluminium
zwischenverbindungsschicht 3.
Bezugnehmend auf Fig. 2C: nachdem der als eine Maske während
des chemischen Umwandlungsprozesses benutzte Photolackfilm
entfernt ist, wird ein Wärmeprozeß bei 300°C bis 500°C für
einige zehn Minuten bis zu einer Stunde durchgeführt. Da die
dünne Aluminiumoxidschicht 4 starr genug ist, um die Erzeugung
von Hügelchen auf dem Aluminium zu unterdrücken, werden Hügel
chen 20 konzentriert in dem Bereich erzeugt, an dem die dünne
Aluminiumoxidschicht 4 nicht gebildet ist, d.h. der Bereich,
an dem das Durchgangsloch für die zweite dünne Verbindungs
schicht gebildet werden soll. Die Höhe der Hügelchen 20 kann
geeigneterweise eingestellt werden durch geeignetes Steuern
der Dicke der Aluminiumoxidschicht 4, der Fläche der ersten
dünnen Aluminiumzwischenverbindungsschicht, die durch die
Aluminiumschicht 4 bedeckt ist, der Bedingungen des Wärmepro
zesses usw. Daher kann die Stufe, die an dem Bereich des Kon
taktloches 10 der ersten dünnen Aluminiumzwischenverbindungs
schicht 3 gebildet ist, ausgeglichen werden.
Bezugnehmend auf Fig. 2D: eine dünne isolierende Zwischen
schicht 5 und die zweite dünne Aluminiumzwischenverbindungs
schicht 6 werden auf eine herkömmliche Weise gebildet. Es
wird nämlich eine dünne Isolierschicht 5 aus z.B. einem Sili
ziumnitridfilm oder Siliziumoxidfilm durch das CVD-Verfahren
usw. über die gesamte ausgesetzte Oberfläche gebildet, und
dann wird der Film bemustert zum Bilden eines Durchgangslo
ches 11 für die zweite dünne Aluminiumzwischenverbindungs
schicht an einem vorbestimmten Bereich auf dem Kontaktloch
10. Dann wird eine dünne Aluminiumschicht durch z.B. das Zer
stäubungsverfahren über der isolierenden Zwischenschicht 5
und dem Durchgangsloch 11 gebildet, und dann wird diese dünne
Aluminiumschicht zum Bilden der zweiten dünnen Zwischenver
bindungsschicht 6 bemustert. Unterschiedlich von der in Fig.
1B gezeigten konventionellen Halbleitereinrichtung wird das
effektive Flächenverhältnis des Durchgangsloches 11 für die
zweite dünne Aluminiumzwischenverbindungsschicht 6 klein we
gen der vorstehenden Hügelchen, die in dem Bereich des Kon
taktloches 10 der ersten dünnen Aluminiumzwischenverbindungs
schicht 3 gebildet sind. Folglich kann die zweite dünne Alu
miniumzwischenverbindungsschicht 6 in dem Bereich des Durch
gangsloches 11 mit guter Bedeckung gebildet werden. Somit ist
ein guter elektrischer Kontakt zwischen der ersten dünnen
Aluminiumzwischenverbindungsschicht 3 und der zweiten dünnen
Aluminiumzwischenverbindungsschicht 6 vorhanden, und daher
kann ein elektrischer Kontakt der ersten dünnen Zwischenver
bindungsschicht mit der zweiten dünnen Verbindungsschicht
leicht und sicher hergestellt werden, auch in einer derarti
gen Struktur, in der das Durchgangsloch für die zweite dünne
Verbindungsschicht direkt oberhalb des Kontaktlochbereiches
der ersten dünnen Zwischenverbindungsschicht gebildet ist,
womit eine Halbleitereinrichtung mit einem hohen Grad der
Integration realisiert wird.
Obwohl in der oben beschriebenen Ausführungsform Aluminium
als das Material für die erste und zweite dünne Zwischenver
bindungsschicht benutzt wurde, ist das Material nicht darauf
beschränkt, es können Aluminiumlegierungen, wie Aluminium
silizid zum Erzielen des gleichen Effektes benutzt werden.
Zusätzlich können hitzebeständige Metalle als das Material
der Verbindungsschichten benutzt werden zum Erzielen des
gleichen Effektes, wie er oben beschrieben wurde, vorausge
setzt, daß die dünne Oxidschicht daraus, die durch einen ge
eigneten chemischen Umwandlungsprozeß gebildet ist, fester
als das darunterliegende hitzebeständige Metall ist.
Wie oben beschrieben werden erfindungsgemäß Hügelchen konzen
triert in dem Kontaktlochabschnitt für die erste dünne Zwi
schenverbindungsschicht durch einen geeigneten chemischen
Konversionsprozeß über der ersten Verbindungsschicht zum Aus
gleichen der Stufe bei dem Kontaktlochgebiet der ersten dün
nen Verbindungschicht derart gebildet, daß das effektive Flä
chenverhältnis des Durchgangsloches für die zweite Verbin
dungsschicht klein wird, und daß der elektrische Kontakt der
ersten Verbindungsschicht mit der zweiten Verbindungsschicht
leicht und sicher hergestellt werden kann, auch wenn die
Halbleitereinrichtung das Kontaktloch für die erste Verbin
dungsschicht und das Durchgangsloch für die zweite Verbin
dungsschicht in dem gleichen Bereich gebildet hat, und somit
kann eine Halbleitereinrichtung mit einem hohen Grad der Inte
gration implementiert werden.
Claims (21)
1. Verfahren zur Herstellung einer Halbleitereinrichtung,
gekennzeichnet durch
Bilden einer dünnen Oxidschicht durch selektive chemische
Umwandlung einer ersten dünnen Verbindungsschicht auf einem
Bereich der ersten dünnen Verbindungsschicht, mit Ausnahme
des Bereiches, in dem ein Durchgangsloch für eine zweite dün
ne Verbindungsschicht gebildet werden soll, wobei die dünne
Oxidschicht fester ist als die erste dünne Verbindungsschicht,
und
konzentriertes Bilden von Hügelchen durch eine Wärmebehand
lung an dem Bereich der ersten dünnen Verbindungsschicht, an
dem das Durchgangsloch für die zweite dünne Verbindungs
schicht zu bilden ist.
2. Verfahren zur Herstellung einer Halbleitereinrichtung mit
einem Halbleitersubstrat,
einer ersten dünnen Isolierschicht, die auf einer Oberfläche
des Halbleitersubstrates gebildet ist und in einem vorbe
stimmten Bereich davon ein erstes durchdringendes Loch auf
weist, welches die Oberfläche des Halbleitersubstrates er
reicht,
einer ersten leitenden dünnen Verbindungsschicht, die auf
einem vorbestimmten Bereich der ersten dünnen Isolierschicht
gebildet ist und mit der Oberfläche des Halbleitersubstrates
über das erste durchdringende Loch elektrisch verbunden ist,
einer zweiten dünnen Isolierschicht, die auf der ersten dünnen
Verbindungsschicht und der ersten dünnen Isolierschicht ge
bildet ist und in einem Bereich, der das erste durchdringende
Loch in einer planaren Anordnung überlappt, ein zweites durch
dringendes Loch aufweist, welches die Oberfläche der ersten
dünnen Verbindungsschicht erreicht, und
einer zweiten leitenden dünnen Verbindungsschicht, die auf
einem vorbestimmten Bereich der zweiten dünnen Isolierschicht
gebildet ist und mit der ersten dünnen Verbindungsschicht
über das zweite durchdringende Loch verbunden ist,
wobei die erste dünne Verbindungsschicht eine konkave Stufe
an dem Bereich des ersten durchdringenden Loches aufweist,
gekennzeichnet durch
Bilden einer dünnen Schicht, die fester ist als die erste
dünne Verbindungsschicht, durch Ausführen eines ausgewählten
chemischen Umwandlungsprozesses auf dem Bereich der ersten
dünnen Verbindungsschicht mit Ausnahme des Bereiches, an dem
das zweite durchdringende Loch zu bilden ist, und
Bilden eines Hügelchens, das zum Ausgleich der Stufe der er
sten dünnen Verbindungsschicht wirksam ist, durch eine Wärme
behandlung ausgewählt auf der ersten dünnen Verbindungs
schicht, die in dem Bereich des ersten durchdringenden Loches
gebildet ist.
3. Verfahren zur Herstellung einer Halbleitereinrichtung nach
Anspruch 1 oder 2,
dadurch gekennzeichnet, daß der chemische Umwandlungsprozeß
ein Kochprozeß in erwärmtem, deionisiertem Wasser ist.
4. Verfahren zur Herstellung einer Halbleitereinrichtung nach
einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß die erste dünne Verbindungs
schicht aus Aluminium gebildet ist.
5. Verfahren zur Herstellung einer Halbleitereinrichtung nach
einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß die erste dünne Verbindungs
schicht aus einer Aluminiumlegierung gebildet ist.
6. Verfahren zur Herstellung einer Halbleitereinrichtung nach
Anspruch 5,
dadurch gekennzeichnet, daß die Aluminiumlegierung Aluminium-
Silizium ist.
7. Verfahren zur Herstellung einer Halbleitereinrichtung nach
einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet, daß die dünne Schicht, die fester als
die erste dünne Verbindungsschicht ist, eine Aluminiumoxid
schicht ist.
8. Halbleitereinrichtung,
dadurch gekennzeichnet, daß Hügelchen (20) konzentriert auf
einer ersten dünnen Verbindungsschicht (3) gebildet sind, die
in einem Kontaktloch (10) zum Herstellen eines elektrischen
Kontaktes der ersten dünnen Verbindungsschicht mit einem
Halbleitersubstrat (1) gebildet ist.
9. Halbleitereinrichtung mit
einem Halbleitersubstrat (1),
einer ersten dünnen Isolierschicht (2), die auf einer Ober
fläche des Halbleitersubstrates (1) gebildet ist und in einem
vorbestimmten Bereich davon ein erstes durchdringendes Loch
(10) aufweist, welches die Oberfläche des Halbleitersubstra
tes (1) erreicht,
einer ersten dünnen Verbindungsschicht (3), die auf einem
vorbestimmten Bereich der ersten dünnen Isolierschicht (2)
gebildet ist und die mit der Oberfläche des Halbleitersubstra
tes (1) über das erste durchdringende Loch (10) elektrisch
verbunden ist,
einer zweiten dünnen Isolierschicht (5), die auf der ersten
dünnen Verbindungsschicht (3) und auf der ersten dünnen Iso
lierschicht (2) gebildet ist und in dem Bereich, der mit dem
ersten durchdringenden Loch (10) in einer planaren Anordnung
überlappt, ein zweites durchdringendes Loch (11) aufweist,
welches die Oberfläche der ersten dünnen Verbindungsschicht
(3) erreicht, und
einer zweiten dünnen Verbindungsschicht (6), die auf einem
vorbestimmten Bereich der zweiten dünnen Isolierschicht (5)
gebildet ist und mit der ersten dünnen Verbindungsschicht (3)
über das zweite durchdringende Loch (11) elektrisch verbunden
ist,
wobei die erste dünne Verbindungsschicht (3) eine konkave
Stufe an dem Bereich des ersten durchdringenden Loches auf
weist,
dadurch gekennzeichnet, daß die erste dünne Verbindungs
schicht (3) ein Hügelchen (20) aufweist, welches ausgewählt
an dem ersten durchdringenden Lochbereich gebildet ist und
eine Dicke derart aufweist, daß die Stufe kompensiert ist.
10. Halbleitereinrichtung nach Anspruch 9,
dadurch gekennzeichnet, daß das Hügelchen (20) durch einen
selektiven chemischen Umwandlungsprozeß über der ersten dün
nen Verbindungsschicht (3), gefolgt durch eine Wärmebehand
lung, gebildet ist.
11. Halbleitereinrichtung nach Anspruch 10,
dadurch gekennzeichnet, daß der chemische Umwandlungsprozeß
ein Kochprozeß in erwärmtem, deionisiertem Wasser ist.
12. Halbleitereinrichtung nach einem der Ansprüche 9 bis 11,
dadurch gekennzeichnet, daß die erste dünne Verbindungs
schicht (3) eine dünne Aluminiumschicht oder eine dünne Alu
miniumlegierungsschicht ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61037785A JPS62194644A (ja) | 1986-02-20 | 1986-02-20 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3705152A1 true DE3705152A1 (de) | 1987-08-27 |
DE3705152C2 DE3705152C2 (de) | 1989-07-20 |
Family
ID=12507140
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19873705152 Granted DE3705152A1 (de) | 1986-02-20 | 1987-02-18 | Halbleitereinrichtung und verfahren zu deren herstellung |
Country Status (4)
Country | Link |
---|---|
US (1) | US4884120A (de) |
JP (1) | JPS62194644A (de) |
KR (1) | KR900007757B1 (de) |
DE (1) | DE3705152A1 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4140330C1 (de) * | 1991-12-06 | 1993-03-18 | Texas Instruments Deutschland Gmbh, 8050 Freising, De |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6482547A (en) * | 1987-09-24 | 1989-03-28 | Tadahiro Omi | Semiconductor device |
US5252382A (en) * | 1991-09-03 | 1993-10-12 | Cornell Research Foundation, Inc. | Interconnect structures having patterned interfaces to minimize stress migration and related electromigration damages |
US5371047A (en) * | 1992-10-30 | 1994-12-06 | International Business Machines Corporation | Chip interconnection having a breathable etch stop layer |
US5679982A (en) * | 1993-02-24 | 1997-10-21 | Intel Corporation | Barrier against metal diffusion |
US5897376A (en) * | 1993-09-20 | 1999-04-27 | Seiko Instruments Inc. | Method of manufacturing a semiconductor device having a reflection reducing film |
US5439731A (en) * | 1994-03-11 | 1995-08-08 | Cornell Research Goundation, Inc. | Interconnect structures containing blocked segments to minimize stress migration and electromigration damage |
JPH09205185A (ja) * | 1996-01-26 | 1997-08-05 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3866311A (en) * | 1971-06-14 | 1975-02-18 | Nat Semiconductor Corp | Method of providing electrically isolated overlapping metallic conductors |
DE3109801A1 (de) * | 1981-03-13 | 1982-09-30 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von halbleiterbauelementen |
EP0216017A2 (de) * | 1985-06-06 | 1987-04-01 | Kabushiki Kaisha Toshiba | Verfahren zur Herstellung einer Halbleiteranordnung mittels der Herstellung einer vielschichtigen Verbindungsstruktur |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5955037A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体装置 |
GB8316477D0 (en) * | 1983-06-16 | 1983-07-20 | Plessey Co Plc | Producing layered structure |
JPS60234346A (ja) * | 1984-05-07 | 1985-11-21 | Nec Corp | 半導体装置 |
US4707457A (en) * | 1986-04-03 | 1987-11-17 | Advanced Micro Devices, Inc. | Method for making improved contact for integrated circuit structure |
JP3480738B2 (ja) * | 1992-06-23 | 2003-12-22 | 株式会社東芝 | 情報処理装置における表示方法及び情報処理装置 |
-
1986
- 1986-02-20 JP JP61037785A patent/JPS62194644A/ja active Pending
- 1986-11-27 KR KR1019860010041A patent/KR900007757B1/ko not_active IP Right Cessation
-
1987
- 1987-02-18 DE DE19873705152 patent/DE3705152A1/de active Granted
- 1987-02-20 US US07/016,787 patent/US4884120A/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3866311A (en) * | 1971-06-14 | 1975-02-18 | Nat Semiconductor Corp | Method of providing electrically isolated overlapping metallic conductors |
DE3109801A1 (de) * | 1981-03-13 | 1982-09-30 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von halbleiterbauelementen |
EP0216017A2 (de) * | 1985-06-06 | 1987-04-01 | Kabushiki Kaisha Toshiba | Verfahren zur Herstellung einer Halbleiteranordnung mittels der Herstellung einer vielschichtigen Verbindungsstruktur |
Non-Patent Citations (2)
Title |
---|
Cadien, K.C. and Losee, D.L.: A method for eleminating hillocks in Integrated-circuit metallizations In: Journal of Vacuum Science and Technology, B2 (1), Jan.-März 1984, S. 82-83 * |
J-PS Abstract E-385, 4.März 1986, Bd. 10, Nr. 54 * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4140330C1 (de) * | 1991-12-06 | 1993-03-18 | Texas Instruments Deutschland Gmbh, 8050 Freising, De |
Also Published As
Publication number | Publication date |
---|---|
KR870008388A (ko) | 1987-09-26 |
KR900007757B1 (ko) | 1990-10-19 |
JPS62194644A (ja) | 1987-08-27 |
DE3705152C2 (de) | 1989-07-20 |
US4884120A (en) | 1989-11-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2640525C2 (de) | Verfahren zur Herstellung einer MIS-Halbleiterschaltungsanordnung | |
DE2817430C2 (de) | Verfahren zum Herstellen von Feldeffekt-Transistoren mit isolierter Gate- Elektrode | |
DE2355567C3 (de) | Verfahren zur Herstellung metallischer Leitungssysteme auf Halbleiteranordnungen | |
DE3021206C2 (de) | Verfahren zur Herstellung von Leiterbahnen auf Halbleiterbauelementen | |
DE2808257C3 (de) | Halbleitervorrichtung und verfahren zu ihrer herstellung | |
EP0123309B1 (de) | Verfahren zum Herstellen von stabilen, niederohmigen Kontakten in integrierten Halbleiterschaltungen | |
DE2646308C3 (de) | Verfahren zum Herstellen nahe beieinander liegender elektrisch leitender Schichten | |
DE4214391C2 (de) | Integrierte Halbleiterschaltkreisstruktur und Verfahren zu ihrer Herstellung | |
DE68911715T2 (de) | Dünnfilm-Transistor zum Betrieb für hohe Spannungen und dessen Herstellungsverfahren. | |
DE2033532C3 (de) | Halbleiteranordnung mit einer Passivierungsschicht aus Siliziumdioxid | |
DE2951734A1 (de) | Halbleiterbauelement, insbesondere integrierte halbleiterschaltung, sowie herstellungsverfahren hierfuer | |
DE69115082T2 (de) | Halbleitervorrichtung mit vielschichtiger Verdrahtungsstruktur und Verfahren zu ihrer Herstellung. | |
DE3834241A1 (de) | Halbleitereinrichtung | |
DE7233274U (de) | Polykristalline siliciumelektrode fuer halbleiteranordnungen | |
DE2923737A1 (de) | Passivierung eines integrierten schaltkreises | |
DE3245064A1 (de) | Verfahren zum anbringen einer schmalen nut oder eines spaltes in einem substratgebiet, insbesondere einem halbleitersubstratgebiet | |
DE4010618A1 (de) | Halbleitervorrichtung und verfahren zu ihrer herstellung | |
DE4119920A1 (de) | Halbleitereinrichtung und verfahren zu deren herstellung | |
DE69214339T2 (de) | Struktur und Verfahren für die Bildung selbstjustierender Kontakte | |
EP0005185A1 (de) | Verfahren zum gleichzeitigen Herstellen von Schottky-Sperrschichtdioden und ohmschen Kontakten nach dotierten Halbleiterzonen | |
EP0012220A1 (de) | Verfahren zur Herstellung eines Schottky-Kontakts mit selbstjustierter Schutzringzone | |
DE19521006C2 (de) | Halbleiterbauelement und Verfahren zu seiner Herstellung | |
DE3587364T2 (de) | Feldeffekttransistor mit selbstjustierter Torelektrode und Verfahren zu seiner Herstellung. | |
DE2207264A1 (de) | Halbleiterschaltung mit drei Anschlußebenen und Verfahren zu ihrer Herstellung. | |
DE3109074C2 (de) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8320 | Willingness to grant licences declared (paragraph 23) | ||
8339 | Ceased/non-payment of the annual fee |