DE4140330C1 - - Google Patents

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DE4140330C1 DE19914140330 DE4140330A DE4140330C1 DE 4140330 C1 DE4140330 C1 DE 4140330C1 DE 19914140330 DE19914140330 DE 19914140330 DE 4140330 A DE4140330 A DE 4140330A DE 4140330 C1 DE4140330 C1 DE 4140330C1
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Description

Die Erfindung bezieht sich auf ein Verfahren zum Verbessern der Stufenüberdeckung an Kontaktfenstern zum Erzeugen von Kontaktverbindungen zwischen einer unteren ersten Metallisie­ rungsschicht und einer oberen zweiten Metallisierungsschicht bei der Herstellung integrierter Halbleiterschaltungen, wobei auf der ersten Metallisierungsschicht eine Siliziumdioxid­ schicht gebildet wird.
Ein derartiges Verfahren ist aus der DE 39 15 337 A1 bekannt. Mit Hilfe dieses bekannten Verfahrens soll eine in einem Halb­ leitersubstrat erzeugte aktive Zone mit einer Kontaktmetal­ lisierungsschicht verbunden werden, wobei diese Kontaktmetal­ lisierungsschicht über Löcher in einer Isolierschicht mit der aktiven Zone verbunden sein soll. Wenn bei den sehr kleinen Abmessungen der Löcher Probleme hinsichtlich der Kantenbedec­ kung an den Kontaktlochwänden auftreten, werden bei den be­ kannten Verfahren Maßnahmen ergriffen, um eine Planalisierung im Bereich der Lochkanten zu erreichen. Bei dem bekannten Verfahren ist es notwendig, die Bauelementstruktur einschließ­ lich der Kontaktlochinnenflächen vor dem Aufbringen der Me­ tallisierungsschicht mit einer Titanschicht und einer weite­ ren Schicht aus einer hochschmelzenden Metallegierung zu überziehen. Erst dann kann das Kontaktloch mit einer Sili­ ziumdioxidschicht ausgefüllt werden, was letztendlich zu dem gewünschten Planalisierungseffekt führt.
Bei der Herstellung von integrierten Halbleiterschaltungen entstehen im Verlauf der einzelnen Herstellungsschritte auf der Oberfläche des Halbleiterkörpers Schichten aus unter­ schiedlichen Materialien, an deren Rändern jeweils mehr oder minder steil abfallende Stufen vorhanden sind. Insbesondere bei hochintegrierten Schaltungen, bei denen Metallisierungen in mehreren Ebenen vorhanden sind, müssen zur Herstellung von Verbindungen zwischen den einzelnen Metallisierungsebenen Kontaktfenster erzeugt werden, deren Ränder steile Stufen bilden. Beim Übergang von einer oberen Metallisierungsschicht zu der unteren Metallisierungsschicht im Bereich der Kontakt­ fenster ergibt sich das Problem der Stufenüberdeckung. Darun­ ter versteht man die Schwierigkeit, die Querschnittfläche des stromführenden Pfades von der oberen Metallisierungs­ schicht zur unteren Metallisierungsschicht auch im Bereich der Stufen der Kontaktfenster möglichst nicht zu verringern, da eine zu starke Verringerung dieses Querschnitts unter Um­ ständen zu einer Zerstörung der gewünschten Verbindung zwi­ schen den beiden Metallisierungsschichten führen kann.
Aus der DE 37 05 152 C2 ist ein Verfahren bekannt, mit dessen Hilfe Kontaktverbindungen zwischen zwei Metallisierungs­ schichten erzeugt werden können. Bei diesem Verfahren wird auf der ersten Metallisierungsschicht eine Aluminiumoxid­ schicht gebildet, auf der dann wiederum ein dünner Isolier­ film mittels eines CVD-Verfahrens angebracht wird. Eine Be­ handlung von Siliziumdioxidschichten zur Erzielung unter­ schiedlicher Ätzraten mit dem Ziel, einen Planalisierungsef­ fekt zu erreichen, wird in dieser Druckschrift jedoch nicht angesprochen.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der oben angegebenen Art zu schaffen, bei dem das Problem der Querschnittverringerung der Verbindung zwischen Metallisie­ rungsschichten an den Stufen der Kontaktfenster nicht mehr auftritt.
Zur Lösung dieser Aufgabe ist das erfindungsgemäße Verfahren durch die folgenden Schritte gekennzeichnet:
  • a) auf der Siliziumdioxidschicht wird mittels eines Schleu­ dervorgangs eine weitere Siliziumdioxidschicht angebracht,
  • b) die weitere Siliziumdioxidschicht wird einer Plasmaoxida­ tion zur Härtung unterzogen;
  • c) auf der weiteren Siliziumdioxidschicht wird eine Photore­ sistmaske erzeugt, die an vorbestimmten Stellen Fenster frei läßt, an denen eine Kontaktverbindung zu der unteren Metalli­ sierungsschicht erzeugt werden soll;
  • d) in den freiliegenden Stellen der Photoresistmaske werden die beiden Siliziumdioxidschichten bis zur Freilegung der unteren Metallisierungsschicht mittels einer Ätzlösung ent­ fernt;
  • e) die weitere Siliziumdioxidschicht wird durch Sputter-Ätzen vollständig entfernt.
Bei Anwendung des erfindungsgemäßen Verfahrens ergeben sich an den Rändern der Kontaktfenster keine steilen Stufen mehr; es erfolgt vielmehr ein flacher Anstieg von der Ebene der ersten Metallisierungsschicht zu der Ebene, in der die zweite Metallisierungsschicht erzeugt werden soll, so daß das Pro­ blem der Stufenüberdeckung, d. h. der unerwünschten Quer­ schnittverminderung im Bereich der Kontaktfensterränder nicht mehr auftritt.
Die Erfindung wird nun anhand der Zeichnung beispielshalber erläutert. In der Zeichnung zeigen:
Fig. 1 einen Schnitt einer integrierten Schaltung im Be­ reich eines Kontaktfensters im Verfahrensstadium nach dem Aufbringen einer Photoresistmaske,
Fig. 2 den Schnitt von Fig. 1 nach dem Freilegen der unteren Metallisierungsschicht,
Fig. 3 den Schnitt von Fig. 2 nach dem Entfernen der Photoresistmaske und
Fig. 4 den Schnitt von Fig. 3 nach dem Entfernen der weiteren Siliziumdioxidschicht.
In Fig. 1 ist ein Halbleitersubstrat 10 zu erkennen, auf dem unter Anwendung herkömmlicher Verfahrensschritte zunächst eine Feldoxidschicht 12 und darauf eine Metallisierungs­ schicht gebildet worden sind, die im dargestellten Beispiel aus einer dünnen TiW-Schicht 14 und einer Aluminiumschicht 16 zusammengesetzt ist. Auf der ersten Metallisierungs­ schicht 14, 16 wird als Isolierschicht eine erste Silizium­ dioxidschicht 18 erzeugt. Auf dieser ersten Siliziumdioxid­ schicht wird unter Anwendung eines Schleuderverfahrens eine weitere Siliziumdioxidschicht 20 erzeugt, die, wie in der Zeichnung zu erkennen ist, eine gewisse Planarisierungswir­ kung hat, d. h. Stufen, die beispielsweise an den Stellen 22 und 24 an der Oberfläche der ersten Siliziumdioxidschicht 18 vorhanden sind, flacher werden läßt. In der Literatur wird diese weitere Siliziumdioxidschicht als "SOG-Schicht" (Ab­ kürzung für spin-on-glass-Schicht) bezeichnet.
Aus später noch zu erkennenden Gründen wird die zweite Sili­ ziumdioxidschicht 20 einer Plasmaoxidation unterzogen, die auf diese Schicht eine Härtungswirkung hat.
Auf der zweiten Siliziumdioxidschicht 20 wird dann unter An­ wendung bekannter Verfahrensschritte eine Photoresistmaske 26 erzeugt, die in einem Fensterbereich 28 eine Stelle der darunterliegenden Schichten frei läßt, an der eine Kontakt­ verbindung zu der Metallisierungsschicht 14, 16 hergestellt werden soll.
Durch diesen Kontaktfensterbereich 28 hindurch werden mit­ tels einer Ätzlösung die beiden Siliziumdioxidschichten 18 und 20 entfernt. Wegen des oben beschriebenen Härtungsvor­ gangs der Siliziumdioxidschicht 20 weist diese Schicht eine größere Ätzrate auf als die Siliziumdioxidschicht 18. Dies hat zur Folge, daß das Abätzen der Siliziumdioxidschicht 20 in seitlicher Richtung zu einer Abflachung der Kanten an den Rändern des Kontaktfensterbereichs 28 führt, wie dies bei 30 und 32 in Fig. 2 zu erkennen ist. Nach dem Entfernen der Photoresistmaske 26 ergibt sich die in Fig. 3 erkennbare Struktur. Dabei ist deutlich zu erkennen, daß kein scharf­ kantiger Übergang mehr zwischen der zweiten Siliziumdioxid­ schicht 20 und dem Kontaktfensterbereich 28 vorhanden ist.
In einem nächsten Verfahrensschritt wird die zweite Silizium­ dioxidschicht 20 vollständig entfernt, wobei dieses Entfer­ nen durch Sputter-Ätzen erzielt wird. Da das Sputter-Ätzen ein rein physikalischer, isotrop wirkender Prozeß ist, be­ steht hinsichtlich der Ätzrate gegenüber der Siliziumdioxid­ schicht 20 und der Siliziumdioxidschicht 18 kein Unterschied. Dies hat zur Folge, daß an den Stellen, an denen die Sili­ ziumdioxidschicht 20 bereits abgeätzt ist, die Siliziumdi­ oxidschicht 18 mit der gleichen Ätzrate abgetragen wird. Dies wird solange fortgesetzt, bis die Siliziumdioxidschicht 20 vollständig verschwunden ist. Als Ergebnis erscheint dann die Struktur von Fig. 4, bei der zu sehen ist, daß der Ober­ flächenverlauf der zuvor vorhandenen Siliziumdioxidschicht 20 durch das Sputter-Ätzen vollständig auf die darunterlie­ gende Siliziumdioxidschicht 18 übertragen worden ist. Demzu­ folge sind auch alle scharfkantigen Stufen an den Rändern des Kontaktfensterbereichs 28 verschwunden; es sind ledig­ lich noch Übergänge mit flachen Anstiegswinkeln vorhanden, die von einer auf der Struktur von Fig. 4 anschließend an­ zubringenden zweiten Metallisierungsschicht ohne weiteres überdeckt werden können, ohne daß es an den Rändern des Kon­ taktfensterbereichs 28 zu Überdeckungsproblemen kommt.
Somit ist gezeigt worden, daß bei Anwenden des beschriebenen Verfahrens die Überdeckungsprobleme an den Rändern von Kon­ taktfenstern nicht mehr auftreten. Das Verfahren erfordert dabei keine zusätzlichen Verfahrensschritte, die nicht so­ wieso bei der Herstellung integrierter Schaltungen angewen­ det werden müssen. Es muß lediglich das Sputter-Ätzen etwas verängert werden, um die zweite Siliziumdioxidschicht 20 vollständig zu entfernen. Gegenüber der bei Anwendung des beschriebenen Verfahrens erzielbaren wesentlich verbesserten Ausbeute bei der Herstellung integrierter Schaltungen kann diese Verlängerung eines Verfahrensschritts jedoch vernach­ lässigt werden.

Claims (2)

1. Verfahren zum Verbessern der Stufenüberdeckung an Kontakt­ fenstern zum Erzeugen von Kontaktverbindungen zwischen einer unteren ersten Metallisierungsschicht (14, 16) und einer obe­ ren zweiten Metallisierungsschicht bei der Herstellung inte­ grierter Halbleiterschaltungen, wobei auf der ersten Metalli­ sierungsschicht (14, 16) eine Siliziumdioxidschicht (18) ge­ bildet wird, gekennzeichnet durch folgende Schritte:
  • a) auf der Siliziumdioxidschicht (18) wird mittels eines Schleudervorgangs eine weitere Siliziumdioxidschicht (20) angebracht,
  • b) die weitere Siliziumdioxidschicht (20) wird einer Plasma­ oxidation zur Härtung unterzogen;
  • c) auf der weiteren Siliziumdioxidschicht (20) wird eine Photoresistmaske (26) erzeugt, die an vorbestimmten Stellen Fenster (28) frei läßt, an denen eine Kontaktverbindung zu der unteren Metallisierungsschicht (14, 16) erzeugt werden soll;
  • d) in den freiliegenden Stellen der Photoresistmaske (26) werden die beiden Siliziumdioxidschichten (18, 20) bis zur Freilegung der unteren Metallisierungsschicht (14, 16) mit­ tels einer Ätzlösung entfernt;
  • e) die weitere Siliziumdioxidschicht (20) wird durch Sputter- Ätzen vollständig entfernt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die weitere Siliziumdioxidschicht (20) mit einer Dicke von 100 bis 300 nm angebracht wird.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5874782A (en) * 1995-08-24 1999-02-23 International Business Machines Corporation Wafer with elevated contact structures
CA3006799A1 (en) 2015-12-01 2017-06-08 The Arizona Board Of Regents On Behalf Of The University Of Arizona Htert modulators and methods of use

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3705152A1 (de) * 1986-02-20 1987-08-27 Mitsubishi Electric Corp Halbleitereinrichtung und verfahren zu deren herstellung
DE3915337A1 (de) * 1989-05-10 1990-11-15 Siemens Ag Verfahren zum herstellen einer niederohmigen planen kontaktmetallisierung fuer hochintegrierte halbleiterschaltungen

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2554638A1 (de) * 1975-12-04 1977-06-16 Siemens Ag Verfahren zur erzeugung definierter boeschungswinkel bei einer aetzkante
JPS5831533A (ja) * 1981-08-19 1983-02-24 Yamagata Nippon Denki Kk テ−パ−エツチング方法
CA1339817C (en) * 1989-05-31 1998-04-14 Mitel Corporation Curing and passivation of spin-on-glasses by a plasma process, and product produced thereby

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3705152A1 (de) * 1986-02-20 1987-08-27 Mitsubishi Electric Corp Halbleitereinrichtung und verfahren zu deren herstellung
DE3915337A1 (de) * 1989-05-10 1990-11-15 Siemens Ag Verfahren zum herstellen einer niederohmigen planen kontaktmetallisierung fuer hochintegrierte halbleiterschaltungen

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