DE3247197C2 - - Google Patents
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Description
Die Erfindung geht aus von einer elektrisch programmierbare
und löschbare Speicherzelle mit einem floating gate
an einem Halbleiterbauelement mit einem Substrat von einem
Leitfähigkeitstyp, wobei auf dem Substrat eine erste
Source-Zone und eine Drain-Zone vom entgegengesetzten
Leitfähigkeitstyp vorgesehen sind, die durch eine erste
Kanalzone verbunden sind, und ein von allen diesen Zonen
isolierter floating gate, von dem ein erster Teil die
erste Kanalzone überlagert und von dem ein zweiter Teil
zumindest die erste Source- und Drain-Zone in einem Überlappungsbereich
überlagert, vorgesehen ist, wie sie aus
der US-PS 42 03 158 bekannt ist.
Es sind bereits Halbleiter-Speicherzellen bekannt,
bei denen Feldeffekttransistoren benutzt werden, die auf
einem Substrat so ausgebildet sind, daß mit ihrer Hilfe
der Stromfluß durch eine Kanalzone zwischen einer Source-
und einer Drain-Zone gesteuert wird. Eine Steuergate-Zone
oder -elektrode überlagert ein floating gate,
die ihrerseits die Kanalzone überlagert. Um die Zelle
zu lesen, wird die Steuergateelektrode aufgeladen (und
zwar positiv im Falle einer N-Kanalvorrichtung), um
Elektronen in den Kanal zu ziehen und den Stromfluß zu
ermöglichen. Dieser Effekt kann jedoch durch das zwischen
der Kanalzone und der Steuergate-Zone gelegene
floating gate blockiert werden. Das floating gate
beeinflußt den Stromfluß in dem Kanal als
Funktion der auf dem floating gate festgehaltenen
Ladung. Die Speicherzelle wird dadurch programmiert,
daß Ladungsträger durch das Tunneloxid auf das floating
gate oder von dieser weggebracht werden, und zwar
mit Hilfe des Anlegens geeigneter elektrischer Felder,
die an sorgfältig bemessenen dünnen Oxidschichten wirken,
deren Dicke und Größe für eine richtige Arbeitsweise kritisch
von Wichtigkeit sind.
Bei diesen Speicherzellen müssen zahlreiche Konstruktionserfordernisse
eingehalten werden. Oft stehen
diese Erfordernisse von Hause aus in einem Widerspruch
zueinander. Zum Beispiel wirken das floating gate mit
elektrischen Feldern auf den Kanal ein und müssen daher
mit dem Kanal kapazitiv gekoppelt sein. Es ist wichtig,
daß diese Kapazität wohlbekannt und voraussehbar ist,
damit ein verläßlicher und stetiger Betrieb gewährleistet
werden kann. Jedoch sind die dünnen Oxidschichten, wenn
ein Tunnelvorgang stattfindet, in dieser Hinsicht notorisch
und unberechenbar, weil sie außerordentlich dünn
sind, in aller Regel noch dünner als 200 Å. Ihre Dünnheit
verstärkt noch ihren Anteil an der Gesamtkapazität,
während sie gleichzeitig die Größe dieses Anteils unberechenbar
macht. Es kommt hinzu, daß die dünnen Oxidtunnelbereiche
infolge ihrer Schwäche mechanisch sehr zerbrechlich
sind, so daß leicht durch irgendwelche äußeren
Beanspruchungen, die sie bei der Herstellung erfahren,
Fehlerstellen auftreten können.
Eine solche bekannte Speicherzelle ist in dem der
US-PS 41 62 504 beschrieben. In diesem Patent wird die
Verwendung eines schmaleren floating gate vorgeschlagen,
die sich nicht vollständig über den Kanalbereich
erstreckt und auf diese Weise eine Ausrichtung mit
den Rändern von Source- und Drain-Zone vermeidet. Die
Gate-Zone wird dadurch von einem dünnen Gateoxid
an dem Übergang getrennt, das durch heiße Elektronen
durchtunnelt werden kann. Diese Lösung ist jedoch
nicht befriedigend, weil eine ungenügende kapazitive
Kopplung zwischen dem floating gate und der steuernden
Gate-Zone bei den praktisch in Betracht kommenden Zellengrößen
besteht. Auch erstreckt sich das dünne Oxid gemeinsam
mit dem floating gate, was, wie noch
zu erörtern sein wird, zu beanstanden ist.
In der US-PS 42 03 158 ist vorgeschlagen worden, die dünne Tunneloxidfläche
auf einen kleinen Bruchteil der Gesamtfläche der
Vorrichtung zu begrenzen, indem er in eine "dritte Zone"
bewegt wird. Es werden noch verschiedene andere Ausführungsformen
mit unterschiedlichen Lagen für diese dritte
Zone vorgeschlagen, die aber alle mit einigen Schwierigkeiten
verbunden sind. Zum Beispiel ist in Fig. 1 die dritte
Zone 14a an einem PN-Übergang angeordnet, weswegen sie
dem in der US-PS 41 62 504 erörterten Problem
unterworfen ist, durch heiße Elektronen durchtunnelt zu werden.
In Fig. 1 ist eine andere Stelle 36 für die dritte Zone in
Betracht gezogen, aber wiederum an einem PN-Übergang, der
möglicherweise einem lawinenartigen Durchbruch ausgesetzt
sein kann. Außerdem würde diese Anordnung eine Vergrößerung
der Zelle mit sich bringen. Wie angegeben, ist die
Zelle nicht in der Lage, ausgelöscht zu werden, ohne
eine vierte elektrische Verbindung zu der Zone 36 hinzuzufügen,
welche die Zelle tatsächlich sehr groß machen
würde. In den Fig. 3 und 4 wird die Möglichkeit noch
einer anderen räumlichen Anordnung der dritten Zone
vorgeschlagen, wiederum in einer räumlichen Lage nahe
den beiden Übergängen sowie auch längs der Seiten des
aktiven Kanals, der dem Feldoxid zunächst gelegen ist
(Spalte 6, Zeilen 5-21) und damit in einer Lage, die
gleichfalls, wie später noch näher zu erläutern sein
wird, zu beanstanden ist. Schließlich beschreibt die
US-PS 42 03 158 noch die bevorzugte und vielleicht
schlechteste räumliche Anordnung der dritten Zone in
Fig. 5, nämlich versetzt zu der Seite an der Zone 60.
Die gegenüber einer Seite versetzte Zone 60 hat zur Folge,
daß die ganze Speicherzelle bedeutend größer wird,
womit die Dichte der Komponenten auf dem Plättchen verringert
und größere Plättchen notwendig werden. Störend
ist auch der Umstand, daß die Kanten der dünnen Oxidschicht
durch die Kanten des Feldoxids (Spalte 7, Zeilen
63-67) bestimmt werden, was viele Probleme aufwirft.
Zunächst ist die Kante der Feldoxidschicht ein Bereich
hoher mechanischer Spannung, welche die zerbrechliche
dünne Oxidschicht verschlechtern und Unsicherheiten der
Leistungsfähigkeit einführen kann. Zweitens sind oft
spurenartige Mengen von Siliziumnitrid an der Kante
des Feldoxids von früheren Arbeitsvorgängen verblieben,
wodurch die Qualität des dünnen Oxids an dieser Stelle
verschlechtert wird. Drittens ist die tatsächliche Lage
der Feldoxidkante schlechter kontrollierbar, worauf sich
zusätzliche Unsicherheiten hinsichtlich der Größe der
dünnen Oxidfläche ergeben.
Noch weitere Schwierigkeiten ergeben sich, wenn gemäß
der US-PS 42 03 158 die beiden Polysiliziumschichten
für die Gate-Linie 52 in Fig. 12 geätzt werden.
Durch diesen Ätzvorgang werden unvermeidlich die Ränder
der empfindlichen und zerbrechlichen dünnen Oxidschicht
angegriffen. Dieses Problem ist so schwerwiegend, daß
es sogar in Spalte 9 der US-PS 42 03 158 erwähnt
wird, wo ein "blanket", also eine Decke vorgeschlagen
wird, um die dünne Oxidschicht während der nachfolgenden
Arbeitsgänge des Herstellungsverfahrens zu schützen.
Durch die Erfindung werden alle vorstehend beschriebenen
Schwierigkeiten vermieden.
Es ist daher Aufgabe der vorliegenden Erfindung, eine
Speicherzelle der eingangs genannten Art dahingehend
zu verbessern, daß die Zelle klein und mit hoher Qualität
hergestellt werden kann, wobei eine einfache Herstellung
möglich sein soll.
Zur Lösung dieser Aufgabe wird eine Speicherzelle vorgeschlagen,
wie sie im Patentanspruch 1 gekennzeichnet
ist.
Erfindungsgemäß wird ein einstufiger Ätzprozeß vorgenommen,
um eine dünne Oxidtunnelzone zu schaffen und
räumlich zu bestimmen, deren Grenzen innerhalb der Grenzen
beider Feldoxidschichten sowie der Ränder überlagernden
Gate-Zonen liegen und diesen gegenüber versetzt sind.
Diese innere räumliche Lage wird dadurch herbeigeführt,
daß eine einzigartige kompakte "in line layout"-Geometrie
mit zwei Teilen zu dem floating gate angewendet
wird, wobei die beiden Teile miteinander auf zwei Wegen
verbunden sind, die auf je einer Seite des Stromweges
von der Source-Zone zu der Drain-Zone angeordnet sind.
Der eine Teil der Gate-Zone arbeitet oberhalb der Kanalzone
als Speichertransistor, während der andere Teil
die Tunnelzone enthält. Durch dieses layout wird eine
hohe Zellenpackungsdichte und zugleich eine Trennung
der dünnen Oxidzone von den Bereichen nachteiliger mechanischer
und elektrischer Beanspruchung erreicht.
Außerdem wird das dünne Oxid gegen spätere, die Ränder
oder Kanten verschlechternde Ätzstufen geschützt. Weiterhin
ist die absolute Größe der dünnen Oxidzone besser
voraussagbar, wodurch ein höherer Produktionsausstoß
und eine verbesserte Leistungsfähigkeit erreicht
werden.
Vorteilhafte Ausführungsformen sind in den Unteransprüchen
angegeben.
Ausführungsbeispiele der Erfindung werden nachstehend anhand
der Zeichnungen näher erläutert. Es zeigt
Fig. 1 ein typisches Ausführungsbeispiel
einer Speicherzelle gemäß der Erfindung,
Fig. 2 eine auseinandergezogene Grundrißansicht
zweier Zellen von Fig. 1 bei Hervorhebung von
deren unterschiedlichen Schichtelementen,
Fig. 2A und 2B Seitenschnittansichten des
wesentlichen Aufbaues von Fig. 2 mit Blickrichtung auf
die Schnittebenen A-A und B-B von Fig. 2,
Fig. 3A-8A zur Veranschaulichung die verschiedenen
Stufen bei der Herstellung der Vorrichtung im Schnitt
mit Blickrichtung auf die der Fig. 2A entsprechende Schnittebene
und
Fig. 3B bis 6B die gleichen, entsprechend
numerierten Stufen der Anordnung bei der Herstellung
wie die Fig. 3A bis 6A, jedoch mit Blickrichtung auf
die der Fig. 2B entsprechende Schnittebene.
In Fig. 1 ist schematisch eine typische Speicherzelle
mit einer Source-Zone 10 vom N⁺-Typ und einer
Drain-Zone 12 vom N⁺-Typ dargestellt, die voneinander
durch eine Kanalzone 14 vom P-Typ getrennt sind. Die
Zonen 10, 12 und 14 sind in Fig. 1 gestrichelt angedeutet.
Der Stromfluß in dem Kanal 14 wird durch ein
floating gate 16 beeinflußt, die mit einem
ersten Teil 18 den Kanal 14 überlagert, so daß ein
Speichertransistor gebildet wird und mit einem zweiten
Teil 20 innerhalb dessen eine Oxiddünnschicht-Tunnelzone
22 angeordnet sein kann. Der Bereich, in welchem das
floating gate 16 die Zone 12 überlappt, kann
als Überlappungsbereich 23 bezeichnet werden, dessen
Dimensionen in einer Richtung durch die Grenzen 24
eines Teils 20 des floating gate 16 und in
der anderen Richtung durch Grenzen 26 der Drain-Zone
12 begrenzt sind. Die Grenzen der Oxiddünnschicht-Tunnelzone
22 werden so angeordnet, daß sie innerhalb der
Grenzen 24 und 26 und versetzt zu diesen liegen, und
zwar durch das nachstehend erläuterte Herstellungsverfahren.
Die Zone 12 dient auch als Source-Zone im Zusammenwirken
mit einer Drain-Zone 27 vom N⁺-Typ, die sich in
einem Abstand davon befindet, in welchem eine Kanalzone
28 vom P-Typ liegt, so daß ein Wahltransistor in Reihenschaltung
mit dem Speichertransistor gebildet wird. Der
Strom in dem Kanal 18 wird durch eine darüberliegende
Wahlgate-Zone 29 gesteuert.
Die Teile 18 und 20 des floating gate 16 sind zu beiden
Seiten des Kanals 14 miteinander verbunden, wodurch die
Fläche des floating gate 16 vergrößert und ihre
kapazitive Kopplung mit der überlagernden Steuergate-Zone
30, wie in Fig. 2 zu sehen, verstärkt wird.
Die Fig. 2, 2A und 2B zeigen zwei Speicherzellen
der in Fig. 1 schematisch dargestellten Art. Die Source-
Zonen 10 werden wie üblich auf der Oberfläche eines
Substrats 11 ausgebildet und miteinander durch eine gemeinsame
Source-Zone 17 mit einem geeigneten Kontakt 13
verbunden. Die Drain-Zonen 27 sind mit Kontakten 15 versehen.
Jede Zelle hat ein eigenes floating gate
16 mit einem Teil 18 oberhalb des Kanals 14 und einem
Teil 20 oberhalb der Zone 12. Eine einzige kontinuierliche
Steuergate-Zone 30 liegt über sämtlichen floating
gates 16 in der Reihe.
Eine einzelne Zelle wird gewählt und gelesen durch
Anlegen einer Spannung an den jeweils richtigen Säulenkontakt
15 und auch an die Reihe, welche die jeweils
richtige Steuergate-Zone 30 und Wahlgate-Zone 29 enthält.
Wenn das floating gate 16 über der gewählten
Zelle negativ geladen ist, kann die positive Spannung
an der Steuergate-Zone 30 keinen Strom in den Kanal 14
fließen lassen. Wenn aber keine negative Ladung auf dem
floating gate vorhanden ist, induziert die positive
Spannung auf der Gate-Zone 30 eine Inversion in
dem Kanal 14, und es fließt ein Strom in diesem. In gleicher
Weise induziert die positive Spannung an der Wahlgate-
Zone 29 einen Strom in dem Kanal 28. Das Vorhandensein
eines Stromflusses von dem Kontakt 15 zu dem Kontakt
13 ist daher ein Indiz für das Nichtvorhandensein oder
das Vorhandensein einer Ladung auf dem floating gate 16.
Das Gate 16 wird geladen oder programmiert mit
Hilfe von Tunnelelektronen, die von der Zone 12 aus durch
eine dünne Oxidschicht 22 fließen. Die dünne Oxidschicht
22 soll weniger als 200 Å dick sein und ist daher sehr
schwer verläßlich und gleichmäßig herzustellen. Durch
die Erfindung wird es jedoch möglich, eine gleichmäßig
dünne Oxidschicht zu schaffen, und zwar dadurch, daß
die Grenzen der Zone 22 innerhalb der Grenzen 24 und 26
gehalten und mit Hilfe des anhand der Fig. 3A bis 8A
beschriebenen Verfahrens hergestellt werden.
Zunächst wird ein Substrat 11 von einem bestimmten
Leitfähigkeitstyp, bei der gezeigten Ausführungsform vom
P-Typ, maskiert und durch eine Reihe üblicher und bekannter
Schritte implantiert, so daß darauf eine Zone 12 vom
N⁺-Typ ausgebildet wird, die auf beiden Seiten, in der
Source-Drain-Richtung, durch Zonen vom P-Typ (bei denen
es sich um die Kanäle 28 und 14 im Endzustand der Vorrichtung
handelt) flankiert und mit einer Oxidschicht
40, wie in Fig. 3A gezeigt, bedeckt wird. Die Oxidschicht
40 ist in den Bereichen auf beiden Seiten der Kanäle besonders
dick und enthält eine Zone vom P⁺-Typ unterhalb
davon, wie in Fig. 3B gezeigt. Als nächstes wird ein kleines,
genau begrenztes Loch 42 in die Oxidschicht 40 eingeätzt,
wie in den Fig. 4A und 4B zu sehen. Die Ränder
des Loches 42 liegen gut innerhalb und in einer gewissen
Entfernung von den Grenzen 26 des dicken Teils der Oxidschicht
40, wie in Fig. 4B zu sehen. Diese Trennung wird
dadurch erreicht, daß eine besondere Trennstufe benutzt
wird, um das Loch 42 in der genau richtigen Lage und
Größe anzubringen, die benötigt werden, um die Ränder
der dicken Oxidschicht zu vermeiden.
Wie in den Fig. 5A und 5B gezeigt, können nun die
dünnen Oxidschichten 22 in dem Loch 42 gezogen werden,
frei von den störenden Randeffekten der dicken Oxidschicht
und unmittelbar bedeckt durch eine polykristalline Siliziumschicht
16. Die dünne Oxidschicht 22 wird nun dicht
abgeschlossen innerhalb von und geschützt durch die Polysiliziumschicht
16. Sie wird dadurch von allen späteren
Beanspruchungen, Ätzungen und anderen Verfahren, welche
die zerbrechliche und empfindliche dünne Oxidschicht 22
beeinträchtigen könnten, abgeschirmt.
Nunmehr werden Schlitze in die Schicht 16 eingeätzt,
um sie in die einzelnen schwimmenden Polysiliziumgate-
Zonen 16 zu unterteilen, und es wird eine Zwischenpolyoxidschicht
(interpoly oxide layer) 44 oberhalb der Gate-
Zonen 16 ausgebildet, um diese vollständig zu isolieren.
Dann wird eine zweite Polysiliziumschicht 30 über der
Oxidschicht 44 ausgebildet, um eine leitende Schicht zu
bilden, aus der die Steuergate-Anschlüsse 30 hergestellt
werden können. Das Ergebnis und der Aufbau sind in den
Fig. 6A und 6B dargestellt.
In Fig. 7A ist der in Fig. 6A und 6B dargestellte
Aufbau maskiert und geätzt, wobei die Schlitze 46, 47
und 48 sowie ein Loch 50 geschaffen werden. Diese Ätzstufe
bewirkt eine Ausrichtung des floating gate
16 mit der Steuergate-Zone 30, die Maskierung erfolgt dabei
so, daß die Ränder 24 der Gate-Zonen außerhalb der
dünnen Oxidzone 22 und gegenüber dieser versetzt liegen.
Demzufolge ist die dünne Oxidschicht an ihren Rändern
keinerlei Ätzwirkung ausgesetzt, welche sie leicht angreifen
und beschädigen könnten.
In Fig. 7A ist zu sehen, daß die Schlitze 46 und 47
die Teile der Polysiliziumschichten 16 und 30 voneinander
trennen, so daß eine Zweifach-Stapelgate-Zone 29 geschaffen
wird. Durch die Ausbildung der Wahlgate-Zone 29
mittels einer sich selbst ausrichtenden Ätzstufe und
als gestapelte Struktur kann die Wahlgate-Zone 29 dichter
an den Speichertransistor herangerückt werden, womit eine
höhere Zellendichte und eine geringere Plättchengröße
erreicht werden. Die unteren und oberen Teile der Wahlgate-
Zone 29 sind elektrisch miteinander durch einen geeigneten
vergrabenen Kontakt oder eine andere an sich allgemein bekannte
entsprechende Vorrichtung verbunden. Dies ist in
der Zeichnung durch die Verbindung 52 (Fig. 7A) schematisch
angedeutet.
Es kann nun eine Ionenimplantation durch die Öffnungen
46, 47, 48 und 50 (Fig. 7A) erfolgen, so daß die N⁺-
Zone 12 ausgedehnt wird und die N⁺-Zonen 27 und 10, wie
in Fig. 8A und 2A gezeigt, erzeugt werden. Die P-Zonen
28 und 14 erfahren gleichzeitig eine Verkleinerung ihrer
Abmessungen und werden zu den Kanälen unterhalb des Wahltransistors
bzw. des Speichertransistors, wie in Fig. 2
und 8A gezeigt. Fig. 8A zeigt auch wie die Vorrichtung
durch Ausbildung einer anderen schützenden Isolierschicht
54 auf der Oberseite vervollständigt werden kann, wobei
in der Schicht 54 Öffnungen an Kontaktstellen geschaffen
und durch Metallisieren der Oberfläche Kontakte wie der
Kontakt 15 hergestellt werden.
Die vorstehend beschriebene Ausbildung und das beschriebene
Verfahren sind noch mit vielen weiteren Vorteilen
verbunden. Durch Verlegen der Tunnel- oder Dünnschichtoxidzone
zwischen den Wahltransistor und den
Speichertransistor ergibt sich ein gestapelter Aufbau, der
eine kleinere Gesamtzellgröße und eine größere Packungsdichte
auf dem Plättchen erlaubt. Da die dünne Oxidschicht
mit nur einer Ätzstufe ausgeführt zu werden
braucht, können die Abmessungen kleiner, besser kontrollierbar
und besser berechenbar sein. Dies wiederum bedeutet höhere
Ausstoßziffern an brauchbaren Stücken. Das Ätzen des
Loches 42 ist von vornherein ein besser steuerbarer Prozeß
als das Ätzen des Feldoxids, und auch die Dünnschichtoxidfläche
läßt sich besser kontrollieren. Da die Dünnschichtoxidfläche
kleiner sein kann, wird auch ihr Beitrag zu
der Kapazität zwischen dem floating gate 16 und
der Zone 12 verringert. Außerdem ist das Gate 16
besser steuerbar durch die Steuergate-Zone 30.
Bei den Vorrichtungen der hier beschriebenen Art
werden oft Materialien wie thermisches Nitrid und aufgedampftes
Nitrid für die dünne Oxidschicht 22 und die
Interpolyoxidschicht 44 substituiert. Wenn daher in der
Beschreibung und den Ansprüchen von Oxid gesprochen wird,
so ist zu beachten, daß darin auch Nitridmaterialien eingeschlossen
sein sollen. In gleicher Weise können feuerfeste
Metalle oder Silizide anstelle des Polysiliziums
in den Gate-Zonen verwendet werden. Daher soll der Ausdruck
Polysilizium in der Weise interpretiert werden,
daß er auch diese Materialien mit einschließt, wenn er
in der Beschreibung und den Ansprüchen erwähnt wird.
Die Erfindung erstreckt sich ferner auch auf Vorrichtungen
mit Kanälen vom P-Typ. Schließlich sind noch viele
weitere Möglichkeiten zur Abwandlung und Anwendung der
Erfindung gegeben, als sie hier im einzelnen beschrieben
sind.
Claims (8)
1. Elektrisch programmierbare und löschbare Speicherzelle
mit einem floating gate (16) an einem Halbleiterbauelement
mit einem Substrat von einem Leitfähigkeitstyp,
wobei auf dem Substrat eine erste
Source-Zone (10) und eine Drain-Zone (12) vom entgegengesetzten
Leitfähigkeitstyp vorgesehen sind,
die durch eine erste Kanalzone (14) verbunden sind,
und ein von allen diesen Zonen isolierter floating
gate (16), von dem ein erster Teil (18) die erste
Kanalzone (14) überlagert und von dem ein zweiter
Teil (20) zumindest die erste Source- und Drain-
Zone (10, 12) in einem Überlappungsbereich (23)
überlagert, vorgesehen ist,
dadurch gekennzeichnet,
daß innerhalb dieses Überlappungsbereichs (23) eine
Tunnelzone (22), deren Grenzen innerhalb von und versetzt
zu den Grenzen (24, 26) des Überlappungsbereiches
(23) verlaufen, angeordnet ist und daß ein leitender
Steuergateanschluß (30), dem gegenüber das
floating gate (16) isoliert ist, dieses überlagert.
2. Speicherzelle nach Anspruch 1,
dadurch gekennzeichnet,
daß der erste Teil (18) und der zweite Teil (20) des
floating gate (16) durch zwei auf entgegengesetzten
Seiten der ersten Kanalzone (14) angeordnete Wege
oder Strompfade verbunden sind.
3. Speicherzelle nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
daß je eine zweite Source- und Drain-Oberflächenzone
vom entgegengesetzten Leitfähigkeitstyp auf dem Substrat
vorgesehen sind, daß eine zweite Kanalzone
(28) diese miteinander verbindet und daß eine Wahlgate-
Zone (29) die zweite Kanalzone (28) überlagert
und von dieser isoliert ist.
4. Speicherzelle nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet,
daß die Wahlgate-Zone (29) eine erste und eine zweite
gestapelte Wahlgate-Zone, die elektrisch miteinander
verbunden sind, aufweist, welche die zweite Kanalzone
(28) überlagern.
5. Speicherzelle nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet,
daß der eine erstgenannte Leitfähigkeitstyp der
P-Typ ist, daß das floating gate (16) und die
Steuergate-Zone (30) aus polykristallinem Silizium
bestehen und daß diese Gate-Zonen gegenüber dem
Substrat und gegeneinander durch Oxid isoliert sind.
6. Speicherzelle nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet,
daß der eine erstgenannte Leitfähigkeitstyp
der P-Typ ist, daß das floating gate (16) und die
Wahlgate-Zone (29) sowie die Steuergate-Zone (30)
aus polykristallinem Silizium bestehen und daß diese
Gate-Zonen gegenüber dem Substrat und gegeneinander
durch Oxid isoliert sind.
7. Speicherzelle nach einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet,
daß die Tunnelzone (22) eine dünne Oxidschicht aufweist,
deren Dicke wesentlich kleiner ist als die
des Rests des isolierenden Oxids im Überlappungsbereich
(23).
8. Speicherzelle nach einem der Ansprüche 1 bis 7,
dadurch gekennzeichnet,
daß der Überlappungsbereich (23) zwischen der
ersten Kanalzone (14) und der zweiten Kanalzone (28)
angeordnet und im wesentlichen mit diesem fluchtend
ausgerichtet ist.
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