DE19814115A1 - Halbleiteranordnung und Verfahren zu deren Herstellung - Google Patents
Halbleiteranordnung und Verfahren zu deren HerstellungInfo
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Description
Die vorliegende Erfindung bezieht sich auf eine Halbleiteran
ordnung und ein Verfahren zu deren Herstellung, und im ein
zelnen auf eine Halbleiteranordnung mit vertikaler Struktur
mit verringerter Durchlaßspannung und verbessertem Ferti
gungsertrag und auf ein Verfahren zu deren Herstellung.
Fig. 43 zeigt den Aufbau eines Bipolartransistors mit iso
liertem Gate (nachfolgend als IGBT bezeichnet) 90 als ein
Beispiel für eine Vertikalhalbleiteranordnung, bei der der
Hauptstrom in Bezug auf die Hauptoberfläche des Substrats in
vertikaler Richtung fließt.
Gemäß Fig. 43 umfaßt der IGBT 90 einen Halbleitergrundkörper
1 bestehend aus einer P⁺-Kollektorschicht 20, einer N⁺-
Pufferschicht 21 und einer N⁻-Schicht 22, die übereinanderge
schichtet sind, eine Gateelektrode 27, die selektiv auf der
oberen Hauptoberfläche des Halbleitergrundkörpers 1 gebildet
ist, insbesondere auf der äußeren Hauptoberfläche der N⁻-
Schicht 22, wobei sich ein Gateisolierfilm 26 dazwischen be
findet, eine selektiv auf der oberen Hauptoberfläche des
Halbleitergrundkörpers 1 gebildete Emitterelektrode 28 und
eine auf der unteren Oberfläche des Halbleitergrundkörpers 1,
insbesondere auf der äußeren Hauptoberfläche der P⁺-
Kollektorschicht 20 gebildete Kollektorelektrode 29.
Ein P-Basisbereich 23 ist selektiv in einem Teil gebildet,
der sich ausgehend von der Oberfläche der N⁻-Schicht 22 in
deren Inneres erstreckt, und ein Paar N⁺-Emitterbereiche 24
sind selektiv in einem bestimmten Abstand gegenüberliegend in
einem Teil gebildet, der sich ausgehend von der Oberfläche
des P-Basisbereichs 23 in dessen Inneres erstreckt. Auf den
gegenüberliegenden Enden des Paars der N⁺-Emitterbereiche 24
und dem dazwischen befindlichen P-Basisbereich 23 ist die
Emitterelektrode 28 gebildet. Die Gateelektrode 27 befindet
sich über den anderen Enden des Paars der N⁺-Emitterbereiche
24, dem neben diesen Enden befindlichen Teil des P-
Basisbereichs 23 und dem neben dem P-Basisbereich 23 befind
lichen Teil der N⁻-Schicht 22, wobei der Gateisolierfilm 26
dazwischen angeordnet ist. Beim Betrieb der Anordnung dient
der zwischen der N⁻-Schicht 22 und den N⁺-Emitterbereichen 24
unterhalb der Gateelektrode 27 befindliche Teil innerhalb der
Oberfläche des P-Basisbereichs 23 als ein Kanalbereich 25.
Der P-Basisbereich 23, die N⁺-Emitterbereiche 24, der Gatei
solierfilm 26, die Gateelektrode 27 und die Emitterelektrode
28, die auf der oberen Hauptoberfläche des Halbleitergrund
körpers 1 gebildet sind, bilden einen MOSFET, wobei dieser
Teil als MOS-Bereich 10 bezeichnet wird.
Es folgt eine Beschreibung der Funktionsweise des IGBT 90.
Das Anlegen einer positiven Spannung an die Gateelektrode 27
führt zu einer Inversion der Oberfläche des P-Basisbereichs
23 unmittelbar unterhalb der Gateelektrode 27 in einen N-
Leitungstyp zur Bildung des Kanalbereichs 25, so daß Elektro
nen von den N⁺-Emitterbereichen 24 über den Kanalbereich 25
in die N⁻-Schicht 22 injiziert werden. Gleichzeitig werden
eine sehr große Zahl von Löchern (Minoritätsladungsträger)
von der P⁺-Kollektorschicht 20 in die N⁻-Schicht 22 inji
ziert, so daß die N⁻-Schicht 22 eine Leitfähigkeitsänderung
erfährt, die zu dem Vorteil führt, daß der elektrische Wider
stand der N⁻-Schicht 22 relativ gering wird.
Bei der vorgenannten Funktionsweise des IGBT 90 kann der
elektrische Widerstand der die Leitfähigkeitsänderung erfah
renden N-Schicht 22 durch die nachstehende Gleichung (1)
ausgedrückt werden:
In dieser Gleichung (1) kennzeichnet R den elektrischen Wi
derstand der N⁻-Schicht 22, W die Dicke der N⁻-Schicht 22, D
Diffusionskoeffizienten der Ladungsträger und τ die Le
bensdauer der Ladungsträger in der N⁻-Schicht 22. Dementspre
chend zeigt die Gleichung (1), daß der elektrische Widerstand
der N⁻-Schicht 22 in hohem Maße von der Dicke der N⁻-Schicht 22
und von der Lebensdauer der Ladungsträger in der N⁻-
Schicht 22 abhängig ist.
Ein Erhöhen der Durchbruchspannung des IGBT 90 erfordert eine
zunehmende Dicke der N⁻-Schicht 22, was zu dem Problem eines
hohen elektrischen Widerstands führt. Ein Unterdrücken des
Anstiegs des elektrischen Widerstands auf einen geringst mög
lichen Wert erfordert eine Verlängerung der Lebensdauer der
Ladungsträger. Die Lebensdauer der Ladungsträger ist jedoch
hohem Maße von der Menge der in der Halbleiterschicht ent
haltenen Metallstörstellen, insbesondere Schwermetallstör
stellen, abhängig.
Ein unbearbeitetes, neues Halbleitersubstrat (Wafer) enthält
nahezu keine Schwermetallstörstellen. Die Halbleiterschichten
werden jedoch bei verschiedenen Verarbeitungsschritten zur
Fertigung der Halbleiteranordnungen unvermeidbar durch
Schwermetallstörstellen verunreinigt.
Es folgt eine beispielhafte Beschreibung der Verunreinigung
durch Schwermetallstörstellen anhand des Herstellungsprozes
ses des IGBT 90. Um bei dem IGBT 90 beispielsweise eine
Durchbruchsspannung von 2000 V oder darüber zu erzielen, muß
die N⁻-Schicht 22 eine Dicke von 150 µm oder darüber aufwei
sen. Bei einem IGBT mit einer mittleren Durchbruchsspannung
(beispielsweise einer Durchbruchsspannung von ungefähr 1200
V) oder weniger, werden eine N⁺-Pufferschicht und eine N⁻-
Schicht im allgemeinen durch epitaxiales Aufwachsen auf ein
P⁺-Substrat gebildet. Dieses Verfahren kann aber nur deshalb
eingesetzt werden, weil die N⁻-Schicht eine geringe Dicke
aufweist, wogegen das Erzeugen einer N⁻-Schicht 22 mit einer
Dicke von 150 µm oder darüber durch epitaxiales Wachstum der
zeit technisch sehr schwierig und sehr teuer ist.
Dementsprechend wird bei der Herstellung des IGBT 90 ein ein
kristallines N⁻-Siliziumsubstrat als Halbleitersubstrat vor
bereitet und N-Störstellen werden von der Rückseite des N⁻-
Sillziumsubstrats (der Seite, auf der die Kollektorelektrode
gebildet ist) durch Ionenimplantation eingebracht, wobei eine
für das Erzeugen der N⁺-Pufferschicht 21 gewünschte Diffusi
onstiefe durch thermische Diffusion erzielt wird. Danach wer
den P-Störstellen durch Ionenimplantation von der Rückseite
des N⁻-Siliziumsubstrats eingebracht, gefolgt von einer ther
mischen Diffusion bis zu einer für die Bildung der P⁺-
Kollektorschicht 20 gewünschten Diffusionstiefe.
Da bei der Herstellung der N⁺-Pufferschicht 21 eine thermi
sche Behandlung beispielsweise bei 1200°C für 20 Stunden
durchgeführt wird, ist die Wahrscheinlichkeit der Verunreini
gung durch Schwermetallstörstellen höher als im Falle eines
IGBT mit einer mittleren Durchbruchspannung oder darunter,
bei dem ein solcher Verarbeitungsschritt nicht erforderlich
ist.
Halbleiteranordnungen mit langer Ladungsträgerlebensdauer er
fordern eine Unterdrückung der Verunreinigung durch Schwerme
tallstörstellen, wodurch hohe Ausrüstungsinvestitionen zur
Verbesserung des Fertigungssystems und dergleichen erforder
lich sind. Im allgemeinen wird jedoch zur Vermeidung der Ver
unreinigung durch Schwermetallstörstellen und der damit ver
bundenen verringerten Ladungsträgerlebensdauer ohne das Er
fordernis solcher Ausrüstungsinvestitionen ein Getterverfah
ren eingesetzt zum Ausgrenzen der schädlichen Schwermetall
verunreinigungen aus den Halbleiterschichten bei der Herstel
lung der Halbleiteranordnungen.
Schwermetallverunreinigungen wie beispielsweise Eisen (Fe)
und Kupfer (Cu) haben die Eigenschaft des Abscheidens an Kri
stalldefekten des Siliziums und weisen bei hohen Temperaturen
sehr hohe Diffusionskoeffizienten auf. Bei der Getterung wer
den diese Eigenschaften genutzt. Bekannte Getterverfahren um
fassen die Eigengetterung (intrinsic gettering), bei der eine
einen Getterkern bildende Kristalldefektschicht in einem sol
chen Teil des Siliziumsubstrats gebildet wird, daß die elek
trischen Eigenschaften nicht beeinflußt werden, und die
Fremdgetterung (extrinsic gettering), bei der eine mechanisch
zerstörte Schicht durch Bilden von Kristalldefekten auf der
Rückseite des Wafers mittels Sandbestrahlung oder dergleichen
als Getterungsschicht gebildet wird, oder bei der eine Poly
siliziumschicht mit vielen Kristalldefekten gebildet wird.
Bei dem bekannten Fremdgetterverfahren wird die Getterungs
schicht in den meisten Fällen abschließend entfernt.
Die japanische Offenlegungsschrift Nr. 58-138035 zeigt bei
spielsweise eine Struktur, bei der eine Polysiliziumschicht
zur Getterung auf der Rückseite eines Halbleitersubstrats ge
bildet ist, wobei ein Entfernen der Polysiliziumschicht bei
der Bildung einer Elektrode auf der Rückseite vorgeschlagen
wird. Weiterhin zeigt die japanische Offenlegungsschrift Nr.
7-38102 eine Struktur, bei der eine Polysiliziumschicht oder
eine sandbestrahlte Schicht zur Getterung auf einer Oberflä
che einer Kollektorschicht eines IGBT gebildet ist, die aber
vor der Bildung einer Kollektorelektrode entfernt werden.
Wie bereits erwähnt, weisen Vertikalhalbleiteranordnungen mit
hohen Durchbruchspannungen das Problem auf, daß sie zu einer
Verunreinigung durch Schwermetallstörstellen neigen.
Es ist Aufgabe der Erfindung, eine Vertikalhalbleiteranord
nung mit hoher Durchbruchspannung und ein Verfahren zu deren
Herstellung bereitzustellen, wobei eine Verringerung der La
dungsträgerlebensdauer aufgrund einer Verunreinigung durch
Schwermetallstörstellen vermieden wird und wobei die Gette
rungsschicht unter Berücksichtigung bisher nicht beachteter
Eigenschaften wirksam eingesetzt wird.
Die Aufgabe wird erfindungsgemäß gelöst durch eine Halblei
teranordnung mit: einer ersten Halbleiterschicht eines ersten
Leitungstyps, einer zweiten Halbleiterschicht eines zweiten
Leitungstyps mit relativ hoher Konzentration, die zur Bildung
einer Grenzfläche zu einer ersten Hauptfläche der ersten
Halbleiterschicht bereitgestellt ist, einer Getterungsschicht
zum Bilden einer Grenzfläche zu einer ersten Hauptoberfläche
der zweiten Halbleiterschicht auf der bezüglich der Grenzflä
che zu der ersten Halbleiterschicht gegenüberliegenden Seite,
zum Aussondern von Metallverunreinigungen, einer ersten
Hauptelektrode, die sich zumindest mit einer ersten Haupt
oberfläche der Getterungsschicht auf der bezüglich der Grenz
fläche zu der zweiten Halbleiterschicht gegenüberliegenden
Seite in Kontakt befindet, und einer zweiten Hauptelektrode,
die auf einer bezüglich der ersten Hauptoberfläche der ersten
Halbleiterschicht gegenüberliegenden zweiten Hauptoberfläche
der ersten Halbleiterschicht angeordnet ist.
Gemäß einer ersten bevorzugten Weiterbildung weist die erste
Halbleiterschicht in ihrem Innern eine dritte Halbleiter
schicht des ersten Leitungstyps mit relativ hoher Konzentra
tion auf zur Bildung einer Grenzfläche zu der zweiten Halb
leiterschicht.
Gemäß einer zweiten bevorzugten Weiterbildung wird die Gette
rungsschicht durch eine beschädigte Schicht mit durch mecha
nische Beschädigung verursachten Kristalldefekten gebildet.
Gemäß einer dritten bevorzugten Weiterbildung wird die Gette
rungsschicht durch eine Polysiliziumschicht mit Kristallde
fekten gebildet.
Gemäß einer vierten bevorzugten Weiterbildung ist die Polysi
liziumschicht selektiv auf der ersten Hauptoberfläche der
zweiten Halbleiterschicht gebildet, wobei sich die erste
Hauptelektrode auch mit der zweiten Halbleiterschicht in Kon
takt befindet.
Gemäß einer fünften bevorzugten Weiterbildung weist die Get
terungsschicht in einer Draufsicht die Form einer Vielzahl
beabstandeter Streifen auf.
Gemäß einer sechsten bevorzugten Weiterbildung weist die Get
terungsschicht in einer Draufsicht die Form einer Vielzahl
beabstandeter inselförmiger Bereiche auf.
Weiterhin wird die Aufgabe gelöst durch ein Verfahren zum
Herstellen einer Halbleiteranordnung mit den Schritten:
(a) Bilden einer zum Aussondern von Metallverunreinigungen
dienenden Getterungsschicht auf einer ersten Hauptoberfläche
eines Halbleitersubstrats eines ersten Leitungstyps, (b) Ein
bringen von Verunreinigungen eines zweiten Leitungstyps durch
die Getterungsschicht in das Halbleitersubstrat und Diffun
dieren der Verunreinigungen mit relativ hoher Konzentration
bis zu einer ersten Tiefe mittels einer thermischen Diffusi
on, um einen Bereich herzustellen, innerhalb dem die Verun
reinigungen des zweiten Leitungstyps eine erste Halbleiter
schicht des ersten Leitungstyps nicht erreichen, und zum Her
stellen eines Bereichs, innerhalb dem die Verunreinigungen
des zweiten Leitungstyps in eine zweite Halbleiterschicht
diffundieren, die eine Grenzfläche zu der Getterungsschicht
bildet, (c) Bilden einer ersten Hauptelektrode, die sich zu
mindest mit einer ersten Hauptoberfläche der Getterungs
schicht auf der bezüglich der Grenzfläche zu der zweiten
Halbleiterschicht gegenüberliegenden Seite in Kontakt befin
det, und (d) Bilden einer zweiten Hauptelektrode, die sich
mit einer zweiten Hauptoberfläche des Halbleitersubstrats auf
der bezüglich der ersten Hauptoberfläche gegenüberliegenden
Seite in Kontakt befindet.
Gemäß einer ersten bevorzugten Weiterbildung umfaßt das Halb
leiteranordnungsherstellungsverfahren weiterhin, vor dem
Schritt (b), den Schritt des Einbringens von Verunreinigungen
des ersten Leitungstyps durch die Getterungsschicht in das
Halbleitersubstrat und des Diffundierens der Verunreinigungen
bis zu einer gegenüber der ersten Tiefe tieferen zweiten Tie
fe mittels einer thermischen Diffusion, um eine dritte Halb
leiterschicht mit relativ hoher Konzentration zu bilden.
Gemäß einer zweiten bevorzugten Weiterbildung umfaßt der
Schritt (a) den Schritt des Sandbestrahlens der ersten
Hauptoberfläche des Halbleitersubstrats zum Erzielen einer
mechanischen Beschädigung zum Verursachen von Kristalldefek
ten.
Gemäß einer dritten bevorzugten Weiterbildung umfaßt der
Schritt (a) den Schritt des Bildens einer Polysiliziumschicht
mittels CVD auf einer Hauptoberfläche des Halbleiter
substrats.
Gemäß einer vierten bevorzugten Weiterbildung umfaßt der
Schritt des Bildens der Polysiliziumschicht den Schritt des
Bildens der Polysiliziumschicht über der gesamten Hauptober
fläche des Halbleitersubstrats und des anschließenden Muster
bildens durch Fotolithografie zum selektiven Entfernen der
Polysiliziumschicht.
Alternativ wird die vorgenannte Aufgabe gelöst durch eine
Halbleiteranordnung mit einem Halbleitergrundkörper, der auf
Grundlage eines Halbleitersubstrats eines ersten Leitungstyps
gebildet ist und eine Vielzahl von Halbleiterschichten auf
weist, einer auf einer ersten Hauptoberfläche des Halbleiter
grundkörpers gebildeten ersten Hauptelektrode, und einer auf
einer bezüglich der ersten Hauptoberfläche gegenüberliegenden
zweiten Hauptoberfläche des Halbleitergrundkörpers gebildeten
zweiten Hauptelektrode, wobei ein Hauptstrom zwischen der er
sten und zweiten Hauptelektrode fließt, wobei die erste
Hauptoberfläche des Halbleitergrundkörpers eine Hauptoberflä
che einer Getterungsschicht zum Aussondern von Metallverun
reinigungen ist, wobei der Halbleitergrundkörper eine erste
Halbleiterschicht eines zweiten Leitungstyps mit relativ ho
her Konzentration zur Bildung einer Grenzfläche zu der Gette
rungsschicht aufweist, und wobei die erste Hauptelektrode zu
mindest auf der Getterungsschicht gebildet ist.
Gemäß einer ersten bevorzugten Weiterbildung der alternativen
Halbleiteranordnung umfaßt der Halbleitergrundkörper eine
zweite Halbleiterschicht des ersten Leitungstyps mit relativ
hoher Konzentration zur Bildung einer Grenzfläche zu einer
bezüglich der Grenzfläche zu der Getterungsschicht gegenüber
liegenden Hauptoberfläche der ersten Halbleiterschicht.
Entsprechend der erfindungsgemäßen Halbleiteranordnung führt
das Vorhandensein der Getterungsschicht zum Aussondern der
bei der Bildung der zweiten Halbleiterschicht des zweiten
Leitungstyps unvermeidbar eingebrachten Metallverunreinigun
gen in der Getterungsschicht. Dies verhindert ein Ansteigen
der Metallstörstellen beim Herstellungsvorgang, wodurch die
Ladungsträgerlebensdauer in der ersten Halbleiterschicht er
höht wird. Danach wird der elektrische Widerstand zur Verrin
gerung der Durchlaßspannung reduziert. Da die erste Haupte
lektrode zumindest auf der Getterungsschicht gebildet ist,
führt das Bilden der Getterungsschicht mit einer unregelmäßi
gen Oberfläche zu einer vergrößerten Kontaktfläche mit der
ersten Hauptelektrode, wodurch der Kontaktwiderstand und da
mit die Durchlaßspannung verringert wird. Dies führt gemein
sam mit der Verringerung der Durchlaßspannung durch die Get
terung der Metallverunreinigungen zu einer weiteren Verringe
rung der Durchlaßspannung der Halbleiteranordnung.
Entsprechend der Halbleiteranordnung gemäß der ersten bevor
zugten Weiterbildung wird ein Erreichen der zweiten Halblei
terschicht durch die sich beim Abschalten der Halbleiteran
ordnung ausgehend von der zweiten Hauptelektrode erstreckende
Verarmungsschicht verhindert, wodurch eine Abschnürung ver
mieden wird. Auch dieser Aufbau führt zu einem Ablagern der
bei der Bildung der dritten Halbleiterschicht unvermeidlich
eingebrachten Metallverunreinigungen in der Getterungs
schicht, wodurch ein Anstieg der Metallstörstellen beim Her
stellungsvorgang vermieden wird. Dies führt zu einem Anstieg
der Ladungsträgerlebensdauer in der ersten Halbleiterschicht,
daß der elektrische Widerstand und damit die Durchlaßspan
nung verringert werden.
Entsprechend der Halbleiteranordnung gemäß der zweiten bevor
zugten Weiterbildung, ist eine einfache Einstellung der Größe
und Anzahl der Kristalldefekte durch Ausgestalten des Verfah
rens zum Aufbringen der mechanischen Beschädigung möglich, da
die Getterungsschicht durch eine beschädigte Schicht gebildet
wird. Auch eine beliebige Einstellung des Rauheitsgrads auf
der Oberfläche ist möglich. Dies ermöglicht eine Vergrößerung
der Kontaktfläche mit der ersten Hauptelektrode und damit ei
ne Verringerung des elektrischen Widerstands, wodurch die
Durchlaßspannung verringert werden kann.
Entsprechend der Halbleiteranordnung gemäß der dritten bevor
zugten Weiterbildung ist die Getterungsschicht aus einer Po
lysiliziumschicht gebildet. Unregelmäßigkeiten auf der Ober
fläche der Polysiliziumschicht vergrößern die Kontaktfläche
mit der ersten Hauptelektrode und führen damit zu einer Ver
ringerung des elektrischen Widerstands. Da die Dicke der Po
lysiliziumschicht auf relativ einfache Weise gesteuert werden
kann, können Änderungen der Durchlaßspannung aufgrund unter
schiedlicher Dicken der Polysiliziumschichten verhindert wer
den.
Entsprechend der Halbleiteranordnung gemäß der vierten bevor
zugten Weiterbildung ist die Polysiliziumschicht selektiv ge
bildet. Im Vergleich zum Fall der Bildung der Polysilizium
schicht auf der gesamten Oberfläche werden Spannungen auf
grund eines auf der Polysiliziumschicht gebildeten Oxydfilms
verringert, wodurch eine Krümmung des Halbleitersubstrats
verhindert wird.
Entsprechend der Halbleiteranordnung gemäß der fünften bevor
zugten Weiterbildung wird ein Krümmen der äußeren Randab
schnitte des Halbleitersubstrats in einer Richtung senkrecht
zur Richtung der Anordnung der Vielzahl von Streifen sicher
verhindert.
Entsprechend der Halbleiteranordnung gemäß der sechsten be
vorzugten Weiterbildung wird ein Krümmen des Rands des Halb
leitersubstrats in jedem Abschnitt verhindert.
Entsprechend dem erfindungsgemäßen Halbleiteranordnungsher
stellungsverfahren wird ein für die Halbleiteranordnung ge
eignetes Herstellungsverfahren bereitgestellt. Da die zweite
Halbleiterschicht nach der Bildung der Getterungsschicht her
gestellt wird, führt die Erwärmung bei dem thermischen Diffu
sionsvorgang zu einem Absondern der bei der Bildung der zwei
ten Halbleiterschicht unvermeidbar in den Halbleitergrundkör
per eingebrachten Metallverunreinigungen in der Getterungs
schicht.
Entsprechend dem Halbleiteranordnungsherstellungsverfahren
gemäß der ersten bevorzugten Weiterbildung wird ein für die
Halbleiteranordnung gemäß der ersten bevorzugten Weiterbil
dung geeignetes Herstellungsverfahren bereitgestellt. Da die
dritte Halbleiterschicht nach der Bildung der Getterungs
schicht gebildet wird, führt das Erwärmen bei dem thermischen
Diffusionsvorgang zu einem Absondern der bei der Herstellung
der dritten Halbleiterschicht unvermeidbar in den Halbleiter
grundkörper eingebrachten Metallverunreinigungen in der Get
terungsschicht.
Entsprechend dem Halbleiteranordnungsherstellungsverfahren
gemäß der zweiten bevorzugten Weiterbildung kann die Gette
rungsschicht relativ einfach gebildet werden. Größe und An
zahl der Kristalldefekte können durch Einstellen der Korngrö
ße des für die Sandbestrahlung verwendeten Strahlmittels auf
einfache Weise eingestellt werden, und auch der Oberflächen
rauheitsgrad kann beliebig eingestellt werden.
Entsprechend dem Halbleiteranordnungsherstellungsverfahren
gemäß der dritten bevorzugten Weiterbildung ist es möglich,
Änderungen der Dicken der Polysiliziumschichten verschiedener
Halbleiteranordnungen zu verhindern, da die Dicke der Polysi
liziumschichten relativ einfach gesteuert werden kann, wo
durch Änderungen der Durchlaßspannung aufgrund unterschiedli
cher Dicken verhindert werden.
Entsprechend dem Halbleiteranordnungsherstellungsverfahren
gemäß der vierten bevorzugten Weiterbildung ist ein selekti
ves Bilden der Polysiliziumschicht auf einfache Weise mög
lich. Verglichen mit dem Fall des Bildens der Polysilizium
schicht auf der gesamten Oberfläche können Spannungen auf
grund eines auf der Polysiliziumschicht gebildeten Oxydfilms
verringert werden, wodurch ein Krümmen des Halbleiter
substrats verhindert wird.
Entsprechend der alternativen erfindungsgemäßen Halbleiteran
ordnung führt das Vorhandensein der Getterungsschicht auf ei
ner Hauptoberfläche des Halbleitergrundkörpers zu einer Ab
sonderung der bei der Bildung der ersten Halbleiterschicht
des zweiten Leitungstyps in dem Halbleitersubstrat des ersten
Leitungstyps unvermeidbar in den Halbleitergrundkörper einge
brachten Metallverunreinigungen in der Getterungsschicht. Da
durch wird ein Anstieg der Metallstörstellen in dem Halblei
tergrundkörper verhindert, was zu einer Erhöhung der Ladungs
trägerlebensdauer in dem Halbleitersubstratabschnitt des er
sten Leitungstyps und damit zu einer Verringerung des elek
trischen Widerstands führt, wodurch die Durchlaßspannung ver
ringert werden kann. Da die erste Hauptelektrode zumindest
auf der Getterungsschicht gebildet ist, führt ein Bilden der
Getterungsschicht mit unregelmäßiger Oberfläche zu einer Ver
größerung der Kontaktfläche mit der ersten Hauptelektrode und
damit zu einem verringerten Kontaktwiderstand, wodurch die
Durchlaßspannung verringert wird. Dies führt gemeinsam mit
der Verringerung der Durchlaßspannung durch Getterung der Me
tallverunreinigungen zu einer weiteren Verringerung der
Durchlaßspannung der Halbleiteranordnung.
Entsprechend der alternativen Halbleiteranordnung gemäß der
ersten bevorzugten Weiterbildung wird ein Erreichen der er
sten Halbleiterschicht durch die sich beim Abschalten der
Halbleiteranordnung ausgehend von der Seite der zweiten Haup
telektrode erstreckende Verarmungsschicht vermieden, wodurch
eine Abschnürung verhindert wird. Auch dieser Aufbau führt zu
einem Absondern der bei der Bildung der zweiten Halbleiter
schicht des ersten Leitungstyps in dem Halbleitersubstrat des
ersten Leitungstyps unvermeidbar in den Halbleitergrundkörper
eingebrachten Metallverunreinigungen in der Getterungs
schicht, wodurch ein Anstieg der Metallstörstellen in dem
Halbleitergrundkörper vermieden wird. Dies führt zu einer
Verlängerung der Ladungsträgerlebensdauer in dem Halbleiter
substratabschnitt des ersten Leitungstyps und damit zu einem
verringerten elektrischen Widerstand und einer verringerten
Durchlaßspannung.
Nachfolgend wird die vorliegende Erfindung anhand von Ausfüh
rungsbeispielen unter Bezugnahme auf die beiliegenden Zeich
nungen näher erläutert. Es zeigen:
Fig. 1 eine Schnittansicht des Aufbaus einer Halbleiteranord
nung nach einem ersten erfindungsgemäßen Ausführungsbeispiel,
Fig. 2 bis 8 Schnittansichten des Herstellungsvorgangs der
Halbleiteranordnung nach dem ersten erfindungsgemäßen Ausfüh
rungsbeispiel,
Fig. 9 und 10 Beispiele des Aufbaus des MOS-Bereichs,
Fig. 11 ein Diagramm zum Erläutern des Kontaktwiderstands bei
der Elektrode auf der beschädigten Schicht,
Fig. 12 eine Schnittansicht des Aufbaus einer Halbleiteran
ordnung nach einem zweiten bevorzugten erfindungsgemäßen Aus
führungsbeispiel,
Fig. 13 bis 17 Schnittansichten des Herstellungsvorgangs
der Halbleiteranordnung nach dem zweiten bevorzugten erfin
dungsgemäßen Ausführungsbeispiel,
Fig. 18 eine Schnittansicht des Aufbaus einer Halbleiteran
ordnung nach einem dritten bevorzugten erfindungsgemäßen Aus
führungsbeispiel,
Fig. 19 bis 25 Schnittansichten zum Erläutern des Herstel
lungsvorgangs der Halbleiteranordnung nach dem dritten bevor
zugten erfindungsgemäßen Ausführungsbeispiel,
Fig. 26 und 27 das Verhältnis zwischen der Dicke der Poly
siliziumschicht und der Durchlaßspannung,
Fig. 28 eine Schnittansicht eines Aufbaus einer Abwandlung
der Halbleiteranordnung nach dem dritten bevorzugten erfin
dungsgemäßen Ausführungsbeispiel,
Fig. 29 eine Schnittansicht des Herstellungsvorgangs der Ab
wandlung der Halbleiteranordnung nach dem dritten bevorzugten
erfindungsgemäßen Ausführungsbeispiel,
Fig. 30 und 31 Beispiele für die Flächengestaltung der Po
lysiliziumschicht,
Fig. 32 eine Schnittansicht des Aufbaus einer Halbleiteran
ordnung nach einem vierten bevorzugten erfindungsgemäßen Aus
führungsbeispiel,
Fig. 33 bis 37 Schnittansichten des Herstellungsvorgangs der
Halbleiteranordnung nach dem vierten bevorzugten erfindungs
gemäßen Ausführungsbeispiel,
Fig. 38 eine Schnittansicht eines Aufbaus einer Abwandlung
der Halbleiteranordnung nach dem vierten bevorzugten erfin
dungsgemäßen Ausführungsbeispiel,
Fig. 39 eine Schnittansicht des Herstellungsvorgangs der Ab
wandlung der Halbleiteranordnung nach dem vierten bevorzugten
erfindungsgemäßen Ausführungsbeispiel,
Fig. 40 bis 42 Schnittansichten der Strukturen von Halb
leiteranordnungen nach einem fünften bevorzugten erfindungs
gemäßen Ausführungsbeispiel, und
Fig. 43 eine Schnittansicht des Aufbaus einer bekannten Halb
leiteranordnung.
Fig. 1 zeigt eine Schnittansicht eines IGBT 100 als erstes
bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung.
Gemäß Fig. 1 umfaßt der IGBT 100 einen Halbleitergrundkörper
11, der aus einer als Getterungsschicht dienenden beschädig
ten Schicht 102, einer P⁺-Kollektorschicht 103 (zweite Halb
leiterschicht), einer N⁺-Pufferschicht 104 (dritte Halblei
terschicht) und einer N⁺-Schicht 105 (erste Halbleiter
schicht), die übereinandergeschichtet sind, gebildet ist, ei
ne auf der oberen Hauptoberfläche des Halbleitergrundkörpers
11, insbesondere auf der äußeren Hauptoberfläche der N⁻-
Schicht 105, gebildete Gateelektrode 27, wobei ein Gateiso
lierfilm 26 dazwischen angeordnet ist, eine auf der oberen
Hauptoberfläche des Halbleitergrundkörpers 11 selektiv gebil
dete Emitterelektrode 28 (zweite Hauptelektrode) und eine auf
der unteren Hauptoberfläche des Halbleitergrundkörpers 11,
insbesondere auf der äußeren Hauptoberfläche der beschädigten
Schicht 102, gebildete Kollektorelektrode 106 (erste Haupte
lektrode).
Da der Halbleitergrundkörper 11 durch Einbringen und Diffun
dieren von Verunreinigungen in ein einkristallines Silizium
substrat mit N-Störstellen mit relativ geringer Konzentration
hergestellt wird, kann von einer Herstellung auf Grundlage
eines Halbleitersubstrats gesprochen werden. Gleiches gilt
auch für die später beschriebenen zweiten bis fünften bevor
zugten Ausführungsbeispiele.
Ein P-Basisbereich 23 wird selektiv in dem sich von der Ober
fläche der N⁻-Schicht 105 nach innen erstreckenden Teil ge
bildet, und ein Paar N⁺-Emitterbereiche 24 wird selektiv in
einem bestimmten Abstand gegenüberliegend in einem sich von
der Oberfläche des P-Basisbereichs 23 nach innen erstrecken
den Teil gebildet. Die Emitterelektrode 28 wird auf den ge
genüberliegenden Enden des Paars der N⁺-Emitterbereiche 24
und auf dem P-Basisbereich 23 zwischen den gegenüberliegenden
Enden des Paars der N⁺-Emitterbereiche 24 gebildet. Die Gate
elektrode 27 wird auf den anderen Enden des Paars der N⁺-
Emitterbereiche 24, dem neben diesen Enden befindlichen P-
Basisbereich 23 und der neben dem P-Basisbereich 23 befindli
chen N⁻-Schicht 105 gebildet, wobei sich der Gateisolierfilm
26 dazwischen befindet. Im Betrieb der Anordnung dient das
Innere der Oberfläche des P-Basisbereichs 23 zwischen der N⁻-
Schicht 105 und den N⁺-Emitterbereichen 24 unterhalb der Ga
teelektrode 27 als ein Kanalbereich 25. Der P-Basisbereich
23, die N⁺-Emitterbereiche 24, der Gateisolierfilm 26, die
Gateelektrode 27 und die Emitterelektrode 28, die auf der
Seite der oberen Hauptoberfläche des Halbleitergrundkörpers
11 gebildet sind, bilden einen MOSFET, dessen Abschnitt als
MOS-Bereich 10 bezeichnet wird.
Es folgt eine Beschreibung eines Verfahrens zum Herstellen
des IGBT 100 unter Bezugnahme auf die Fig. 2 bis 8. Zuerst
wird in dem in Fig. 2 gezeigten Verarbeitungsschritt ein ein
kristallines Siliziumsubstrat 101 mit N-Störstellen mit rela
tiv geringer Konzentration vorbereitet und seine untere
Hauptoberfläche (die Seite, auf der später die Kollektorelek
trode gebildet wird) wird zur Bildung der beschädigten
Schicht 102 mit mechanisch gebildeten Kristalldefekten sand
bestrahlt. Bei dem Sandbestrahlungsvorgang wird beispielswei
se ein Strahlmittel mit einer Korngröße der Nr. 1200 gemäß
der JIS-Norm (Japanese Industrial Standard) verwendet.
Als nächstes werden in dem in Fig. 3 gezeigten Verarbeitungs
schritt Phosphorionen ausgehend von der Seite der unteren
Hauptoberfläche des Siliziumsubstrats 101 durch Ionenimplan
tation mit einer Dosis von beispielsweise ungefähr 1×1014/cm2
implantiert.
Als nächstes werden die implantierten Phosphorionen in dem in
Fig. 4 gezeigten Verarbeitungsschritt durch thermische Diffu
sion zur Bildung der N⁺-Pufferschicht 104 diffundiert. Die
Diffusionstiefe der N⁺-Pufferschicht 104 beträgt beispiels
weise ungefähr 20 µm. Die Diffusionsbedingungen umfassen
1200°C für ungefähr 20 Stunden plus die Summe der für eine
später beschriebene Wärmebehandlung zur Bildung der P⁺-
Kollektorschicht und zur Bildung des MOS-Bereichs 10 erfor
derlichen.
Danach werden in dem in Fig. 5 gezeigten Verarbeitungsschritt
Borionen ausgehend von der Seite der unteren Hauptoberfläche
des Siliziumsubstrats 101 durch eine Ionenimplantation mit
einer Dosis von beispielsweise ungefähr 1×1015/cm2 implan
tiert.
Als nächstes werden die implantierten Borionen in dem in Fig.
6 gezeigten Verarbeitungsschritt durch thermische Diffusion
zur Bildung der P⁺-Kollektorschicht 103 diffundiert. Die Dif
fusionstiefe der P⁺-Kollektorschicht 103 beträgt 10 µm oder
weniger, und vorzugsweise ungefähr 1 bis 6 µm. Die Diffu
sionsbedingungen umfassen eine Temperatur von 1100°C, eine
Stunde, plus die Summe der für die zur Bildung des MOS-
Bereichs 10 verwendeten thermischen Behandlungen erforderli
chen.
Das Bilden einer dünnen P⁺-Kollektorschicht 103 führt somit
zu einer verringerten, für die thermische Diffusion erforder
lichen Zeitdauer, wodurch die durch die thermische Diffusion
verursachte Schwermetallverunreinigung verringert und damit
auch das Austauschverhältnis zwischen der Umschaltzeitdauer
und der Durchlaßspannung verbessert wird.
Danach wird die obere Hauptoberfläche des Siliziumsubstrats
101 (die Seite, auf der später die Emitterelektrode gebildet
wird) in dem in Fig. 7 gezeigten Verarbeitungsschritt bis zu
einer bestimmten Dicke gemäß der Linie A-A entfernt, um einen
den vorhergehenden Verarbeitungsschritten aufgebrachten
Oxydfilm und durch Rundumeindringen von Ionen bei der Bildung
der Diffusionsschichten erzeugte N- und P-Schichten zu ent
fernen. Der verbleibende Teil des Siliziumsubstrats 101 dient
als die N⁻-Schicht 105. Das Erzielen einer Durchbruchspannung
ungefähr 2000 V erfordert bei dem IGBT 100 eine Dicke der
N⁻-Schicht 105 von 150 µm oder mehr.
Als nächstes wird in dem in Fig. 8 gezeigten Verarbeitungs
schritt der MOS-Bereich 10 auf der Seite der oberen Haupto
berfläche der N⁻-Schicht 105 gebildet. Dann wird die Kollek
torelektrode 106 auf der unteren Hauptoberfläche der beschä
digten Schicht 102 gebildet und der in Fig. 1 gezeigte IGBT
100 damit fertiggestellt. Die P⁺-Kollektorschicht 103 kann
bei der Herstellung des MOS-Bereichs 10 gebildet werden.
Wie bisher beschrieben, wird die beschädigte Schicht 102 in
IGBT 100 zu Beginn des Herstellungsvorgangs gebildet und
die N⁺-Pufferschicht 104, die P⁺-Kollektorschicht 103, der P-
Basisbereich 23 und die N⁺-Emitterbereiche 24 danach. Dement
sprechend werden Schwermetallverunreinigungen durch Getterung
bei den Wärmebehandlungen zur Bildung der Diffusionsschichten
aufgefangen, wodurch eine sichere Getterung der Schwermetall
verunreinigungen ermöglicht wird.
D.h., die Getterung erfolgt beispielsweise bei der Bildung
der N⁺-Pufferschicht 104 für 20 Stunden und bei der Bildung
der P⁺-Kollektorschicht 103 für eine Stunde. Daher werden die
Schwermetallverunreinigungen in den in der beschädigten
Schicht 102 enthaltenen Kristalldefekten aufgefangen, selbst
wenn sie bei der Bildung der N⁺-Pufferschicht 104 und der P⁺-
Kollektorschicht 103 eingebracht werden. Da die Schwermetall
störstellen somit in den funktionsbezogenen Halbleiterschich
ten des IGBT 100 nicht ansteigen, ergibt sich eine längere
Ladungsträgerlebensdauer und ein verringerter elektrischer
Widerstand der N⁻-Schicht 105, wodurch eine Verringerung der
Durchlaßspannung ermöglicht wird.
Bei der Bildung des MOS-Bereichs 10 können Schwermetallverun
reinigungen durch Getterung bei den Wärmebehandlungen zur
Bildung des P-Basisbereichs 23 und der N⁺-Emitterbereiche 24
aufgefangen werden (z. B. bei Temperaturen von ungefähr 1200°C
oder darunter).
Obwohl der in Fig. 1 gezeigte MOS-Bereich 10 lediglich eine
Grundstruktur eines MOSFET aufweist, kann dieser Teil auch
in Fig. 9 oder Fig. 10 gezeigten Aufbau aufweisen.
Fig. 9 zeigt einen MOS-Bereich 10A, der weiterhin eine unter
der Oberfläche des P-Basisbereichs 23 gebildete P⁺-Schicht 30
Verbessern der Latch-up-Widerstandsfähigkeit aufweist.
Die P⁺-Schicht 30 wird so gebildet, daß sie die gegenüberlie
genden Enden des Paars der N⁺-Emitterbereiche 24 abdeckt. Im
übrigen entspricht dieser Aufbau dem des MOS-Bereichs 10. Ob
wohl die Bildung der P⁺-Schicht 30 eine zusätzliche Wärmebe
handlung erfordert, ist dies unproblematisch, da die Gette
rung auch dabei ihre Wirkung zeigt.
Fig. 10 zeigt einen MOS-Bereich 10B mit der P⁺-Schicht 30 zum
Verbessern der Latch-up-Wiederstandsfähigkeit in der Oberflä
che des P-Basisbereichs 23 und weiterhin eine mit dem P-
Basisbereich 23 in der Mitte des P-Basisbereichs 23 in Ver
bindung stehende P-Schicht 231, die an einer gegenüber dem P-
Basisbereich 23 tieferen Stelle diffundiert ist. Im übrigen
stimmt dieser Aufbau mit dem des MOS-Bereichs 10 überein.
Durch das Vorhandensein der P⁺-Schicht 30 und der P-Schicht
231 ist eine zusätzliche Wärmebehandlung erforderlich, wobei
die Getterung dabei aber wirksam ist und sich kein Problem
ergibt.
Bei dem IGBT 100 wird die Kollektorelektrode 106 auf der be
schädigten Schicht 102 ohne Entfernen der beschädigten
Schicht 102 nach der Beendigung des Getterungsvorgangs für
die Schwermetallverunreinigungen gebildet. Durch diesen Auf
bau wird der Kontaktwiderstand zwischen der Kollektorelektro
de 106 und der beschädigten Schicht 102 verringert.
Fig. 11 zeigt Unterschiede des Kontaktwiderstands zwischen
einem Aufbau, bei dem eine beschädigte Schicht auf einer
Hauptoberfläche eines Halbleitersubstrats und eine Elektrode
auf der beschädigten Schicht gebildet wird, und einem Aufbau,
bei dem die Elektrode direkt auf einer Hauptoberfläche eines
Halbleitersubstrats gebildet wird.
In Fig. 11 kennzeichnet die horizontale Achse eine Tempera
turbedingung für ein Metallisierungssintern der Elektrode und
die vertikale Achse Relativwerte des Kontaktwiderstands. Wird
eine Sintertemperatur von 400°C auf der horizontalen Achse
als Null angenommen, so ist der Temperaturanstieg in gleichen
Intervallen ausgehend von diesem Punkt dargestellt. Die
schwarzen Punkte zeigen Daten für den Fall, daß eine Elektro
de auf einer beschädigten Schicht gebildet ist, und die wei
ßen Kreise zeigen Daten für den Fall, daß eine Elektrode di
rekt auf einem Halbleitersubstrat gebildet ist.
Wie aus der Fig. 11 klar hervorgeht, ist der Kontaktwider
stand im Falle des Bildens einer Elektrode auf einer beschä
digten Schicht geringer. Diese Tendenz bleibt selbst bei Ver
änderung der Temperaturbedingung für das Metallisierungssin
tern unverändert. Die Tabelle 1 zeigt die in Fig. 11 aufge
tragenen Daten.
Es wird angenommen, daß der Kontaktwiderstand bei der Bildung
der Elektrode auf der beschädigten Schicht geringer wird, da
durch Sandbestrahlung gebildete Unregelmäßigkeiten auf der
Oberfläche der beschädigten Schicht die Kontaktfläche zu der
Elektrode erhöhen. Dadurch wird der Kontaktwiderstand bezüg
lich der Elektrode und damit die Durchlaßspannung verringert,
wodurch sich ein IGBT mit noch geringerer Durchlaßspannung im
Vergleich zur Wirkung der Verringerung der Durchlaßspannung
durch Getterung der Schwermetallverunreinigungen ergibt.
Fig. 12 zeigt einen Schnittaufbau eines IGBT 200 als zweites
bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung.
Gemäß Fig. 12 umfaßt der IGBT 200 einen Halbleitergrundkörper
12, der aus einer als Getterungsschicht dienenden beschädig
ten Schicht 202, einer P⁺-Kollektorschicht 203 (zweite Halb
leiterschicht) und einer N⁻-Schicht 205 (erste Halbleiter
schicht), die aufeinandergeschichtet sind, gebildet ist, die
selektiv auf der oberen Hauptoberfläche des Halbleitergrund
körpers 12, insbesondere auf der äußeren Hauptoberfläche der
N⁻-Schicht 205, gebildete Gateelektrode 27, mit dazwischen
befindlicher Gateisolierschicht 26, die selektiv auf der obe
ren Hauptoberfläche des Halbleitergrundkörpers 12 gebildete
Emitterelektrode 28 (zweite Hauptelektrode), und eine auf der
unteren Hauptoberfläche des Halbleitergrundkörpers 12, insbe
sondere auf der äußeren Hauptoberfläche der beschädigten
Schicht 202, gebildete Kollektorelektrode 206 (erste Haupte
lektrode).
Die mit den Aufbaukomponenten des unter Bezugnahme auf Fig. 1
beschriebenen IGBT 100 übereinstimmenden Aufbaukomponenten
weisen dieselben Bezugszeichen auf und werden hier nicht
nochmals beschrieben.
Es folgt eine Beschreibung eines Verfahrens zum Herstellen
des IGBT 200 unter Bezugnahme auf die Fig. 13 bis 18. Zu
erst wird ein einkristallines Siliziumsubstrat 201 mit N-
Störstellen relativ geringer Konzentration in dem in Fig. 13
gezeigten Verarbeitungsschritt vorbereitet und seine untere
Hauptoberfläche (die Seite, auf der später die Kollektorelek
trode gebildet wird) wird zur Bildung der beschädigten
Schicht 202 mit mechanisch gebildeten Kristalldefekten sand
bestrahlt.
Danach werden Borionen in dem in Fig. 15 gezeigten Verarbei
tungsschritt ausgehend von der Seite der unteren Hauptober
fläche des Siliziumsubstrats 201 durch eine Ionenimplantation
mit einer Dosis von beispielsweise ungefähr 1×1013/cm2 ein
gebracht.
Als nächstes werden die implantierten Borionen in dem in Fig.
15 gezeigten Verarbeitungsschritt durch eine thermische Dif
fusion zur Bildung der P⁺-Kollektorschicht 203 diffundiert.
Die Diffusionstiefe der P⁺-Kollektorschicht 203 beträgt 10 µm
oder weniger, und vorzugsweise ungefähr 1 bis 6 µm. Die Dif
fusion erfolgt unter Bedingungen von 1100°C, für ungefähr ei
ne Stunde, falls die Herstellung vor der Bildung des MOS-
Bereichs 10 erfolgt.
Danach wird die obere Hauptoberfläche des Siliziumsubstrats
201 (die Seite, auf der später die Emitterelektrode gebildet
wird) in dem in Fig. 16 gezeigten Verarbeitungsschritt bis
zur einer bestimmten Dicke gemäß der dargestellten Linie A-A
entfernt, um einen bei den vorangehenden Verarbeitungsschrit
ten aufgebrachten Oxydfilm und eine durch Rundumeindringen
von Ionen bei der Bildung der Diffusionsschicht gebildete P-
Schicht zu entfernen. Der verbleibende Teil des Silizium
substrats 201 dient als die N⁻-Schicht 205. Das Erzielen ei
ner Durchbruchspannung von ungefähr 2000 V erfordert bei dem
IGBT 200 eine Dicke der N⁻-Schicht 205 von mindestens 200 µm.
Danach wird der MOS-Bereich 10 in dem in Fig. 17 gezeigten
Verarbeitungsschritt auf der Seite der oberen Hauptoberfläche
der N⁻-Schicht 205 gebildet. Dann wird die Kollektorelektrode
206 auf der unteren Hauptoberfläche der beschädigten Schicht
202 gebildet und der in Fig. 12 gezeigte IGBT 200 damit fer
tiggestellt. Die P⁺-Kollektorschicht 203 kann beim Herstellen
des MOS-Bereichs 10 gebildet werden.
Wie bereits beschrieben, wird die beschädigte Schicht 202 zu
Beginn des Herstellungsvorgangs auf dem IGBT 200 gebildet,
und die P⁺-Kollektorschicht 203, der P-Basisbereich 23 und
die N⁺-Emitterbereiche 24 danach. Dementsprechend werden
Schwermetallverunreinigungen durch Getterung bei den Wärmebe
handlungen zur Bildung der Diffusionsschichten aufgefangen,
wodurch eine sichere Getterung der Schwermetallverunreinigun
gen ermöglicht wird.
D.h., die Getterung erfolgt beispielsweise bei der Bildung
der P⁺-Kollektorschicht 203 für ungefähr 30 Minuten. Daher
werden Schwermetallverunreinigungen in den in der beschädig
ten Schicht 202 vorhandenen Kristalldefekten aufgefangen,
selbst wenn Schwermetallverunreinigungen bei der Bildung der
P⁺-Kollektorschicht 203 eingebracht werden. Da die Schwerme
tallverunreinigungen daher in den funktionsbezogenen Halblei
terschichten des IGBT 200 nicht ansteigen, können der elek
trische Widerstand der N⁻-Schicht 205 und damit die Durchlaß
spannung verringert werden.
Die Wirkung der Getterung bei den Wärmebehandlungen zur Bil
dung des P-Basisbereichs 23 und der N⁺-Emitterbereiche 24 bei
der Herstellung des MOS-Bereichs 10, und die Herstellung der
in Fig. 9 und Fig. 10 gezeigten MOS-Bereiche 10A und 10B an
stelle des MOS-Bereichs 10 werden nicht wiederholt beschrie
ben, da sie bereits bei dem ersten bevorzugten Ausführungs
beispiel beschrieben wurden.
Weiterhin wird auch die Wirkung der Verringerung des Kontakt
widerstands zwischen der Kollektorelektrode 206 und der be
schädigten Schicht 202 zur weiteren Verringerung der Durch
laßspannung durch Bilden der Kollektorelektrode 206 auf der
beschädigten Schicht 202 ohne Entfernung der beschädigten
Schicht 202 nach dem Getterungsvorgang für die Schwermetall
verunreinigungen hier nicht nochmals beschrieben, da sie mit
der des bei dem ersten bevorzugten Ausführungsbeispiel be
schriebenen IGBT 100 übereinstimmt.
Fig. 18 zeigt einen Schnittaufbau eines IGBT 300 als drittes
bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung.
Gemäß Fig. 18 umfaßt der IGBT 300 einen Halbleitergrundkörper
13 bestehend aus einer als Getterungsschicht dienenden Poly
siliziumschicht 302, einer P⁺-Kollektorschicht 303 (zweite
Halbleiterschicht), einer N⁺-Pufferschicht 304 (dritte Halb
leiterschicht) und einer N⁻-Schicht 305 (erste Halbleiter
schicht), die übereinandergeschichtet sind, die selektiv auf
der oberen Hauptoberfläche des Halbleitergrundkörpers 13,
insbesondere auf der äußeren Hauptoberfläche der N⁻-Schicht
305 mit dazwischen befindlichen Gateisolierfilm 26 gebildete
Gateelektrode 27, die selektiv auf der oberen Hauptoberfläche
des Halbleitergrundkörpers 13 gebildete Emitterelektrode 28
(zweite Hauptelektrode) und eine auf der unteren Hauptober
fläche des Halbleitergrundkörpers 13, insbesondere auf der
externen Hauptoberfläche der Polysiliziumschicht 302, gebil
dete Kollektorelektrode 306 (erste Hauptelektrode).
Mit dem unter Bezugnahme auf Fig. 1 beschriebenen IGBT 100
übereinstimmende Aufbaukomponenten sind durch dieselben Be
zugszeichen gekennzeichnet und werden nicht nochmals be
schrieben.
Es folgt eine Beschreibung eines Verfahrens zum Herstellen
des IGBT 300 unter Bezugnahme auf die Fig. 19 bis 25. Zu
erst wird ein einkristallines Siliziumsubstrat 301 mit N-
Störstellen relativ geringer Konzentration in dem in Fig. 19
gezeigten Verarbeitungsschritt vorbereitet und die Polysili
ziumschicht 302 beispielsweise durch CVD auf dessen unterer
Hauptoberfläche (der Seite, auf der die Kollektorelektrode
später gebildet wird) gebildet.
Als nächstes werden Phosphorionen in dem in Fig. 20 gezeigten
Verarbeitungsschritt durch eine Ionenimplantation mit einer
Dosis von beispielsweise ungefähr 1×1014/cm2 ausgehend von der
Seite der unteren Hauptoberfläche des Siliziumsubstrats 301
eingebracht.
Danach werden die implantierten Phosphorionen in dem in Fig.
21 gezeigten Verarbeitungsschritt durch eine thermische Dif
fusion zum Bilden der N⁺-Pufferschicht 304 implantiert. Die
Diffusionstiefe der N⁺-Pufferschicht 304 beträgt beispiels
weise ungefähr 20 µm, und die Diffusionsbedingungen umfassen
1200°C, ungefähr 20 Stunden, plus die Summe der für die spä
ter beschriebenen Wärmebehandlungen zur Bildung der P⁺-
Kollektorschicht und zur Bildung des MOS-Bereichs 10 erfor
derlichen.
Als nächstes werden Borionen in dem in Fig. 22 gezeigten Ver
arbeitungsschritt ausgehend von der unteren Hauptoberfläche
des Siliziumsubstrats 301 durch eine Ionenimplantation mit
einer Dosis von beispielsweise ungefähr 1×1015/cm2 einge
bracht.
Danach werden die implantierten Borionen in dem in Fig. 23
gezeigten Verarbeitungsschritt durch eine thermische Diffusi
on zur Bildung der P⁺-Kollektorschicht 303 diffundiert. Die
Diffusionstiefe der P⁺-Kollektorschicht 303 beträgt 10 µm
oder weniger, und vorzugsweise ungefähr 1 bis 6 µm. Die Dif
fusionsbedingungen umfassen eine Temperatur von 1100°C, eine
Stunde, plus die für die Wärmebehandlung zur Bildung des MOS-
Bereichs 10 erforderlichen.
Als nächstes wird die obere Hauptoberfläche des Silizium
substrats 301 (die Seite, auf der später die Emitterelektrode
gebildet wird) in dem in Fig. 24 gezeigten Verarbeitungs
schritt bis zu einer bestimmten Dicke gemäß der gezeigten Li
nie A-A entfernt, um einen bei den vorangehenden Verarbei
tungsschritten aufgebrachten Oxydfilm und durch Rundumein
dringen von Ionen bei der Bildung der Diffusionsschichten ge
bildete N- und P-Schichten zu entfernen. Der verbleibende
Teil des Siliziumsubstrats 301 dient als die N⁻-Schicht 305.
Das Erzielen einer Durchbruchsspannung von ungefähr 2000 V
erfordert bei dem IGBT 300 eine N⁻-Schicht 305 mit einer Dic
ke von 150 µm oder mehr.
Als nächstes wird der MOS-Bereich 10 in dem in Fig. 25 ge
zeigten Verarbeitungsschritt auf der Seite der oberen Haupto
berfläche der N⁻-Schicht 305 gebildet. Danach wird die Kol
lektorelektrode 306 auf der unteren Hauptoberfläche der Poly
siliziumschicht 302 gebildet und der in Fig. 18 gezeigte IGBT
300 ist damit fertiggestellt. Die P⁺-Kollektorschicht 303
kann bei der Herstellung des MOS-Bereichs 10 gebildet werden.
Wie bereits beschrieben, wird die Polysiliziumschicht 302 zu
Beginn des Herstellungsvorgangs auf dem IGBT 300 gebildet,
und die N⁺-Pufferschicht 304, die P⁺-Kollektorschicht 303,
der P-Basisbereich 23 und die N⁺-Emitterbereiche 24 danach.
Dementsprechend werden Schwermetallverunreinigungen durch
Getterung bei den Wärmebehandlungen zur Bildung der Diffusi
onsschichten aufgefangen, wodurch eine sichere Getterung der
Schwermetallverunreinigungen ermöglicht wird.
D. h., die Getterung erfolgt beispielsweise bei der Bildung
der N⁺-Pufferschicht 304 während 20 Stunden und bei der Bil
dung der P⁺-Kollektorschicht 303 während einer Stunde. Daher
werden die Schwermetallverunreinigungen in den in der Polysi
liziumschicht 302 enthaltenen Kristalldefekte aufgefangen,
selbst wenn sie bei der Bildung der N⁺-Pufferschicht 304 und
der P⁺-Kollektorschicht 303 eingebracht werden. Da die
Schwermetallverunreinigungen somit in den funktionsbezogenen
Halbleiterschichten des IGBT 300 nicht ansteigen, kann der
elektrische Widerstand der N⁻-Schicht 305 und damit die
Durchlaßspannung verringert werden.
Die Wirkung der Getterung bei den Wärmebehandlungen zur Bil
dung des P-Basisbereichs 23 und der N⁺-Emitterbereiche 24 bei
der Herstellung des MOS-Bereichs 10, und die Herstellung der
Fig. 9 und Fig. 10 gezeigten MOS-Bereiche 10A und 10B an
stelle des MOS-Bereichs 10 werden nicht wiederholt beschrie
ben, da sie bereits bei dem ersten bevorzugten Ausführungs
beispiel beschrieben wurde.
Selbst wenn die Polysiliziumschicht 302 in dem ersten Schritt
als eine undotierte Polysiliziumschicht gebildet wird, werden
bei der Bildung der N⁺-Pufferschicht 304 und der P⁺-
Kollektorschicht 303 Störstellen in die Polysiliziumschicht
eingebracht. Dementsprechend kann ein geringer Widerstand der
Polysiliziumschicht 302 ohne das Erfordernis des beabsichtig
ten Einbringens von Störstellen erzielt werden.
Bei dem IGBT 300 wird die Kollektorelektrode 306 ohne Entfer
nen der Polysiliziumschicht 302 nach dem Ende des Getterungs
vorgangs für die Schwermetallverunreinigungen auf der Polysi
liziumschicht 302 gebildet. Dieser Aufbau führt zu einem ver
ringerten Kontaktwiderstand zwischen der Kollektorelektrode
303 und der Polysiliziumschicht 302, um dadurch die Durchlaß
spannung des IGBT 300 weiter zu verringern.
In Fig. 26 und Fig. 27 sind Messungen für die geeignetste
Dicke der Polysiliziumschicht 302 dargestellt. Fig. 26 zeigt
Relativwerte der Durchlaßspannung des IGBT 300 in Abhängig
keit der Dicke der Polysiliziumschicht 302, wobei die Hori
zontalachse die Dicke der Polysiliziumschicht und die Verti
kalachse die Relativwerte der Durchlaßspannung zeigt.
Fig. 27 zeigt eine Standardabweichung der Durchlaßspannung
des IGBT 300 in Abhängigkeit der Dicke der Polysilizium
schicht 302, wobei die Horizontalachse die Dicke der Polysi
liziumschicht und die Vertikalachse die Standardabweichung
der Durchlaßspannung zeigt.
Wie aus der Fig. 26 und der Fig. 27 klar hervorgeht, verrin
gert sich die Durchlaßspannung schnell, wenn die Dicke der
Polysiliziumschicht 302 0,9 µm oder mehr beträgt, und die Ab
fallrate der Durchlaßspannung wird ab 1,3 µm geringer. Dies
zeigt, daß die Dicke der Polysiliziumschicht 302 zum Erzielen
der Wirkung des Verringers der Durchlaßspannung 0,9 µm oder
mehr und zum Verringern der Streuungen der Durchlaßspannung
1,3 µm oder mehr betragen sollte. Die Tabelle 2 zeigt die in
Fig. 26 und Fig. 27 aufgetragenen Daten.
Die nachfolgende Betrachtung wird als Grund für die Tatsache
der Verringerung der Durchlaßspannung des IGBT 300 bei der
Bildung der Kollektorelektrode 306 auf einer Polysilizium
schicht 302 mit einer bestimmten Dicke angenommen: der mitt
lere Partikeldurchmesser der Polysiliziumschicht 302 ist groß
und die Oberfläche der Polysiliziumschicht 302 uneben. Da
durch wird die Kontaktfläche mit der Elektrode zur Verringe
rung des Kontaktwiderstands bezüglich der Elektrode vergrö
ßert, wodurch die Durchlaßspannung verringert wird. Die
Streuungen der Durchlaßspannung sind bei einer Dicke der Po
lysiliziumschicht 302 von 0,9 µm oder darunter so groß, daß
keine wirksamen Daten erhalten werden konnten. Es wird ange
nommen, daß dies durch das Verhältnis zwischen dem mittleren
Partikeldurchmesser der Polysiliziumschicht 302 und der Dicke
der Polysiliziumschicht 302 hervorgerufen wird.
Bei dem vorstehend beschriebenen IGBT 300 wird die Polysili
ziumschicht 302 über der gesamten Oberfläche der P⁺-
Kollektorschicht 303 gebildet. Es jedoch nicht immer erfor
derlich, die Polysiliziumschicht 302 über der gesamten Ober
fläche zu bilden.
Fig. 28 zeigt einen IGBT 300A bei dem eine Polysilizium
schicht 302A als Getterungsschicht selektiv auf der äußeren
Hauptoberfläche der P⁺-Kollektorschicht 303 gebildet ist.
In Fig. 28 ist ein Teil der äußeren Hauptoberfläche der P⁺-
Kollektorschicht 303 nicht von der Polysiliziumschicht 302A
bedeckt, wobei sich der Teil in direktem Kontakt mit der Kol
lektorelektrode 306A (erste Hauptelektrode) befindet. Im üb
rigen stimmt dieser Aufbau mit dem des unter Bezugnahme auf
Fig. 18 erläuterten IGBT 300 überein und dieselben Aufbauele
mente sind durch dieselben Bezugszeichen gekennzeichnet und
werden nicht nochmals beschrieben.
Bei einem in Fig. 29 gezeigten Verfahren zum Herstellen des
IGBT 300A wird eine Polysiliziumschicht bei einem vorbereite
ten Siliziumsubstrat 301 über dessen gesamter unterer Haupto
berfläche (der Seite, auf der später die Kollektorelektrode
gebildet wird) beispielsweise durch CVD gebildet, die einem
Musterbildungsvorgang durch eine Fotolithografietechnologie
selektiven Bilden der Polysiliziumschicht 302A unterzogen
wird. Dieser Verarbeitungsschritt wird von denselben Verar
beitungsschritten gefolgt, wie die des unter Bezugnahme auf
die Fig. 19 bis 25 beschriebenen Herstellungsverfahrens
des IGBT 300, die hier nicht nochmals beschrieben werden.
Fig. 30 zeigt ein Beispiel für eine Flächengestaltung der Po
lysiliziumschicht 302A. Fig. 30 stellt eine Teildraufsicht
des Siliziumsubstrats 301 dar, bei einer Betrachtung aus ei
ner durch den Pfeil X in Fig. 29 gekennzeichneten Richtung,
insbesondere ausgehend von der Seite der Polysiliziumschicht
302A. Gemäß Fig. 30 ist die Polysiliziumschicht 302A in Form
einer Vielzahl unabhängiger Streifen auf der P⁺-
Kollektorschicht 303 gebildet, wobei die P⁺-Kollektorschicht
303 zwischen den Streifen freigelegt ist. Dieser Aufbau führt
einer sicheren Verhinderung der Krümmung des äußeren
Randabschnitts des Halbleitersubstrats in einer Richtung
senkrecht zur Anordnungsrichtung der Vielzahl von Streifen.
Fig. 31 zeigt ein weiteres Beispiel für die Flächengestaltung
der Polysiliziumschicht 302A. Gemäß Fig. 31 weist die Polysi
liziumschicht 302A die Form einer Vielzahl unabhängiger ova
ler Inseln auf der P⁺-Kollektorschicht 303 auf, wobei die P⁺-
Kollektorschicht 303 zwischen den inselförmigen Bereichen
freigelegt ist. Dieser Aufbau verhindert ein Krümmen des äu
ßeren Randabschnitts des Halbleitersubstrats in jedem Ab
schnitt.
Ein selektives Bilden der Polysiliziumschicht 302A führt da
mit zu einer Verringerung der Krümmung des Substrats aufgrund
des Vorhandenseins der Polysiliziumschicht. D.h., während die
Polysiliziumschicht 302A auf der unteren Hauptoberfläche des
Siliziumsubstrats 301 gemäß Fig. 30 gebildet wird, wird
nichts auf der gegenüberliegenden oberen Hauptoberfläche ge
bildet. In diesem Zustand werden die nachfolgenden thermi
schen Diffusionsschritte durchgeführt. Mit fortschreitender
thermischer Diffusion wird ein Oxidfilm auf der Polysilizium
schicht 302A und auf der oberen Hauptoberfläche des Silizium
substrats 301 gebildet. Da der Oxidfilm auf der Polysilizium
schicht eine höhere Wachstumsrate aufweist als auf der Sili
ziumoberfläche, wird er auf der Polysiliziumschicht 302A dic
ker ausgebildet. Wird die Polysiliziumschicht 302A entspre
chend der in Fig. 19 gezeigten Polysiliziumschicht 302 auf
der gesamten Oberfläche gebildet, führt der Dickenunterschied
der Oxydfilme zu Spannungen, wodurch sich der Randbereich des
Siliziumsubstrats 301 nach oben krümmt. Durch Bilden der Po
lysiliziumschicht 302A in Form von Streifen oder Inseln kön
nen jedoch die Spannungen verringert werden, wodurch ein
Krümmen des Siliziumsubstrats 301 verhindert wird.
Es ist ersichtlich, daß die Polysiliziumschicht bei einer
Ausbildung in Form inselartiger Bereiche anstelle der in Fig.
31 gezeigten Ovale auch die Form von Reckecken oder andern
Gestaltungen aufweisen kann.
Fig. 32 zeigt einen Schnittaufbau eines IGBT 400 als viertes
bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung.
Gemäß Fig. 32 umfaßt der IGBT 400 einen Halbleitergrundkörper
14 bestehend aus einer als Getterungsschicht dienenden Poly
siliziumschicht 402, einer P⁺-Kollektorschicht 403 (zweite
Halbleiterschicht) und einer N⁻-Schicht 405 (erste Halblei
terschicht), die übereinandergeschichtet sind, die selektiv
auf der oberen Hauptoberfläche des Halbleitergrundkörpers 14,
insbesondere auf der äußeren Hauptoberfläche der N⁻-Schicht
405, gebildete Gateelektrode 27 mit dazwischen befindlichem
Gateisolierfilm 26, die selektiv auf der oberen Hauptoberflä
che des Halbleitergrundkörpers 14 gebildete Emitterelektrode
28 (zweite Hauptelektrode) und eine auf der unteren Haupto
berfläche des Halbleitergrundkörpers 14, insbesondere auf der
äußeren Hauptoberfläche der Polysiliziumschicht 402, gebilde
te Kollektorelektrode 406 (erste Hauptelektrode).
Die mit dem unter Bezugnahme auf Fig. 1 beschriebenen IGBT
100 übereinstimmenden Aufbaukomponenten sind durch dieselben
Bezugszeichen gekennzeichnet und werden nicht nochmals be
schrieben.
Es folgt eine Beschreibung eines Verfahrens zum Herstellen
des IGBT 400 unter Bezugnahme auf die Fig. 33 bis 37. Als
erstes wird ein einkristallines Siliziumsubstrat 401 mit N-
Störstellen einer relativ geringen Konzentration in dem in
Fig. 33 gezeigten Verarbeitungsschritt vorbereitet und die
Polysiliziumschicht 402 beispielsweise durch CVD auf dessen
unterer Hauptoberfläche (der Seite, auf der später die Kol
lektorelektrode gebildet wird) gebildet.
Als nächstes werden Borionen in dem in Fig. 34 gezeigten Ver
arbeitungsschritt ausgehend von der Seite der unteren Haupto
berfläche des Siliziumsubstrats 401 durch eine Ionenimplanta
tion mit einer Dosis von beispielsweise ungefähr 1×1013/cm2
eingebracht.
Danach werden die implantierten Ionen in dem in Fig. 35 ge
zeigten Verarbeitungsschritt durch eine thermische Diffusion
zur Bildung der P⁺-Kollektorschicht 403 diffundiert. Die Dif
fusionstiefe der P⁺-Kollektorschicht 403 beträgt 10 µm oder
weniger, und vorzugsweise ungefähr 1 bis 6 µm. Die Bedingun
gen für die Wärmebehandlung betragen 1100°C, ungefähr eine
Stunde, falls die Herstellung vor der Bildung des MOS-
Bereichs 10 erfolgt.
Als nächstes wird die obere Hauptoberfläche des Silizium
substrats 401 (die Seite, auf der die Emitterelektrode später
gebildet wird) in dem in Fig. 36 gezeigten Verarbeitungs
schritt bis zu einer bestimmten Dicke gemäß der gezeigten Li
nie A-A entfernt, um einen bei den vorangehenden Verarbei
tungsschritten aufgebrachten Oxidfilm und eine durch
Rundumeindringen von Ionen bei der Bildung der Diffusions
schicht gebildete P-Schicht zu entfernen. Der verbleibende
Teil des Siliziumsubstrats 401 dient als die N⁻-Schicht 405.
Das Erzielen einer Durchbruchsspannung von ungefähr 2000 V
erfordert bei dem IGBT 400 eine N⁻-Schicht 405 mit einer Dic
ke von mindestens 200 µm oder mehr.
Als nächstes wird der MOS-Bereich 10 in dem in Fig. 37 ge
zeigten Verarbeitungsschritt auf der Seite der oberen Haupto
berfläche der N⁻-Schicht 405 gebildet. Danach wird die Kol
lektorelektrode 406 auf der unteren Hauptoberfläche der Poly
siliziumschicht 402 gebildet und der in Fig. 32 gezeigte IGBT
400 damit fertiggestellt. Die P⁺-Kollektorschicht 403 kann
beim Herstellen des MOS-Bereichs 10 gebildet werden.
Wie bisher beschrieben, wird die Polysiliziumschicht 402 beim
Beginn des Herstellungsvorgangs auf dem IGBT 400 gebildet,
und die P⁺-Kollektorschicht 403, der P-Basisbereich 23 und
die N⁺-Emitterbereiche 24 danach. Dementsprechend werden
Schwermetallverunreinigungen durch Getterung bei den Wärmebe
handlungen zur Bildung der Diffusionsschichten aufgefangen,
wodurch eine sichere Getterung der Schwermetallverunreinigun
gen ermöglicht wird.
D.h., die Getterung erfolgt beispielsweise bei der Bildung
der P⁺-Kollektorschicht 403 für einer Stunde. Daher werden
Schwermetallverunreinigungen in den in der Polysilizium
schicht 302 enthaltenen Kristalldefekten aufgefangen, selbst
wenn sie bei der Bildung der P⁺-Kollektorschicht 403 einge
bracht werden. Daher können der elektrische Widerstand der N⁻-
Schicht 405 und damit die Durchlaßspannung verringert wer
den, da die Schwermetallstörstellen in den funktionsbezogenen
Halbleiterschichten des IGBT 400 nicht ansteigen.
Die Wirkung der Getterung bei den Wärmebehandlungen zur Bil
dung des P-Basisbereichs 23 und der N⁺-Emitterbereiche 24 bei
der Herstellung des MOS-Bereichs 10, und die Herstellung der
in Fig. 9 und Fig. 10 gezeigten MOS-Bereiche 10A und 10B an
stelle des MOS-Bereichs 10 werden nicht wiederholt beschrie
ben, da sie bereits bei dem ersten Ausführungsbeispiel be
schrieben wurden.
Bei dem IGBT 400 wird die Kollektorelektrode 406 ohne Entfer
nen der Polysiliziumschicht 402 nach dem Ende des Getterungs
vorgangs für die Schwermetallverunreinigungen auf der Polysi
liziumschicht 402 gebildet. Dieser Aufbau führt zu einem ver
ringerten Kontaktwiderstand zwischen der Kollektorelektrode
406 und der Polysiliziumschicht 402 und damit zu einer weite
ren Verringerung der Durchlaßspannung des IGBT 400. Da diese
Wirkung mit der des im Zusammenhang mit dem dritten bevorzug
ten Ausführungsbeispiel beschriebenen IGBT 300 übereinstimmt,
wird sie nicht nochmals vollständig beschrieben.
Bei dem vorstehend beschriebenen IGBT 400 ist die Polysili
ziumschicht 402 über der gesamten Oberfläche der P⁺-
Kollektorschicht 403 gebildet. Es ist jedoch nicht immer er
forderlich, die Polysiliziumschicht 402 über der gesamten
Oberfläche zu bilden.
Fig. 38 zeigt einen IGBT 400A, bei dem eine Polysilizium
schicht 402A als Getterungsschicht selektiv auf der äußeren
Hauptoberfläche der P⁺-Kollektorschicht 403 gebildet ist.
Gemäß Fig. 38 ist ein Teil der äußeren Hauptoberfläche der
P⁺-Kollektorschicht 403 nicht durch die Polysiliziumschicht
402A bedeckt, wobei sich der Teil in direktem Kontakt mit der
Kollektorelektrode 406A befindet. Im übrigen stimmt dieser
Aufbau mit dem des unter Bezugnahme auf Fig. 32 erläuterten
IGBT 400 überein, wobei übereinstimmende Aufbauelemente durch
dieselben Bezugszeichen gekennzeichnet sind und nicht noch
mals beschrieben werden.
Bei einem Verfahren zur Herstellung des IGBT 400A wird gemäß
Fig. 39 zuerst eine Polysiliziumschicht über der gesamten un
teren Hauptoberfläche eines vorbereiteten Siliziumsubstrats
401 (der Seite, auf der später die Kollektorelektrode gebil
det wird) beispielsweise mittels CVD gebildet, die einem Mu
sterbildungsvorgang durch eine Fotolithografietechnologie zum
selektiven Bilden der Polysiliziumschicht 402A unterzogen
wird. Dieser Verarbeitungsschritt wird von denselben Verar
beitungsschritten gefolgt, die bei dem Herstellungsverfahrens
des IGBT 400 unter Bezugnahme auf die Fig. 33 bis 37 be
schrieben wurden und hier nicht nochmals beschrieben werden.
Die Flächengestaltung der Polysiliziumschicht 402A kann die
Form der unter Bezugnahme auf Fig. 30 und Fig. 31 beschriebe
nen Streifen oder Inseln aufweisen. Dies wird hier nicht
nochmals beschrieben.
Ein selektives Bilden der Polysiliziumschicht 402A in Form
Streifen oder Inseln führt zu der Wirkung, daß durch das
Vorhandensein der Polysiliziumschicht hervorgerufene Krümmun
gen des Substrats verringert werden.
Bei den vorstehend beschriebenen ersten bis vierten bevorzug
ten Ausführungsbeispielen der vorliegenden Erfindung wurde
einkristallines Siliziumsubstrat als Hauptmaterial für
Halbleitergrundkörper verwendet. Es ist jedoch ersicht
lich, daß anstelle des einkristallinen Substrats auch ein
epitaxiales Substrat verwendet werden kann.
Der Leitungstyp ist nicht auf den N-Typ beschränkt sondern
kann auch vom P-Typ sein. In diesem Falle handelt es sich bei
dem IGBT um einen P-Kanal-Typ.
Bei den vorstehend beschriebenen ersten bis vierten bevorzug
ten Ausführungsbeispielen der Erfindung wurden IGBT-
Anwendungen beispielhaft gezeigt. Die vorliegende Erfindung
kann jedoch nicht nur in IGBTs eingesetzt werden sondern auch
verschiedenen anderen Vertikalhalbleiteranordnungen, wie
beispielsweise GTO-Thyristoren (Gate Turn Off), MCTs (Mos
Control Thyristors), ESTs (Emitter Switched Thyristors) usw.
Anwendungsformen der Erfindung in einem GTO-Thyristor, einem
MCT und einem EST sind in Fig. 40, Fig. 41 bzw. Fig. 42 dar
gestellt.
Fig. 40 zeigt eine Schnittansicht eines Aufbaus einer Anwen
dung der Erfindung in einem GTO-Thyristor 500. Eier GTO-
Thyristor 500 umfaßt einen Halbleitergrundkörper 15 bestehend
aus einer Getterungsschicht 502, einer P⁺-Schicht 503 (zweite
Halbleiterschicht), einer N⁺-Pufferschicht 504 (dritte Halb
leiterschicht), einer N⁻-Schicht 505 (erste Halbleiter
schicht), einer P-Schicht 506 und einer N⁺-Schicht 507, die
übereinandergeschichtet sind, eine selektiv auf der P-Schicht
506 gebildete Gateelektrode 508, eine auf der oberen Haupto
berfläche der selektiv auf der P-Schicht 506 gebildeten N⁺-
Schicht 507 gebildete Kathodenelektrode 509 (zweite Haupte
lektrode) und eine auf der unteren Hauptoberfläche des Halb
leitergrundkörpers 15, insbesondere auf der äußeren Haupt
oberfläche der Getterungsschicht 502, gebildete Anodenelek
trode 501.
Die Getterungsschicht 502 wird durch eine beschädigte Schicht
oder eine Polysiliziumschicht gemäß der Beschreibung des er
sten bis vierten bevorzugten Ausführungsbeispiels gebildet,
die eine Getterung der bei dem Herstellungsvorgang des GTO-
Thyristors 500 eingebrachten Schwermetallverunreinigungen be
wirkt, z. B. bei den Verarbeitungsschritten zum Bilden der P⁺-
Schicht 503, der N⁺-Pufferschicht 504, der P-Schicht 506 und
der N⁺-Schicht 507.
Darüber hinaus führt das Vorhandensein der Anodenelektrode
501 auf der äußeren Hauptoberfläche der Getterungsschicht 502
zu einem verringerten Kontaktwiderstand zwischen der Anodene
lektrode 501 und der Getterungsschicht 502.
Fig. 41 zeigt eine Schnittansicht des Aufbaus einer Anwendung
der Erfindung in einem MCT 600. Der MCT 600 umfaßt einen
Halbleitergrundkörper 16 bestehend aus einer Getterungs
schicht 602, einer P⁺-Schicht 603 (zweite Halbleiterschicht),
einer N⁺-Pufferschicht 604 (dritte Halbleiterschicht), einer
N⁻-Schicht 605 (erste Halbleiterschicht) und einer P-Schicht
606, die übereinandergeschichtet sind, eine selektiv auf der
oberen Hauptoberfläche des Halbleitergrundkörpers 16, insbe
sondere auf der äußeren Hauptoberfläche der P-Schicht 606,
gebildete Gateelektrode 610, wobei ein Gateisolierfilm 609
dazwischen angeordnet ist, eine selektiv auf der oberen
Hauptoberfläche des Halbleitergrundkörpers 16 gebildete Ka
thodenelektrode 611 (zweite Hauptelektrode) und eine auf der
unteren Hauptoberfläche des Halbleitergrundkörpers 16, insbe
sondere auf der äußeren Hauptoberfläche der Getterungsschicht
602, gebildete Anodenelektrode 601 (erste Hauptelektrode).
Ein N-Basisbereich 607 ist selektiv in dem sich ausgehend von
der Oberfläche der P-Schicht 606 nach innen erstreckenden
Teil gebildet, und ein Paar Emitterbereiche 608 ist selektiv
in einem Abstand gegenüberliegend in dem sich ausgehend von
der Oberfläche des N-Basisbereichs 607 nach innen erstrecken
den Teil gebildet. Die Kathodenelektrode 611 ist auf den ge
genüberliegenden Enden des Paars der P-Emitterbereiche 601
und auf dem zwischen den beiden befindlichen Teil des N-
Basisbereichs 607 gebildet. Die Gateelektrode 610 ist ober
halb der beiden anderen Enden des Paars der P-Emitterbereiche
608, des neben diesen Enden befindlichen N-Basisbereich 607
und der neben dem N-Basisbereich 607 befindlichen P-Schicht
606 gebildet, wobei dazwischen ein Gateisolierfilm 609 ange
ordnet ist.
Die Getterungsschicht 602 ist aus einer beschädigten Schicht
oder einer Polysiliziumschicht gemäß der Beschreibung der er
sten bis vierten bevorzugten Ausführungsbeispiele gebildet,
die eine Getterungswirkung bezüglich beim Herstellungsvorgang
des MCT 600 eingebrachter Schwermetallverunreinigungen her
vorrufen kann, z. B. bei den Verarbeitungsschritten des Bil
dens der P⁺-Schicht 603, der N⁺-Pufferschicht 604, der P-
Schicht 606 und der N-Schicht 607.
Darüber hinaus führt das Vorhandensein der Anodenelektrode
601 auf der äußeren Hauptoberfläche der Getterungsschicht 602
zu einem verringerten Kontaktwiderstand zwischen der Anoden
elektrode 601 und der Getterungsschicht 602.
Fig. 42 zeigt eine Schnittansicht des Aufbaus einer Anwendung
der Erfindung in einem EST 700. Der EST 700 umfaßt einen
Halbleitergrundkörper 17 bestehend aus einer Getterungs
schicht 702, einer P⁺-Schicht 703 (zweite Halbleiterschicht),
einer N⁺-Pufferschicht 704 (dritte Halbleiterschicht) und ei
ner N⁻-Schicht 705 (erste Halbleiterschicht), die übereinan
dergeschichtet sind, eine selektiv auf der oberen Hauptober
fläche des Halbleitergrundkörpers 17, insbesondere auf der
äußeren Hauptoberfläche der N⁻-Schicht 705, gebildete Gate
elektrode 712, wobei sich dazwischen ein Gateisolierfilm 711
befindet, eine selektiv auf der oberen Hauptoberfläche des
Halbleitergrundkörpers 17 gebildete Kathodenelektrode 713
(zweite Hauptelektrode) und eine auf der unteren Hauptober
fläche des Halbleitergrundkörpers 17, insbesondere auf der
äußeren Hauptoberfläche der Getterungsschicht 702, gebildete
Anodenelektroden 701 (erste Hauptelektrode).
P-Bereiche 706 und 709 sind selektiv in einem sich ausgehend
der Oberfläche der N⁻-Schicht 705 nach innen erstrecken
den Teil gebildet, und ein N⁺-Bereich 707 ist selektiv in dem
sich ausgehend von der Oberfläche des P-Bereichs 706 nach in
nen erstreckenden Bereich gebildet. Ein P⁺-Bereich 710 ist
neben dem P-Bereich 709 gebildet und ein N⁺-Bereich 708 ist
selektiv in dem sich ausgehend von der Oberfläche des P-
Bereichs 709 und des P⁺-Bereichs 710 in Richtung des Inneren
der beiden Bereiche erstreckenden Bereich gebildet.
Die Kathodenelektrode 713 ist auf einem Ende des N⁺-Bereichs
708 und auf dem P⁺-Bereich 710 gebildet, und die Gateelektro
de 712 auf dem sich ausgehend von dem anderen Ende des N⁺-
Bereichs 708, dem P-Bereich 709, der N⁻-Schicht 705, dem P-
Bereich 706 bis zu einem Ende des N⁺-Bereichs 707 erstrecken
den Bereich gebildet, wobei dazwischen der Gateisolierfilm
711 angeordnet ist.
Die Getterungsschicht 702 ist aus einer beschädigten Schicht
oder einer Polysiliziumschicht gemäß der Beschreibung des er
sten bis vierten bevorzugten Ausführungsbeispiels gebildet,
die die Getterungswirkung bezüglich beim Herstellungsvorgang
des EST 700 eingebrachter Schwermetallverunreinigungen her
vorrufen kann, z. B. bei den Verarbeitungsschritten des Bil
dens der P⁺-Schicht 703, der N⁺-Pufferschicht 704, der P-
Bereiche 706 und 709, des N⁺-Bereichs 707, des N⁺-Bereichs
708 und des P⁺-Bereichs 710.
Darüber hinaus führt das Vorhandensein der Anodenelektrode
701 auf der äußeren Hauptoberfläche der Getterungsschicht 702
einem verringerten Kontaktwiderstand zwischen der Anoden
elektrode 701 und der Getterungsschicht 702.
Die Getterungsschichten 502, 602, 702 entsprechen den in dem
ersten bis vierten bevorzugten Ausführungsbeispiel erläuter
ten beschädigten Schichten oder Polysiliziumschichten.
Zusammenfassend umfaßt die Halbleiteranordnung einen Halblei
tergrundkörper bestehend aus einer als Getterungsschicht die
nenden beschädigten Schicht, einer P⁺-Kollektorschicht, einer
N⁺-Pufferschicht und einer N⁻-Schicht, die übereinanderge
schichtet sind, eine selektiv auf der oberen Hauptoberfläche
des Halbleitergrundkörpers, insbesondere auf der äußeren
Hauptoberfläche der N⁻-Schicht, gebildete Gateelektrode, wo
bei ein Gateisolierfilm dazwischen angeordnet ist, eine se
lektiv auf der oberen Hauptoberfläche des Halbleitergrundkör
pers gebildete Emitterelektrode und eine auf der unteren
Hauptoberfläche des Halbleitergrundkörpers, insbesondere auf
der äußeren Hauptoberfläche der beschädigten Schicht, gebil
dete Kollektorelektrode.
Claims (14)
1. Halbleiteranordnung mit:
- a) einer ersten Halbleiterschicht (105; 205; 305; 405; 505; 605; 705) eines ersten Leitungstyps,
- b) einer zweiten Halbleiterschicht (103; 203; 303; 403; 503; 603; 703) eines zweiten Leitungstyps mit relativ hoher Kon zentration, die zur Bildung einer Grenzfläche zu einer ersten Hauptfläche der ersten Halbleiterschicht bereitgestellt ist,
- c) einer Getterungsschicht (102; 202; 302; 302A; 402; 402A; 502; 602; 702) zum Bilden einer Grenzfläche zu einer ersten Hauptoberfläche der zweiten Halbleiterschicht auf der bezüg lich der Grenzfläche zu der ersten Halbleiterschicht gegen überliegenden Seite, zum Aussondern von Metallverunreinigun gen,
- d) einer ersten Hauptelektrode (106; 206; 306; 406), die sich zumindest mit einer ersten Hauptoberfläche der Gette rungsschicht auf der bezüglich der Grenzfläche zu der zweiten Halbleiterschicht gegenüberliegenden Seite in Kontakt befin det, und
- e) einer zweiten Hauptelektrode (28), die auf einer bezüg lich der ersten Hauptoberfläche der ersten Halbleiterschicht gegenüberliegenden zweiten Hauptoberfläche der ersten Halb leiterschicht angeordnet ist.
2. Halbleiteranordnung nach Anspruch 1, wobei die erste
Halbleiterschicht in ihrem Innern eine dritte Halbleiter
schicht (104; 304; 504; 604; 704) des ersten Leitungstyps mit
relativ hoher Konzentration aufweist zur Bildung einer Grenz
fläche zu der zweiten Halbleiterschicht.
3. Halbleiteranordnung nach Anspruch 1 oder 2, wobei die
Getterungsschicht durch eine beschädigte Schicht (102; 202;
502; 602; 702) mit durch mechanische Beschädigung verursach
ten Kristalldefekten gebildet wird.
4. Halbleiteranordnung nach Anspruch 1 oder 2, wobei die
Getterungsschicht durch eine Polysiliziumschicht (302; 302A;
402; 402A; 502; 602; 702) mit Kristalldefekten gebildet wird.
5. Halbleiteranordnung nach Anspruch 4, wobei die Polysili
ziumschicht selektiv auf der ersten Hauptoberfläche der zwei
ten Halbleiterschicht gebildet ist, und wobei sich die erste
Hauptelektrode auch mit der zweiten Halbleiterschicht in Kon
takt befindet.
6. Halbleiteranordnung nach Anspruch 5, wobei die Gette
rungsschicht in einer Draufsicht die Form einer Vielzahl be
abstandeter Streifen aufweist.
7. Halbleiteranordnung nach Anspruch 5, wobei die Gette
rungsschicht in einer Draufsicht die Form einer Vielzahl be
abstandeter inselförmiger Bereiche aufweist.
8. Verfahren zum Herstellen einer Halbleiteranordnung mit
Schritten:
- (a) Bilden einer zum Aussondern von Metallverunreinigungen dienenden Getterungsschicht auf einer ersten Hauptoberfläche eines Halbleitersubstrats eines ersten Leitungstyps,
- (b) Einbringen von Verunreinigungen eines zweiten Leitungs typs durch die Getterungsschicht in das Halbleitersubstrat und Diffundieren der Verunreinigungen mit relativ hoher Kon zentration bis zu einer ersten Tiefe mittels einer thermi schen Diffusion, um einen Bereich herzustellen, innerhalb dem die Verunreinigungen des zweiten Leitungstyps eine erste Halbleiterschicht des ersten Leitungstyps nicht erreichen, und zum Herstellen eines Bereichs, innerhalb dem die Verun reinigungen des zweiten Leitungstyps in eine zweite Halblei terschicht diffundieren, die eine Grenzfläche zu der Gette rungsschicht bildet,
- (c) Bilden einer ersten Hauptelektrode, die sich zumindest mit einer ersten Hauptoberfläche der Getterungsschicht auf der bezüglich der Grenzfläche zu der zweiten Halbleiter schicht gegenüberliegenden Seite in Kontakt befindet, und (d) Bilden einer zweiten Hauptelektrode, die sich mit einer zweiten Hauptoberfläche des Halbleitersubstrats auf der be züglich der ersten Hauptoberfläche gegenüberliegenden Seite in Kontakt befindet.
9. Verfahren nach Anspruch 8, weiterhin umfassend, vor dem
Schritt (b), den Schritt des Einbringens von Verunreinigungen
des ersten Leitungstyps durch die Getterungsschicht in das
Halbleitersubstrat und des Diffundierens der Verunreinigungen
bis zu einer gegenüber der ersten Tiefe tieferen zweiten Tie
fe mittels einer thermischen Diffusion, um eine dritte Halb
leiterschicht mit relativ hoher Konzentration zu bilden.
10. Verfahren nach Anspruch 8, wobei der Schritt (a) den
Schritt des Sandbestrahlens der ersten Hauptoberfläche des
Halbleitersubstrats zum Erzielen einer mechanischen Beschädi
gung zum Verursachen von Kristalldefekten umfaßt.
11. Verfahren nach Anspruch 8, wobei der Schritt (a) den
Schritt des Bildens einer Polysiliziumschicht mittels CVD auf
einer Hauptoberfläche des Halbleitersubstrats umfaßt.
12. Verfahren nach Anspruch 11, wobei der Schritt des Bil
dens der Polysiliziumschicht den Schritt des Bildens der Po
lysiliziumschicht über der gesamten Hauptoberfläche des Halb
leitersubstrats und des anschließenden Musterbildens durch
Fotolithografie zum selektiven Entfernen der Polysilizium
schicht umfaßt.
13. Halbleiteranordnung mit:
- a) einem Halbleitergrundkörper (11; 12; 13; 14), der auf Grundlage eines Halbleitersubstrats (101; 201; 301; 401) ei nes ersten Leitungstyps gebildet ist und eine Vielzahl von Halbleiterschichten aufweist,
- b) einer auf einer ersten Hauptoberfläche des Halbleiter grundkörpers gebildeten ersten Hauptelektrode (106; 206; 306; 406), und
- c) einer auf einer bezüglich der ersten Hauptoberfläche ge genüberliegenden zweiten Hauptoberfläche des Halbleitergrund körpers gebildeten zweiten Hauptelektrode (28), wobei ein Hauptstrom zwischen der ersten und zweiten Hauptelektrode fließt,
- d) wobei die erste Hauptoberfläche des Halbleitergrundkör pers eine Hauptoberfläche einer Getterungsschicht (102; 202; 302; 302A; 402; 402A) zum Aussondern von Metallverunreinigun gen ist,
- e) wobei der Halbleitergrundkörper eine erste Halbleiter schicht (103; 203; 303; 403) eines zweiten Leitungstyps mit relativ hoher Konzentration zur Bildung einer Grenzfläche zu der Getterungsschicht aufweist, und
- f) wobei die erste Hauptelektrode zumindest auf der Gette rungsschicht gebildet ist.
14. Halbleiteranordnung nach Anspruch 13, wobei der Halblei
tergrundkörper eine zweite Halbleiterschicht (104; 304) des
ersten Leitungstyps mit relativ hoher Konzentration aufweist
zur Bildung einer Grenzfläche zu einer bezüglich der Grenz
fläche zu der Getterungsschicht gegenüberliegenden Hauptober
fläche der ersten Halbleiterschicht.
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