DE112014006653T5 - Verfahren zum Herstellen einer Halbleiteranordnung - Google Patents

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Abstract

Es ist eine Aufgabe, ein Verfahren zum Herstellen einer Halbleiteranordnung bereitzustellen, das eine Verschlechterung einer Korpusfestigkeit und Herstellungskosten reduzieren kann und eine Miniaturisierung eines Korpus begünstigt. Ein Verfahren zum Herstellen einer Halbleiteranordnung umfasst Schritte eines (a) Bereitstellens einer Leiterplatine, die eine Werkstückplatte aufweist, an der ein Halbleiterelement montiert ist; eines (b) Anordnens eines ersten Kunstharzes, das körnig ist, in einer Gießform, eines (c) Anordnens der Leiterplatine in der Gießform derart, dass das erste Kunstharz in Kontakt mit einer Unterseite der Werkstückplatte kommt, eines (d) Befüllens der Gießform mit einem zweiten Kunstharz an einer Oberseite des ersten Kunstharzes in der Gießform, und eines (e) Aushärtens des ersten Kunstharzes und des zweiten Kunstharzes, um das erste Kunstharz und das zweite Kunstharz auszuformen.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiteranordnung, und insbesondere ein Verfahren zum Herstellen einer Halbleiteranordnung für elektrische Energie und dergleichen, die ein stark wärmeableitendes Material aufweist, das eine höhere thermische Leitfähigkeit als ein Versiegelungskunstharz aufweist, mit Bezug auf Wärme, die in einem Leistungschip, einem Wärmespreizer und einem Halbleiterelement (Si/SiC und dergleichen) erzeugt wird.
  • Technologischer Hintergrund
  • Bei einer Halbleiteranordnung für elektrische Energie und dergleichen ist es sehr wichtig, in einem Leistungschip erzeugte Wärme effizient nach außen abzuführen, während eine hohe Isolationseigenschaft gewährleistet wird. Während es bevorzugt ist, zur Verbesserung einer Wärmeableitungsfähigkeit eine Dicke einer Isolationsschicht an einer Unterseite eines Leistungschips zu reduzieren, werden Bedenken ausgelöst, dass eine Dickenreduzierung einer Isolationsschicht eine Isolationseigenschaft verschlechtern kann.
  • Zudem hat bei einer Struktur, die als Ganzes vollständig mit einer Kunstharzart umgossen ist, ein Kunstharz mehr Schwierigkeiten, einen Isolationsschicht-Ausbildungsbereich zu umlaufen, wenn eine Dicke einer Isolationsschicht reduziert wird, was in einer extrem verschlechterten Formbarkeit resultiert, so dass es äußerst schwierig ist, eine Dicke einer Isolationsschicht zu reduzieren. Daher gibt es keine andere Wahl als eine Isolationsschicht auf ein bestimmtes Ausmaß zu verdicken, was eine Verschlechterung der Wärmeableitungseigenschaft verursacht. Um eine Wärmeableitungseigenschaft zu verbessern, während eine Isolationsschicht auf ein bestimmtes Ausmaß verdickt wird, wird ein Kunstharz für eine Isolationsschicht verwendet, das eine hervorragende thermische Leitfähigkeit aufweist. Jedoch ist ein Kunstharz, das eine hervorragende thermische Leitfähigkeit aufweist, teuer, und daher würde eine Verwendung eines teuren Hochleistungskunstharzes für eine Isolationsschicht, die einen Teil umfasst, der einen solches Hochleistungskunstharz nicht benötigt, Herstellungskosten erhöhen.
  • Mit Blick auf die vorhergehenden Themen schlägt beispielsweise Patentdokument 1 ein Verfahren vor, bei dem sowohl eine gesicherte Isolation als auch eine hohe Wärmeableitung einfach erreicht werden können durch Verwendung eines Isolationsmaterials für eine Isolationsschicht, das eine bestimmte Dicke und eine gute thermische Leitfähigkeit aufweist. Dieses Verfahren, bei dem ein Hochleistungs-Isolationsmaterial ausschließlich in einem erforderlichen Teil und unmittelbar unterhalb eines Wärmespreizers verwendet wird, ist vorteilhaft auch bezüglich Herstellungskosten.
  • Ähnlich Patentdokument 1, wird die folgende Technik entwickelt, um eine Einspritzbarkeit eines Kunstharzes in einen Bereich einer Isolationsschicht unmittelbar unterhalb eines Wärmespreizers zu verbessern. Wenn die Einspritzung eines Kunstharzes unmittelbar unterhalb eines Wärmespreizers verzögert wird, wird eine Naht unmittelbar unterhalb eines Wärmespreizers erzeugt und eine Dicke eines Kunstharzes wird aufgrund eines Kunstharz-Einspritzdrucks an einer Oberseite eines Wärmespreizers reduziert, was in einem Auftreten eines Isolationsversagens resultiert. Durch Biegen einer Leiterplatine vertikal nach oben oder Vorsehen einer Sperre, wie beispielsweise einer Kerbe, an einer Vorderseite eines Korpus, wird eine Funktion eines Beschränkungsteils zum Regulieren einer Einspritzmenge eines Kunstharzes, das nach oben fließen wird, bereitgestellt, so dass eine Menge eines Kunstharzes, das in einen Isolationsschicht-Ausbildungsbereich unmittelbar unterhalb eines Wärmespreizers von einem unteren Teil einer Leiterplatine fließt, vergrößert, um eine Erzeugung einer Naht unmittelbar unterhalb eines Wärmespreizers zu verhindern.
  • Stand der Technik Dokument
  • Patentdokument
    • Patentdokument 1: Japanische Patentanmeldungsoffenlegungsschrift Nr. 2003-115505
  • Zusammenfassung der Erfindung
  • Mit der Erfindung zu lösende Aufgabenstellungen
  • Nichtsdestotrotz leidet eine Maßnahme zum Kontrollieren einer Fließfähigkeit eines Kunstharzes, wie beschrieben in Patentdokument 1, unter einem Problem bezüglich erhöhter Kosten zur Verarbeitung einer Leiterplatine. Zudem ist es erforderlich, eine Drahtschleife mit einem Kunstharz abzudichten, das eine festgelegte Dicke hat, was ein Problem einer Schwierigkeit bei der Reduzierung einer Dicke eines Korpus verursacht. Wegen des Vorhandenseins einer Sperre, wie beispielsweise einer Kerbe, an einer Vorderseite eines Korpus tritt des Weiteren ein Problem einer Verschlechterung der Korpusfestigkeit auf, was eventuell einen Bruch verursacht.
  • Daher ist es eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen einer Halbleiteranordnung bereitzustellen, das eine Verschlechterung einer Korpusfestigkeit und Herstellungskosten reduziert und eine Miniaturisierung eines Korpus begünstigt.
  • Mittel zum Lösen der Aufgabenstellungen
  • Ein Verfahren zum Herstellen einer Halbleiteranordnung gemäß der vorliegenden Erfindung umfasst die Schritte: (a) Bereitstellen einer Leiterplatine, die eine Werkstückplatte (Die Pad) aufweist, an der ein Halbleiterelement montiert ist; (b) Anordnen eines ersten Kunstharzes, das körnig ist, in einer Gießform; (c) Anordnen der Leiterplatine in der Gießform derart, dass das erste Kunstharz in Kontakt mit einer Unterseite der Werkstückplatte kommt; (d) Befüllen der Gießform mit einem zweiten Kunstharz an einer Oberseite des ersten Kunstharzes; und (e) Aushärten des ersten Kunstharzes und des zweiten Kunstharzes, um das erste Kunstharz und das zweite Kunstharz zu formen.
  • Effekte der Erfindung
  • Bestimmungsgemäß wird bei dem Verfahren zum Herstellen einer Halbleiteranordnung gemäß der vorliegenden Erfindung vor einem Formen das erste Kunstharz, das körnig ist, angeordnet, und das Halbleiterelement und die Leiterplatine, die durch einen Draht verbunden sind, werden derart in der Gießform angeordnet, dass das erste Kunstharz in Kontakt mit einer Unterseite der Werkstückplatte kommt. Danach wird die Gießform mit dem zweiten Kunstharz an einer Oberseite des ersten Kunstharzes befüllt und das erste Kunstharz und das zweite Kunstharz werden ausgehärtet, um geformt zu werden.
  • Daher ist es möglich, die Erzeugung einer Naht unmittelbar unterhalb eines Wärmespreizers, der mit einer Unterseite einer Werkstückplatte verbunden ist, zu verhindern, so dass ein Isolationsversagen in einer Halbleiteranordnung verhindert werden kann. Da es nicht erforderlich ist, eine Sperre, wie beispielsweise eine Kerbe, an einer Vorderseite eines Korpus vorzusehen, kann zudem eine Verschlechterung einer Korpusfestigkeit reduziert werden. Da es nicht erforderlich ist, eine Sperre, wie beispielsweise eine Kerbe, an einer Vorderseite eines Korpus vorzusehen und ein Draht mit einem Kunstharz abgedichtet wird, das eine festgelegte Dicke hat, existiert zudem keine Notwendigkeit, eine Dicke eines Korpus bzw. Package zu erhöhen. Als ein Ergebnis hiervon ist es möglich, eine Miniaturisierung eines Korpus bzw. Package zu begünstigen und Herstellungskosten einer Halbleiteranordnung zu reduzieren.
  • Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden deutlicher gemacht durch die folgende detaillierte Beschreibung und die beigefügten Zeichnungen.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Schnittdarstellung, die einen Zustand zeigt, in dem eine Leiterplatine bei einem Verfahren zum Herstellen einer Halbleiteranordnung gemäß einem ersten bevorzugten Ausführungsbeispiel in einer Gießform angeordnet wird.
  • 2 ist eine Schnittdarstellung, die einen Zustand zeigt, in dem ein zweites Kunstharz bei dem Verfahren zum Herstellen einer Halbleiteranordnung gemäß dem ersten bevorzugten Ausführungsbeispiel in eine Gießform eingespritzt wird.
  • 3 ist eine Schnittdarstellung, die einen Zustand zeigt, in dem ein zweites Kunstharz bei einem Verfahren zum Herstellen einer Halbleiteranordnung gemäß einer Abwandlung des ersten bevorzugten Ausführungsbeispiels in eine Gießform eingespritzt wird.
  • 4 ist eine Schnittdarstellung, die einen Zustand zeigt, in dem ein zweites Kunstharz und ein erstes Kunstharz bei einem Verfahren zum Herstellen einer Halbleiteranordnung gemäß einem zweiten bevorzugten Ausführungsbeispiel durch ein Obergießform-Gesenk bzw. -Cavity zusammengepresst werden.
  • 5 ist eine Schnittdarstellung, die einen Zustand zeigt, in dem eine Leiterplatine bei einem Verfahren zum Herstellen einer Halbleiteranordnung gemäß einem dritten bevorzugten Ausführungsbeispiel in einer Gießform angeordnet wird.
  • 6 ist eine Schnittdarstellung, die einen Zustand zeigt, in dem bei dem Verfahren zum Herstellen einer Halbleiteranordnung gemäß dem dritten bevorzugten Ausführungsbeispiel ein vorläufiges Zusammenpressen mit einem beweglichen Stift erfolgt.
  • 7 ist eine Schnittdarstellung, die einen Zustand zeigt, in dem ein beweglicher Stift aus einer Gießform gezogen wird, nachdem ein zweites Kunstharz bei dem Verfahren zum Herstellen einer Halbleiteranordnung gemäß dem dritten bevorzugten Ausführungsbeispiel in die Gießform eingespritzt worden ist.
  • 8 ist eine Schnittdarstellung, die einen Zustand zeigt, in dem ein zweites Kunstharz bei einem Verfahren zum Herstellen einer Halbleiteranordnung gemäß einem vierten bevorzugten Ausführungsbeispiel in eine Gießform eingespritzt wird.
  • 9 ist eine Schnittdarstellung einer Halbleiteranordnung gemäß einer Hintergrundtechnologie.
  • 10 ist eine Schnittdarstellung einer weiteren Halbleiteranordnung gemäß der Hintergrund-technologie.
  • Beschreibung von Ausführungsbeispielen
  • <Hintergrundtechnologie>
  • Bevor ein erstes bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung beschrieben wird, wird eine Struktur einer Halbleiteranordnung gemäß einer Hintergrundtechnologie mit Bezug auf 9 und 10 beschrieben. 9 ist eine Schnittdarstellung einer Halbleiteranordnung gemäß der Hintergrundtechnologie, und 10 ist eine Schnittdarstellung einer weiteren Halbleiteranordnung gemäß der Hintergrundtechnologie.
  • Wie in 9 gezeigt, umfasst die Halbleiteranordnung gemäß der Hintergrundtechnologie Halbleiterelemente 6a und 6b, Leiterplatinen 4 und 5, Drähte 1 und 2, einen Wärmespreizer 20 und ein ausgeformtes Kunstharz 8a.
  • Das Halbleiterelement 6a ist ein Leistungschip, und insbesondere ist das Halbleiterelement 6a ein Si-Chip oder ein SiC-Chip. Eine Rückseite des Halbleiterelements 6a ist über ein Lot 3 mit einer Vorderseite einer Werkstückplatte 4a (Die Pad) der Leiterplatine 4 verbunden. Ein Ende des Drahts 1 ist mit einer Vielzahl von Elektroden (nicht in den Zeichnungen gezeigt) verbunden, die an einer Vorderseite des Halbleiterelements 6a ausgebildet sind, und das andere Ende des Drahts 1 ist mit einem inneren Leitungsteil der Leiterplatine 4 verbunden. Der Wärmespreizer 20 ist elektrisch mit dem Halbleiterelement 6a verbunden, indem er über das Lot 3 mit einer Rückseite der Werkstückplatte 4a verbunden ist, um dadurch Wärme von dem Halbleiterelement 6a abzuleiten.
  • Das Halbleiterelement 6b ist ein Chip zum Betreiben des Halbleiterelements 6a, das ein Leistungschip ist. Eine Rückseite des Halbleiterelements 6b ist über das Lot 3 mit einer Vorderseite einer Werkstückplatte 5a der Leiterplatine 5 verbunden. Ein Ende des Drahts 2 ist mit einer Vielzahl von Elektroden (nicht in den Zeichnungen gezeigt) verbunden, die an einer Vorderseite des Halbleiterelements 6b ausgebildet sind, und das andere Ende des Drahts 2 ist mit einem inneren Leitungsteil der Leiterplatine 5 verbunden. Der innere Leitungsteil der Leiterplatine 5 ist nach oben gebogen, um einen bearbeiteten Rahmenteil 22 zu bilden. Das ausgeformte Kunstharz 8a dichtet die Halbleiterelemente 6a und 6b, die inneren Leitungsteile der Leiterplatinen 4 und 5, die Drähte 1 und 2 und den Wärmespreizer 20 ab.
  • Wie in 10 gezeigt, umfasst eine weitere Halbleiteranordnung gemäß der Hintergrundtechnologie, ähnlich dem Fall aus 9, das Halbleiterelement 6a, die Leiterplatinen 4 und 5, die Drähte 1 und 2, den Wärmespreizer 20 und das ausgeformte Kunstharz 8a. Ein Unterschied zu dem Fall aus 9 liegt darin, dass statt des bearbeiteten Rahmenteils 22 ein Graben 23 in einem Bereich des ausgeformten Kunstharzes 8a (Korpus bzw. Package) zwischen den Drähten 1 und 2 vorhanden ist.
  • Im Zuge der Herstellung einer Halbleiteranordnung fungiert sowohl der bearbeitete Rahmenteil 22 als auch der Graben 23 als ein Beschränkungsteil zum Regulieren einer Einspritzmenge eines Kunstharzes, das nach oben fließen wird, und erhöht eine Menge eines Kunstharzes, das von einem unteren Teil der Leiterplatinen 4 und 5 in eine Isolationsschicht 21 fließt, die unmittelbar unterhalb des Wärmespreizers 20 ausgebildet ist, um dadurch die Erzeugung einer Naht unmittelbar unterhalb des Wärmespreizers 20 zu verhindern.
  • Bei einem Verfahren zum Herstellen einer Halbleiteranordnung gemäß einem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung wird die Erzeugung einer Naht unmittelbar unterhalb des Wärmespreizers 20 verhindert, ohne dass der bearbeitete Rahmenteil 22 oder der Graben 23 vorhanden sind.
  • <Erstes bevorzugtes Ausführungsbeispiel>
  • Als Nächstes wird nachfolgend das erste bevorzugte Ausführungsbeispiel der vorliegenden Erfindung mit Bezug auf die beigefügten Zeichnungen beschrieben. 1 ist eine Schnittdarstellung, die einen Zustand zeigt, in dem die Leiterplatinen 4 und 5 bei dem Verfahren zum Herstellen einer Halbleiteranordnung gemäß dem ersten bevorzugten Ausführungsbeispiel in einer Gießform angeordnet werden, 2(a) ist eine Schnittdarstellung, die einen Zustand zeigt, in dem ein Kunstharz 8 bei dem Verfahren zum Herstellen einer Halbleiteranordnung in die Gießform 9 gespritzt wird, und 2(b) zeigt Zustände von Kunstharzen 7 und 8, nachdem sie ausgehärtet worden sind. Es wird angemerkt, dass bei dem ersten bevorzugten Ausführungsbeispiel dieselben Bauteile, wie sie bei der Hintergrundtechnologie beschrieben worden sind, mit denselben Bezugszeichen gekennzeichnet werden und eine Beschreibung davon weggelassen wird.
  • Wie in 1 gezeigt, wird ein körniges Kunstharz 7 (erstes Kunstharz) in einer unteren Gießform 9a angeordnet, um eine einheitliche Dicke zu haben. Jedes der einzelnen Körner des Kunstharzes 7 ist in einer vorgegebenen Größe ausgebildet. Es wird angemerkt, dass das körnige Kunstharz 7 ein pulverförmiges Kunstharz, das bereitgestellt wird, bevor es tablettiert wird, und ein bruchstückartiges Kunstharz aufweist. Zudem kann nicht ausschließlich ein körniges Kunstharz, sondern auch ein plattenähnliches (kastenähnliches) oder ein flüssiges Kunstharz verwendet werden, das einen Freiraum zwischen einem unteren Ende der Werkstückplatte 4a und einer Bodenfläche der Gießform 9 füllen kann.
  • Obwohl es wahrscheinlich ist, dass ein Loch in dem körnigen Kunstharz 7 vor dem Formen erzeugt wird, kann die Erzeugung eines Lochs nach dem Formen durch eine Evakuierungszeit in der Gießform 9 unterdrückt werden. Wie in 2(a) gezeigt, umfasst die Gießform 9 eine untere Gießform 9a, eine obere Gießform 9b und eine seitliche Angussöffnung 9c. Die seitliche Angussöffnung 9c ist ein Einlass zum Einspritzen eines flüssigen Kunstharzes 8 (zweites Kunstharz) seitwärts relativ zu den Halbleiterelementen 6a und 6b.
  • Das Kunstharz 8 wird von der seitlichen Angussöffnung 9c eingespritzt (Spritzpressen), und das Kunstharz 7 und das Kunstharz 8 werden geformt, mit dem Kunstharz 7 gepresst durch das Kunstharz 8. Diesbezüglich sind das Kunstharz 7 und das Kunstharz 8 Kunstharze derselben Art, obwohl sie sich darin unterscheiden, dass das Kunstharz 7 körnig und das Kunstharz 8 flüssig ist. In einem Fall, bei dem das Kunstharz 7 und das Kunstharz 8 Kunstharze derselben Art sind, ist es bevorzugt, ein Kunstharz von einer Art für das Kunstharz 7 und das Kunstharz 8 zu verwenden, das einfach eine stabile Anhaftung an einer Grenzfläche zwischen dem Kunstharz 7 und dem Kunstharz 8 erreichen kann und ein hohe Wärmeableitungseigenschaft hat. Das Kunstharz 7 und das Kunstharz 8 werden erwärmt und danach geschmolzen. Jedoch da die Eigenschaften ähnlich sind und Zeiten, zu denen das erste Kunstharz 7 und das zweite Kunstharz 8 jeweils die geringste Schmelzviskosität haben, während des Zusammenpressens beim Spritzpressen annähernd dieselben sind, werden das Kunstharz 7 und das Kunstharz 8 nach dem Formen an einer Grenzfläche davon stark verklebt (chemisch verbunden), was eine Möglichkeit eines Auftretens einer Grenzflächenablösung oder eines Fehlers eines Bruchs in einem Kunstharz beseitigt.
  • Als Nächstes wird ein Verfahren zum Herstellen einer Halbleiteranordnung beschrieben. Wie in 1 gezeigt, wird die Leiterplatine 4, welche die Werkstückplatte 4a aufweist, an der das Halbleiterelement 6b montiert ist, bereitgestellt (Schritt (a)). Insbesondere werden zwei Halbleiterelemente 6a an der Werkstückplatte 4a der Leiterplatine 4 angeordnet, und eine Oberseite der Werkstückplatte 4a und die zwei Halbleiterelemente 6a werden durch das Lot 3 verbunden. Das Halbleiterelement 6b wird an der Werkstückplatte 5a der Leiterplatine 5 angeordnet, und eine Oberseite der Werkstückplatte 5a und das Halbleiterelement 6b werden durch das Lot 3 verbunden. Es wird angemerkt, dass die Anzahl der an der Leiterplatine 4 montierten Halbleiterelemente 6a nicht auf zwei eingeschränkt ist.
  • Die Leiterplatine 4 und die Halbleiterelemente 6a sind durch Drähte verbunden, und auch die Leiterplatine 5 und das Halbleiterelement 6b sind durch Drähte verbunden. Insbesondere sind die zwei Halbleiterelemente 6a als auch das Halbleiterelement 6a auf einer linken Seite in 1 und die Leiterplatine 4 durch einen Draht 1 (Verdrahtung) miteinander verbunden. Zudem sind das Halbleiterelement 6a auf einer rechten Seite in 1 und das Halbleiterelement 6b als auch das Halbleiterelement 6b und die Leiterplatine 5 durch einen Draht 2 miteinander verbunden. Des Weiteren ist ein Wärmespreizer (nicht in den Zeichnungen gezeigt) durch Lot mit einer Unterseite der Werkstückplatte 4a der Leiterplatine 4 verbunden. Das heißt, in dem Schritt (a) wird ein Anbaurahmen hergestellt, der ein Objekt ist, das geformt wird und das Prozessen bis zu einem Drahtbondschritt unterworfen worden ist.
  • Die oben beschriebene innere Struktur wird insgesamt mit einem ausgeformten Kunstharz abgedichtet, so dass Funktionen eines Schutzes vor Außenluft, einer Isolation und einer Wärmeableitung ausgeführt werden. Insbesondere ist ein ausgeformtes Kunstharz, das an einer Unterseite der Werkstückplatte 4a angeordnet ist, oder der Wärmespreizer ein wichtiger Teil, der Funktionen einer Isolation und einer Wärmeableitung ausübt. Um diese Funktionen auszuüben, ist es wichtig, eine Dicke zu haben, die ausgelegt ist, um die Erzeugung eines Lochs in dem ausgeformten Kunstharz, das an einer Unterseite der Werkstückplatte 4a angeordnet ist, oder dem Wärmespreizer nach dem Formen zu verhindern.
  • Als Nächstes wird das Kunstharz 7 angeordnet, um eine vorgegebene erste Höhe (Designwert) in der Gießform 9 zu haben (Schritt (b)). Die in Schritt (a) bereitgestellten Leiterplatinen 4 und 5 werden derart in der Gießform 9 angeordnet, dass das Kunstharz 7 in Kontakt mit einer Unterseite der Werkstückplatte 4a kommt (Schritt (c)). Diesbezüglich ist eine Unterseite der Werkstückplatte 4a ein unteres Ende des Wärmespreizers in einem Fall, bei dem der Wärmespreizer mit einer Unterseite der Werkstückplatte 4a verbunden ist, und eine Unterseite der Werkstückplatte 4a ist ein unteres Ende der Werkstückplatte 4a in einem Fall, bei dem der Wärmespreizer nicht mit einer Unterseite der Werkstückplatte 4a verbunden ist. Mit anderen Worten wird in Schritt (c) der Anbaurahmen, der Prozessen bis zu einem Drahtbondschritt unterworfen worden ist, an einer vorgegebenen Position in der Gießform 9 festgelegt.
  • Die Leiterplatine 4 ist derart gebogen, dass der äußere Leitungsteil über einen inneren Leitungsteil angeordnet ist, und der äußere Leitungsteil wird zwischen der unteren Gießform 9a und der oberen Gießform 9b gehalten (vgl. 2(a)). Zudem ist die Leiter-platine in einer geraden Linie geformt. Bei der Leiterplatine 5 wird ein äußerer Leitungsteil zwischen der oberen Gießform 9b und der unteren Gießform 9a gehalten, und der innere Leitungsteil ist über dem inneren Leitungsteil der Leiterplatine 4 angeordnet, so dass das Kunstharz 7 nicht in Kontakt mit einem unteren Ende der Werkstückplatte 5a der Leiterplatine 5 steht.
  • Wie in 2(a) gezeigt, wird nach einem Einspannen der Gießform 9 das Kunstharz 8 von der seitlichen Angussöffnung 9c zu einer Oberseite des Kunstharzes 7 in der Gießform 9 eingespritzt, um die Gießform 9 durch ein Spritzpressverfahren zu befüllen (Schritt (d)). Da das Kunstharz 7 vorab an einer Unterseite der Werkstückplatte 4a angeordnet worden ist, erreicht eine Naht einen Rand einer Entlüftung 10, die an einer Oberseite der Leiterplatine 5 angeordnet ist. Wie in 2(b) gezeigt, werden als Nächstes das Kunstharz 7 und das Kunstharz 8 ausgehärtet, um ausgeformt zu werden (Schritt (e)). Zu diesem Zeitpunkt werden das körnige Kunstharz 7 und das flüssige Kunstharz 8 ausgehärtet, um jeweils in ein ausgeformtes Kunstharz 7a und das ausgeformte Kunstharz 8a umgewandelt zu werden.
  • Als Nächstes werden, nachdem ein Erwärmungsschritt zum vollständigen Aushärten des Kunstharzes 7 und des Kunstharzes 8 ausgeführt worden ist, ein Abschneiden eines überflüssigen Teils eines Rahmens, wie beispielsweise ein Profilsteg, ein Umgießen eines Anschlussleiters, ein Produkttest und dergleichen durchgeführt, so dass ein Produkt fertiggestellt ist.
  • Wie oben beschrieben, wird bei dem Verfahren zum Herstellen einer Halbleiteranordnung gemäß dem ersten bevorzugten Ausführungsbeispiel vor einem Ausformen das körnige Kunstharz 7 angeordnet, und die Halbleiterelemente 6a und die Leiterplatine 4, die durch den Draht 1 verbunden sind, werden derart in der Gießform 9 angeordnet, dass das Kunstharz 7 in Kontakt mit einer Unterseite der Werkstückplatte 4a kommt. Danach wird die Gießform 9 mit dem Kunstharz 8 an einer Oberseite des Kunstharzes 7 befüllt, und das Kunstharz 7 und das Kunstharz 8 werden ausgehärtet, um ausgeformt zu werden. Insbesondere wird das Kunstharz 8 über die seitliche Angussöffnung 9c der Gießform 9 eingespritzt, um die Gießform 9 zu befüllen, und das Kunstharz 7 und das Kunstharz 8 werden ausgeformt, mit dem Kunstharz 7 gepresst durch das Kunstharz 8.
  • Daher ist es möglich, die Erzeugung einer Naht unmittelbar unterhalb des Wärmespreizers zu verhindern, um dadurch ein Isolationsversagen in einer Halbleiteranordnung zu verhindern. Zudem ist es nicht erforderlich, eine Sperre, wie beispielsweise einer Kerbe, an einer Vorderseite eines Korpus vorzusehen, so dass eine Verschlechterung einer Korpusfestigkeit unterdrückt werden kann. Des Weiteren ist es nicht erforderlich, eine Sperre, wie beispielsweise eine Kerbe, an einer Vorderseite eines Korpus vorzusehen und die Drähte 1 und 2 werden mit dem Kunstharz 8, das eine festgelegte Dicke hat, abgedichtet, was eine Notwendigkeit der Erhöhung einer Dicke eines Korpus eliminiert. Als ein Ergebnis hiervon ist es möglich, eine Miniaturisierung eines Korpus zu begünstigen und Herstellungskosten einer Halbleiteranordnung zu reduzieren.
  • Zudem kann, selbst wenn es wahrscheinlich ist, dass vor dem Ausformen ein Loch in dem körnigen Kunstharz 7 erzeugt wird, die Erzeugung eines Lochs nach dem Formen durch eine Evakuationszeit in der Gießform 9 unterdrückt werden.
  • Als Nächstes wird ein Vergleich zwischen einer Halbleiteranordnung, die durch das Verfahren zum Herstellen einer Halbleiteranordnung gemäß dem ersten bevorzugten Ausführungsbeispiel hergestellt ist, und einer Halbleiteranordnung gemacht, die in einem Fall gegeben ist, bei dem eine Isolationsplatte an einer Unterseite einer Werkstückplatte angeordnet ist. Bei einer Halbleiteranordnung, die in einem Fall gegeben ist, bei dem eine Isolationsplatte an einer Unterseite einer Werkstückplatte angeordnet ist, hat eine Isolationsplatte eine hohe Wärmeableitungseigenschaft (2 bis 3 W/m·K) und eine hohe Isolationseigenschaft, so dass Materialkosten für einen Füllstoff hoch sind. Da eine Isolationsplatte zur Zeit des Ausformens an ein Metallmaterial, wie beispielsweise eine Werkstückplatte oder einen Wärmespreizer, angeheftet werden sollte, ist es zudem schwierig, solch eine Isolationsplatte herzustellen, und Herstellungskosten werden erhöht.
  • Im Gegensatz dazu sind bei einem Fall eines insgesamt gegossenen Produkts, bei dem ein ausgeformter Kunstharz an einer Unterseite einer Werkstückplatte vorhanden ist, wie beispielsweise eine Halbleiteranordnung, die durch das Verfahren zum Herstellen einer Halbleiteranordnung gemäß dem ersten bevorzugten Ausführungsbeispiel hergestellt ist, die folgenden Vorteile gegeben. Bei einem Korpus, der ein Kunstharz umfasst, das eine Dicke von etwa 200 µm an einer Unterseite einer Werkstückplatte aufweist und eine Wärmeableitungsfunktion erfüllt, die vorhanden sein muss, wenn die thermische Leitfähigkeit eines Kunstharzes 2 W/m·K beträgt, ist es durch Auswählen eines stark wärmeableitenden, ausgeformten Kunstharzes (2 W/m·K) möglich, Kosten im Vergleich zu einem Fall zu reduzieren, bei dem eine Isolationsplatte angeordnet ist. Zudem kann die Anzahl von Fertigungsmaterialarten reduziert werden, um dadurch einen Prozess (Anordnung) zu vereinfachen, so dass Kosten reduziert werden können.
  • Zudem ist es, da das Kunstharz 7, das pulverförmig oder bruchstückartig ist, angeordnet werden kann, um eine erste Höhe in der Gießform 9 zu haben, möglich, ein optimales Kunstharz aus Kunstharzen in verschiedenen Zuständen auszuwählen, die ausreichend bezüglich Materialkosten und Eigenschaften (einer Isolationseigenschaft oder einer Wärmeableitungseigenschaft) sind.
  • Des Weiteren kann das Kunstharz 9, das eine höhere Isolationseigenschaft als das Kunstharz 8 hat, in der Gießform 9 angeordnet werden, um eine erste Höhe zu haben. Als ein Kunstharz, das eine hohe Isolationseigenschaft hat, kann ein Epoxidharz, das ein hohes Molekulargewicht und eine niedrige elektrische Leitfähigkeit hat, eingesetzt werden. In diesem Fall ist es durch Anordnen des Kunstharzes, das eine große Isolationseigenschaft hat, lokal an einer Unterseite der Werkstückplatte 4a, was eine Isolationsfunktion erfordert, möglich, weitere Effekte einer Verbesserung einer Isolationseigenschaft und einer Kostenreduzierung zu erzeugen.
  • Eine detaillierte Beschreibung mit Bezug auf den obigen Gegenstand wird gegeben. Bei einem Leistungsmodul, an dem ein Halbleiterelement montiert ist, und insbesondere bei einem Leistungsmodul, an dem ein SiC-Chip, der bei einer hohen Temperatur arbeitet, montiert ist, sollte eine weitere Isolation für eine Kühlrippe realisiert werden über eine Werkstückplatte und einen Wärmespreizer, die an einer Unterseite eines Chips vorhanden sind. Während es bevorzugt ist, dass ein Kunstharz an einer Unterseite einer Werkstückplatte und eines Wärmespreizers ein hochisolierendes Material aufweist, ist ein solches Material teuer. Wenn solch ein Kunstharz für ein gesamtes Abdichtungskunstharz eines Leistungsmoduls verwendet wird, werden Materialkosten erhöht, und somit kann die Verwendung eines Materials, das eine hohe Isolationseigenschaft hat, für ein Kunstharz lokal ausschließlich an einer Unterseite einer Werkstückplatte ein Leistungsmodul erzielen, das eine hohe Isolationseigenschaft und eine Kostenreduzierung erlaubt.
  • Zudem kann das Kunstharz 7, das eine höhere Wärmeableitungseigenschaft als das Kunstharz 8 hat, in der Gießform 9 angeordnet werden, um eine erste Höhe zu haben. Als ein Kunstharz, das eine hohe Wärmeableitungseigenschaft hat, kann ein dichtgepacktes Kunstharz eingesetzt werden, das durch Kombinieren eines Kunstharzes, das eine große Füllkorngröße aufweist, mit einem Kunstharz, das eine feine Füllkorngröße aufweist, erhalten wird. In diesem Fall ist es durch Anordnen eines stark wärmeableitenden Materials lokal an einer Unterseite der Werkstückplatte 4a, die eine Wärmeableitung erfordert, möglich, weitere Effekte einer Reduzierung eines thermischen Widerstands und einer Kostenreduzierung zu erzeugen.
  • Eine detaillierte Beschreibung bezüglich des obigen Gegenstands wird gegeben. Bei einem Leistungsmodul, an dem ein Halbleiterelement montiert ist, und insbesondere bei einem Leistungsmodul, an dem ein SiC-Chip, der bei einer hohen Temperatur arbeitet, montiert ist, sollte eine weitere Wärmeableitung für eine Kühlrippe realisiert werden über eine Werkstückplatte oder einen Wärmespreizer, die bzw. der an einer Unterseite eines Chips vorhanden ist. Während es bevorzugt ist, dass ein Kunstharz, das an einer Unterseite einer Werkstückplatte vorhanden ist, ein hochwärmeableitendes Material umfasst, ist ein solches Material teuer. Wenn solch ein Kunstharz für ein gesamtes Abdichtungskunstharz eines Leistungsmoduls eingesetzt wird, werden Materialkosten erhöht, und somit kann die Verwendung eines hochwärmeableitenden Materials für einen Kunstharz lokal ausschließlich an einer Unterseite einer Werkstückplatte ein Leistungsmodul erzielen, das eine hohe Wärmeableitungseigenschaft und eine Kostenreduzierung erlaubt.
  • Wie in 3 gezeigt, kann ebenso ein Verfahren mit oberer Angussöffnung eingesetzt werden. 3 ist eine Schnittdarstellung, die einen Zustand zeigt, in dem das Kunstharz 8 bei einem Verfahren zum Herstellen einer Halbleiteranordnung gemäß einer Abwandlung des ersten bevorzugten Ausführungsbeispiels in die Gießform 9 eingespritzt wird. Die Gießform umfasst statt der seitlichen Angussöffnung 9c eine obere Angussöffnung 9d zum Einspritzen des Kunstharzes 8 von oberhalb der Halbleiterelemente 6a und 6b. Das Kunstharz 8 wird über die obere Angussöffnung 9d der Gießform 9 eingespritzt, um die Gießform 9 zu befüllen, und das Kunstharz 7 und das Kunstharz 8 werden ausgeformt, mit dem Kunstharz 7 einheitlich gepresst durch das Kunstharz 8. Durch Einspritzen des Kunstharzes 8 von oberhalb der Halbleiterelemente 6a und 6b wird ein von dem Kunstharz 8 relativ zu den Drähten 1 und 2 zurückgelegter Abstand im Vergleich zu einem Fall reduziert, bei dem die Einspritzung durch ein Verfahren mit seitlicher Angussöffnung durchgeführt wird, so dass eine Drahtverformung unterdrückt werden kann.
  • <Zweites bevorzugtes Ausführungsbeispiel>
  • Als Nächstes wird ein Verfahren zum Herstellen einer Halbleiteranordnung gemäß einem zweiten bevorzugten Ausführungsbeispiel beschrieben. 4 ist eine Schnittdarstellung, die einen Zustand zeigt, in dem das Kunstharz 8 und das Kunstharz 7 durch ein Obergießform-Gesenk 11 bei dem Verfahren zum Herstellen einer Halbleiteranordnung gemäß dem zweiten bevorzugten Ausführungsbeispiel zusammengepresst werden. Es wird angemerkt, dass bei dem zweiten bevorzugten Ausführungsbeispiel dieselben Elemente, wie sie bei dem ersten bevorzugten Ausführungsbeispiel beschrieben worden sind, mit denselben Bezugszeichen gekennzeichnet werden und eine Beschreibung davon weggelassen wird.
  • Bei dem zweiten bevorzugten Ausführungsbeispiel ist das Kunstharz 8 in Form von Körnern ausgebildet. Die Gießform 9 umfasst die untere Gießform 9a, die obere Gießform 9b und das Obergießform-Gesenk bzw. -Cavity 11. Das Obergießform-Gesenk 11 ist an der oberen Gießform 9b vorhanden und wird nach unten zu der unteren Gießform 9a bewegt, um dadurch das Kunstharz 8 und das Kunstharz 7 zusammenzupressen.
  • Nachdem der Anbaurahmen in der Gießform 9 angeordnet ist, wird das in Form von Körnern gegebene Kunstharz 8 in die Gießform 9 gesprüht, um die Gießform 9 zu befüllen. Nach Einspannen mit der Gießform 9 wird das Obergießform-Gesenk 11 nach unten zu der unteren Gießform 9a bewegt, um dadurch das Kunstharz 8 und das Kunstharz 7 auszuformen, während das Kunstharz 8 und das Kunstharz 7 zusammengepresst werden.
  • Wie oben beschrieben, umfasst bei dem Verfahren zum Herstellen einer Halbleiteranordnung gemäß dem zweiten bevorzugten Ausführungsbeispiel die Gießform 9 eine untere Gießform 9a, an der die Leiterplatinen 4 und 5 angeordnet werden, und ein Obergießform-Gesenk 11, das nach unten zu der unteren Gießform 9a bewegt wird, um das Kunstharz 8 und das Kunstharz 7 zusammenzupressen. Das in Form von Körnern gegebene Kunstharz 8 wird in die Gießform 9 gesprüht, um die Gießform 9 zu befüllen, und das Obergießform-Gesenk 11 wird nach unten zu der unteren Gießform 9a bewegt, um dadurch das Kunstharz 8 und das Kunstharz 7 während des Zusammenpressens des Kunstharzes 8 und des Kunstharzes 7 auszuformen. Durch Nichtnutzen eines Übertragungsverfahrens, sondern einer Bewegung des Obergießform-Gesenks 11 zum Zusammenpressen des Kunstharzes 8 wird ein Abstand, der von einem Kunstharz relativ zu den Drähten 1 und 2 zurückgelegt wird, deutlich im Vergleich zu einem Fall reduziert, bei dem ein Übertragungsverfahren (eine seitliche Angussöffnung und eine obere Angussöffnung) verwendet wird, so dass eine Drahtverformung unterdrückt werden kann.
  • <Drittes bevorzugtes Ausführungsbeispiel>
  • Als Nächstes wird ein Verfahren zum Herstellen einer Halbleiteranordnung gemäß einem dritten bevorzugten Ausführungsbeispiel beschrieben. 5 ist eine Schnittdarstellung, die einen Zustand zeigt, in dem die Leiterplatinen 4 und 5 bei dem Verfahren zum Herstellen einer Halbleiteranordnung gemäß dem dritten bevorzugten Ausführungsbeispiel in der Gießform 9 angeordnet sind, 6 ist eine Schnittdarstellung, die einen Zustand zeigt, in dem ein vorläufiges Zusammenpressen bei dem Verfahren zum Herstellen einer Halbleiteranordnung mit einem beweglichen Stift 12 durchgeführt wird, und 7 ist eine Schnittdarstellung, die einen Zustand zeigt, in dem der bewegliche Stift 12 aus der Gießform 9 herausgezogen ist, nachdem das Kunstharz 8 bei dem Verfahren zum Herstellen einer Halbleiteranordnung in die Gießform 9 eingespritzt worden ist. Es wird angemerkt, dass bei dem dritten bevorzugten Ausführungsbeispiel dieselben Elemente, wie sie bei dem ersten und dem zweiten bevorzugten Ausführungsbeispiel beschrieben worden sind, mit denselben Bezugszeichen gekennzeichnet werden und eine Beschreibung davon weggelassen wird.
  • Bei dem dritten bevorzugten Ausführungsbeispiel wird der bewegliche Stift 12 zum Niederhalten der Werkstückplatte 4a zum vorläufigen Zusammenpressen des Kunstharzes 7 verwendet. Wie in 5 gezeigt, wird beispielsweise das Kunstharz 7 in der Gießform 9 angeordnet, um eine zweite Höhe zu haben, die das 1,5-fache der ersten Höhe beträgt. Die Leiterplatine 4 ist derart in der Gießform 9 angeordnet, dass das Kunstharz 7 in Kontakt mit einem unteren Ende der Werkstückplatte 4a kommt. In dieser Hinsicht ist die zweite Höhe eine Höhe, mit der das Kunstharz 7 die Werkstückplatte 4a veranlasst, sich nach oben zu krümmen, wenn die Leiterplatine 4 in der Gießform 9 angeordnet wird, und sie ist nicht eingeschränkt auf das 1,5-fache der ersten Höhe.
  • Wie in 6 gezeigt, wird nach Einspannen mit der Gießform 9 die Werkstückplatte 4a durch den beweglichen Stift 12 niedergehalten, um das Kunstharz 7 vorläufig derart zusammenzupressen, dass eine Oberseite des Kunstharzes 7 bei der ersten Höhe liegt (Schritt (f)). Durch vorläufiges Zusammenpressen des Kunstharzes 7 kann ein Loch in dem Kunstharz 7 entfernt werden. Wie in 7 gezeigt, wird nachfolgend bei der Gießform 9, nachdem das Kunstharz 8 zu einer Oberseite des Kunstharzes 7 eingespritzt worden ist, um die Gießform 9 zu befüllen, der bewegliche Stift 12 aus der Gießform 9 herausgezogen (Schritt (g)). Während das Kunstharz 7 und das Kunstharz 8 ausgehärtet werden, um ausgeformt zu werden, wird danach eine Form des beweglichen Stifts 12 nicht in einer Halbleiteranordnung, die nach dem Ausformen gegeben ist, zurückgelassen, da der bewegliche Stift 12 aus der Gießform 9 herausgezogen wird.
  • Wie oben beschrieben, wird bei dem Verfahren zum Herstellen einer Halbleiteranordnung gemäß dem dritten bevorzugten Ausführungsbeispiel nachdem die Leiterplatine 4 derart in der Gießform 9 angeordnet ist, dass das Kunstharz 7 in Kontakt mit einer Unterseite der Werkstückplatte 4a kommt, die Werkstückplatte 4a durch den beweglichen Stift 12 zum Niederhalten der Werkstückplatte 4a niedergehalten, um das Kunstharz 7 vorläufig zusammenzupressen. Die Gießform 9 wird mit dem Kunstharz 8 an einer Oberseite des Kunstharzes 7 in der Gießform 9 befüllt, und danach wird der bewegliche Stift 12 aus der Gießform 9 herausgezogen.
  • Beim Ausformen des Kunstharzes 7 unmittelbar unterhalb der Werkstückplatte 4a allein mit einem Druck des Kunstharzes 8 bei einem Spritzpressen oder dergleichen kann ein Gewinn möglicherweise aufgrund der Erzeugung eines Lochs (Wärmeableitungs- oder Isolationsversagen) oder dergleichen nach dem Formen unstabil sein. Daher kann durch Einsetzen des Verfahrens gemäß dem dritten bevorzugten Ausführungsbeispiel nach dem Formen ein Loch in dem Kunstharz 7 unmittelbar unterhalb der Werkstückplatte 4a minimiert werden, und das Kunstharz 7 kann eine Dicke wie ausgelegt haben, um dadurch den Gewinn zu verbessern.
  • <Viertes bevorzugtes Ausführungsbeispiel>
  • Als Nächstes wird ein Verfahren zum Herstellen einer Halbleiteranordnung gemäß einem vierten bevorzugten Ausführungsbeispiel beschrieben. 8(a) ist eine Schnittdarstellung, die einen Zustand zeigt, in dem das Kunstharz 8 bei dem Verfahren zum Herstellen einer Halbleiteranordnung gemäß dem vierten bevorzugten Ausführungsbeispiel in die Gießform 9 eingespritzt wird, und 8(b) ist eine Darstellung, die Zustände des Kunstharzes 7 und des Kunstharzes 8 nach einer Aushärtung zeigt. Es wird angemerkt, dass bei dem vierten bevorzugten Ausführungsbeispiel dieselben Elemente, wie die bei dem ersten bis dritten bevorzugten Ausführungsbeispiel beschriebenen, mit denselben Bezugszeichen gekennzeichnet werden und eine Beschreibung davon weggelassen wird.
  • Das vierte bevorzugte Ausführungsbeispiel ist ein Beispiel eines Verfahrens zum Herstellen einer Halbleiteranordnung eines MAP-gegossenen Typs. Diesbezüglich bedeutet MAP-Gießen ein Gießen eines Isolationssubstrats 14 als Ganzes, an dem eine Vielzahl von Halbleiterelementen 6a montiert sind, und nach dem Gießen wird das Isolationssubstrat 14 in einzelne Halbleiteranordnungen segmentiert. Wie in den 8(a) und 8(b) gezeigt, wird das Isolationssubstrat 14 bereitgestellt, an dem vor der Segmentation die Vielzahl von Halbleiterelementen 6a angeordnet wird. Hier wird eine Beschreibung zu dem Isolationssubstrat 14 gegeben. Das Isolationssubstrat 14 hat eine Oberseite und eine Unterseite, an denen Metallstrukturen 13 fixiert sind, und die Vielzahl von Halbleiterelementen 6a ist durch das Lot 3 mit einer Oberseite einer oberen der Metallstrukturen 13 verbunden.
  • Nachfolgend wird das Kunstharz 7 in der Gießform 9 angeordnet, um eine erste Höhe zu haben. Das Isolationssubstrat 14 wird derart in der Gießform 9 angeordnet, dass das Kunstharz 7 in Kontakt mit einer Unterseite des Isolationssubstrats 14 kommt. Insbesondere wird ein Endteil, der sich in einer Breitenrichtung des Isolationssubstrats 14 erstreckt, zwischen der oberen Gießform 9b und der unteren Gießform 9a gehalten, und das Kunstharz 7 ist in Kontakt mit einem unteren Ende der Metallstruktur 13, die an einer Unterseite des Isolationssubstrats 14 befestigt ist.
  • Nachfolgend wird das Kunstharz 8 in die Gießform 9 zu einer Oberseite des Kunstharzes 7 über eine Oberseite des Isolationssubstrats 14 eingespritzt, um die Gießform 9 zu befüllen, und das Kunstharz 7 und das Kunstharz 8 werden ausgeformt, mit dem Kunstharz 7 gepresst durch das Kunstharz 8.
  • Wie oben beschrieben, wird bei dem Verfahren zum Herstellen einer Halbleiteranordnung gemäß dem vierten bevorzugten Ausführungsbeispiel, nachdem das Isolationssubstrat 14, an dem vor der Segmentierung die Vielzahl von Halbleiterelementen 6a montiert ist, bereitgestellt und das Kunstharz 7 in der Gießform 9 angeordnet ist, das Isolationssubstrat 14 derart in der Gießform 9 angeordnet, dass das Kunstharz in Kontakt mit einer Unterseite des Isolationssubstrats 14 kommt.
  • Bei einem Fall einer Halbleiteranordnung eines MAP-gegossenen Typs, die unter Verwendung eines Drehmessers oder dergleichen nach dem Gießen segmentiert wird, ist es üblich, dass allein ein inneres Material an einer Oberseite eines Isolationssubstrats abgedichtet wird. Dies ist deshalb so, da körnige Kunstharze nicht allein durch Formpressen ausreichend verdichtet werden können und ein Loch einfach aufgrund einer instabilen Einspritzung eines Kunstharzes in einen Bereich unmittelbar unterhalb eines Isolationssubstrats erzeugt werden kann. In Übereinstimmung mit dem Verfahren zum Herstellen einer Halbleiteranordnung gemäß dem vierten bevorzugten Ausführungsbeispiel kann auch eine Unterseite des Isolationssubstrats 14 mit einem ausgeformten Kunstharz abgedichtet werden, ohne die Erzeugung eines Lochs aufgrund einer Naht zu erlauben.
  • Während die vorliegende Erfindung im Detail beschrieben worden ist, ist die obige Beschreibung in allen Aspekten lediglich erläuternd und die vorliegende Erfindung ist nicht auf die obige Beschreibung eingeschränkt. Sie soll gedeutet werden, dass zahlreiche nicht erläuterte Abwandlungen ausgedacht werden können, ohne von dem Rahmen der vorliegenden Erfindung abzuweichen.
  • Zusätzlich können innerhalb des Rahmens der vorliegenden Erfindung bei der vorliegenden Erfindung die jeweiligen bevorzugten Ausführungsbeispiele beliebig kombiniert werden und jedes der bevorzugten Ausführungsbeispiele kann angemessen verändert und weggelassen werden.
  • Bezugszeichenliste
  • 4: Leiterplatine, 4a: Werkstückplatte, 6a: Halbleiterelement, 7: Kunstharz (erster Kunstharz), 8: Kunstharz (zweiter Kunstharz), 9: Gießform, 9a: untere Gießform, 9c: seitliche Angussöffnung, 9d: obere Angussöffnung, 11: Obergießform-Gesenk, 12: beweglicher Stift, 14: Isolationssubstrat.

Claims (9)

  1. Verfahren zum Herstellen einer Halbleiteranordnung, aufweisend die Schritte: • (a) Bereitstellen einer Leiterplatine (4), die eine Werkstückplatte (4a) aufweist, an der ein Halbleiterelement (6a) montiert ist; • (b) Anordnen eines ersten Kunstharzes (7), das körnig ist, in einer Gießform (9); • (c) Anordnen der Leiterplatine (4) in der Gießform (5) derart, dass das erste Kunstharz (7) in Kontakt mit einer Unterseite der Werkstückplatte (4a) kommt; • (d) Befüllen der Gießform (9) mit einem zweiten Kunstharz (8) an einer Oberseite des ersten Kunstharzes (6) in der Gießform (9); und • (e) Aushärten des ersten Kunstharzes (7) und des zweiten Kunstharzes (8), um das erste Kunstharz (7) und das zweite Kunstharz (8) auszuformen.
  2. Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 1, wobei der Schritt (b) einen Schritt des Anordnens des ersten Kunstharzes (7), das pulverförmig oder bruchstückartig ist, in der Gießform (9) umfasst.
  3. Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 1, wobei die Gießform (9) eine seitliche Angussöffnung (9c) zum Einspritzen des zweiten Kunstharzes (8) seitwärts relativ zu dem Halbleiterelement (6a) aufweist, der Schritt (d) einen Schritt des Einspritzens des zweiten Kunstharzes (8) von der seitlichen Angussöffnung (9c) der Gießform (9) umfasst, um die Gießform (9) zu befüllen, und der Schritt (e) einen Schritt eines Ausformens des ersten Kunstharzes (7) und des zweiten Kunstharzes (8), mit dem ersten Kunstharz (7) gepresst durch das zweite Kunstharz (8), umfasst.
  4. Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 1, wobei die Gießform (9) eine obere Angussöffnung (9d) zum Einspritzen des zweiten Kunstharzes (8) von oberhalb des Halbleiterelements (6a) aufweist, der Schritt (d) einen Schritt eines Einspritzens des zweiten Kunstharzes (8) von der oberen Angussöffnung (9d) der Gießform (9) umfasst, um die Gießform (9) zu befüllen, und der Schritt (e) einen Schritt eines Ausformens des ersten Kunstharzes (7) und des zweiten Kunstharzes (8), mit dem ersten Kunstharz (7) gepresst durch das zweite Kunstharz (8), umfasst.
  5. Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 1, wobei die Gießform (9) eine untere Gießform (9a), an der die Leiterplatine (4) angeordnet ist, und ein Obergießform-Gesenk (11), das nach unten zu der unteren Gießform (9a) bewegt wird, um das zweite Kunstharz (8) und das erste Kunstharz (7) zusammenzupressen, aufweist, der Schritt (d) einen Schritt eines Sprühens des zweiten Kunstharzes (8), das in Form von Körnern gegeben ist, in die Gießform (9) umfasst, um die Gießform (9) zu befüllen, und der Schritt (e) einen Schritt eines Ausformens des zweiten Kunstharzes (8) und des ersten Kunstharzes (7) während des Zusammenpressens des zweiten Kunstharzes (8) und des ersten Kunstharzes (7) durch Bewegen des Obergießform-Gesenks (11) nach unten zu der unteren Gießform (9a) umfasst.
  6. Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 1, wobei der Schritt (b) einen Schritt eines Anordnens des ersten Kunstharzes (7), das eine höhere Isolationseigenschaft als das zweite Kunstharz (8) hat, in der Gießform (9) umfasst.
  7. Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 1, wobei der Schritt (b) einen Schritt eines Anordnens des ersten Kunstharzes (7), das ein höhere Wärmeableitungseigenschaft als das zweite Kunstharz (8) hat, in der Gießform (9) umfasst.
  8. Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 1, weiter aufweisend die Schritte: (f) vorläufiges Zusammenpressen des ersten Kunstharzes durch Niederhalten der Werkstückplatte (4a) mit einem beweglichen Stift (12) zum Niederhalten der Werkstückplatte (4a) nach dem Schritt (c); und (g) Herausziehen des beweglichen Stifts (12) aus der Gießform (9) nach dem Schritt (d).
  9. Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 1, wobei der Schritt (a) einen Schritt eines Bereitstellens eines Isolationssubstrats (14) statt der Leiterplatine (4a) umfasst, an dem vor einer Segmentierung eine Vielzahl von Halbleiterelementen (6a) montiert ist, und der Schritt (c) einen Schritt eines Anordnens des Isolationssubstrats (14) in der Gießform (9) derart umfasst, dass das erste Kunstharz (7) in Kontakt mit einer Unterseite des Isolationssubstrats (14) kommt.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6667401B2 (ja) * 2016-08-19 2020-03-18 三菱電機株式会社 電力用半導体装置の製造方法
CN110326102B (zh) * 2017-02-27 2023-06-09 三菱电机株式会社 半导体装置、半导体装置的制造方法
JP2018174244A (ja) * 2017-03-31 2018-11-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10873015B2 (en) * 2018-03-01 2020-12-22 Nichia Corporation Light emitting device and method of manufacturing the light emitting device
JP2022085131A (ja) 2020-11-27 2022-06-08 三菱電機株式会社 半導体モジュールおよび半導体モジュールの製造方法
US20240145325A1 (en) * 2022-10-31 2024-05-02 Infineon Technologies Austria Ag Semiconductor Package with Molded Heat Dissipation Plate

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62150755A (ja) * 1985-12-25 1987-07-04 Hitachi Ltd 電子装置およびその製造方法
JPH0434958A (ja) 1990-05-31 1992-02-05 Toshiba Corp 樹脂封止型半導体装置およびその製造方法
JP2781689B2 (ja) * 1992-01-22 1998-07-30 九州日本電気株式会社 半導体装置の製造方法
JPH0837270A (ja) * 1994-07-26 1996-02-06 Hitachi Ltd 半導体装置およびその製造方法
JP3199963B2 (ja) 1994-10-06 2001-08-20 株式会社東芝 半導体装置の製造方法
JP3897478B2 (ja) * 1999-03-31 2007-03-22 松下電器産業株式会社 樹脂封止型半導体装置の製造装置及びその製造方法
JP4007741B2 (ja) 2000-01-12 2007-11-14 三菱電機株式会社 半導体装置
JP3784684B2 (ja) 2001-10-04 2006-06-14 三菱電機株式会社 樹脂パッケージ型半導体装置の製造方法
JP4553813B2 (ja) 2005-08-29 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP4422094B2 (ja) * 2005-12-12 2010-02-24 三菱電機株式会社 半導体装置
US8217115B2 (en) 2006-10-30 2012-07-10 Sumitomo Bakelite Company, Ltd Liquid resin composition, semiconductor wafer having adhesive layer, semiconductor element having adhesive layer, semiconductor package, process for manufacturing semiconductor element and process for manufacturing semiconductor package
JP5285285B2 (ja) 2008-01-29 2013-09-11 Ｔｏｗａ株式会社 半導体チップの圧縮成形方法
US8410619B2 (en) * 2008-12-10 2013-04-02 Sumitomo Bakelite Co., Ltd. Granular epoxy resin composition for encapsulating semiconductor, semiconductor device using the same and method for producing semiconductor device
JP2010162710A (ja) 2009-01-13 2010-07-29 Sumitomo Heavy Ind Ltd 樹脂封止装置及び樹脂封止方法
JP5313047B2 (ja) * 2009-05-28 2013-10-09 Ｔｏｗａ株式会社 電子部品の樹脂封止用の成形型及び樹脂封止方法
JP5150597B2 (ja) 2009-10-08 2013-02-20 新電元工業株式会社 半導体パッケージ及びその製造方法
SG186332A1 (en) 2010-06-17 2013-01-30 Hitachi Chemical Co Ltd Resin paste composition
JP5563917B2 (ja) 2010-07-22 2014-07-30 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 回路装置及びその製造方法
JP4965715B1 (ja) 2011-02-03 2012-07-04 ナミックス株式会社 エポキシ樹脂組成物およびそれを用いた半導体封止材
JP5811492B2 (ja) 2011-04-28 2015-11-11 三菱化学株式会社 デバイス製造方法
JP2014036046A (ja) * 2012-08-07 2014-02-24 Denso Corp モールドパッケージおよびその製造方法
JP2014187209A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置
KR102143744B1 (ko) * 2013-09-30 2020-08-12 린텍 가부시키가이샤 수지막 형성용 복합 시트
JP6191453B2 (ja) * 2013-12-27 2017-09-06 日亜化学工業株式会社 発光装置
US10262912B2 (en) * 2015-04-15 2019-04-16 Mitsubishi Electric Corporation Semiconductor device
JP2017147272A (ja) * 2016-02-15 2017-08-24 ローム株式会社 半導体装置およびその製造方法、ならびに、半導体装置の製造に使用されるリードフレーム中間体

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WO2015173906A1 (ja) 2015-11-19

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