DE112011103809B4 - Graphen-Einheiten mit lokalen Dual-Gates - Google Patents

Graphen-Einheiten mit lokalen Dual-Gates Download PDF

Info

Publication number
DE112011103809B4
DE112011103809B4 DE112011103809.7T DE112011103809T DE112011103809B4 DE 112011103809 B4 DE112011103809 B4 DE 112011103809B4 DE 112011103809 T DE112011103809 T DE 112011103809T DE 112011103809 B4 DE112011103809 B4 DE 112011103809B4
Authority
DE
Germany
Prior art keywords
local
gates
gate
layer
insulator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112011103809.7T
Other languages
English (en)
Other versions
DE112011103809T5 (de
Inventor
Zhihong Chen
Aaron D. Franklin
Shu-Jen Han
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE112011103809T5 publication Critical patent/DE112011103809T5/de
Application granted granted Critical
Publication of DE112011103809B4 publication Critical patent/DE112011103809B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66045—Field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02527—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0405—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
    • H01L21/0425—Making electrodes
    • H01L21/044—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Elektronische Einheit (100, 200, 300, 400), aufweisend:einen Isolator (110);ein in dem Isolator eingebettetes lokales erstes Gate (115, 215, 315), wobei eine obere Oberfläche des ersten Gates mit einer Oberfläche des Isolators im Wesentlichen koplanar ist;eine über dem ersten Gate und dem Isolator gebildete erste dielektrische Schicht (120);einen auf der ersten dielektrischen Schicht gebildeten Kanal, der eine Doppelschichtgraphenschicht (130) aufweist, wobei die erste dielektrische Schicht (120) eine im Wesentlichen flache Oberfläche bereitstellt, auf der der Kanal gebildet ist, wobei jede Schicht der Doppelschichtgraphenschicht eine zweidimensionale planare Lage von Kohlenstoffatomen ist;eine über der Doppelschichtgraphenschicht gebildete zweite dielektrische Schicht (135);ein über der zweiten dielektrischen Schicht gebildetes lokales zweites Gate (140; 240; 340), wobei jedes von dem lokalen ersten und lokalen zweiten Gate dafür gestaltet ist, mit dem Kanal der Doppelschichtgraphenschicht kapazitiv gekoppelt zu sein, wobei das lokale erste und lokale zweite Gate ein erstes Paar von Gates bilden, um einen ersten Teilbereich der Doppelschichtgraphenschicht lokal zu steuern, wobei das erste Paar von Gates als Gates eines ersten Transistors (175; 275; 405) arbeitet;ein in dem Isolator eingebettetes lokales drittes Gate (155; 255; 355), wobei eine obere Oberfläche des dritten Gates mit einer Oberfläche des Isolators im Wesentlichen koplanar ist; undein über der zweiten dielektrischen Schicht gebildetes lokales viertes Gate (160; 260; 360), wobei jedes von dem lokalen dritten und lokalen vierten Gate dafür gestaltet ist, mit dem Kanal der Doppelschichtgraphenschicht kapazitiv gekoppelt zu sein;wobei das lokale dritte und lokale vierte Gate wenigstens ein zweites Paar von Gates bilden, um wenigstens einen zweiten Teilbereich der Doppelschichtgraphenschicht lokal zu steuern; undwobei das wenigstens zweite Paar von Gates als Gates eines zweiten Transistors (180; 280; 410) arbeitet.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft Halbleiterstrukturen, insbesondere Einheiten auf der Grundlage von Graphen mit lokalen Dual-Gates sowie Verfahren zum Herstellen davon.
  • Hintergrund der Erfindung
  • Bei einem Halbleitermaterial ist die Bandlücke ein wichtiger Parameter, der die Eigenschaften des Halbleitermaterials zu einem hohen Maß bestimmt. Die Bandlücke ist als der Energieunterschied zwischen der Oberkante des Valenzbands und der Unterkante des Leitungsbands definiert. Dies ist die Energie, die benötigt wird, um ein Elektron aus dem Valenzband in das Leitungsband anzuregen. Elektronen im Leitungsband können sich durch das Material bewegen und ermöglichen damit die Leitung von Elektrizität.
  • Ein Typ von Halbleitermaterial, Graphen, ist aufgrund seiner viel höheren Trägermobilität im Vergleich zu Silicium von besonderem Interesse für die Nanoelektronik. Graphen ist eine zweidimensionale planare Lage von Kohlenstoffatomen, die in einer hexagonalen Benzolringstruktur angeordnet sind. Eine freistehende Graphenstruktur ist theoretisch nur in einem zweidimensionalen Raum stabil, woraus folgt, dass eine planare Graphenstruktur in freiem Zustand nicht existiert und gegenüber der Entstehung gekrümmter Strukturen, wie z.B. Ruß, Fullerene und Nanoröhrchen, instabil ist. Eine zweidimensionale Graphenstruktur wurde aber auf einer Oberfläche einer dreidimensionalen Struktur gefunden, beispielsweise auf einer Oberfläche von Siliciumdioxid (SiO2). Eine typische Graphenschicht kann eine einzelne Lage oder mehrere Lagen von Kohlenstoffatomen aufweisen, beispielsweise zwischen 1 und 10 Lagen.
  • Der Feldeffekttransistor (FET) ist eine marktbeherrschende und wichtige Einheit bei der Herstellung integrierter Schaltkreise. FETs können zum Verstärken, Schalten und Nachweisen von Signalen verwendet werden. In einer FET-Einheit stützt sich der FET auf ein elektrisches Feld zum Steuern der Trägerdichte und damit der Leitfähigkeit eines Kanals von einem Typ von Ladungsträgern. Es ist bekannt, dass Graphen zum Bilden eines FET verwendet worden ist. Allerdings weist Graphen trotz seiner hohen Trägermobilität eine Bandlücke von Null auf, die zu einem sehr ungünstigen FET-Leckstrom führt. Eine Lösung dieses Problems ist die Verwendung von Doppelschicht-Graphen mit einem oberen Gate und einem Substrat, um so die Bandlücke des Materials zu öffnen. Durch die Substratstruktur werden aber große Komplementärer-Metall-Oxid-Halbleiter (CMOS)-Transistoren wegen fehlender Steuerung der Schwellenspannung (Vt) der einzelnen Einheit unpraktisch.
  • Die US 2005 / 0 212 014 A1 betrifft eine Halbleitervorrichtung, die umfasst: ein Substrat; eine auf dem Substrat ausgebildete Gate-Elektrode; eine Gate-Isolierschicht, die die Gate-Elektrode bedeckt; ein Kohlenstoff-Nanoröhrchen, das über der Gate-Elektrode angeordnet ist und mit der Gate-Isolierschicht in Kontakt kommt; und eine Source-Elektrode und eine Drain-Elektrode, die getrennt voneinander in einer Längsrichtung des Kohlenstoff-Nanoröhrchens ausgebildet sind.
  • Die US 2008 / 0 312 088 A1 betrifft einen Feldeffekttransistor, eine diesen enthaltende Logikschaltung und Verfahren zu deren Herstellung. Der Feldeffekttransistor kann eine ambipolare Schicht enthalten, die eine Source-Zone, eine Drain-Zone und eine Kanal-Zone zwischen der Source-Zone und der Drain-Zone enthält, wobei die Source-Zone, die Drain-Zone und die Kanal-Zone in einer monolithischen Struktur gebildet werden können, eine Gate-Elektrode auf der Kanal-Zone und eine Isolierschicht, die die Gate-Elektrode von der ambipolaren Schicht trennt, wobei die Source-Zone und die Drain-Zone eine Breite haben, die größer ist als die der Kanal-Zone in einer zweiten Richtung, die eine erste Richtung kreuzt, in der die Source-Zone und die Drain-Zone miteinander verbunden sind.
  • Die US 2010/ 0 006 823 A1 betriff eine Halbleitervorrichtung bereit, die ein Substrat mit einer dielektrischen Schicht; mindestens eine Graphen-Schicht, die über der dielektrischen Schicht liegt; eine hintere Gate-Struktur, die unter der mindestens einen Graphen-Schicht liegt; und eine Halbleiter enthaltende Schicht, die auf der mindestens einen Graphen-Schicht vorhanden ist, umfasst, wobei die Halbleiter enthaltende Schicht einen Source-Bereich und einen Drain-Bereich umfasst, die durch eine obere Gate-Struktur getrennt sind, wobei die obere Gate-Struktur über der hinteren Gate-Struktur angeordnet ist.
  • Kurzdarstellung der Erfindung
  • Die vorliegende Erfindung betrifft eine elektronische Einheit gemäß Anspruch 1 auf der Grundlage von Graphen mit lokalen Dual-Gates, sowie Verfahren gemäß Anspruch 10 zum Herstellen davon. Des Weiteren betrifft die Erfindung einen integrierten Schaltkreis gemäß Anspruch 17, der wenigstens eine Dual-Gate-Graphen-Schaltkreiseinheit aufweist. Insbesondere stellt die vorliegende Erfindung Verfahren zum Herstellen einer Doppelschichtgraphenschicht-Einheit („bilayer graphene layer device“) bereit, die strukturierte obere und untere Gates enthält, um über verschiedene Vorspannungen verschiedene Einheiten auf dem gleichen Wafer auf verschiedene Bandlücken oder Schwellenspannungen (Vt) zu setzen, abhängig von den Erfordernissen der Einheit und/oder des Schaltkreises.
  • Beispielsweise weist ein Verfahren zum Herstellen einer elektronischen Einheit das Herstellen eines Isolators auf, Einbetten eines lokalen ersten Gates in den Isolator, wobei eine obere Oberfläche des ersten Gates im Wesentlichen koplanar mit einer Oberfläche des Isolators ist, Aufbringen einer ersten dielektrischen Schicht über dem ersten Gate und dem Isolator und Herstellen eines Kanals, der eine auf der ersten dielektrischen Schicht gebildete Doppelschichtgraphenschicht aufweist. Die erste dielektrische Schicht stellt eine flache Oberfläche bereit, auf der der Kanal gebildet wird. Das Verfahren weist ferner das Aufbringen einer zweiten dielektrischen Schicht über der Doppelschichtgraphenschicht und das Bilden eines lokalen zweiten Gates über der zweiten dielektrischen Schicht auf. Jedes von dem lokalen ersten und lokalen zweiten Gate ist mit dem Kanal der Doppelschichtgraphenschicht kapazitiv gekoppelt. Das lokale erste und lokale zweite Gate bilden ein erstes Paar von Gates, um einen ersten Teilbereich der Doppelschichtgraphenschicht lokal zu steuern.
  • Das Verfahren kann ferner das Bilden eines in den Isolator eingebetteten lokalen dritten Gates aufweisen, wobei eine obere Oberfläche des dritten Gates im Wesentlichen koplanar mit einer Oberfläche des Isolators ist, und das Bilden eines lokalen vierten Gates über der zweiten dielektrischen Schicht. Jedes von dem lokalen dritten und lokalen vierten Gate ist mit dem Kanal der Doppelschichtgraphenschicht kapazitiv gekoppelt. Das lokale dritte und lokale vierte Gate bilden wenigstens ein zweites Paar von Gates, um wenigstens einen zweiten Teilbereich der Doppelschichtgraphenschicht lokal zu steuern. Das wenigstens zweite Paar von Gates arbeitet als Gates eines zweiten Transistors.
  • Bei einem zweiten Beispiel weist eine elektronische Einheit einen Isolator, ein in den Isolator eingebettetes lokales erstes Gate, wobei eine obere Oberfläche des ersten Gates im Wesentlichen koplanar mit einer Oberfläche des Isolators ist, eine über dem ersten Gate und dem Isolator gebildete erste dielektrische Schicht und einen Kanal auf, der eine auf der ersten dielektrischen Schicht gebildete Doppelschichtgraphenschicht aufweist. Die erste dielektrische Schicht stellt eine im Wesentlichen flache Oberfläche bereit, auf der der Kanal gebildet ist. Die Einheit weist ferner eine zweite dielektrische Schicht auf, die über der Doppelschichtgraphenschicht gebildet ist, und ein lokales zweites Gate, das über der zweiten dielektrischen Schicht gebildet ist. Jedes von dem lokalen ersten und lokalen zweiten Gate ist mit dem Kanal der Doppelschichtgraphenschicht kapazitiv gekoppelt. Das lokale erste und lokale zweite Gate bilden ein erstes Paar von Gates, um einen ersten Teilbereich der Doppelschichtgraphenschicht lokal zu steuern.
  • Bei einem dritten Beispiel weist ein integrierter Schaltkreis wenigstens eine Dual-Gate-Graphenschicht-Schaltkreiseinheit auf. Die wenigstens eine Schaltkreiseinheit weist einen Isolator, ein in den Isolator eingebettetes lokales erstes Gate, wobei eine obere Oberfläche des ersten Gates im Wesentlichen koplanar mit einer Oberfläche des Isolators ist, eine über dem ersten Gate und dem Isolator gebildete erste dielektrische Schicht und einen Kanal auf, der eine auf der ersten dielektrischen Schicht gebildete Doppelschichtgraphenschicht aufweist. Die erste dielektrische Schicht stellt eine im Wesentlichen flache Oberfläche bereit, auf der der Kanal gebildet ist. Die Einheit weist ferner eine zweite dielektrische Schicht auf, die über der Doppelschichtgraphenschicht gebildet ist, und ein lokales zweites Gate, das über der zweiten dielektrischen Schicht gebildet ist. Jedes von dem lokalen ersten und lokalen zweiten Gate ist mit dem Kanal der Doppelschichtgraphenschicht kapazitiv gekoppelt. Das lokale erste und lokale zweite Gate bilden ein erstes Paar von Gates, um einen ersten Teilbereich der Doppelschichtgraphenschicht lokal zu steuern.
  • Vorteilhafterweise nutzen die vorstehend beschriebene Struktur und die vorstehend beschriebenen Verfahren die vorteilhaften Eigenschaften von Graphen.
  • Diese und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der nachstehenden ausführlichen Beschreibung veranschaulichender Ausführungsformen davon, die in Verbindung mit den begleitenden Zeichnungen zu lesen ist, ersichtlich werden.
  • Figurenliste
    • 1 zeigt eine elektronische Einheit gemäß.
    • 2 zeigt eine erste Ansicht von oben einer elektronischen Einheit.
    • 3 zeigt eine zweite Ansicht von oben einer elektronischen Einheit.
    • 4 zeigt eine dritte Ansicht von oben einer elektronischen Einheit.
    • 5 zeigt eine vierte Ansicht von oben einer elektronischen Einheit.
    • 6 zeigt eine fünfte Ansicht von oben einer elektronischen Einheit.
    • 7 zeigt eine sechste Ansicht von oben einer elektronischen Einheit.
    • 8 zeigt eine siebte Ansicht von oben einer elektronischen Einheit.
    • 9 zeigt eine achte Ansicht von oben einer elektronischen Einheit.
    • 10 zeigt eine neunte Ansicht von oben einer elektronischen Einheit.
    • 11 zeigt eine zehnte Ansicht von oben einer elektronischen Einheit.
    • 12 zeigt eine elfte Ansicht von oben einer elektronischen Einheit.
    • 13 zeigt eine zwölfte Ansicht von oben einer elektronischen Einheit.
    • 14 zeigt eine dreizehnte Ansicht von oben einer elektronischen Einheit.
    • 15 zeigt eine vierzehnte Ansicht von oben einer elektronischen Einheit.
    • 16 zeigt eine fünfzehnte Ansicht von oben einer elektronischen Einheit.
    • 17 zeigt eine sechzehnte Ansicht von oben einer elektronischen Einheit.
    • 18 zeigt eine siebzehnte Ansicht von oben einer elektronischen Einheit.
    • 19 zeigt eine achtzehnte Ansicht von oben einer elektronischen Einheit.
    • 20 zeigt eine neunzehnte Ansicht von oben einer elektronischen Einheit.
    • 21 zeigt eine alternative elektronische Einheit.
    • 22 zeigt eine weitere alternative elektronische Einheit gemäß.
    • 23 zeigt noch eine weitere alternative elektronische Einheit.
  • Ausführliche Beschreibung bevorzugter Ausführungsformen
  • Die vorliegende Erfindung betrifft eine elektronische Einheit, wie z.B. einen Feldeffekttransistor (FET), auf der Grundlage von Graphen und Verfahren zum Herstellen davon. Die elektronische Bandstruktur der Doppelschicht von Graphen führte zu Interesse an der Herstellung elektronischer Doppelschicht-Einheiten, wie z.B. von FETs, mit einstellbarer Bandlücke. Bei der Herstellung elektronischer Einheiten kann ein Wafer typischerweise mehrere Einheiten tragen. Die hierin beschriebene elektronische Einheit enthält strukturierte obere und untere Gates, um über verschiedene Vorspannungen verschiedene Einheiten auf dem gleichen Wafer auf verschiedenen Bandlücken oder Schwellenspannungen (Vt) zu setzen, abhängig von den Erfordernissen der Einheit und/oder des Schaltkreises. Ein Vorteil der Verwendung eines strukturierten unteren Gates ist die Fähigkeit, logische CMOS-Einheiten zu bilden und/oder Technologien, die mehrere Möglichkeiten für die Vt der Einheit bieten, was in der heutigen Halbleiterindustrie gebräuchlich ist. So werden üblicherweise Einheiten mit niedriger Vt für hohe Schaltgeschwindigkeiten und Einheiten mit hoher Vt für niedrige Leistung auf dem gleichen Wafer bereitgestellt.
  • Neben fehlender Steuerbarkeit der Vt einzelner Einheiten bedeutet ein nichtstrukturiertes unteres Gate, dass ein ganzer Wafer das gleiche untere Gate teilt, wodurch realitätsferne hohe Gate-Leckströme aus dem unteren Gate entstehen können. Im Allgemeinen kann eine elektronische Einheit mit abnehmender Länge der Gate-Elektrode und abnehmender Dicke des Gate-Oxids mit höherer Geschwindigkeit geschaltet werden. Allerdings kann abnehmende Dicke des Gate-Oxids zu einem größeren Leckstrom durch das Gate-Oxid führen und eine sehr hohe Standby-Leistung kann verschwendet werden. Der Leckstrom hängt exponentiell von der Dicke des Gate-Oxids ab. Dies beeinträchtigt die Funktionalität des Schaltkreises.
  • Die oberen und unteren Gates gemäß der vorliegenden Erfindung sind strukturiert, um das Gate-Leckstrom-Problem zu verringern. Die Vorspannungen des unteren Gates bestimmen eine Bandlücke und eine Schwellenspannung (Vt) der Einheit. Mit strukturiertem unterem Gate kann jede einzelne Einheit auf dem gleichen Wafer unabhängig mit einer eigenen Schwellenspannung oder Bandlücke eingestellt werden. Beispielsweise können oberes und unteres Gate von NFET(eine Einheit vom Elektronenleitungstyp)- und PFET(Einheit vom Lochleitungstyp)-Einheiten auf dem gleichen Wafer verschiedene Vorspannungen aufweisen.
  • 1 zeigt ein Beispiel einer elektronischen Einheit 100 mit einstellbarer Bandlücke, wie z.B. eine FET-Einheit, gemäß einer veranschaulichenden Ausführungsform der vorliegenden Erfindung. Die elektronische Einheit 100 weist ein Substrat 105 und einen über dem Substrat 105 liegenden Isolator 110 auf. Ein lokales erstes Gate 115 ist in dem Isolator 110 eingebettet, wobei eine obere Oberfläche des lokalen ersten Gates 115 im Wesentlichen koplanar mit einer Oberfläche des Isolators 110 ist. Eine erste dielektrische Schicht 120 liegt über dem ersten Gate 115 und dem Isolator 110. Ein Kanal 125 wird von einer Doppelschichtgraphenschicht 130 gebildet, die ihrerseits auf der ersten dielektrischen Schicht 120 über dem lokalen ersten Gate 115 gebildet ist. Die erste dielektrische Schicht 120, die über dem ersten lokalen Gate 115 und dem Isolator 110 angeordnet ist, stellt eine flache Oberfläche bereit, auf der der Kanal 125 gebildet ist.
  • Über der Doppelschichtgraphenschicht 130 ist eine zweite dielektrische Schicht 135 gebildet. Über der zweiten dielektrischen Schicht 135 ist ein lokales zweites Gate 140 gebildet. Jedes von dem lokalen ersten und lokalen zweite Gate 115, 140 ist kapazitiv an den Kanal der Doppelschichtgraphenschicht 130 gekoppelt. Die elektronische Einheit 100 weist ferner Source/Drain-Bereiche 150 auf, die mit dem Kanal 125 verbunden sind. Das erste und das zweite Gate 115, 140 regulieren den Elektronenfluss durch den Kanal 125. 1 veranschaulicht drei Transistoren 175, 180, 185, die in einer einzigen elektronischen Einheit 100 auf einem einzigen Wafer hergestellt sind, es ist aber zu beachten, dass mehr oder weniger als drei Transistoren vorhanden sein können. Ferner ist zu beachten, dass neben Transistoren auch andere elektronische Einheiten auf der elektronischen Einheit 100 hergestellt sein können.
  • 2 bis 20 veranschaulichen verschiedene Herstellungsschritte, die bei der vorliegenden Erfindung zum Herstellen der elektronischen Einheit 100 eingesetzt werden. Wie hierin beschrieben, befinden sich auf der elektronischen Einheit 100 drei Transistoren 175, 180, 185. Der erste Transistor 175 ist ein N-Poly-Typ-Transistor und der zweite und der dritte Transistor 180, 185 sind p-Typ-Poly-Transistoren. Bei 2 wird ein Substrat 105 bereitgestellt. Das Substrat 105 besteht aus einem beliebigen Material, das Silicium (Si) sein kann, ohne darauf beschränkt zu sein. Auf der Oberseite des Substrats 105 wird unter Verwendung eines Oxidationsverfahrens eine Oxidschicht/ein Isolator 110 gebildet, beispielsweise Siliciumdioxid (SiO2). Das Oxidationsverfahren weist das Erhitzen des Substrats 105, beispielsweise eines Si-Substrats, auf etwa 900 Grad Celsius bis etwa 1200 Grad Celsius in einer Atmosphäre auf, die Sauerstoff und Wasserdampf enthält. Der Sauerstoff oder das Wasser diffundiert zu der Oberfläche des Substrats 105 und es findet eine Oxidationsreaktion statt, um eine thermische Oxidschicht mit einer Dicke im Bereich zwischen etwa dreihundert (300) Nanometer (nm) und einem 1 Mikrometer (µm) zu bilden. Die Oxidschicht 110 dient als Isolator, in den wie in 3 gezeigt eine Vielzahl von unteren Gates 196 gebildet wird. 3 zeigt drei untere Gates 196, es ist aber zu beachten, dass mehr oder weniger als drei untere Gates auf der Einheit 100, die sich auf einem einzigen Wafer befindet, vorhanden sein können. Die Vielzahl von unteren Gates 196 enthält ein erstes Gate 115.
  • Nach dem Bilden der Oxidschicht 110 auf dem Substrat 105 wird die Einheit 100 einer Lithographiebehandlung unterzogen. Lithographie ist typischerweise das Übertragen einer Struktur auf ein photoempfindliches Material durch selektive Exposition gegenüber einer Strahlenquelle, wie z.B. Licht. Ein photoempfindliches Material ist ein Material, das bei Exposition gegenüber einer Strahlenquelle eine Veränderung seiner physikalischen Eigenschaften erfährt. Durch selektives Exponieren eines photoempfindlichen Materials gegenüber Strahlung (z.B. durch Maskieren eines Teils der Strahlung) wird die Struktur der Strahlung auf das exponierte Material übertragen, da sich die Eigenschaft der exponierten und nichtexponierten Teile unterscheidet.
  • Das Lithographieverfahren weist das Aufbringen eines Photoresists 190 auf die Oxidschicht 110 (wie in 3 gezeigt), Exponieren des Photoresists 190 gegenüber einer strukturierten Strahlung und Entwickeln der Struktur in den Photoresist 190 unter Verwendung eines herkömmlichen Resistentwicklers und Trockenätzen, wie z.B. reaktives Ionenätzen (wie in 4 durch die Pfeile gezeigt), Ionenstrahlätzen, Plasmaätzen oder Laserablation auf. Der Ätzschritt kann einen einzigen Ätzvorgang oder mehrere Ätzvorgänge aufweisen, um die Struktur wie in 4 gezeigt mit wenigstens einem der unteren Gates 196 mit einer Tiefe von etwa 20 nm bis etwa 300 nm zu versehen (als „D“ gekennzeichnet). Nach dem Ätzen wird der Photoresist wie in 5 gezeigt mithilfe eines herkömmlichen, dem Fachmann bekannten Abstreifverfahrens von der Struktur entfernt. Eine gebildete Grabenlänge (als „L“ gekennzeichnet) in wenigstens einem der unteren Gates 196 beträgt etwa ein (1) nm bis etwa ein (1) µm.
  • Über der Isolatorschicht 110, einschließlich der unteren Gates 196, wird wie in 6 gezeigt eine Dünnschicht aus polykristallinem Silicium oder Polysilicium 195 (auch als Poly-Si oder Poly bekannt) gebildet. Die Dünnschicht aus polykristallinem Silicium 195 weist eine Dicke von etwa zweihundert (200) nm bis etwa siebenhundert (700) nm auf. Das Polysilicium 195 wird dann chemisch-mechanischem Polieren (CMP) unterzogen, um eine Einheit mit einer wie in 7 gezeigten Struktur zu erhalten. CMP ist ein Verfahren, das zum Planarisieren von Halbleiterwafern verwendet wird. CMP nutzt die synergetische Wirkung von physikalischen und chemischen Kräften zum Polieren von Wafern. Dies erfolgt durch Anwenden einer Belastungskraft auf die Rückseite eines Wafers, während er auf einem Kissen ruht. Anschließend werden das Kissen und der Wafer gegenläufig gedreht, während ein Schlamm, der Poliermittel und reaktionsfähige Chemikalien enthält, darunter geleitet wird.
  • Nach dem CMP-Verfahren wird die Einheit mit der Struktur 100 herkömmlicher Lithographie unterzogen, einschließlich Aufbringen eines Photoresists 190 auf die Oberseite der Oxidschicht mit Exposition des zweiten und des dritten Transistors 180, 185, Ionenimplantation, insbesondere p-Typ-Poly-lonenimplantation. Das Lithographieverfahren enthält Exponieren des Photoresists 190 gegenüber einer strukturierten Strahlung und Entwickeln der Struktur in den Photoresist mithilfe eines herkömmlichen Resistentwicklers. Anschließend wird die Einheit 100 Trockenätzen unterzogen, wie z.B. reaktivem lonenätzen, Ionenstrahlätzen, Plasmaätzen oder Laserablation. Der Ätzschritt kann einen einzelnen Ätzvorgang oder mehrere Ätzvorgänge enthalten, um die in 8 veranschaulichte Struktur zu ergeben.
  • Nach dem Ätzen wird die Einheit 100 einer Ionenimplantation unterzogen, um Source- und Drain-Bereiche 150 wie in 9 gezeigt zu bilden. Ein lonenimplantationsverfahren wird durchgeführt, um in die exponierten Teile der unteren Gates 196, d.h. in die Teile, die nicht von dem Photoresist 190 bedeckt sind, elektrische Dotierstoffe zu implantieren. Insbesondere werden die lokalen unteren Gates 155, 165 des zweiten bzw. des dritten Transistors 180, 185 mit einem p-Typ-Poly dotiert. Das Dotierstoff-Ion kann jedoch entweder ein n-Typ- oder ein p-Typ-Dotierstoff sein. Bei einer Ausführungsform wird eine Implantation von Bor (B) oder Bordifluorid (BF2) mit einer Dosis von etwa 1E14 Atome/cm2 bis etwa 5E15 Atome/cm2 und Energien von etwa fünf (5) Kiloelektronenvolt (keV) bis etwa zehn (10) keV für die lokalen unteren Gates 155, 165 des zweiten bzw. dritten Transistors 180, 185 durchgeführt. Andere Dotierstoffe können Aluminium (AI), Gallium (Ga), Indium (In), Phosphor (P), Argon (Ar), Antimon (Sb) und eine Kombination davon enthalten. Winkel, Dosis und Energie der Ionenimplantation können ausgewählt werden, um den Source- und Drain-Bereichen 150 eine hohe Leitfähigkeit zu verleihen, um den Source- und Drain-Widerstand des herzustellenden Transistors zu minimieren. Anschließend wird der Photoresist mithilfe eines herkömmlichen, dem Fachmann bekannten Abstreifverfahrens entfernt, um die in 10 veranschaulichte Struktur zu ergeben.
  • Der nächste Schritt ist das Erzeugen eines n-Typ-Polys in dem ersten Transistor 175. Zum Erzeugen des ersten Transistors 175 mit dem n-Typ-Poly wird die Einheit 100 einer Lithographiebehandlung unterzogen. Das Verfahren enthält das Aufbringen eines weiteren Photoresists 190 über der Oxidschicht 110 und dem lokalen dritten und fünften 155, 165 aber Exponieren des lokalen ersten Gates 115, wie in 11 gezeigt. Das Lithographieverfahren enthält ferner Exponieren des Photoresists 190 gegenüber einer strukturierten Strahlung und Entwickeln der Struktur in den Photoresist 190 mithilfe eines herkömmlichen Resistentwicklers und Trockenätzen, wie z.B. reaktives lonenätzen, Ionenstrahlätzen, Plasmaätzen oder Laserablation. Der Ätzschritt kann einen einzelnen Ätzvorgang oder mehrere Ätzvorgänge enthalten, um die Struktur mit wenigstens einem der unteren Gates 196 mit einer Tiefe von etwa 100 nm zu ergeben. Nach dem Ätzen wird die Einheit 100 wie in 12 gezeigt einer Ionenimplantation unterzogen. Bei einer Ausführungsform wird ein n-Typ-Material, wie z.B. Phosphor (P) oder Arsen (As), in das lokale erste untere Gate 115 des ersten Transistors 175 implantiert. Anschließend wird der Photoresist 190 mithilfe eines herkömmlichen, dem Fachmann bekannten Abstreifverfahrens entfernt, um die in 13 veranschaulichte Struktur zu ergeben.
  • Nach dem Implantationsschritt wird die Einheit 100 einem schnellen Wärmetemperverfahren („rapid thermal annealing“, RTA) unterzogen, beispielsweise etwa eintausend (1.000) Grad Celsius über einen Zeitraum von etwa fünf (5) Sekunden, das zum Diffundieren der Dotierstoff-Ionen dient. Beispielsweise wird der Aktivierungstemperschritt in einer inerten Atmosphäre, wie z.B. Helium (He), Argon (Ar) oder ein Gemisch davon, bei einer Temperatur von etwa siebenhundert (700) Grad Celsius oder höher über einen Zeitraum von etwa einer (1) Minute oder mehr durchgeführt. Wie in 13 gezeigt, ist das lokale erste untere Gate 115 ein n-Typ-Poly-Gate und die lokalen unteren Gates 155, 165 sind p-Typ-Poly-Gates.
  • Nach der Ionenimplantation wird wie in 14 gezeigt eine erste dielektrische Schicht 120 über der Oxidschicht 110 und Teilen des unteren Gate-Bereichs 196 aufgebracht. Die erste dielektrische Schicht 120 kann ein dielektrisches High-k-Material aufweisen, wie z.B. Hafniumoxid (HFO2), Zirkoniumoxid (ZrO2), Aluminiumoxid (Al2O3), Titandioxid (TiO2), Lanthanoxid (La2O3), Strontiumtitanat (SrTiOs), Lanthanaluminat (LaAlO3), Hafniumsilicate (HfSixOy), Bariumstrontiumtitanate (BSTs) oder Bleizirkonattitanate (PZTs). Die Gate-Dielektrikummaterialien können durch Atomlagenabscheidung („atomic layer deposition“, ALD), Wärme- oder Plasmaoxidation, Wärme- oder Plasmanitridierung, chemische Gasphasenabscheidung („chemical vapor deposition“, CVD) und/oder physikalische Gasphasenabscheidung („physical vapor deposition“, PVD) gebildet werden. Die Gesamtdicke der dielektrischen Schicht 120 liegt im Bereich von etwa 0,5 nm bis etwa 30 nm. Alternativ dazu kann die dielektrische Schicht 120 ein herkömmliches Gate-Dielektrikum aufweisen, wie z.B. Siliciumoxid oder Siliciumnitrid, das durch chemische Gasphasenabscheidung auf ähnliche Dicken aufgebracht wird. Anschließend wird über der dielektrischen Schicht 120 eine Doppelschichtgraphenschicht 130 gebildet.
  • Die Doppelschichtgraphenschicht 130 kann durch Festkörper-Graphitisierung hergestellt werden. Bei dem Graphitisierungsverfahren werden Kohlenstoffatome von Siliciumcarbid-Oberflächen sublimiert, um die Doppelschichtgraphenschicht 130 zu bilden. Der Fachmann kann auch andere bekannte Verfahren zum Herstellen der Doppelschichtgraphenschicht 130 einsetzen.
  • Über der Doppelschichtgraphenschicht 130 wird eine zweite dielektrische Schicht 135 gebildet. Die zweite dielektrische Schicht 135 kann ein dielektrisches High-k-Material aufweisen, wie z.B. HFO2, ZrO2, Al2O3, TiO2, La2O3, SrTiO3, LaAlO3, Hafniumsilicate, Bariumstrontiumtitanate (BSTs) oder Bleizirkonattitanate (PZTs). Die Gate-Dielektrikummaterialien können durch Atomlagenabscheidung (ALD), Wärme- oder Plasmaoxidation, Wärme- oder Plasmanitridierung, chemische Gasphasenabscheidung (CVD) und/oder physikalische Gasphasenabscheidung (PVD) gebildet werden. Die Gesamtdicke der zweiten dielektrischen Schicht 135 liegt im Bereich von etwa 0,5 nm bis etwa 30 nm. Alternativ dazu kann die zweite dielektrische Schicht 135 ein herkömmliches Gate-Dielektrikum aufweisen, wie z.B. Siliciumoxid oder Siliciumnitrid, das durch chemische Gasphasenabscheidung auf ähnliche Dicken aufgebracht wird.
  • Nach dem Bilden der zweiten dielektrischen Schicht 135 wie in 15 gezeigt wird die Einheit 100 einer Photolithographie und Ätzbehandlungen unterzogen, um die oberen lokalen Gates 140, 160, 170 wie in 16 gezeigt zu strukturieren. Das Photolithographieverfahren enthält Abheben, um die oberen lokalen Gates 135, 160, 170 zu strukturieren.
  • Anschließend wird eine Photoresistschicht 190 aufgebracht, um das lokale zweite obere Gate 140 zu bedecken und das lokale vierte und lokale sechste Gate 160, 170 zu exponieren. Ein lonenimplantationsverfahren wird durchgeführt, um das lokale vierte und lokale sechste Gate 160, 170 wie in 17 gezeigt beispielsweise mit einem p-Typ-Poly zu dotieren. Das Dotierstoff-Ion kann jedoch ein n-Typ- oder ein p-Typ-Dotierstoff sein. Anschließend wird die Photoresistschicht 190 mithilfe eines herkömmlichen, dem Fachmann bekannten Abstreifverfahrens entfernt.
  • Der nächste Schritt ist das Erzeugen eines n-Typ-Poly in dem ersten Transistor 175. Zum Erzeugen des ersten Transistors 175 mit dem n-Typ-Poly wird die Einheit 100 einer Lithographiebehandlung unterzogen. Das Verfahren weist das Aufbringen eines weiteren Photoresists 190 auf, der das lokale vierte und lokale sechste Gate 160, 170 bedeckt, während das lokale zweite Gate 140 wie in 18 gezeigt exponiert ist. Das Lithographieverfahren enthält ferner Exponieren des Photoresists 190 gegenüber einer strukturierten Strahlung und Entwickeln der Struktur in den Photoresist 190 mithilfe eines herkömmlichen Resistentwicklers und Trockenätzen, wie z.B. reaktives lonenätzen, Ionenstrahlätzen, Plasmaätzen oder Laserablation. Der Ätzschritt kann einen einzelnen Ätzvorgang oder mehrere Ätzvorgänge enthalten, um die Struktur mit wenigstens einem der oberen Gates 197 mit einer Tiefe von etwa 100 nm zu ergeben. Nach dem Ätzen wird die Einheit 100 einer Ionenimplantation unterzogen. Bei einer Ausführungsform wird ein n-Typ-Material, wie z.B. Phosphor (P) oder Arsen (As), in das lokale zweite obere Gate 140 des ersten Transistors 175 implantiert. Anschließend wird der Photoresist mithilfe eines herkömmlichen, dem Fachmann bekannten Abstreifverfahrens entfernt, um die in 19 veranschaulichte Struktur zu ergeben.
  • Nach dem Bilden der Source- und Drain-Bereiche 150 werden für jeden Source/Drain-Bereich 150 wie in 20 gezeigt Kontakte 145 gebildet. 20 zeigt auch, dass sich auf der elektronischen Einheit 100, die sich auf einem einzigen Wafer befindet, drei Transistoren 175, 180, 185 befinden. Das lokale erste und lokale zweite Gate 115, 140 bilden ein erstes Paar von Gates, um einen ersten Teilbereich der Doppelschichtgraphenschicht 130 lokal zu steuern. Das erste Paar von Gates arbeitet als Gates des ersten Transistors 175.
  • Das lokale dritte und lokale vierte Gate 155, 160 bilden ein zweites Paar von Gates, um einen zweiten Teilbereich der Doppelschichtgraphenschicht 130 lokal zu steuern. Das zweite Paar von Gates arbeitet als Gates des zweiten Transistors 180.
  • Das lokale fünfte und lokale sechste Gate 165, 170 bilden ein drittes Paar von Gates, um einen dritten Teilbereich der Doppelschichtgraphenschicht 130 lokal zu steuern. Das dritte Paar von Gates arbeitet als Gates des dritten Transistors 185.
  • Jedes Paar von Gates weist strukturierte obere und untere Gates auf, um über verschiedene Vorspannungen verschiedene Transistoren 175, 180, 185 auf der gleichen Einheit 100 auf verschiedene Bandlücken oder Schwellenspannungen zu setzen, abhängig von den Erfordernissen der Einheit und/oder des Schaltkreises. Die Bandlücke und die Schwellenspannung der Einheit werden durch die Vorspannungen an dem unteren Gate bestimmt. Mit einem strukturierten unteren Gate kann jeder einzelne Transistor 175, 180, 185 auf der gleichen Einheit 100 unabhängig mit einer eigenen Schwellenspannung oder Bandlücke eingestellt werden.
  • 21 veranschaulicht eine weitere Ausführungsform einer Einheit 200. Die Einheit 200 ist der Einheit 100 ähnlich, mit der Ausnahme, dass alle Gates mit n-Typ- oder p-Typ-Dotierstoffen dotiert sind. Beispielsweise weisen alle lokalen Gates 215, 240, 255, 260, 265, 270 n-Typ-Dotierstoffe auf. Alternativ dazu weisen alle lokalen Gates 215, 240, 255, 260, 265, 270 p-Typ-Dotierstoffe auf. Da alle Gates gleich dotiert sind, sind die drei Transistoren 275, 280, 285 vom gleichen Typ. Im Gegensatz zu der Einheit 100, bei der Vt zum Teil durch die Gate-Vorspannungsbedingungen und zum Teil durch die Gate-Austrittsarbeit (z.B. Dotierung) gesteuert wird, wird die Vt der Einheit 200 vollständig von den Gate-Vorspannungsbedingungen gesteuert.
  • 22 veranschaulicht eine weitere Ausführungsform einer Einheit 300. Die Einheit 300 ist der Einheit 100 ähnlich, mit der Ausnahme, dass alle lokalen Gates 315, 340, 355, 360, 365, 370 einen einzigen Metalltyp aufweisen. Beispielsweise bestehen die lokalen Gates 315, 340, 355, 360, 365, 370 aus beispielsweise Aluminium oder Wolframmaterial. Somit entfallen die Ionenimplantationsschritte bei der Herstellung der Einheit 300.
  • 23 veranschaulicht eine weitere Ausführungsform einer Einheit 400. Die Einheit 400 ist der Einheit 300 ähnlich, mit der Ausnahme, dass es zwei Typen von Metallen als Gates gibt. Beispielsweise arbeitet ein erstes Paar von Gates 405 als Gates zum Steuern eines n-Typ-Feldeffekttransistors (FET). Das erste Paar von Gates 405 kann Metallgates aufweisen, die beispielsweise aus Aluminium bestehen. Das zweite und das dritte Paar von Gates 410, 415 können ein anderes Metallmaterial aufweisen, beispielsweise Wolfram zum Erzeugen eines p-Typ-FET.
  • Wenigstens ein Teil einer Dual-Gate-Graphen-Schaltkreiseinheit gemäß der vorliegenden Erfindung kann einem integrierten Schaltkreis einverleibt werden. Bei der Herstellung integrierter Schaltkreise wird typischerweise eine Vielzahl identischer Chips in wiederholter Struktur auf einer Oberfläche eines Halbleiterwafers hergestellt. Jeder Chip enthält eine hierin beschriebene Einheit und kann auch andere Strukturen und/oder Schaltkreise enthalten. Der einzelne Chip wird von dem Wafer geschnitten oder abgetrennt und dann als integrierter Schaltkreis eingehäust. Der Fachmann weiß, wie Wafer in Chips zu schneiden und Chips einzuhäusen sind, um integrierte Schaltkreise herzustellen. Derart hergestellte integrierte Schaltkreise werden als Teil der vorliegenden Erfindung angesehen.

Claims (17)

  1. Elektronische Einheit (100, 200, 300, 400), aufweisend: einen Isolator (110); ein in dem Isolator eingebettetes lokales erstes Gate (115, 215, 315), wobei eine obere Oberfläche des ersten Gates mit einer Oberfläche des Isolators im Wesentlichen koplanar ist; eine über dem ersten Gate und dem Isolator gebildete erste dielektrische Schicht (120); einen auf der ersten dielektrischen Schicht gebildeten Kanal, der eine Doppelschichtgraphenschicht (130) aufweist, wobei die erste dielektrische Schicht (120) eine im Wesentlichen flache Oberfläche bereitstellt, auf der der Kanal gebildet ist, wobei jede Schicht der Doppelschichtgraphenschicht eine zweidimensionale planare Lage von Kohlenstoffatomen ist; eine über der Doppelschichtgraphenschicht gebildete zweite dielektrische Schicht (135); ein über der zweiten dielektrischen Schicht gebildetes lokales zweites Gate (140; 240; 340), wobei jedes von dem lokalen ersten und lokalen zweiten Gate dafür gestaltet ist, mit dem Kanal der Doppelschichtgraphenschicht kapazitiv gekoppelt zu sein, wobei das lokale erste und lokale zweite Gate ein erstes Paar von Gates bilden, um einen ersten Teilbereich der Doppelschichtgraphenschicht lokal zu steuern, wobei das erste Paar von Gates als Gates eines ersten Transistors (175; 275; 405) arbeitet; ein in dem Isolator eingebettetes lokales drittes Gate (155; 255; 355), wobei eine obere Oberfläche des dritten Gates mit einer Oberfläche des Isolators im Wesentlichen koplanar ist; und ein über der zweiten dielektrischen Schicht gebildetes lokales viertes Gate (160; 260; 360), wobei jedes von dem lokalen dritten und lokalen vierten Gate dafür gestaltet ist, mit dem Kanal der Doppelschichtgraphenschicht kapazitiv gekoppelt zu sein; wobei das lokale dritte und lokale vierte Gate wenigstens ein zweites Paar von Gates bilden, um wenigstens einen zweiten Teilbereich der Doppelschichtgraphenschicht lokal zu steuern; und wobei das wenigstens zweite Paar von Gates als Gates eines zweiten Transistors (180; 280; 410) arbeitet.
  2. Einheit nach Anspruch 1, ferner aufweisend einen Kontakt (145) für jeden Source- und Drain-Bereich, die über den Kanal verbunden sind.
  3. Einheit (300; 400) nach Anspruch 1, wobei wenigstens eines von dem lokalen ersten (315), zweiten (340), dritten (355) und vierten (360) Gate Metallmaterial aufweist.
  4. Einheit nach Anspruch 1, wobei wenigstens eines von dem lokalen ersten, zweiten, dritten und vierten Gate eine Kanallänge von etwa 1nm bis etwa 1µm aufweist.
  5. Einheit (100; 200) nach Anspruch 1, wobei wenigstens eines von dem lokalen ersten (115; 215), zweiten (140; 240), dritten (155; 255) und vierten (160; 260) Gate Polysilicium aufweist.
  6. Einheit nach Anspruch 1, wobei der erste Transistor eine Schwellenspannung aufweist, die von dem lokalen ersten und lokalen zweiten Gate bestimmt wird.
  7. Einheit nach Anspruch 1, wobei der wenigstens zweite Transistor eine Schwellenspannung aufweist, die von dem lokalen dritten und lokalen vierten Gate bestimmt wird.
  8. Einheit nach Anspruch 1, wobei wenigstens eine von der ersten und der zweiten dielektrischen Schicht eines oder mehrere von Aluminiumoxid und Hafniumoxid aufweist.
  9. Einheit nach Anspruch 1, wobei der Isolator Siliciumdioxid aufweist.
  10. Verfahren zum Herstellen einer elektronischen Einheit (100; 200; 300; 400), aufweisend: Bilden eines Isolators (110); Einbetten eines lokalen ersten Gates (115, 215, 315) in den Isolator, wobei eine obere Oberfläche des ersten Gates im Wesentlichen koplanar mit einer Oberfläche des Isolators ist; Aufbringen einer ersten dielektrischen Schicht (120) über dem ersten Gate und dem Isolator; Bilden eines auf der ersten dielektrischen Schicht gebildeten Kanals, der eine Doppelschichtgraphenschicht (130) aufweist, wobei die erste dielektrische Schicht eine flache Oberfläche bereitstellt, auf der der Kanal gebildet wird, wobei jede Schicht der Doppelschichtgraphenschicht eine zweidimensionale planare Lage von Kohlenstoffatomen ist; Aufbringen einer zweiten dielektrischen Schicht (135) über der Doppelschichtgraphenschicht; Bilden eines lokalen zweiten Gates (140; 240; 340) über der zweiten dielektrischen Schicht, wobei jedes von dem lokalen ersten und lokalen zweiten Gate dafür gestaltet ist, mit dem Kanal der Doppelschichtgraphenschicht kapazitiv gekoppelt zu sein, wobei das lokale erste und lokale zweite Gate ein erstes Paar von Gates bilden, um einen ersten Teilbereich der Doppelschichtgraphenschicht lokal zu steuern, wobei das erste Paar von Gates als Gates eines ersten Transistors arbeitet; Bilden eines in dem Isolator eingebetteten lokalen dritten Gates (155; 255; 355), wobei eine obere Oberfläche des dritten Gates mit einer Oberfläche des Isolators im Wesentlichen koplanar ist; und Bilden eines lokalen vierten Gates (160; 260; 360) über der zweiten dielektrischen Schicht, wobei jedes von dem lokalen dritten und lokalen vierten Gate dafür gestaltet ist, mit dem Kanal der Doppelschichtgraphenschicht kapazitiv gekoppelt zu sein; wobei das lokale dritte und lokale vierte Gate wenigstens ein zweites Paar von Gates bilden, um wenigstens einen zweiten Teilbereich der Doppelschichtgraphenschicht lokal zu steuern; und wobei das wenigstens zweite Paar von Gates als Gates eines zweiten Transistors (180; 280; 410) arbeitet.
  11. Verfahren nach Anspruch 10, wobei wenigstens eines von dem lokalen ersten (315), zweiten (340), dritten (355) und vierten (360) Gate Metallmaterial aufweist.
  12. Verfahren nach Anspruch 10, wobei wenigstens eines von dem lokalen ersten, zweiten, dritten und vierten Gate eine Kanallänge von etwa 1nm bis etwa 1µm aufweist.
  13. Verfahren nach Anspruch 10, wobei wenigstens eines von dem lokalen ersten (115; 215), zweiten (140; 240), dritten (155; 255) und vierten (160; 260) Gate Polysilicium aufweist.
  14. Verfahren nach Anspruch 10, wobei der erste Transistor eine Schwellenspannung aufweist, die von dem lokalen ersten und lokalen zweiten Gate bestimmt wird.
  15. Verfahren nach Anspruch 10, wobei der wenigstens zweite Transistor eine Schwellenspannung aufweist, die von dem lokalen dritten und lokalen vierten Gate bestimmt wird.
  16. Verfahren nach Anspruch 10, wobei wenigstens eine von der ersten und der zweiten dielektrischen Schicht eines oder mehrere von Aluminiumoxid und Hafniumoxid aufweist.
  17. Integrierter Schaltkreis (100; 200; 300; 400), aufweisend wenigstens eine Dual-Gate-Graphen-Schaltkreiseinheit (175, 180, 185, 275, 280, 285, 405, 410, 415), wobei die wenigstens eine Schaltkreiseinheit aufweist: einen Isolator (110); ein in dem Isolator eingebettetes lokales erstes Gate (115, 215, 315), wobei eine obere Oberfläche des ersten Gates mit einer Oberfläche des Isolators im Wesentlichen koplanar ist; eine über dem ersten Gate und dem Isolator gebildete erste dielektrische Schicht (120); einen auf der ersten dielektrischen Schicht gebildeten Kanal, der eine Doppelschichtgraphenschicht (130) aufweist, wobei die erste dielektrische Schicht (120) eine im Wesentlichen flache Oberfläche bereitstellt, auf der der Kanal gebildet ist, wobei jede Schicht der Doppelschichtgraphenschicht eine zweidimensionale planare Lage von Kohlenstoffatomen ist; eine über der Doppelschichtgraphenschicht gebildete zweite dielektrische Schicht (135); ein über der zweiten dielektrischen Schicht gebildetes lokales zweites Gate (140; 240; 340), wobei jedes von dem lokalen ersten und lokalen zweiten Gate dafür gestaltet ist, mit dem Kanal der Doppelschichtgraphenschicht kapazitiv gekoppelt zu sein, wobei das lokale erste und lokale zweite Gate ein erstes Paar von Gates bilden, um einen ersten Teilbereich der Doppelschichtgraphenschicht lokal zu steuern, wobei das erste Paar von Gates als Gates eines ersten Transistors (175; 275; 405) arbeitet; ein in dem Isolator eingebettetes lokales drittes Gate (155; 255; 355), wobei eine obere Oberfläche des dritten Gates mit einer Oberfläche des Isolators im Wesentlichen koplanar ist; und ein über der zweiten dielektrischen Schicht gebildetes lokales viertes Gate (160; 260; 360), wobei jedes von dem lokalen dritten und lokalen vierten Gate dafür gestaltet ist, mit dem Kanal der Doppelschichtgraphenschicht kapazitiv gekoppelt zu sein; wobei das lokale dritte und lokale vierte Gate wenigstens ein zweites Paar von Gates bilden, um wenigstens einen zweiten Teilbereich der Doppelschichtgraphenschicht lokal zu steuern; und wobei das wenigstens zweite Paar von Gates als Gates eines zweiten Transistors (180; 280; 410) arbeitet.
DE112011103809.7T 2011-01-07 2011-12-21 Graphen-Einheiten mit lokalen Dual-Gates Active DE112011103809B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/986,342 2011-01-07
US12/986,342 US9076873B2 (en) 2011-01-07 2011-01-07 Graphene devices with local dual gates
PCT/US2011/066463 WO2012094154A1 (en) 2011-01-07 2011-12-21 Graphene devices with local dual gates

Publications (2)

Publication Number Publication Date
DE112011103809T5 DE112011103809T5 (de) 2013-08-14
DE112011103809B4 true DE112011103809B4 (de) 2020-07-09

Family

ID=46454561

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112011103809.7T Active DE112011103809B4 (de) 2011-01-07 2011-12-21 Graphen-Einheiten mit lokalen Dual-Gates

Country Status (5)

Country Link
US (4) US9076873B2 (de)
CN (1) CN103329244B (de)
DE (1) DE112011103809B4 (de)
GB (1) GB2500542B (de)
WO (1) WO2012094154A1 (de)

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110006837A1 (en) * 2009-06-02 2011-01-13 Feng Wang Graphene Device, Method of Investigating Graphene, and Method of Operating Graphene Device
KR20110098441A (ko) * 2010-02-26 2011-09-01 삼성전자주식회사 그라핀 전자 소자 및 제조방법
US9076873B2 (en) * 2011-01-07 2015-07-07 International Business Machines Corporation Graphene devices with local dual gates
US8642996B2 (en) * 2011-04-18 2014-02-04 International Business Machines Corporation Graphene nanoribbons and carbon nanotubes fabricated from SiC fins or nanowire templates
KR101946003B1 (ko) * 2011-07-08 2019-02-11 삼성전자주식회사 그래핀을 채용한 고주파 회로 및 그의 구동방법
US9368581B2 (en) * 2012-02-20 2016-06-14 Micron Technology, Inc. Integrated circuitry components, switches, and memory cells
EP2667417A1 (de) * 2012-05-23 2013-11-27 Imec Halbleitervorrichtung auf Graphenbasis
US8741756B2 (en) 2012-08-13 2014-06-03 International Business Machines Corporation Contacts-first self-aligned carbon nanotube transistor with gate-all-around
US9040364B2 (en) * 2012-10-30 2015-05-26 International Business Machines Corporation Carbon nanotube devices with unzipped low-resistance contacts
US8932919B2 (en) * 2012-11-21 2015-01-13 International Business Machines Corporation Vertical stacking of graphene in a field-effect transistor
US9293627B1 (en) * 2012-12-03 2016-03-22 Sandia Corporation Sub-wavelength antenna enhanced bilayer graphene tunable photodetector
US8796096B2 (en) 2012-12-04 2014-08-05 International Business Machines Corporation Self-aligned double-gate graphene transistor
US8609481B1 (en) 2012-12-05 2013-12-17 International Business Machines Corporation Gate-all-around carbon nanotube transistor with selectively doped spacers
WO2014139167A1 (zh) * 2013-03-15 2014-09-18 中国科学院宁波材料技术与工程研究所 一种改良栅结构的晶体管
US8952431B2 (en) 2013-05-09 2015-02-10 International Business Machines Corporation Stacked carbon-based FETs
JP6244705B2 (ja) * 2013-07-11 2017-12-13 富士通株式会社 半導体装置、及び半導体装置のスイッチング制御方法
CN103579350B (zh) * 2013-10-23 2016-01-20 清华大学 石墨烯场效应管及其形成方法
EP2887398B1 (de) * 2013-12-18 2017-09-13 Imec Doppelschicht-Graphen-Tunnelfeldeffekttransistor
US10186582B2 (en) 2014-06-13 2019-01-22 Intel Corporation Graphene fluorination for integration of graphene with insulators and devices
US9525072B2 (en) * 2014-08-11 2016-12-20 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of formation
CN104218089B (zh) * 2014-09-10 2017-02-15 北京大学 阶梯栅介质双层石墨烯场效应晶体管及其制备方法
US9857328B2 (en) 2014-12-18 2018-01-02 Agilome, Inc. Chemically-sensitive field effect transistors, systems and methods for manufacturing and using the same
WO2016100049A1 (en) 2014-12-18 2016-06-23 Edico Genome Corporation Chemically-sensitive field effect transistor
US10020300B2 (en) 2014-12-18 2018-07-10 Agilome, Inc. Graphene FET devices, systems, and methods of using the same for sequencing nucleic acids
US9618474B2 (en) 2014-12-18 2017-04-11 Edico Genome, Inc. Graphene FET devices, systems, and methods of using the same for sequencing nucleic acids
US9859394B2 (en) 2014-12-18 2018-01-02 Agilome, Inc. Graphene FET devices, systems, and methods of using the same for sequencing nucleic acids
US10006910B2 (en) 2014-12-18 2018-06-26 Agilome, Inc. Chemically-sensitive field effect transistors, systems, and methods for manufacturing and using the same
US9362919B1 (en) * 2014-12-22 2016-06-07 University Of Notre Dame Du Lac Devices for utilizing symFETs for low-power information processing
US9484428B2 (en) * 2015-01-29 2016-11-01 Globalfoundries Inc. Non-planar exciton transistor (BiSFET) and methods for making
DE102015106511A1 (de) * 2015-02-25 2016-08-25 Konstantin Vilyuk Grenzschicht-Graphen-Transistor
US9583702B2 (en) * 2015-03-20 2017-02-28 Samsung Electronics Co., Ltd. Graphene-inserted phase change memory device and method of fabricating the same
US9741796B2 (en) * 2015-09-20 2017-08-22 National Tsing Hua University Graphene-based valley filter and method for operating the same
CN105428416A (zh) * 2015-11-24 2016-03-23 电子科技大学 硅栅石墨烯/黑磷晶体管及制备方法
CN105428417B (zh) * 2015-11-24 2018-07-03 电子科技大学 自对准石墨烯/黑磷晶体管结构的制备方法
US10164121B2 (en) * 2015-11-25 2018-12-25 Samsung Electronics Co., Ltd. Stacked independently contacted field effect transistor having electrically separated first and second gates
CN107230632B (zh) * 2016-03-24 2020-05-01 上海新昇半导体科技有限公司 双栅极石墨烯场效应晶体管及其制造方法
CN108463889B (zh) * 2016-03-31 2020-11-06 华为技术有限公司 场效应管及其制造方法
CN105914158B (zh) * 2016-05-10 2018-09-11 中国科学院微电子研究所 金属石墨烯双面接触结构的制备方法及石墨烯晶体管
EP3459115A4 (de) 2016-05-16 2020-04-08 Agilome, Inc. Graphen-fet-vorrichtungen, systeme und verfahren zur verwendung davon zur sequenzierung von nukleinsäuren
US11222959B1 (en) * 2016-05-20 2022-01-11 Hrl Laboratories, Llc Metal oxide semiconductor field effect transistor and method of manufacturing same
US10665798B2 (en) * 2016-07-14 2020-05-26 International Business Machines Corporation Carbon nanotube transistor and logic with end-bonded metal contacts
US10665799B2 (en) * 2016-07-14 2020-05-26 International Business Machines Corporation N-type end-bonded metal contacts for carbon nanotube transistors
CN107887333B (zh) 2016-09-30 2020-07-31 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
WO2018076268A1 (zh) * 2016-10-28 2018-05-03 华为技术有限公司 场效应晶体管结构及其制作方法
JP7002850B2 (ja) * 2017-03-22 2022-02-04 株式会社東芝 グラフェン配線構造の作製方法、配線構造の作製方法
US10263107B2 (en) * 2017-05-01 2019-04-16 The Regents Of The University Of California Strain gated transistors and method
WO2019014901A1 (zh) * 2017-07-20 2019-01-24 华为技术有限公司 场效应管以及制造方法
US11121258B2 (en) * 2018-08-27 2021-09-14 Micron Technology, Inc. Transistors comprising two-dimensional materials and related semiconductor devices, systems, and methods
US11239320B2 (en) * 2018-12-13 2022-02-01 The Board Of Trustees Of The University Of Illinois Classifier circuits with graphene transistors
CN110010688A (zh) * 2019-01-28 2019-07-12 电子科技大学 双栅负电容场效应晶体管及制备方法
JP7243382B2 (ja) 2019-03-29 2023-03-22 ブラザー工業株式会社 画像形成装置
US11296023B2 (en) 2019-04-10 2022-04-05 United Microelectronics Corp. Semiconductor device and method of fabricating the same
CN111816710A (zh) * 2019-04-10 2020-10-23 联华电子股份有限公司 半导体装置
US11476363B2 (en) 2019-04-10 2022-10-18 United Microelectronics Corp. Semiconductor device and method of fabricating the same
US11424198B2 (en) * 2020-09-01 2022-08-23 Nanya Technology Corporation Semiconductor device with graphene layers and method for fabricating the same
KR102648887B1 (ko) * 2022-07-12 2024-03-19 주식회사 에이배리스터컴퍼니 그래핀 기반 센서, 센서 어레이 및 이를 이용한 측정장치 및 분석방법
WO2024014820A1 (ko) * 2022-07-12 2024-01-18 주식회사 에이배리스터컴퍼니 그래핀 기반 센서, 이를 이용한 측정 장치, 검체의 측정 방법 및 분석 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050212014A1 (en) 2004-03-26 2005-09-29 Masahiro Horibe Semiconductor device and semiconductor sensor
US20080312088A1 (en) 2007-06-13 2008-12-18 Samsung Electronics Co., Ltd. Field effect transistor, logic circuit including the same and methods of manufacturing the same
US20100006823A1 (en) 2008-07-11 2010-01-14 International Business Machines Corporation Semiconducting Device Having Graphene Channel

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5650655A (en) * 1994-04-28 1997-07-22 Micron Technology, Inc. Integrated circuitry having electrical interconnects
DE4435461C2 (de) * 1993-10-06 2001-09-20 Micron Technology Inc N D Ges Dünnfilmtransistor und dessen Herstellverfahren
US5497019A (en) * 1994-09-22 1996-03-05 The Aerospace Corporation Silicon-on-insulator gate-all-around MOSFET devices and fabrication methods
US5985703A (en) * 1994-10-24 1999-11-16 Banerjee; Sanjay Method of making thin film transistors
US6686630B2 (en) * 2001-02-07 2004-02-03 International Business Machines Corporation Damascene double-gate MOSFET structure and its fabrication method
US7385262B2 (en) 2001-11-27 2008-06-10 The Board Of Trustees Of The Leland Stanford Junior University Band-structure modulation of nano-structures in an electric field
JP3764401B2 (ja) * 2002-04-18 2006-04-05 株式会社東芝 半導体装置の製造方法
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
KR101025846B1 (ko) 2004-09-13 2011-03-30 삼성전자주식회사 탄소나노튜브 채널을 포함하는 반도체 장치의 트랜지스터
US7491594B2 (en) * 2005-10-26 2009-02-17 Freescale Semiconductor, Inc. Methods of generating planar double gate transistor shapes
US7492015B2 (en) 2005-11-10 2009-02-17 International Business Machines Corporation Complementary carbon nanotube triple gate technology
KR100711000B1 (ko) * 2005-11-28 2007-04-24 동부일렉트로닉스 주식회사 이중 게이트를 구비한 모스트랜지스터 및 그 제조방법
WO2009014804A2 (en) 2007-05-29 2009-01-29 Dawei Wang Nanotube dual gate transistor and method of operating the same
US7732859B2 (en) 2007-07-16 2010-06-08 International Business Machines Corporation Graphene-based transistor
US20090020792A1 (en) 2007-07-18 2009-01-22 Rafael Rios Isolated tri-gate transistor fabricated on bulk substrate
US8659009B2 (en) 2007-11-02 2014-02-25 The Trustees Of Columbia University In The City Of New York Locally gated graphene nanostructures and methods of making and using
US8445893B2 (en) * 2009-07-21 2013-05-21 Trustees Of Columbia University In The City Of New York High-performance gate oxides such as for graphene field-effect transistors or carbon nanotubes
US8105928B2 (en) * 2009-11-04 2012-01-31 International Business Machines Corporation Graphene based switching device having a tunable bandgap
CN101777583B (zh) * 2010-02-05 2011-09-14 电子科技大学 一种石墨烯场效应晶体管
KR101736971B1 (ko) * 2010-10-01 2017-05-30 삼성전자주식회사 그래핀 전자 소자 및 제조방법
US9076873B2 (en) * 2011-01-07 2015-07-07 International Business Machines Corporation Graphene devices with local dual gates
US20140077161A1 (en) * 2011-03-02 2014-03-20 The Regents Of The University Of California High performance graphene transistors and fabrication processes thereof
KR101813179B1 (ko) * 2011-06-10 2017-12-29 삼성전자주식회사 복층의 게이트 절연층을 구비한 그래핀 전자 소자
US8785911B2 (en) * 2011-06-23 2014-07-22 International Business Machines Corporation Graphene or carbon nanotube devices with localized bottom gates and gate dielectric
EP2667417A1 (de) * 2012-05-23 2013-11-27 Imec Halbleitervorrichtung auf Graphenbasis

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050212014A1 (en) 2004-03-26 2005-09-29 Masahiro Horibe Semiconductor device and semiconductor sensor
US20080312088A1 (en) 2007-06-13 2008-12-18 Samsung Electronics Co., Ltd. Field effect transistor, logic circuit including the same and methods of manufacturing the same
US20100006823A1 (en) 2008-07-11 2010-01-14 International Business Machines Corporation Semiconducting Device Having Graphene Channel

Also Published As

Publication number Publication date
GB2500542B (en) 2014-08-20
GB201312093D0 (en) 2013-08-21
GB2500542A (en) 2013-09-25
US20130001519A1 (en) 2013-01-03
US9076873B2 (en) 2015-07-07
US20120175594A1 (en) 2012-07-12
US20150194536A1 (en) 2015-07-09
WO2012094154A1 (en) 2012-07-12
US20150325672A1 (en) 2015-11-12
US9466686B2 (en) 2016-10-11
US9306028B2 (en) 2016-04-05
CN103329244A (zh) 2013-09-25
CN103329244B (zh) 2016-06-01
US9082856B2 (en) 2015-07-14
DE112011103809T5 (de) 2013-08-14

Similar Documents

Publication Publication Date Title
DE112011103809B4 (de) Graphen-Einheiten mit lokalen Dual-Gates
DE112005003007B4 (de) CMOS-Bauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102005063535B4 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE112006000598B4 (de) Transistor, Verfahren zur Herstellung einer Halbleiteranordnung sowie zugehörige Komplementär-Halbleiter-Anordnung
DE102009021485B4 (de) Halbleiterbauelement mit Metallgate und einem siliziumenthaltenden Widerstand, der auf einer Isolationsstruktur gebildet ist sowie Verfahren zu dessen Herstellung
DE102006059013B4 (de) Halbleiteranordnung und Verfahren zur Herstellung derselben
DE102009047310B4 (de) Austrittsarbeitseinstellung in Gate-Stapeln mit großem ε für Bauelemente mit unterschiedlichen Schwellwertspannungen
DE102009011876B4 (de) Speichereinrichtungen aufweisend eine Gate-Elektrode oder Gate-Elektroden mit einem Kohlenstoff-Allotrop
DE102007063270B4 (de) Verfahren zur Verringerung zur Erzeugung von Ladungseinfangstellen in Gatedielektrika in MOS-Transistoren durch Ausführen einer Wasserstoffbehandlung
DE112004002307T5 (de) Transistor mit Silizium- und Kohlenstoffschicht in dem Kanalbereich
DE112006001809T5 (de) CMOS-Transistoren mit doppeltem Gate-Dielektrikum mit hohem k und Verfahren zur Herstellung derselben
DE112005002998T5 (de) Transistoranordnung und Verfahren zur Herstellung derselben
DE102009015747A1 (de) Schwellwerteinstellung von Transistoren mit Metallgateelektrodenstrukturen mit großem ε und einer Zwischenätzstoppschicht
DE112006003059T5 (de) Halbleiteranordnungen und Verfahren zur Herstellung derselben
DE102007039440A1 (de) Halbleiterbauelemente und Verfahren zu deren Herstellung
DE10240423B4 (de) Halbleiterelement mit einem Feldeffekttransistor und einem passiven Kondensator mit reduziertem Leckstrom und einer verbesserten Kapazität pro Einheitsfläche und Verfahren zu dessen Herstellung
DE102020106234A1 (de) Transistoren mit verschiedenen schwellenspannungen
DE102009021484B4 (de) Höhere Gleichmäßigkeit einer Kanalhalbleiterlegierung durch Herstellen von STI-Strukturen nach dem Aufwachsprozess
DE102016103402A1 (de) Halbleitereinheit mit geringem Band-zu-Band-Tunneln
DE102008063402A1 (de) Verringerung der Schwellwertspannungsfluktuation in Transistoren mit einer Kanalhalbleiterlegierung durch Verringern der Abscheideungleichmäßigkeiten
DE102011090169A1 (de) Strukturierung empfindlicher metallenthaltender Schichten mit erhöhter Maskenmaterialhaftung durch Bereitstellen einer modifizierten Oberflächenschicht
DE102009047311B4 (de) Verfahren zur Herstellung von Gatestrukturen mit verbesserten Grenzflächeneigenschaften zwischen einer Kanalhalbleiterlegierung und einem Gatedielektrikum mittels eines Oxidationsprozesses
DE102012206405A1 (de) Verfahren zur Erzielung erhöhter Bauteilzuverlässigkeit eines Halbleiterbauelements durch Bereitstellen günstigerer Prozessbedingungen beim Aufwachsen einer Schicht mit großem ε
DE102010028466A1 (de) Bewahren der Integrität eines Gatestapels mit großem ε nach Einbettung in ein Verspannungsmaterial unter Anwendung einer Beschichtung
DE112010004534B4 (de) Transistor mit body-kontakt und verringerter parasitärer kapazität und verfahren zur herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021000000

Ipc: H01L0029160000

R084 Declaration of willingness to licence
R020 Patent grant now final