JP6244705B2 - 半導体装置、及び半導体装置のスイッチング制御方法 - Google Patents
半導体装置、及び半導体装置のスイッチング制御方法 Download PDFInfo
- Publication number
- JP6244705B2 JP6244705B2 JP2013145663A JP2013145663A JP6244705B2 JP 6244705 B2 JP6244705 B2 JP 6244705B2 JP 2013145663 A JP2013145663 A JP 2013145663A JP 2013145663 A JP2013145663 A JP 2013145663A JP 6244705 B2 JP6244705 B2 JP 6244705B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- graphene
- layer
- semiconductor device
- disposed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
本発明は、半導体装置とスイッチング制御方法に関し、特にグラフェン膜を用いた半導体装置とそのスイッチング制御に関する。
従来のシリコンＬＳＩの微細化による性能向上は限界に近づいており、新しいチャネル材料の導入が望まれている。たとえば、ナノカーボン材料の代表であるグラフェンは、薄膜材料でありショートチャネル効果の抑制が期待されること、高移動度を有することなどから、トランジスタチャネルへの適用が期待される。
しかし、通常のグラフェンシートはエネルギーバンドギャップを持たない半金属であるため、半導体として利用するためにはバンドギャップの形成が大きな課題である。また、従来のシリコンＬＳＩで利用されているＭＯＳトランジスタでは、室温においては原理的にサブスレッショルド係数（Ｓ値）を６０mV/decより小さくすることができないため、ＭＯＳ構造に替わる新しいアーキテクチャの導入も望まれている。
グラフェンにバンドギャップを形成するひとつの方法として、ナノリボン化がある。基本的には、グラフェンの細線幅を小さくするにつれバンドギャップが大きくなるが、同じナノカーボン材料であるカーボンナノチューブの特性としてよく知られるように、その向きにより電子特性が異なる。また、グラフェンナノリボン特有の問題として、リボン端が正しく制御されていなければ端部で散乱が発生し、グラフェンの電子伝導特性を劣化させるという問題がある。
グラフェンをシートのまま利用する方法として期待されるのが、二層グラフェンシートに電界を印加することにより形成されるバンドギャップである。二層グラフェンが、層に対して垂直に印加される電界によりバンドギャップを持つことはすでに知られている。また、それを新しいアーキテクチャであるトンネルＦＥＴ構造に適用する例も知られている（たとえば、非特許文献１参照）。この例では、図１に示すように、二層グラフェン１１１のソース部分をn+に、ドレイン部分をp+にドープし、全体をダブルゲートで挟んだトンネルＦＥＴの構成が示されている。トップゲートＧtopとボトムゲートＧbottomに電圧をかけることで二層グラフェンチャネルにバンドギャップを生じさせて、トンネルＦＥＴを構成する。
一方で、グラフェンへのドーピングについては、まだその方法は確立されていない。たとえば、グラフェン表面への分子の吸着によるドーピングが試みられているが、弱い相互作用である化学吸着によるドープ量の制御は困難であり、デバイスの微細化によるばらつきの問題はより顕著になると考えられる。
G. Fiori et al., "Ultralow-Voltage Bilayer Graphene Tunnel FET",IEEE Electron Device Letters 30, 1096 (2009)
不純物のドープを利用せず、グラフェン膜への電界印加により形成されるバンドギャップを利用して、室温で良好なスイッチング特性を有する半導体装置とスイッチング制御方法を提供する。
ひとつの態様では、半導体装置は、
第１グラフェン層と第２グラフェン層を有し、ドープされた不純物を含まない二層グラフェンと、
前記二層グラフェンの前記第１グラフェン層の側に第１絶縁層を介して配置される第１電極と、
前記二層グラフェンの前記第２グラフェン層の側に第２絶縁層を介して配置される第２電極と、
を有し、前記二層グラフェンは、前記第１電極と前記第２電極に印加される電圧に応じて、前記第１グラフェン層と前記第２グラフェン層の間に(1.2±0.01)×1013 cm-2の電荷密度差を保ったまま、第１導電型と第２導電型の特性を切り換え可能に示すことを特徴とする。
第１グラフェン層と第２グラフェン層を有し、ドープされた不純物を含まない二層グラフェンと、
前記二層グラフェンの前記第１グラフェン層の側に第１絶縁層を介して配置される第１電極と、
前記二層グラフェンの前記第２グラフェン層の側に第２絶縁層を介して配置される第２電極と、
を有し、前記二層グラフェンは、前記第１電極と前記第２電極に印加される電圧に応じて、前記第１グラフェン層と前記第２グラフェン層の間に(1.2±0.01)×1013 cm-2の電荷密度差を保ったまま、第１導電型と第２導電型の特性を切り換え可能に示すことを特徴とする。
不純物のドープを利用せずに、グラフェン膜への電界印加により形成されるバンドギャップを利用して、良好なスイッチング特性を有する半導体装置とスイッチング制御方法が実現する。
図２は、実施形態の半導体装置１０として、トンネルＦＥＴ（Field Effect Transistor）１０の概略構成を示す。実施形態では、グラフェン膜への不純物ドーピングを行わず、グラフェンシートの高移動度特性と、層に対して垂直方向の電界により形成されるバンドギャップを利用して、高いスイッチング特性を有するトンネルＦＥＴ１０を実現する。
トンネルＦＥＴ１０は、グラフェン層Ｌ１、Ｌ２を含む二層グラフェン１１と、二層グラフェン１１の一方の層（たとえばＬ２）の側に絶縁膜１７を介して配置されるゲート電極１５ａ〜１５ｃと、二層グラフェン１１の他方の層（たとえばＬ１）の側に絶縁膜１８を介して配置されるゲート電極１６ａ〜１６ｃと、ソース電極（あるいはドレイン電極）１２及びドレイン電極（あるいはソース電極）１３を有する。
ゲート電極１５ａ〜１５ｃとゲート電極１６ａ〜１６ｃは、３つのゲート電極ペア（１５ａ、１６ａ）、（１５ｂ、１６ｂ）、（１５ｃ、１６ｃ）を形成する。このうち、１つのゲート電極ペアはオン・オフ制御のためのコントロールゲートとして用いられ、２つのゲート電極ペアは二層グラフェン１１の所定領域の導電型を制御するために用いられる。
先にも述べたように、二層グラフェン１１に対し、層と垂直方向に電界をかけると、バンドギャップが形成される。バンドギャップは、一般に第一原理電子状態計算という量子力学に基づく数値シミュレーションで再現することができる。
発明者は、通常の第一原理電子状態計算ではなく、非平衡グリーン関数法による第一原理電子伝導計算を実施し、上下の電極間の電圧差を保ちながら、さらに電界をかけることで、二層グラフェン１１をｐ型及びｎ型に制御できることを見出した。これは、電極との相対的な電子構造、すなわち電子及び正孔を誘起させるための条件を解明して始めて知ることのできるものであり、単なる電子状態計算からは見出せない。
図３〜図６を参照して、発明者により見出された電界印加による所望の導電型の生成について説明する。まず、実施形態で行った非平衡グリーン関数法による第一原理電子伝導計算を説明する。このシミュレーションは、二層グラフェン１１をそのままソース領域、ドレイン領域、及びチャネル領域とし、二層グラフェン１１を挟む上下のゲートモデルとして面電荷をおく方法で行った。
図３は、電子伝導計算モデルの模式図である。図３（Ａ）のｘ-ｙ平面とｘ-ｚ断面で示すように、二層グラフェン１１のゲート直下の領域をチャネル、その両側をソースおよびドレインとする。二層グラフェン１１の一方の層Ｌ１から１ｎｍの真空層（絶縁層）を介した位置での面電荷ρGと、他方の層Ｌ２から１ｎｍの真空層（絶縁層）を介した位置での面電荷−ρGを、それぞれモデルゲートとする。
図３（Ｂ）に示すように、面電荷がｘ方向に−ａからａまで広がる場合（チャネル長＝２ａ）、面電荷がつくるポテンシャルは、式（１）で解析的に表わされる。
図３（Ｃ）は、ａ＝３ｎｍ、ρG＝−１０×１０12ｃｍ-2としたときのポテンシャル分布である。このポテンシャルを外場ポテンシャルとし、さらに図３（Ａ）のようにソース・ドレイン間に電位差ＶSDを与えて、非平衡グリーン関数法によりセルフコンシステントに電子状態を求める。求めた電子状態に基づいて電子の透過率を求め、ソース-ドレイン間の電位差について積分することで、ρG、ＶSDの関数としてソース-ドレイン間電流ＩSDを得ることができる。
図４は、ρG及びＶSDの関数としてのＩSD［μA/nm］を示すグラフである。ρGがゼロから大きくなるにつれソース-ドレイン間に流れる電流が小さくなる。ＶSD＝0.05ＶのときはρG＝12.5´1012 cm-2でＩSDが最少となる。これは、二層グラフェン１１に電界がかかり、バンドギャップが形成されていることを示している。
ＩSDが最少となるときにチャネルに誘起される電荷の量は、第一原理伝導計算の結果から、図５のようになる。図５（Ａ）は、各原子に誘起された電荷の量を電子密度ρに変換したもの、図５（Ｂ）は、ゲートの面電荷ρGと、チャネルに誘起される電荷ρchとの関係を示すグラフである。図５（Ａ）を平均することにより、ρchが6.05×1012
cm-2のときにオフ電流が最小になることが分かる。したがって、ρchについて(1.21±0.01)×1013 cm-2の電子密度の差を保ちながら（このデバイス構造の条件では、ρGについて(25.0±0.1)×1012 cm-2の差を保ちながら）、上下のゲートのρGを変化させる。
cm-2のときにオフ電流が最小になることが分かる。したがって、ρchについて(1.21±0.01)×1013 cm-2の電子密度の差を保ちながら（このデバイス構造の条件では、ρGについて(25.0±0.1)×1012 cm-2の差を保ちながら）、上下のゲートのρGを変化させる。
図６（Ａ）は、二層グラフェン１１の上下の面電荷ρG[1012 cm-2]を（０，０）とした状態Ａ、（12.5，-12.5）とした状態Ｂ、（100，75）とした状態Ｃの電子の透過率を示している。Ａはゲートのない状態であり、エネルギーがゼロのところで大きく窪んだグラフェンのディラック・コーンの特徴を示している。
一方、状態Ｂのように上下に逆符号の電荷をおいた場合は、エネルギーゼロの周りに、０．３ｅＶ程度の伝導ギャップが生じ、真正半導体となっていることがわかる。この電荷量の差を保ったまま、上下とも電荷量を正の方向へ大きくすると、状態Ｃのように伝導ギャップが高エネルギー側にシフトし、ｐ型となっていくことがわかる。図６（Ａ）が２つの谷が存在する複雑な形状を示すのは、グラフェン本来のディラック・コーンに由来するものである。
図６（Ｂ）は、状態Ｂから状態Ｃへ変化したときの電流を示している。この電流値は、ρGの重心に対する電流値である。電流の少ない真正半導体から、電流が増加してｐ型に変化していることがわかる。この例では、電流値が飽和するρG＝60.0×1012〜90.0×1012 cm-2の範囲をｐ型の状態とみなすことができる。なお、図６（Ｂ）で電流の変化が１桁程度と小さいのは、図３のモデルを用いたシミュレーションではチャネル長が６ｎｍ程度と短くしているため、電極間のトンネル電流が生じるためである。
図６では、電荷量を状態Ｂから正の方向へ大きくして状態Ｃとしているが、逆に負の方向へ大きくするとグラフェンに電子が誘起され、エネルギーギャップを保持したまま、ｎ型半導体が構成される。
図５（Ｂ）と同様に、第一原理伝導計算からｐ型あるいはｎ型の状態を作り出す上記ρGの範囲に対応するρchを計算すると、２層のグラフェン１１に(1.2±0.01)×1013 cm-2の電化密度の差を保ちながら、（Ｌ１，Ｌ２）に（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の正孔を誘起させることで、ｐ型半導体を構成することができる。同様に、２層のグラフェン１１に(1.2±0.01)×1013
cm-2の電荷密度の差を保ちながら、（Ｌ１，Ｌ２）に（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の電子を誘起させることで、ｎ型半導体を構成することができる。
cm-2の電荷密度の差を保ちながら、（Ｌ１，Ｌ２）に（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の電子を誘起させることで、ｎ型半導体を構成することができる。
図２に戻って、二層グラフェン１１の一方の側に、１ｎｍの真空層（絶縁層）１７を介して３つのゲート１５ａ、１５ｂ、１５ｃを配置し、他方の側に１ｎｍの真空層（絶縁層）１８を介して３つのゲート１６ａ、１６ｂ、１６ｃを配置した構成を考える。ゲート（１６ａ、１５ａ）の組に印加する電圧を（ＶG1，ＶG2）、ゲート（１６ｂ、１５ｂ）の組に印加する電圧を（ＶG3，ＶG4）、ゲート（１６ｃ、１５ｃ）の組に印加する電圧を（ＶG5，ＶG6）とする。
たとえば、（ＶG1，ＶG2）＝（-6V，-8V）、（ＶG3，ＶG4）＝（1V，-1V）、（ＶG5，ＶG6）＝（8V，6V）を印加することで、ＶG1，ＶG2が印加される領域のグラフェンＬ１、Ｌ２に、3.6´1013
cm-2と4.8´1013 cm-2の正孔が誘起され、ＶG5，ＶG6が印加される領域の二層グラフェン１１に、4.8´1013
cm-2と3.8´1013 cm-2の電子が誘起される。このとき、図７のバンドダイアグラムに示すように、ｐｉｎ構造（オフ状態）が形成される。
cm-2と4.8´1013 cm-2の正孔が誘起され、ＶG5，ＶG6が印加される領域の二層グラフェン１１に、4.8´1013
cm-2と3.8´1013 cm-2の電子が誘起される。このとき、図７のバンドダイアグラムに示すように、ｐｉｎ構造（オフ状態）が形成される。
図２の中央のゲート電極ペア１６ｂ、１５ｂに印加する電圧を、たとえば（ＶG3，ＶG4）＝（-8V，-6V）に変化させることで、図７の破線で示すようにオン状態が得られ、ソース-ドレイン電圧を与えることで、電子がトンネルして電流が流れるトンネルＦＥＴを構成することができる。
図８は、二層グラフェンを利用した半導体素子の概略構成図を示す。図８（Ａ）の半導体素子２０Ａは、二層グラフェン３１の一方の側に絶縁膜２７を介して金属電極（ボトムゲート）２５が配置され、他方の側に絶縁膜２８を介して金属電極（トップゲート）２６が配置される。
金属電極２６に−６Ｖを印加し、金属電極２５に−８Ｖを印加すると、二層グラフェン３１に、バンドギャップが形成されたままｐ型特性を示す半導体が形成される。また、金属電極２６に６Ｖを印加し、金属電極２５に８Ｖを印加すると、二層グラフェン３１にバンドギャップが形成されたままｎ型特性を示す半導体が形成される。
この構成によると、不純物をドープすることなく、電圧の印加により二層グラフェン３１の導電型を制御することができる。
図８（Ｂ）の半導体素子２０Ｂは、二層グラフェン３１の一方の側に絶縁膜２７を介して２つの金属電極２５ａ、２５ｂが配置され、他方の側に絶縁膜２８を介して２つの金属電極２６ａ、２６ｂが配置される。
金属電極２６ａと２５ａの組に、それぞれ−６Ｖと−８Ｖを印加し、金属電極２６ｂと２５ｂの組に、それぞれ８Ｖと６Ｖを印加する。これにより、金属電極２６ａと２５ａに対応する二層グラフェン３１の領域にバンドギャップが形成されたままｐ型特性を示す半導体が形成される。また、金属電極２６ｂと２５ｂに対応する二層グラフェン３１の領域にバンドギャップが形成されたままｎ型特性を示す半導体が形成される。
この構成では、不純物をドープしなくても、電圧の印加によりｐｎ接合を形成することができる。この状態で、ｐ型領域の図示しないアノード電極に正の電圧を印加すると、ｐ型領域からｎ型領域へ電流が流れる。ｎ型領域の図示しないカソード電極に正の電圧を印加することで電流を止めることができる。
二層グラフェン３１の積層方向の上下に形成される電極ペアを３つにすると、図２の構成になる。この場合、チャネルに与える電界によってソース-ドレイン間の電流をオン・オフ制御する電界効果トランジスタが構成される。
図９は、実施形態の二層グラフェンを利用した半導体素子の作製工程図である。図９（Ａ）において、基板２１上に下部ゲート電極２５を形成する。基板２１は任意の絶縁基板あるいはシリコン基板上に十分な厚さの絶縁膜が形成された基板である。下部ゲート電極２５は、たとえばリソグラフィ技術と蒸着・リフトオフ技術を用いて、所望の形状に形成される。
次に、図９（Ｂ）に示すように、ＳｉＯ2膜などの絶縁膜２７を全面に形成し、平坦に研磨する。絶縁膜２７の膜厚は、たとえば２ｎｍ、ゲート電極２５上の絶縁膜２７の厚さは２ｎｍである。ゲート電極２５に対応する位置の絶縁膜２７上に２層のグラフェン膜３１を転写する。二層グラフェン膜３１の転写は、たとえばＳｉＣ基板や金属触媒上に成長したグラフェン２層分を樹脂シートなどにより剥がして、絶縁膜２７上に貼り付ける。
次に、図９（Ｃ）に示すように、ソース／ドレイン電極２２、２３を、リソグラフィと蒸着・リフトオフにより形成する。
次に、図９（Ｄ）に示すように、全面に絶縁膜２８をたとえば厚さ２ｎｍに形成する。
最後に、図９（Ｅ）に示すように、絶縁膜２８上に、二層グラフェン３１を介して下部電極２５と対向する位置に、上部電極２６を形成する。その後全面に図示しない絶縁膜を形成する。ゲート電極２５、２６の数が複数になっても工程は同じである。たとえば、下部電極２５と上部電極２６を２つずつ配置する形状にすると、図８（Ｂ）の構成になる。下部電極２５と上部電極２６を３つずつ配置する形状にすると、図２の構成になる。
図１０は、実施例２の半導体素子の構成例を示す。図１０（Ａ）の半導体素子４０Ａと図１０（Ｂ）の半導体素子４０Ｂは、ゲート電極としてカーボンナノチューブを用いている。
図１０（Ａ）において、半導体素子４０Ａは、二層グラフェン４１と、この二層グラフェン４１の一方の層４１1の側に配置される金属カーボンナノチューブ４５ａ、４５ｂ、４５ｃと、他方の層４１2の側に配置される金属カーボンナノチューブ４６ａ、４６ｂ、４６ｃを有する。この例で用いられるカーボンナノチューブ４５ａ〜４５ｃ、４６ａ〜４６ｃは、単層の金属カーボンナノチューブである。
カーボンナノチューブは、一般的に金属性を示すナノチューブと半導体性を示すナノチューブが混在した状態で合成されることが知られているが、過酸化水素水を用いる方法やアガロースゲルを用いる方法などにより、単層金属ナノチューブと単層半導体ナノチューブに分離することができる。
カーボンナノチューブ４５ａ、４５ｂ、４５ｃは互いに所定の間隔をおいて配置され、かつ、グラフェン層４１1との間に０．３〜３ｎｍの絶縁層を介して配置される。カーボンナノチューブ４６ａ、４６ｂ、４６ｃも互いに所定の間隔をおいて配置され、かつ、グラフェン層４１2との間に０．３〜３ｎｍの絶縁層を介して配置される。カーボンナノチューブ４５ａと４６ａ、４５ｂと４６ｂ、４５ｃと４６ｃで、それぞれゲート電極ペアを形成する。グラフェン層４１1、４１2と各カーボンナノチューブ４５、４６の間の絶縁物は、成膜した絶縁膜であってもよいし、空気層であってもよい。
図２の構成と同様に、カーボンナノチューブ４５ｂと４６ｂのペアは、二層グラフェン４１のチャネル領域に垂直方向に印加される電界を制御するコントロールゲートとして用いられる。カーボンナノチューブ４５ａと４６ａのペア、及びカーボンナノチューブ４５ｃと４６ｃのペアはそれぞれ、二層グラフェン４１の対応する領域の導電型を制御するために用いられる。この構成により、二層グラフェン４１に不純物をドープしなくても、スイッチング特性に優れたトンネルＦＥＴを実現することができる。なお、図示はしていないが、図２と同様に、スイッチオン時にソース-ドレイン間に電位差を与えるためのソース／ドレイン電極が、カーボンナノチューブ配列４５ａ〜４５ｃ（または５５ａ〜５５ｃ）の両側に配置される。
図１０（Ｂ）の半導体素子４０Ｂは、多層カーボンナノチューブ５５ａ〜５５ｃ、５６ａ〜５６ｃをゲート電極として用いる。多層のカーボンナノチューブにも、金属ナノチューブと半導体ナノチューブが混在しているが、径の太い多層カーボンナノチューブは金属性、またはごく小さいエネルギーギャップの半導体性を示すので、電極として利用可能である。
図１０（Ａ）と同様に、多層カーボンナノチューブ５５ａ、５５ｂ、５５ｃは互いに所定の間隔をおいて配置され、かつ、グラフェン層４１1との間に０．３〜３ｎｍの絶縁層を介して配置される。多層カーボンナノチューブ５６ａ、５６ｂ、５６ｃも互いに所定の間隔をおいて配置され、かつ、グラフェン層４１2との間に０．３〜３ｎｍの絶縁層を介して配置される。カーボンナノチューブ５５ａと５６ａ、５５ｂと５６ｂ、５５ｃと５６ｃのペアで、３つのゲート電極ペアを形成する。カーボンナノチューブ５５ｂと５６ｂのペアは、チャネルに対して層と垂直方向に印加される電界を制御するコントロールゲートとして用いられる。カーボンナノチューブ５５ａと５６ａのペアと、カーボンナノチューブ５５ｃと５６ｃのペアは、二層グラフェン４１の対応する領域の導電型を制御する電極として用いられる。
図１１及び図１２は、図１０の半導体素子の作製工程図である。図１１（Ａ）に示すように、たとえばクォーツ基板５０上に、エタノールガスなどの炭素源ガスを用いたＣＶＤ（化学気相成長）法により、カーボンナノチューブ４６を配向成長する。
次に、図１１（Ｂ）に示すように、基板５０上に樹脂などの接着層５２を形成する。
次に、図１１（Ｃ）に示すように、基板５０から接着層５２を剥離することで、カーボンナノチューブ４６を基板５０から樹脂層５２上に転写する。剥離した樹脂層５２を、カーボンナノチューブ４６を下方に向けて、基板５１に対向させる。
次に、図１１（Ｄ）に示すように、樹脂層５２を基板５１上に配置する。次に、図１１（Ｅ）に示すように、樹脂層５２をエッチングして、カーボンナノチューブ４６を基板５１上に転写する。
上記とは別に、グラフェンシートを作製しておく。図１２（Ａ）に示すように、金属触媒７０上にグラフェン４１を合成し、図１２（Ｂ）に示すように、グラフェン４１上に樹脂層７２を形成する。図１２（Ｃ）に示すように、金属触媒７０をエッチング除去して、樹脂層７２上にグラフェンシート４１を写し取る。
図１２（Ｄ）に示すように、図１１（Ｄ）で作製したカーボンナノチューブ４６を有する基板５１上に、グラフェンシート４１を有する樹脂層７２を配置する。
その後、図１２（Ｅ）に示すように、樹脂層７２をエッチングすることで、カーボンナノチューブ４６上にグラフェンシート４１が配置される。このとき、グラフェンシート４１上に１〜３ｎｍの厚さで樹脂層７２の一部を残してもよい。さらに、図１１と同様の工程で別の樹脂層にカーボンナノチューブ４５を写し取って、カーボンナノチューブ４５と樹脂層を、基板５１上のグラフェンシート４１上に配置することで、図１０の半導体素子４０を作製することができる。
なお、実施例２の単層または多層のカーボンナノチューブ電極を、図８（Ａ）の１つの電極ペアを有する構成や、図８（Ｂ）の２つの電極ペアを有する構成に適用してもよい。
上述した例でゲート電極に印加される電圧は一例であり、絶縁膜の材料や厚さ、寄生容量に応じて異なるが、二層グラフェンの層に対して垂直方向に電界をかけることで、バンドギャップを維持しながら、二層グラフェンの導電型を制御することができる。特に、２つの層の間に(1.2±0.01)×1013
cm-2の電荷密度の差を保ちながら、２つのグラフェン層（Ｌ１，Ｌ２）に（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の電子又は正孔を誘起させることで、不純物のドープなしに、二層グラフェンをｎ型またはｐ型の半導体に制御することができる。
cm-2の電荷密度の差を保ちながら、２つのグラフェン層（Ｌ１，Ｌ２）に（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の電子又は正孔を誘起させることで、不純物のドープなしに、二層グラフェンをｎ型またはｐ型の半導体に制御することができる。
以下の説明に対し、以下の付記を提示する。
（付記１）
第１グラフェン層と第２グラフェン層を有し、ドープされた不純物を含まない二層グラフェンと、
前記二層グラフェンの前記第１グラフェン層の側に第１絶縁層を介して配置される第１電極と、
前記二層グラフェンの前記第２グラフェン層の側に第２絶縁層を介して配置される第２電極と、
を有し、前記二層グラフェンは、前記第１電極と前記第２電極に印加される電圧に応じて、前記第１グラフェン層と前記第２グラフェン層の間に(1.2±0.01)×1013 cm-2の電荷密度差を保ったまま、第１導電型の特性と第２導電型の特性を切り換え可能に示すことを特徴とする半導体装置。
（付記２）
前記第１電極と前記第２電極に印加される電圧に応じて、前記電荷密度差を保ったまま前記二層グラフェンに（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の電子又は正孔が誘発されて、前記第１導電型と前記第２導電型が切り換え可能に発現することを特徴とする付記１に半導体装置。
（付記３）
前記第１グラフェン層の側に前記第１絶縁層を介して配置される第３電極と、
前記第２グラフェン層の側に前記第２絶縁層を介して配置される第４電極と、
をさらに有し、
前記第１電極と前記第２電極の組に正電圧が印加されたときに、前記第１電極と前記第２電極に挟まれる前記二層グラフェンの第１領域に、前記電荷密度差を保ちながら、（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の電子が誘発されてｎ型半導体領域が形成され、
前記第３電極と前記第４電極の組に負電圧が印加されたときに、前記第３電極と前記第４電極に挟まれる前記二層グラフェンの第２領域に、前記電荷密度差を保ちながら、（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の正孔が誘発されてｐ型半導体領域が形成されることを特徴とする付記２に記載の半導体装置。
（付記４）
前記第１グラフェン層の側に前記第１絶縁層を介して配置され、前記第１電極と前記第３電極の間に配置される第５電極と、
前記第２グラフェン層の側に前記第２絶縁層を介して配置され、前記第２電極と前記第４電極の間に配置される第６電極と、
をさらに有し、
前記第５電極と前記第６電極に印加される電圧値に応じて、前記ｐ型半導体領域と前記ｎ型半導体領域の間に流れる電流のオン・オフが制御されることを特徴とする付記３に記載の半導体装置。
（付記５）
前記第１電極と前記第２電極は、金属カーボンナノチューブ電極であることを特徴とする付記１又は２に記載の半導体装置。
（付記６）
前記第１電極と第３電極は、前記第１グラフェン層の側に所定の間隔で配置される単離された金属カーボンナノチューブ電極であり、前記第２電極と第４電極は、前記第２グラフェン層の側に前記所定の間隔で配置される単離された金属カーボンナノチューブ電極であることを特徴とする付記３に記載の半導体装置。
（付記７）
前記第１電極、前記第３電極、及び前記第５電極は、前記第１グラフェン層の側に所定の間隔で配置される単離された金属カーボンナノチューブ電極であり、前記第２電極、前記第４電極、及び前記第６電極は、前記第２グラフェン層の側に前記所定の間隔で配置される単離された金属カーボンナノチューブ電極であることを特徴とする付記４に記載の半導体装置。
（付記８）
ドープされた不純物を含まない二層グラフェンの積層方向の上下に絶縁層を介して第１の電極ペアを配置し、
前記第１の電極ペアの各電極に印加する電圧を切り換えて、前記二層グラフェンを構成する２つの層の間に(1.2±0.01)×1013 cm-2の電荷密度差を保ちながら、前記二層グラフェンの導電型を切り換えることを特徴とするスイッチング制御方法。
（付記９）
前記第１の電極ペアの各電極に印加する電圧を切り換えて、前記電荷密度差を保ちながら、前記二層グラフェンに（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の電子又は正孔を誘発することによって、第１導電型と第２導電型を切り換えることを特徴とする付記８に記載のスイッチング制御方法。
（付記１０）
前記二層グラフェンの前記積層方向の上下に前記絶縁膜を介して第２の電極ペアを配置し、
前記第１の電極ペアに正電圧を印加して、前記第１の電極ペアに挟まれる前記二層グラフェンの第１領域に、前記電荷密度差を保ちながら、（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の電子を誘発してｎ型半導体領域を形成し、
前記第２の電極ペアに負電圧を印加して、前記第２の電極ペアに挟まれる前記二層グラフェンの第２領域に、前記電荷密度差を保ちながら、（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の正孔を誘発してｐ型半導体領域を形成することを特徴とする付記９に記載のスイッチング制御方法。
（付記１１）
前記二層グラフェンの前記積層方向の上下に、前記絶縁膜を介して、前記第１の電極ペアと前記第２の電極ペアの間に第３の電極ペアを配置し、
前記第３の電極ペアに印加する電圧値を制御することで、前記ｐ型半導体領域と前記ｎ型半導体領域の間に流れる電流のオン・オフを制御することを特徴とする付記１０に記載のスイッチング制御方法。
（付記１２）
前記第３の電極ペアに、前記第１の電極ペアと前記第２の電極ペアに印加される電圧の中間の電圧を印加することで、ｐｉｎ構造を形成して電流オフ状態にすることを特徴とする付記１１に記載のスイッチング制御方法。
（付記１）
第１グラフェン層と第２グラフェン層を有し、ドープされた不純物を含まない二層グラフェンと、
前記二層グラフェンの前記第１グラフェン層の側に第１絶縁層を介して配置される第１電極と、
前記二層グラフェンの前記第２グラフェン層の側に第２絶縁層を介して配置される第２電極と、
を有し、前記二層グラフェンは、前記第１電極と前記第２電極に印加される電圧に応じて、前記第１グラフェン層と前記第２グラフェン層の間に(1.2±0.01)×1013 cm-2の電荷密度差を保ったまま、第１導電型の特性と第２導電型の特性を切り換え可能に示すことを特徴とする半導体装置。
（付記２）
前記第１電極と前記第２電極に印加される電圧に応じて、前記電荷密度差を保ったまま前記二層グラフェンに（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の電子又は正孔が誘発されて、前記第１導電型と前記第２導電型が切り換え可能に発現することを特徴とする付記１に半導体装置。
（付記３）
前記第１グラフェン層の側に前記第１絶縁層を介して配置される第３電極と、
前記第２グラフェン層の側に前記第２絶縁層を介して配置される第４電極と、
をさらに有し、
前記第１電極と前記第２電極の組に正電圧が印加されたときに、前記第１電極と前記第２電極に挟まれる前記二層グラフェンの第１領域に、前記電荷密度差を保ちながら、（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の電子が誘発されてｎ型半導体領域が形成され、
前記第３電極と前記第４電極の組に負電圧が印加されたときに、前記第３電極と前記第４電極に挟まれる前記二層グラフェンの第２領域に、前記電荷密度差を保ちながら、（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の正孔が誘発されてｐ型半導体領域が形成されることを特徴とする付記２に記載の半導体装置。
（付記４）
前記第１グラフェン層の側に前記第１絶縁層を介して配置され、前記第１電極と前記第３電極の間に配置される第５電極と、
前記第２グラフェン層の側に前記第２絶縁層を介して配置され、前記第２電極と前記第４電極の間に配置される第６電極と、
をさらに有し、
前記第５電極と前記第６電極に印加される電圧値に応じて、前記ｐ型半導体領域と前記ｎ型半導体領域の間に流れる電流のオン・オフが制御されることを特徴とする付記３に記載の半導体装置。
（付記５）
前記第１電極と前記第２電極は、金属カーボンナノチューブ電極であることを特徴とする付記１又は２に記載の半導体装置。
（付記６）
前記第１電極と第３電極は、前記第１グラフェン層の側に所定の間隔で配置される単離された金属カーボンナノチューブ電極であり、前記第２電極と第４電極は、前記第２グラフェン層の側に前記所定の間隔で配置される単離された金属カーボンナノチューブ電極であることを特徴とする付記３に記載の半導体装置。
（付記７）
前記第１電極、前記第３電極、及び前記第５電極は、前記第１グラフェン層の側に所定の間隔で配置される単離された金属カーボンナノチューブ電極であり、前記第２電極、前記第４電極、及び前記第６電極は、前記第２グラフェン層の側に前記所定の間隔で配置される単離された金属カーボンナノチューブ電極であることを特徴とする付記４に記載の半導体装置。
（付記８）
ドープされた不純物を含まない二層グラフェンの積層方向の上下に絶縁層を介して第１の電極ペアを配置し、
前記第１の電極ペアの各電極に印加する電圧を切り換えて、前記二層グラフェンを構成する２つの層の間に(1.2±0.01)×1013 cm-2の電荷密度差を保ちながら、前記二層グラフェンの導電型を切り換えることを特徴とするスイッチング制御方法。
（付記９）
前記第１の電極ペアの各電極に印加する電圧を切り換えて、前記電荷密度差を保ちながら、前記二層グラフェンに（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の電子又は正孔を誘発することによって、第１導電型と第２導電型を切り換えることを特徴とする付記８に記載のスイッチング制御方法。
（付記１０）
前記二層グラフェンの前記積層方向の上下に前記絶縁膜を介して第２の電極ペアを配置し、
前記第１の電極ペアに正電圧を印加して、前記第１の電極ペアに挟まれる前記二層グラフェンの第１領域に、前記電荷密度差を保ちながら、（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の電子を誘発してｎ型半導体領域を形成し、
前記第２の電極ペアに負電圧を印加して、前記第２の電極ペアに挟まれる前記二層グラフェンの第２領域に、前記電荷密度差を保ちながら、（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の正孔を誘発してｐ型半導体領域を形成することを特徴とする付記９に記載のスイッチング制御方法。
（付記１１）
前記二層グラフェンの前記積層方向の上下に、前記絶縁膜を介して、前記第１の電極ペアと前記第２の電極ペアの間に第３の電極ペアを配置し、
前記第３の電極ペアに印加する電圧値を制御することで、前記ｐ型半導体領域と前記ｎ型半導体領域の間に流れる電流のオン・オフを制御することを特徴とする付記１０に記載のスイッチング制御方法。
（付記１２）
前記第３の電極ペアに、前記第１の電極ペアと前記第２の電極ペアに印加される電圧の中間の電圧を印加することで、ｐｉｎ構造を形成して電流オフ状態にすることを特徴とする付記１１に記載のスイッチング制御方法。
１０、２０Ａ、２０Ｂ、４０Ａ、４０Ｂ 半導体素子（半導体装置）
１１、３１、４１ 二層グラフェン
１２、１３、２２、２３ ソース／ドレイン電極
１５ａ〜１５ｃ、１６ａ〜１６ｂ、２５、２６ 電極
１７，１８、２７、２８ 絶縁膜
４５ａ〜４５ｃ、４６ａ〜４６ｃ、５５ａ〜５５ｃ、５６ａ〜５６ｃ カーボンナノチューブ電極
１１、３１、４１ 二層グラフェン
１２、１３、２２、２３ ソース／ドレイン電極
１５ａ〜１５ｃ、１６ａ〜１６ｂ、２５、２６ 電極
１７，１８、２７、２８ 絶縁膜
４５ａ〜４５ｃ、４６ａ〜４６ｃ、５５ａ〜５５ｃ、５６ａ〜５６ｃ カーボンナノチューブ電極
Claims (8)
- 第１グラフェン層と第２グラフェン層を有し、ドープされた不純物を含まない二層グラフェンと、
前記二層グラフェンの前記第１グラフェン層の側に第１絶縁層を介して配置される第１電極と、
前記二層グラフェンの前記第２グラフェン層の側に第２絶縁層を介して配置される第２電極と、
を有し、前記二層グラフェンは、前記第１電極と前記第２電極に印加される電圧に応じて、前記第１グラフェン層と前記第２グラフェン層の間に(1.2±0.01)×1013 cm-2の電荷密度差を保ったまま、第１導電型の特性と第２導電型の特性を切り換え可能に示すことを特徴とする半導体装置。 - 前記第１電極と前記第２電極に印加される電圧に応じて、前記電荷密度差を保ったまま前記二層グラフェンに（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の電子又は正孔が誘発されて、前記第１導電型と前記第２導電型が切り換え可能に発現することを特徴とする請求項１に半導体装置。
- 前記第１グラフェン層の側に前記第１絶縁層を介して配置される第３電極と、
前記第２グラフェン層の側に前記第２絶縁層を介して配置される第４電極と、
をさらに有し、
前記第１電極と前記第２電極の組に正電圧が印加されたときに、前記第１電極と前記第２電極に挟まれる前記二層グラフェンの第１領域に、前記電荷密度差を保ちながら、（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の電子が誘発されてｎ型半導体領域が形成され、
前記第３電極と前記第４電極の組に負電圧が印加されたときに、前記第３電極と前記第４電極に挟まれる前記二層グラフェンの第２領域に、前記電荷密度差を保ちながら、（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の正孔が誘発されてｐ型半導体領域が形成されることを特徴とする請求項２に記載の半導体装置。 - 前記第１グラフェン層の側に前記第１絶縁層を介して配置され、前記第１電極と前記第３電極の間に配置される第５電極と、
前記第２グラフェン層の側に前記第２絶縁層を介して配置され、前記第２電極と前記第４電極の間に配置される第６電極と、
をさらに有し、
前記第５電極と前記第６電極に印加される電圧値に応じて、前記ｐ型半導体領域と前記ｎ型半導体領域の間に流れる電流のオン・オフが制御されることを特徴とする請求項３に記載の半導体装置。 - ドープされた不純物を含まない二層グラフェンの積層方向の上下に絶縁層を介して第１の電極ペアを配置し、
前記第１の電極ペアの各電極に印加する電圧を切り換えて、前記二層グラフェンを構成する２つの層の間に(1.2±0.01)×1013 cm-2の電荷密度差を保ちながら、前記二層グラフェンの導電型を切り換えることを特徴とする半導体装置のスイッチング制御方法。 - 前記第１の電極ペアの各電極に印加する電圧を切り換えて、前記電荷密度差を保ちながら、前記二層グラフェンに（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の電子又は正孔を誘発することによって、第１導電型と第２導電型を切り換えることを特徴とする請求項５に記載の半導体装置のスイッチング制御方法。
- 前記二層グラフェンの前記積層方向の上下に前記絶縁層を介して第２の電極ペアを配置し、
前記第１の電極ペアに正電圧を印加して、前記第１の電極ペアに挟まれる前記二層グラフェンの第１領域に、前記電荷密度差を保ちながら、（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の電子を誘発してｎ型半導体領域を形成し、
前記第２の電極ペアに負電圧を印加して、前記第２の電極ペアに挟まれる前記二層グラフェンの第２領域に、前記電荷密度差を保ちながら、（2.3×1013 cm-2，3.5×1013 cm-2）〜（3.8×1013 cm-2，5.0×1013 cm-2）の範囲の正孔を誘発してｐ型半導体領域を形成することを特徴とする請求項６に記載の半導体装置のスイッチング制御方法。 - 前記二層グラフェンの前記積層方向の上下に、前記絶縁層を介して、前記第１の電極ペアと前記第２の電極ペアの間に第３の電極ペアを配置し、
前記第３の電極ペアに印加する電圧値を制御することで、前記ｐ型半導体領域と前記ｎ型半導体領域の間に流れる電流のオン・オフを制御することを特徴とする請求項７に記載の半導体装置のスイッチング制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013145663A JP6244705B2 (ja) | 2013-07-11 | 2013-07-11 | 半導体装置、及び半導体装置のスイッチング制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013145663A JP6244705B2 (ja) | 2013-07-11 | 2013-07-11 | 半導体装置、及び半導体装置のスイッチング制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015018961A JP2015018961A (ja) | 2015-01-29 |
| JP6244705B2 true JP6244705B2 (ja) | 2017-12-13 |
Family
ID=52439706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013145663A Expired - Fee Related JP6244705B2 (ja) | 2013-07-11 | 2013-07-11 | 半導体装置、及び半導体装置のスイッチング制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6244705B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6851804B2 (ja) * | 2016-12-14 | 2021-03-31 | 住友電気工業株式会社 | 半導体装置 |
| CN107994078B (zh) * | 2017-12-14 | 2020-08-11 | 北京华碳科技有限责任公司 | 具有源极控制电极的场效应晶体管、制造方法和电子器件 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5513955B2 (ja) * | 2010-03-31 | 2014-06-04 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US9076873B2 (en) * | 2011-01-07 | 2015-07-07 | International Business Machines Corporation | Graphene devices with local dual gates |
| KR20130038031A (ko) * | 2011-10-07 | 2013-04-17 | 삼성전자주식회사 | 형-변환 트랜지스터, 이를 포함하는 전자소자 및 이들의 동작방법 |
-
2013
- 2013-07-11 JP JP2013145663A patent/JP6244705B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2015018961A (ja) | 2015-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Cao et al. | The future transistors | |
| Peng et al. | Carbon nanotube electronics: recent advances | |
| Liang et al. | Performance projections for ballistic graphene nanoribbon field-effect transistors | |
| De Marchi et al. | Polarity control in double-gate, gate-all-around vertically stacked silicon nanowire FETs | |
| Wang et al. | Compact virtual-source current–voltage model for top-and back-gated graphene field-effect transistors | |
| Lin et al. | High-performance carbon nanotube field-effect transistor with tunable polarities | |
| US8168964B2 (en) | Semiconductor device using graphene and method of manufacturing the same | |
| Schwierz | Graphene transistors | |
| Guo | Modeling of graphene nanoribbon devices | |
| US8841650B2 (en) | Electronic-structure modulation transistor | |
| Obite et al. | Carbon nanotube field effect transistors: toward future nanoscale electronics | |
| Cheli et al. | A semianalytical model of bilayer-graphene field-effect transistor | |
| Mobarakeh et al. | A novel graphene tunnelling field effect transistor (GTFET) using bandgap engineering | |
| Dong et al. | High performance current and spin diode of atomic carbon chain between transversely symmetric ribbon electrodes | |
| Cheli et al. | Model and performance evaluation of field-effect transistors based on epitaxial graphene on SiC | |
| Dubey et al. | A charge plasma-based monolayer transition metal dichalcogenide tunnel FET | |
| Ding et al. | Carbon nanotube field-effect transistors for use as pass transistors in integrated logic gates and full subtractor circuits | |
| JP6244705B2 (ja) | 半導体装置、及び半導体装置のスイッチング制御方法 | |
| Moriyama et al. | High-performance top-gate carbon nanotube field-effect transistors and complementary metal–oxide–semiconductor inverters realized by controlling interface charges | |
| Wang et al. | Three-dimensional transistors and integration based on low-dimensional materials for the post-Moore’s law era | |
| Yang et al. | Graphene tunneling FET and its applications in low-power circuit design | |
| Franklin | Carbon nanotube electronics | |
| Liu et al. | Vertical heterojunction Ge0. 92Sn0. 08/Ge gate-all-around nanowire pMOSFETs with NiGeSn contact | |
| Li et al. | Vertically aligned carbon nanotube field-effect transistors | |
| Sarvari et al. | A fast method to analyze and characterize the graphene nanoribbon FET by non-equilibrium Green's function |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160405 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170302 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170418 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170523 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20171017 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20171030 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6244705 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |