DE102010028466A1 - Bewahren der Integrität eines Gatestapels mit großem ε nach Einbettung in ein Verspannungsmaterial unter Anwendung einer Beschichtung - Google Patents

Bewahren der Integrität eines Gatestapels mit großem ε nach Einbettung in ein Verspannungsmaterial unter Anwendung einer Beschichtung Download PDF

Info

Publication number
DE102010028466A1
DE102010028466A1 DE102010028466A DE102010028466A DE102010028466A1 DE 102010028466 A1 DE102010028466 A1 DE 102010028466A1 DE 102010028466 A DE102010028466 A DE 102010028466A DE 102010028466 A DE102010028466 A DE 102010028466A DE 102010028466 A1 DE102010028466 A1 DE 102010028466A1
Authority
DE
Germany
Prior art keywords
gate electrode
forming
semiconductor
protective coating
electrode structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102010028466A
Other languages
English (en)
Other versions
DE102010028466B4 (de
Inventor
Richard Carter
Sven Beyer
Markus Lenski
Patrick Press
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Dresden Module One LLC and Co KG
GlobalFoundries Inc
Original Assignee
GlobalFoundries Dresden Module One LLC and Co KG
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Dresden Module One LLC and Co KG, GlobalFoundries Inc filed Critical GlobalFoundries Dresden Module One LLC and Co KG
Priority to DE102010028466A priority Critical patent/DE102010028466B4/de
Priority to US12/963,253 priority patent/US20110266625A1/en
Publication of DE102010028466A1 publication Critical patent/DE102010028466A1/de
Application granted granted Critical
Publication of DE102010028466B4 publication Critical patent/DE102010028466B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Gateausfälle in komplexen Metallgateelektrodenstrukturen mit großem ε, die in einer frühen Fertigungsphase hergestellt werden, können verringert werden, indem ein schützendes Beschichtungsmaterial nach dem Einbau einer verformungsinduzierenden Halbleiterlegierung und vor dem Ausführen jeglicher kritischer nasschemischer Prozesse hergestellt wird. Auf diese Weise kann der Angriff auf empfindliche Gatematerialien nach dem Einbau des verformungsinduzierenden Halbleitermaterials vermieden werden, ohne dass die weitere Bearbeitung des Bauelements beeinflusst wird. Auf diese Weise können sehr anspruchsvolle Schaltungsentwurfsformen in komplexen Vorgehensweisen, in denen das Gate zuerst hergestellt wird, angewendet werden.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung sehr komplexer integrierter Schaltungen mit modernen Transistorelementen, die verformungsinduzierende Halbleiterlegierungen und Gatestrukturen mit erhöhter Kapazität besitzen, wobei ein Gatedielektrikum mit großem ε und einer metallenthaltende Deckschicht vorgesehen sind.
  • Beschreibung des Stands der Technik
  • Die Herstellung moderner integrierter Schaltungen, etwa von CPU's, Speicherbauelementen, ASIC's (anwendungsspezifischen integrierten Schaltungen) und dergleichen macht es notwendig, eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau herzustellen. In vielen integrierten Schaltungen sind Feldeffekttransistoren eine wichtige Art an Schaltungselementen, die das Verhalten der integrierten Schaltungen wesentlich bestimmen. Im Allgemeinen wird eine Vielzahl an Prozesstechnologien aktuell eingesetzt, um Feldeffekttransistoren herzustellen, wobei für viele Arten komplexer Schaltungen die CMOS-Technologie eine der vielversprechendsten Vorgehensweisen ist auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die als ein Grenzfläche stark dotierter Gebiete, die als Drain- und Sourcegebiete bezeichnet werden, und einem leicht dotierten oder nicht dotierten Gebiet gebildet sind, etwa einem Kanalgebiet, das benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektode hängt u. a. von der Beweglichkeit der Ladungsträger in dem Kanalgebiet ab.
  • Die stetige Verringerung kritischer Abmessungen von Transistoren hat zu einer Gatelänge von Feldeffekttransistoren von 50 nm und deutlich darunter geführt, wodurch komplexe Halbleiterbauelemente bereitgestellt werden, die eine verbesserte Leistungsfähigkeit und eine erhöhte Packungsdichte besitzen. Die Steigerung des elektrischen Leistungsverhaltens der Transistoren ist wesentlich mit einer Verringerung der Kanallänge korreliert, was wiederum zu einem höheren Durchlassstrom und einer höheren Schaltgeschwindigkeit der Feldeffekttransistoren führt. Andererseits ist die Verringerung der Kanallänge mit einer Reihe von Problemen verknüpft im Hinblick auf die Kanalsteuerbarkeit und die Leckströme dieser Transistoren. Es ist gut bekannt, dass Feldeffekttransistoren mit einem sehr kurzen Kanal eine stärkere kapazitive Kopplung zwischen der Gateelektrodenstruktur und dem Kanalgebiet erfordern, um damit das gewünschte statische und dynamische Steuerverhalten für den Stromfluss zu erreichen. Typischerweise wird die kapazitive Kopplung erhöht, indem die Dicke der Gatedielektrikumsmaterialschicht, die typischerweise auf der Grundlage eines Siliziumdioxidbasismaterials möglicherweise in Verbindung mit einer Stickstoffsorte hergestellt wird, auf Grund der guten Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche verringert wird. Beim Einrichten einer Kanallänge in der zuvor genannten Größenordnung erreicht jedoch die Dicke der siliziumdioxidbasierten Gatedielektrikumsschicht Werte von 1,5 nm und weniger, was wiederum zu ausgeprägten Leckströmen auf Grund eines direkten Tunnels von Ladungsträgern durch die sehr dünne Gatedielektrikumsmaterialschicht führt. Da die exponentielle Zunahme der Leckströme beim weiteren Reduzieren der Dicke der siliziumdioxidbasierten Gatedielektrikumsmaterialien nicht mit den thermischen Entwurfserfordernissen verträglich ist, wurden andere Mechanismen entwickelt, um das Transistorverhalten zu verbessern und/oder die gesamten Transistorabmessungen zu verringern.
  • Beispielsweise kann durch Erzeugen einer gewissen Verformungskomponente im Kanalgebiet siliziumbasierter Transistoren die Ladungsträgerbeweglichkeit und somit die Gesamtleitfähigkeit des Kanals verbessert werden. Für ein Siliziummaterial mit einer standardmäßigen Kristallkonfiguration, d. h. einer (100) Oberflächenorientierung und mit der Kanallängenrichtung entlang einer <110> äquivalenten Richtung, kann eine Zugverformung in der Stromflussrichtung die Leitfähigkeit von Elektronen verbessern, wodurch das Transistorleistungsverhalten von n-Kanaltransistoren verbessert werden kann.
  • Andererseits kann das Erzeugen einer kompressiven Verformung in der Stromflussrichtung die Beweglichkeit von Löchern erhöhen und kann somit eine höhere Leitfähigkeit den p-Kanaltransistoren hervorrufen. Folglich wurde an Vielzahl an verformungsinduzierenden Mechanismen in der Vergangenheit entwickelt, die an sich eine komplexe Fertigungssequenz zum Einrichten dieser Techniken erfordert. Bei einer weiteren Größenreduzierung der Bauelemente repräsentieren „interne” verformungsinduzierende Quellen, etwa ein eingebettetes verformungsinduzierendes Halbleitermaterial, einen sehr effizienten verformungsinduzierenden Mechanismus. Beispielsweise wird häufig der Einbau einer kompressiven verformungsinduzierenden Silizium/Germanium-Legierung in die Drain- und Sourcebereiche von p-Kanaltransistoren angewendet, um das Leistungsverhalten dieser Transistoren zu verbessern. Zu diesem Zweck werden in einer frühen Fertigungsphase Aussparungen in dem lateral benachbart zu der Gateelektrodenstruktur des p-Kanaltransistors erzeugt, während der n-Kanaltransistor durch eine Abstandshalterschicht abgedeckt ist. Diese Aussparungen werden nachfolgend mit der Silizium/Germanium-Legierung auf der Grundlage selektiver epitaktischer Aufwachstechniken wieder aufgefüllt. Während des Ätzprozesses zur Herstellung der Aussparungen und während des nachfolgenden epitaktischen Aufwachsprozesses muss die Gateelektrode der p-Kanaltransistoren eingeschlossen werden, um nicht in unerwünschter Weise empfindliche Materialien der Gateelektrodenstruktur, etwa ein siliziumbasiertes Elektrodenmaterial, der Prozessumgebung auszusetzen, um die Aussparungen herzustellen und um selektiv die Silizium/Gemanium-Legierung aufzuwachsen. Daraufhin werden die Gateelektrodenstrukturen freigelegt und die weitere Bearbeitung wird fortgesetzt, indem Drain- und Sourcegebiete gemäß einer beliebigen geeigneten Prozessstrategie hergestellt werden.
  • Grundsätzlich ist der zuvor beschriebene verformungsinduzierende Mechanismus ein sehr effizientes Konzept zum Verbessern des Transistorverhaltens von p-Kanaltransistoren, wobei die Wirksamkeit der schließlich erreichten Verformung in dem Kanalgebiet des Transistors jedoch stark von dem inneren Verformungspegel der Halbleiterlegierung und von dem lateralen Abstand dieses Materials von dem Kanalgebiet abhängt. Typischerweise ist die Materialzusammensetzung der verformungsinduzierenden Halbleiterlegierung durch aktuelle verfügbare komplexe selektive epitaktische Abscheiderezepte beschränkt, was im Falle einer Silizium/Germanium-Legierung gegenwärtig zu einer Beschränkung der Germaniumkonzentration von nicht mehr als ungefähr 3 Atomprozent führt. Folglich erfordert eine weitere Verbesserung der gesamten Verformung in dem Kanalgebiet eine Verringerung des lateralen Abstands der Silizium/Germanium-Legierung zu dem Kanalgebiet, so dass schützende Abstandshalterstrukturen mit einer geringeren Breite vorzusehen sind.
  • Zusätzlich zum Vorsehen von verformungsinduzierenden Mechanismen in komplexen Feldeffekttransistoren werden auch komplexe Gateelektrodenmaterialien vorgeschlagen, um die Beschränkungen konventioneller Siliziumdioxid/siliziumbasierter Gateelektrodenstrukturen zu überwinden. Dazu wird das konventionelle siliziumdioxidbasierte Gatedielekrikumsmaterial zumindest teilweise durch ein sogenanntes dielektrisches Material mit großem ε, d. h. durch ein dielektrisches Material mit einer Dielektrizitätskonstanten von 10,0 oder höher, ersetzt, was zu einer gewünschten hohen Kapazität zwischen der Gateelektrode und dem Kanalgebiet führt, wobei dennoch eine gewisse minimale physikalische Dicke bereitgestellt wird, um die resultierenden Leckströme auf einem akzeptablen Niveau zu halten. Zu diesem Zweck ist eine Vielzahl dielektrischer Materialien, etwa hafniumoxidbasierte Materialien, Zirkonoxid, Aluminiumoxid, und dergleichen verfügbar und kann in komplexen Gateelektrodenstrukturen eingesetzt werden. Ferner kann auch das Polysiliziummaterial zumindest in der Nähe des Gatedielektrikumsmaterials ersetzt werden, da typischerweise Polysilizium eine Ladungsträgerverarmung in der Nähe des Gatedielektrikumsmaterials zeigt, wodurch die wirksame Kapazität verringert wird. Ferner sind mit komplexen Gatedielektrikumsmaterialien mit großem ε die Austrittsarbeitswerte für standardmäßige Polysiliziummaterialien und eine entsprechende Dotierung nicht mehr ausreichend, um die erforderlichen elektronischen Eigenschaften des Gateelektrodenamterials einzustellen, um damit eine gewünschte Schwellwertspannung der betrachteten Transistoren zu erhalten. Aus diesem Grunde werden spezielle austrittsarbeitseinstellende Metallsorten, etwa Aluminium, Lanthanum, und dergleichen typischerweise in das Gatedielektrikumsmaterial und/oder in ein geeignetes Elektrodenmaterial eingebaut, um eine gewünschte Austrittsarbeit zu erhalten und auch um die Leitfähigkeit des Gateelektrodenmaterials zumindest in der Nähe des Gatedielektrikumsmaterials zu erhöhen.
  • Es wurde daher eine Vielzahl komplexer Prozessstrategien entwickelt, wobei in einigen vielversprechenden Vorgehensweisen die komplexen Gatematerialien, etwa ein dielektrisches Material mit großem ε und ein metallenthaltendes Elektrodenmaterial möglicherweise in Verbindung mit einer austrittsarbeitseinstellenden Metallsorte, in einer frühen Fertigungsphase in Verbindung mit einem Polysiliziummaterial vorgesehen werden, wodurch ein hohes Maß an Kompatibilität zu konventionellen Prozessstrategien geschaffen wird, um komplexe Feldeffekttransistoren herzustellen. Es zeigt sich jedoch, dass ein zuverlässiger Einschluss des empfindlichen Materialsystems, das das dielektrische Material mit großem ε und das metallenthaltende Elektrodenmaterial aufweist, sichergestellt werden muss, um eine Verschiebung der Schwellwertspannung oder andere Variabilitäten der komplexen Metallgateelektrodenstrukturen mit großem ε zu vermeiden.
  • In dem Versuch, das Bauteilleistungsverhalten komplexer Feldeffekttransistoren weiter zu verbessern, wurde vorgeschlagen, komplexe Metallgateelektrodenstrukturen mit großem ε mit einem verformungsinduzierden Halbleiterlegierung Mechanismus zu kombinieren, indem beispielsweise eine verformungsinduzierende in die aktiven Gebiete der Transistoren eingebaut wird. In diesem Falle muss die Einkapselung der Gateelektrodenstruktur des Transistors, deren Einbau einer eingebetteten verformungsindzierenden Halbleiterlegierung erfordert, auf der Grundlage sich widersprechender Erfordernisse aufgeführt werden. Einerseits muss der Einschluss der Gateelektrodenstruktur die Integrität des empfindlichen Materialsystems sicherstellen, beispielsweise vor und während und nach dem Einbau der verformungsinduzierenden Halbleitermaterials, während andererseits eine geringere Dicke von jeglichen schützenden Abstandshalterelementen, etwa siliziumnitridbasierten Materialien, auszuwählen ist, im Hinblick auf eine Verbesserung der Effizienz des verformungsinduzierenden Mechanismus. Folglich muss ein Kompromiss zwischen der Dicke der Abstandshalterelemente und dem Zugewinn in Leistungsvermögen komplexer Transistoren typischerweise eingegangen werden.
  • In vielen konventionellen Vorgehensweisen erfordert jedoch die Defektrate während des Strukturierens der komplexen Metallgateelektrodenstrukturen mit großem ε effiziente nasschemische Reinigungsprozesse, beispielsweise nach dem Einbau des verformungsindzierenden Halbleitermaterials beim Ausführen von Lithographie- und Ätzprozessen. Zu diesem Zweck wird SPM (Mischung aus schwefliger Säure und Wasserstoffperoxid) Lösung als ein sehr effizientes Reinigungsmittel eingesetzt, das jedoch auch „effizient” metallenthaltende Elektrodenmaterialien entfernt, etwa Titannitrid, wie sie in der komplexen Gatelektrodenstruktur vorgesehen sind. Das Weglassen des Reinigungsschrittes auf der Grundlage von SPM oder das Vorsehen eines weniger effizienten Reinigungsrezepts kann die gesamte Defektrate deutlich erhöhen, woraus sich ein markanter Ausbeuteverlust ergibt. Unter Anwendung effizienter SPM-Reinigungslösungen ergeben sich jedoch ausgeprägte Gateausfälle in komplexen Halbleiterentwürfen, wie dies nachfolgend detaillierter mit Bezug zu 1a erläutert ist.
  • 1a zeigt schematisch eine Draufsicht eines Halbleiterbauelements 100, d. h. eines Teils einer Gestaltung eines komplexen Halbleiterbauelements. Wie in 1a gezeigt ist, umfasst das Bauelement 100 oder seine Gestaltung entsprechende aktive Gebiete 102a, 102c, die als Halbleitergebiete zu verstehen sind, in denen ein oder mehrere Transistoren herzustellen sind. Beispielsweise umfasst das aktive Gebiet 102a einen Transistor 150a mit einer Gateelektrodenstruktur 130a, die auf der Grundlage eines komplexen Materialsystems hergestellt ist, das ein dielektrisches Material mit großem ε und ein metallenthaltendes Elektrodenmaterial aufweist, wie dies auch zuvor erläutert ist. Die Gateelektrodenstruktur 120a repräsentiert somit eine Leitung, die sich über das aktive Gebiet 102a und über ein Isolationsgebiet 102b erstreckt, das die aktiven Gebiete 102a, 102c lateral begrenzt. Wie gezeigt, kann sich die Gateelektrodenstruktur 130a ferner in und über das aktive Gebiet 102c erstrecken. In ähnlicher Weise umfasst das aktive Gebiet 102c einen Transistor 150c mit einer Gateelektrodenstruktur 130c, die sich über das aktive Gebiet 102c und über das Isolationsgebiet 102b erstreckt. Entsprechend den Entwurfserfordernissen des Bauelements 100 kann sich die Gateelektrodenstruktur 130c auch über dem Isolationsgebiet 102d in unmittelbarer Nähe zu dem aktiven Gebiet 102a erstrecken und somit auch in unmittelbarer Nähe zu dem Transistor 150a. Es sollte beachtet werden, dass eine Länge der Gateelektrodenstrukturen 130a, 130c 50 nm und weniger in komplexen Anwendungen festgelegt ist und somit beträgt, wie in 1a gezeigt ist, der Abstand zwischen einer Gateelektrodenstruktur 130c und dem aktiven Gebiet 102a deutlich weniger als die kritische Gatelänge. Wie ebenfalls zuvor erläutert ist, repräsentiert beispielsweise der Transistor 150a einen Transistor, der den Einbau eines verformungsinduzierenden Halbleitermaterials, etwa einer Silizium/Germanium-Legierung, lateral benachbart zu der Gateelektrodenstruktur 120a in dem aktiven Gebiet 102a erfordert.
  • Beim tatsächlichen Implementieren der Gestaltungsform des Bauelements 100, wie sie in 1a gezeigt ist, als ein Halbleiterbauelement muss eine Vielzahl an komplexen Prozessschritten durchgeführt werden, um die komplexen Gateelektrodenstrukturen 130a, 130c herzustellen, die das empfindliche Materialsystem beinhalten, wobei auch die Gateelektrodenstrukturen so zu strukturieren sind, dass sie den entsprechenden Entwurfsregeln genügen. Ferner ist eine zuverlässige Einkapselung der Gateelektrodenstrukturen 120a, 120c erforderlich, so dass das empfindliche Materialsystem in den Gateelektrodenstrukturen 130a, 130c geschützt wird. Des weiteren müssen Aussparungen in den Transistor 150a erzeugt und mit einem geeigneten Halbleiterlegierungsmaterial aufgefüllt werden, wie dies auch zuvor erläutert ist.
  • Obwohl der in 1a gezeigte Aufbau in Verbindung mit komplexen Fertigungsstrategien, wie sie zuvor dargestellt sind, grundsätzlich für schnelle und leistungsfähige Halbleiterbauelemente sorgt, zeigt sich dennoch, dass markante Gateausfälle insbesondere in dem Transistor 150c beobachtet werden. Beispielsweise wurde beobachtet, dass insbesondere das metallenthaltende Elektrodenmaterial des empfindlichen Materialsystems in der Gateelektrodenstruktur 130a deutlich geschädigt ist oder ganz fehlt, woraus sich ein folgender Transistorausfall des Bauelements 150c ergibt oder wodurch zumindest zu einer deutlichen Verringerung des Transistors 150c beigetragen wird.
  • Aus diesem Grunde werden in vielen konventionellen Vorgehensweisen entsprechende Abstandshaiterstrukturen vor dem Einbau eines verformungsinduzierenden Halbleitermaterials mit größerer Breite vorgesehen, um damit die Integrität des empfindlichen Gatematerialsystems zu verbessern. Obwohl diese Vorgehensweise deutlich geringer Transistorausfälle liefert, selbst für eine komplexe Gestaltung, wie sie in 1a gezeigt ist, ist der Verlust an Leistungssteigerung, der durch den deutlich weniger effizienten verformungsinduzierenden Mechanismus, der mit der größeren Abstandshalterbreite verknüpft ist, hervorgerufen wird, wie dies auch zuvor erläutert ist, für viele Arten von Hochleistungsschaltungselementen nicht akzeptabel. In anderen Vorgehensweisen werden speziell gestaltete Siliziumnitridbeschichtungen unmittelbar nach dem Strukturieren der Gateelektrodenstrukturen in dem Versuch vorgesehen, die Integrität der Gateelektrodenstrukturen weiter zu verbessern. Es erweist sich jedoch, dass dennoch signifikante Transistorausfälle beobachtet werden.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Halbleiterbauelemente und Fertigungstechniken, in denen komplexe Metallgateelektrodenstrukturen mit großem ε zusammen mit verformungsinduzierenden Halbleitermaterialien mit besserer Effizienz eingerichtet werden, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert werden.
  • Überblick über die Erfindung
  • Im Allgemeinen stellt die vorliegende Erfindung Fertigungstechniken und Halbleiterbauelemente bereit, in denen die Integrität von Metallgateelektrodenstrukturen mit großem ε verbessert wird, indem eine dünne schützende Beschichtung während einer geeigneten Fertigungsphase vorgesehen wird. Dazu wird das Beschichtungsmaterial nach dem Einbau des verformungsinduzierenden Halbleitermaterials in die aktiven Gebiete von Transistoren aufgebracht und vor dem Ausführen jeglicher nasschemischer Prozesse, um in zuverlässiger Weise kritische Oberflächenbereiche des empfindlichen Materials der Metallgateelektrodenstrukturen mit großem ε aufzubereiten, bevor eine Einwirkung durch effiziente nasschemische Prozesse erfolgt, etwa durch Reinigungsprozesse, die auf der Grundlage von SPM, und dergleichen ausgeführt werden. Ohne die vorliegende Erfindung auf die folgenden Erläuterung einschränken zu wollen, so wird dennoch angenommen, dass die Prozesssequenz zum Einbau der verformungsinduzierenden Halbleiterlegierung zu einem Freiliegen gewisser Oberflächenbereiche des kritischen Materialsystems führt, wie dies nachfolgend detaillierter beschrieben ist, insbesondere für Schaltungsentwurfsformeln, in denen sich die Gateelektrodenstruktur in unmittelbarer Nähe zu einem aktiven Gebiet erstreckt, das darin eingebaut das verformungsinduzierende Halbleitermaterial aufweist. Wenn somit die Oberflächenbereiche unmittelbar vor dem Einbau der verformungsinduzierenden Halbleiterlegierung wieder abgedeckt werden, bevor kritische Reinigungsprozesse ausgeführt werden, kann eine bessere Integrität für die weitere Bearbeitung des Bauelements erreicht werden.
  • Ein anschauliches hierin offenbartes Verfahren betrifft die Herstellung eines Halbleiterbauelements. Das Verfahren umfasst das Bilden eines verformungsinduzierenden Halbleitermaterials in einer Aussparung, die in einem aktiven Gebiet eines Transistors hergestellt ist. Das aktive Gebiet ist lateral durch ein Isolationsgebiet abgegrenzt und der Transistor umfasst eine Gateelektrodenstruktur mit einem Materialsystem, wobei das Materialsystem ein dielektrisches Material mit großem ε und ein metallenthaltendes Deckmaterial aufweist. Ferner umfasst das Verfahren das Bilden einer schützenden Beschichtung über der Isolationsstruktur und dem aktiven Gebiet, die das verformungsinduzierende Halbleitermaterial aufweist, bevor jegliche nasschemische Reinigungsprozesse ausgeführt werden.
  • Ein noch weiteres anschauliches hierin offenbartes Verfahren umfasst das Bilden einer ersten Gateelektrodenstruktur auf einem Halbleitergebiet eines Halbleiterbauelements und das Bilden der zweiten Gateelektrodenstruktur auf einem Isolationsgebiet, das benachbart zu dem Halbleitergebiet angeordnet ist. Des weiteren enthalten die erste und die zweite Gateelektrodenstruktur ein Materialsystem mit einem dielektrischen Material mit großem ε und einem metallenthaltenden Elektrodenmaterial. Das Verfahren umfasst ferner das Bilden einer Aussparung in dem Halbleitergebiet benachbart zu dem Isolationsgebiet. Ferner umfasst das Verfahren das Bilden eines Halbleitermaterials in der Aussparung und das Bilden einer schützenden Beschichtung über dem Halbleitergebiet und dem Isolationsgebiet nach dem Bilden des Halbleitermaterials und vor dem Ausführen eines nasschemischen Reinigungsprozesses.
  • Ein anschauliches hierin offenbartes Halbleiterbauelement umfasst eine erste Gateelektrodenstruktur, die auf einem aktiven Gebiet ausgebildet ist und ein Materialsystem enthält, das ein dielektrisches Material mit großem ε und ein metallenthaltendes Elektrodenmaterial aufweist. Das Halbleiterbauelement umfasst ferner eine zweite Gateelektrodenstruktur, die auf einem Isolationsgebiet gebildet ist, das benachbart zu dem aktiven Gebiet angeordnet ist, wobei die erste und die zweite Gateelektrodenstruktur eine Abstandshalterstruktur aufweisen. Das Halbleiterbauelement umfasst ferner eine verformungsinduzierende Hableiterlegierung, die in dem aktiven Gebiet und benachbart zu dem Isolationsgebiet ausgebildet ist, wobei die verformungsinduzierende Halbleiterlegierung sich unter einem Bereich der Abstandshalterstrukturen der ersten und der zweiten Gateelektrodenstrukturen erstreckt. Des weiteren umfasst das Halbeiterbauelement eine schützende Beschichtung, die auf der Abstandshalterstruktur und zwischen der verformungsinduzierenden Halbleiterlegierung und dem Isolationsgebiet ausgebildet ist. Ferner ist eine zweite Abstandshalterstruktur auf der schützenden Beschichtung ausgebildet.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a schematisch eine Draufsicht einer Gestaltungsform eines komplexen Halbleiterbauelements zeigt, wobei Fertigungsstrategien zur Herstellung komplexer Metallgateelektrodenstrukturen mit großem ε in Verbindung mit eingebetteten verformungsinduzierenden Halbleitermaterialien zu ausgewählten Gateausfällen führen;
  • 1b bis 1f schematisch Querschnittsansichten eines konventionellen Halbleiterbauelements während diverser Fertigungsphasen in einem Prozessablauf zeigen, der als eine wesentliche Quelle für Gateausfälle erkannt wurde; und
  • 2a bis 2f schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wenn komplexe Metallgateelektrodenstrukturen mit großem ε in Verbindung mit eingebetteten verformungsinduzierenden Halbleitermaterialien auf der Grundlage eines geeignet ausgebrachten Beschichtungsmaterials hergestellt werden, um die Integrität eines empfindlichen Materialssystems gemäß anschaulicher Ausführungsformen zu verbessern.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht besichtigen, die hierin offenbarte Erfindung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Im Allgemeinen stellt die vorliegende Erfindung Halbleiterbauelemente und Fertigungstechniken bereit, in denen die Integrität eines empfindlichen Materialsystems, d. h. eines Materialsystems mit einem dielektrischen Material mit großem ε in der Gatedielektrikumsschicht in Verbindung mit einem metallenthaltenden Elektrodenmaterial, verbessert wird, indem ein dünnes Beschichtungsmaterial nach dem Einbau des verformungsinduzierenden Halbleitermaterials und vor dem Ausführen kritischer nasschemischer Prozesse vorgesehen wird, die beispielsweise auf der Grundlage von SPM und dergleichen ausgeführt werden. Das schützende Beschichtungsmaterial wird beispielsweise in Form eines Siliziumnitridmaterials bereitgestellt und kann mit einer Schichtdicke von 1 bis mehrere Nanometer vorgesehen werden, etwa ungefähr 1,5 bis 30,0 Nanometer, wodurch einerseits eine zuverlässige Abdeckung von freiliegenden Oberflächenbereichen des empfindlichen Materialsystems erreicht wird, während andererseits der verformungsinduzierende Mechanismus nicht unnötig beeinflusst wird, der auf der Grundlage des eingebetteten Halbleitermaterials erhalten wird.
  • Mit Bezug zu den 1b bis 1f wird ein Prozessablauf gemäß konventioneller Prozessstrategien beschrieben, in welchem ein Fehlermechanismus erkannt wurde, der zu ausgeprägten Gateausfällen in komplexen Schaltungsentwürfen führen kann, wie sie zuvor beschrieben sind. Es sollte jedoch beachtet werden, dass obwohl die Erkennung eines möglichen Fehlermechanismus auf der Grundlage des Schaltungsaufbaus, wie er zuvor beschrieben ist, einen wichtigen Schritt bei der Reduzierung von Ausbeuteverlusten für komplexe Halbleiterbauelemente auf der Grundlage ähnlicher Entwurfskriterien darstellt, die hierin offenbarten Prinzipien auch vorteilhaft auf eine beliebige Schaltungsgestaltung angewendet werden können, in denen komplexe Metallgateelektrodenstrukturen in Verbindung mit eingebetteten verformungsreduzierenden Halbleitermaterialien herzustellen sind, etwa mit Silizium/Germanium, Silizium/Kohlenstoff, und dergleichen. Ferner besteht die starke Annahme, dass der Fehlermechanismus, wie nachfolgend mit Bezug zu den 1b bis 1f beschrieben ist, wesentlich zu Transistorausfällen beiträgt, wobei jedoch eine Beschränkung der vorliegenden Erfindung auf jegliche Theorie hinsichtlich eines derartigen Fehlermechanismus nicht beabsichtigt ist, da die hierin offenbarten Prinzipien auch effizient auf beliebige Schaltungsformen und Prozessabläufe angewendet werden können, wodurch zu einer besseren Produktionsausbeute beigetragen wird.
  • Ferner werden unter Bezugnahme auf die 2a bis 2f und auch mit Bezug zu den 1a bis 1f weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei eine bessere Integrität erreicht wird und entsprechende Fehlermechanismen, etwa der mit Bezug zu den 1b bis 1f beschriebene Mechanismus, neutralisiert wird oder zumindest in seiner Auswirkung deutlich verringert wird.
  • 1b zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 100, dessen Entwurf oder Draufsicht bereits auch in 1a gezeigt ist. Der Querschnitt ist entlang der Linie Ib aus 1a, wobei dieser Bereich als ein sehr kritischer Bereich im Hinblick auf Gateausfälle erkannt wurde, wie dies nachfolgend beschrieben ist. Wie gezeigt, umfasst das Bauelement 100 ein Substrat 101 und eine Halbleiterschicht 102, der typischerweise in Form eines Siliziummaterials vorgesehen ist. Das Substrat 101 und die Halbleiterschicht 102 können eine SOI-(Silizium-auf-Isolator-)Architektur bilden, wenn ein vergrabenes isolierendes Material (nicht gezeigt) unter der Halbleiterschicht 102 vorgesehen ist. In anderen Fällen wird eine Vollsubstratkonfiguration durch die Halbleiterschicht 102 und das Substrat 101 gebildet, wenn die Schicht 102 einen Teil eines kristallinen Halbleitermaterials des Substrats 101 darstellt. Die Halbleiterschicht 102 umfasst mehrere aktive Gebiete, etwa das aktive Gebiet 102a und das Isolationsgebiet 102d, das somit das aktive Gebiet 102a lateral begrenzt. Das Isolationsgebiet 102d wird typischerweise aus Siliziumdioxid oder einem anderen geeigneten dielektrischen Material aufgebaut. Ferner ist, wie auch in 1a gezeigt ist, die Gateelektrodenstruktur 120a auf dem aktiven Gebiet 102a ausgebildet, während die Gateelektrodenstruktur 130c, d. h. ein entsprechender Teil davon (siehe 1a) auf dem Isolationsgebiet 102d in unmittelbarer Nähe zu dem aktiven Gebiet 102a ausgebildet ist. Die Gateelektrodenstrukturen 130a, 130c weisen ein Materialsystem 131 auf, das als ein Gatedielektrikumsmaterial zu verstehen ist, das ein dielektrisches Material mit großem ε, etwa Hafniumoxid, und dergleichen, möglicherweise in Verbindung mit einem konventionellen dielektrischen Material, etwa Siliziumoxinitrid, und dergleichen, aufweist, und wobei ein metallenthaltendes Deckmaterial oder Elektrodenmaterial, etwa Titannitrid und dergleichen, vorgesehen ist, das auch eine geeignete Metallsorte aufweisen kann, um die gewünschte Austrittsarbeit einzustellen, wie dies auch zuvor erläutert ist. Es sollte beachtet werden, dass das Materialsystem 131 somit durch zwei oder mehr einzelne Materialschichten bereitgestellt wird, etwa als ein Siliziumdioxidmaterial oder eine Oxinitridschicht, woran sich eine dielektrische Materialschicht mit großem ε und eine oder mehrere metallenthaltende Elektrodenmaterialschichten (nicht gezeigt) anschließen, wobei die spezielle Zusammensetzung des Materialsystems 131 von Bauteil- und Prozesserfordernissen abhängt. Ferner umfassen die Gateelektrodenstrukturen 130a, 130c ein Elektrodenmaterial 132, beispielsweise in Form eines Halbleitermaterials, etwa in Form von Silizium, woran sich ein dielektrisches Deckmaterial 133 anschließt, etwa ein Siliziumnitridmaterial, ein Siliziumdioxidmaterial, oder eine Kombination davon, und dergleichen. Des weiteren ist eine Abstandshalterstruktur 134 aus Siliziumnitrid an Seitenwänden der Materialien 133 und 131 ausgebildet.
  • Das in 1b gezeigte Halbleiterbauelement kann auf der Grundlage der folgenden Prozesstechniken hergestellt werden. Das Isolationsgebiet 102d wird in der Halbleiterschicht 102 auf der Grundlage gut etablierter Prozesstechniken für flache Grabenisolationen hergestellt. Daraufhin werden geeignete Maskierungsschemata angewendet, um eine gewünschte Wannendotierstoffsorte in diversen aktiven Gebiete einzubringen, etwa in das aktive Gebiet 102a, wodurch die grundlegenden Transistoreigenschaften, etwa die Leitfähigkeitsart, die Schwellwertspannung und dergleichen eingestellt werden. Es sollte beachtet werden, dass häufig ein zusätzliches Halbleitermaterial, etwa ein Silizium/Germanium-Material und dergleichen, in einigen der aktiven Gebiete vorgesehen wird, etwa in dem aktiven Gebiet 102a, um eine gewünschte Bandlückenverschiebung für Transistoren unterschiedlicher Leitfähigkeitsart zu erreichen, wodurch eine effiziente Einstellung der Schwellwertspannungen von p-Kanaltransistoren bzw. n-Kanaltransistoren ermöglicht wird. Ein entsprechendes zusätzliches Halbleitermaterial (nicht gezeigt) kann typischerweise auf Grundlage selektiver epitaktischer Aufwachstechniken bereitgestellt werden, wobei ein gewisser Grad an Materialverlust in dem benachbarten Isolationsgebiet 102d beobachtet wird. Beispielsweise sind Maskierungsschritte und das Entfernen einer Aufwachsmaske erforderlich, wodurch lokal ein Materialverlust in dem Isolationsgebiet 102d benachbart zu dem aktiven Gebiet 102a hervorgerufen wird. Daraufhin geht die Bearbeitung weiter, indem Materialschichten für das System 131 hergestellt werden, möglicherweise in Verbindung mit zusätzlichen Wärmebehandlungen, um etwa eine austrittsarbeitseinstellende Metallsorte und dergleichen zur Diffusion zu bringen. Schließlich werden das Material 122 und das Deckmaterial 133 möglicherweise in Verbindung mit weiteren Opfermaterialien, etwa Hartmaskenmaterialien und dergleichen, auf der Grundlage geeigneter Prozesstechniken abgeschieden. Als nächstes wird der komplexe Schichtstapel unter Anwendung komplexer Lithographie- und Ätztechniken strukturiert, woran sich das Abscheiden einer Abstandshalterschicht (nicht gezeigt) anschließt, die nachfolgend in die Seitenwandabstandshalterstruktur 134 strukturiert wird. Zu beachten ist, dass in anderen Bauteilbereichen die Abstandshalterschicht beibehalten werden kann, um damit als eine Ätz- und Aufwachsmaske während der weiteren Bearbeitung zu dienen. Wie zuvor erläutert ist, wird die Abstandshalterbreite der Struktur 134 so gewählt, dass diese eine ausreichende Integrität der Materialien 132 und 131 sicherstellt, ohne dass ein Abstand einer verformungsinduzierenden Halbleitermaterialschicht, die in das aktive Gebiet 102a einzubauen ist, unnötig vergrößert wird.
  • 1c zeigt schematisch das Bauelement 100 während eines Ätzprozesses 103 zum Bilden einer Aussparung 103a in dem aktiven Gebiet 102a benachbart zu dem Isolationsgebiet 102d. Wie gezeigt, dienen die Deckmaterialien 133 und die Abstandshalterstruktur 124 als eine Ätzmaske. Der Ätzprozess 103 kann auf der Grundlage eines beliebigen gut etablierten Ätzrezepts ausgeführt werden.
  • 1d zeigt schematisch das Bauelement 100 während eines Reinigungsprozesses 104, um Ätzprodukte und andere Kontaminationsstoffe zu entfernen, wodurch jedoch auch zu einem gewissen Materialabtrag an freiliegenden Seitenwandoberflächenbereichen in der Aussparung 103a beigetragen wird.
  • 1e zeigt schematisch das Halbleiterbauelement 100 während eines weiteren Reinigungsprozesses 106, der typischerweise vor dem Ausführen eines selektiven epitaktischen Aufwachsprozesses durchgeführt wird, wobei natürliche Oxide und dergleichen effizient während des Prozesses 106 entfernt werden. Andererseits kann auch ein gewisser Anteil an Materialabtrag in der Aussparung 103a auftreten, so dass ein Seitenwandoberflächenbereich 131s des empfindlichen Materialsystems 131 unterhalb der Seitenwandabstandshalterstruktur 134 der Gateelektrodenstruktur 130c freigelegt wird.
  • 1f zeigt schematisch das Halbleiterbauelement 100 während eines selektiven epitaktischen Aufwachsprozesses 107, in welchem ein verformungsinduzierendes Halbleitermaterial, etwa Silizium/Germanium, Silizium/Kohlenstoff, und dergleichen in der Aussparung 103a erzeugt wird. In einem selektiven epitaktischen Aufwachsprozess werden die Prozessparameter so festgelegt, dass die Materialabscheidung im Wesentlichen auf freiliegende kristalline Oberflächenbereiche beschränkt ist, d. h. auf Seitenwandbereiche der Aussparung 103a, während eine Materialabscheidung auf dielektrischen Oberflächenbereichen im Wesentlichen unterdrückt wird. Auf Grund des Kristallwachstums des Materials 151 innerhalb der Aussparung 103a bleibt folglich die Seitenwandoberfläche 121s nach dem Prozess 107 frei. Diese freiliegende Oberfläche 131s kann jedoch einen „Angriffspunkt” für ein nasschemisches Reinigungsmittel repräsentieren, etwa für SPM, das bekannt dafür ist, viele metallenthaltende Elektrodenmaterialien, etwa Titnanitrid und dergleichen effizient zu ätzen.
  • Es sei wiederum auf 1a verwiesen, wobei, wie gezeigt, der kritische Bereich 105 nahe an dem aktiven Gebiet 102c und somit nahe einem Transistor 150c angeordnet ist. Auf Grund des freiliegenden Seitenwandoberflächenbereichs 131s, der in dem Bereich 105 erzeugt wird, wie er zuvor erläutert ist, kann somit ein nachfolgender nasschemischer Ätzprozess auf der Grundlage von SPM zu einer Unterätzung der Gateelektrodenstrutur 130c beginnend von dem Gebiet 105 in Richtung des aktiven Gebiets 102c führen, was somit auch zu dem ausgeprägteren Grad an Materialabtrag des Teils der Gateelektrodenstruktur 130c führen kann, der sich über das aktive Gebiet 102c erstreckt. Folglich kann zumindest eine signifikante Modifizierung des Verhaltens des Transistors 150c oder sogar ein Totalausfall beobachtet werden, obwohl der „Angriff” des nasschemischen Prozesses in dem Gebiet 105 stattfindet, das von dem Transistor 150c beabstandet ist.
  • Durch Vorsehen eines zusätzlichen Beschichtungsmaterials mit reduzierter Dicke können somit freiliegende Oberflächenbereiche nach dem Einbau des verformungsinduzierenden Halbleitermaterials zuverlässig wieder abgedeckt werden, und somit kann das Beschichtungsmaterial in effizienter Weise das empfindliche Materialsystem während jeglicher weiterer nasschemischer Prozesse schützen.
  • Mit Bezug zu den 2a bis 2f wird eine entsprechende Prozesssequenz nunmehr detaillierter beschrieben, wobei auch auf die 1a bis 1f verwiesen wird.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit einem Substrat 201 und einer Halbleiterschicht 202. Die Halbleiterschicht 202 umfasst mehrere aktive Gebiete, etwa ein aktives Gebiet 202a und ein aktives Gebiet 202b. Ferner ist ein Isolationsgebiet 202d so vorgesehen, dass es die aktiven Gebiete 202a, 202b lateral begrenzt. In der gezeigten Ausführungsform entsprechen das aktive Gebiet 202a und das aktive Gebiet 202e Transistoren mit unterschiedlicher Konfiguration, beispielsweise mit unterschiedlicher Leitfähigkeitsart, wobei angenommen wird, dass der in und über dem aktiven Gebiet 202e herzustellende Transistor kein verformungsinduzierendes Halbleitermaterial erfordert, oder wobei ein entsprechendes Halbleitermaterial in einer späteren Fertigungsphase vorgesehen wird. Andererseits wird ein verformungsinduzierendes Halbleitermaterial 251 in dem aktiven Gebiet 202a hergestellt, um damit das Leistungsverhalten der Transistoren zu verbessern, der bzw. die in über dem aktiven Gebiet 202a zu erzeugen sind. Beispielsweise wird das verformungsinduzierende Halbleitermaterial 251 in Form einer kristallinen Halbleitermischung bereitgestellt, beispielsweise in Form von Silizium/Germanium, Silizium/Germanium/Zinn, Zinn/Kohlenstoff, und dergleichen. Es sollte beachtet werden, dass die aktiven Gebiete 202a, 202e in unmittelbarer Nähe zueinander angeordnet sein können, während in anderen Fällen diese aktiven Gebiete beliebig über ein Halbleiterchipgebiet hinweg gemäß den Entwurfserfordernissen angeordnet sind. Ferner ist in der gezeigten Fertigungsphase eine Gateelektrodenstruktur 230a auf dem aktiven Gebiet 202a ausgebildet, und eine Gateelektrodenstruktur 230e ist über dem aktiven Gebiet 202e ausgebildet. Des weiteren ist eine Gateelektrodenstruktur 230c auf dem Isolationsgebiet 202d gebildet und kann in unmittelbarer Nähe zu dem aktiven Gebiet 202a angeordnet sein, wenn beispielsweise eine Schaltungsgestaltung zu verwenden ist, wie sie zuvor mit Bezug zu dem Halbleiterbauelement 100 beschrieben ist. Es sollte jedoch beachtet werden, dass die hierin offenbarten Prinzipien nicht auf eine spezielle Form der Schaltungsgestaltung beschränkt sind, sofern dies nicht explizit in der Beschreibung oder in den Ansprüchen genannt ist.
  • Die Gateelektrodenstrukturen 230a, 230c, 230e weisen ein Materialsystem 231 auf, das wiederum ein dielektrisches Material mit großem ε und ein metallenthaltendes Elektrodenmaterial enthält, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist. Der Einfachheit halber ist eine spezielle Konfiguration des Materialsystems 231 nicht dargstellt, wobei jedoch zu beachten ist, dass zwei oder mehr einzelne Materialschichten in dem System 231 vorgesehen sein können, wobei dies von den gesamten Bauteil- und Prozesserfordernissen abhängt. Zu beachten ist ferner, dass das Materialsystem 231 einen unterschiedlichen Aufbau in den Gateelektrodenstrukturen 230a, 230b besitzen kann, wobei jedoch der grundlegende Aufbau gleich sein kann, d. h. ein Gatedielektrikumsmaterial mit einer dielektrischen Komponente mit großem ε in Verbindung mit einem metallenthaltenden Elektrodenmaterial. Ferner kann ein halbleiterbasiertes Elektrodenmaterial 232, etwa ein Siliziummaterial, ein Silizium/Germanium-Material, ein Germanium-Material und dergleichen in Verbindung mit einem dielektrischen Deckmaterial 233 und einer Seitenwandabstandshalterstruktur 234 vorgesehen sein.
  • Die bislang beschriebenen Komponenten können auf der Grundlage einer beliebigen geeigneten Prozessstrategie hergestellt werden, beispielsweise auf der Grundlage von Prozessen, wie sie auch zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert sind. D. h., die aktiven Gebiete 202a, 202e und die Isolationsstruktur 202d können gemäß Prozesstechniken hergestellt werden, wie sie zuvor beschrieben sind. Daraufhin werden das Materialsystem 231, das Elektrodenmaterial 232 und das dielektrische Deckmaterial 233 auf der Grundlage einer beliebigen geeigneten Prozessstrategie bereitgestellt, woran sich eine komplexe Strukturierungssequenz anschließt, um diese Materialien auf der Grundlage von kritischen Sollabmessungen zu strukturieren, die 50 nm und deutlich weniger betragen können. Als nächstes wird eine Abstandshalterschicht 234e aufgebracht, beispielsweise in Form eines Siliziumnitridmaterials, möglicherweise in Verbindung mit einer dünnen Ätzstoppschicht (nicht gezeigt), und es wird eine Ätzmaske (nicht gezeigt) so vorgesehen, dass die Abstandshalterschicht 234e mit dem aktiven Gebiet 202e abgedeckt wird, während das aktive Gebiet 202a und das benachbarte Isolationsgebiet 202d während des Ätzprozesses frei liegen, um die Abstandshalterstruktur 234 zu bilden, wie dies auch zuvor erläutert ist. In einem weiteren Ätzschritt werden Aussparungen in dem aktiven Gebiet 202a hergestellt, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist, als der Ätzprozess 103 und die Aussparung 103a (siehe 1c) beschrieben wurden. Daraufhin werden Reinigungsprozesse ggf. ausgeführt, wie dies auch zuvor mit Bezug zu den 1d und 1e beschrieben ist, die möglicherweise das Freilegen eines Seitenwandoberflächenbereichs 231s des Materialsystems 231 hervorrufen, beispielsweise in dem Materialsystem in der Gateelektrodenstruktur 230c. Danach wird das verformungsinduzierende Halbleitermaterial 251 auf der Grundlage eines selektiven epitaktischen Aufwachsprozesses aufgewachsen, wie dies auch zuvor mit Bezug zu 1f beschrieben ist, als auf das Bauelement 100 Bezug genommen wurde, während die Abstandshalterschicht 234e als eine effiziente Aufwachsmaske dient. Vor dem Ausführen jeglicher kritischer nasschemischer Reinigungsprozesse, beispielsweise unter Anwendung von SPM, und dergleichen, geht die Bearbeitung weiter, indem ein schützendes Beschichtungsmaterial 220 erzeugt wird, wodurch möglicherweise freigelegte Oberflächenbereiche des empfindlichen Materialsystems 231 abgedeckt werden, etwa der Oberflächenbereich 231s. Das schützende Beschichtungsmaterial 220 kann beispielsweise durch sehr konforme Abscheidetechniken, etwa ALD (Atomlagenabscheidung), Mehrschichtabscheidung aufgebracht werden, die einen zyklischen CVD-Prozess mit verbesserter Steuerbarkeit der Materialzusammensetzung und der Schichtdicke repräsentiert, und dergleichen. Zu diesem Zweck ist eine Vielzahl gut etablierter Prozessrezepte verfügbar, beispielsweise zur Herstellung von Silizuimnitrid, wobei eine Dicke auf 1,5 bis mehrere Nanometer, beispielsweise innerhalb eines Bereichs von 1,5 bis 2,5 nm eingestellt werden kann. Durch Vorsehen der schützenden Beschichtung 220 nach dem Einbau des Materials 251 trägt die Dicke schützenden Materials nicht zu dem schließlich erzeugten Abstand des Materials 251 von einem Kanalgebiet in dem aktiven Gebiet 202a bei, so dass eine gewünschte hohe Verformungseffizienz erreicht wird. Auf Grund der effizienten „Neuversiegelung” empfindlicher Oberflächenbereiche, etwa des Seitenwandoberflächenbereichs 231s, kann ferner die anfängliche Dicke der Abstandshalterschicht 234e verringert werden im Vergleich zu konventionellen Strategien, wie sie beispielsweise zuvor mit Bezug zu dem Halbleiterbauelement 100 beschrieben sind, wodurch die resultierende Verformung in dem aktiven Gebiet 202a weiter erhöht wird. D. h., die Dicke der Abstandshalterschicht 234e und somit die Breite der Abstandshalter 234 kann so festgelegt werden, dass ein effizienter Ätzwiderstand beim Ausbilden der Aussparungen in dem aktiven Gebiet 202a erreicht wird und für eine effiziente Aufwachsmaske gesorgt wird, während die empfindlichen Materialien 231 insbesondere am Fuße der Gateelektrodenstrukturen insbesondere der Gateelektrodenstruktur 230c mittels der schützenden Beschichtung 220 effizient eingeschlossen werden.
  • 2b zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine Ätzmaske 221, etwa eine Lackmaske, so vorgesehen, dass diese die Gateelektrodenstrukturen 230, 230a bedeckt, während die Gateelektrodenstruktur 230e frei legt, d. h. die Abstandshalterschicht 234e und die schützende Beschichtung 220. Während der Prozesssequenz zum Bereitstellen des Lackmaterials und für die Strukturierung dieses Materials können somit empfindliche Bauteilbereiche zuverlässig durch die schützende Beschichtung 220 abgedeckt werden.
  • 2c zeigt schematisch das Halbleiterbauelement 200, wenn es der Einwirkung eines Ätzprozesses 222 unterliegt, in welchem die schützende Beschichtung 220 und die Abstandshalterschicht 234 (siehe 2b) in Abstandshalter 234 und 220s strukturiert werden. Dazu können gut etablierte plasmaunterstützte Ätzrezepte angewendet werden, beispielsweise zum Ätzen von Siliziumnitridmaterial selektiv in Bezug auf Silizium, Siliziumdioxid, und dergleichen.
  • 2d zeigt schematisch das Halbleiterbauelement 200, wenn es der Einwirkung eines nasschemischen Prozesses 223 unterzogen wird, der in einigen anschaulichen Ausführungsformen auf der Grundlage von SPM ausgeführt wird, wodurch ein hohes Maß an Effizienz zur Reduzierung der gesamten Defektrate erreicht wird, wie dies auch zuvor erläutert ist. Während des nasschemischen Ätzprozesses 223 kann folglich die Lackmaske 221 (siehe 2c) effizient entfernt werden, wobei auch jegliche Kontaminationsstoffe effizient abgetragen werden. Während des nasschemischen Prozesses 223 können insbesondere die empfindlichen Oberflächenbereiche 231s oder andere Oberflächenbereiche, die durch den vorhergehenden Prozess zum Einbau des verformungsinduzierenden Materials 251 beeinflusst wurden, zuverlässig geschützt werden. Insbesondere komplexe Bauteilkonfigurationen auf der Grundlage eines Entwurfs, wie er zuvor mit Bezug zu 1a beschrieben ist, erhalten einen höheren Grad an Versiegelung empfindlicher Oberflächenbereiche, etwa des Bereichs 231s.
  • 2e zeigt schematisch das Halbeleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, umfassen die Gateelektrodenstrukturen 230a, 230c Abstandshalter 220s, die aus der schützenden Beschichtung 220 (siehe 2d) hergestellt sind, in Verbindung mit Opferabstandshalterelementen 224, die aus Siliziumdioxid, amorphen Kohlenstoff, und dergleichen aufgebaut sind, und die verwendet werden, um den Abstandshalter 234 und den Abstandshalter 220 beim Entfernen des dielektrischen Deckmaterials 233 (siehe 2d) zu schützen. Dazu wird ein geeignetes Abstandshaltermaterial aufgebracht und wird in die Opferabstandshalterelemente 224 strukturiert, wobei gut etablierte Prozesstechniken verwendet werden, woran sich ein weiterer Ätzprozess anschließt, um die dielektrischen Deckmaterialien 233 zu entfernen, die in 2d gezeigt sind. Dazu wird ein geeigneter plasmabasierter Ätzprozess oder eine nasschemische Ätzchemie angewendet, beispielsweise zum Entfernen von Siliziumnitridmaterial. Danach werden die Opferabstandshalter 224 entfernt, beispielsweise durch Ausführen eines nasschemischen Ätzprozesses auf der Grundlage von Flusssäure und dergleichen.
  • 2f zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein Transistor 250a mit der Gateelektrodenstruktur 230a in und über dem aktiven Gebiet 202a ausgebildet, während ein Transistor 250e in und über dem aktiven Gebiet 202e hergestellt ist und die Gateelektrodenstruktur 230e umfasst. In ähnlicher Weise ist ein Transistor (nicht gezeigt) auf der Grundlage der Gateelektrodenstruktur 230c in aktiven Gebieten ausgebildet, wenn ein entsprechender Schaltungsaufbau verwendet wird, wie dies beispielsweise mit Bezug zu 1a erläutert ist. Die Transistoren 250a, 250e enthalten Drain- und Sourcegebiete 252 mit geeigneter Leitfähigkeitsart, wobei ein Halbleitermaterial 252, das in dem aktiven Gebiet 202a eingebettet ist, für verbesserte Verformungsbedingungen sorgt, wodurch das Leistungsverhalten des Transistors 250a erhöht wird, wie dies auch zuvor erläutert ist. Ferner sind Metallsilizidgebiete 254 in den Drain- und Sourcegebieten 252 ausgebildet, während Metallsilizidgebiete 235 in der Gateelektrodenstruktur 230a und auch in den Gateelektrodenstrukturen 230c und 230e ausgebildet sind. Des weiteren kann eine zusätzliche Seitenwandabstandshalterstruktur 253 an Seitenwänden der Gateelektrodenstrukturen 230a, 230c und 230e vorgesehen sein. D. h., die Gateelektrodenstrukturen 230a, 230c und 230e umfassen die Abstandshalter 234 und die Abstandshalterelemente 220s, d. h. die Reste des schützenden Beschichtungsmaterials 220 (siehe 2a) in Verbindung mit der Struktur 253, die verwendet wird, um die Drain- und Sourcegebiete 252 und möglicherweise die Metallsilizidgebiete 254 zu erzeugen.
  • Das in 2f gezeigte Halbleiterbauelement 200 kann auf der Grundlage einer beliebigen geeigneten Prozessstrategie hergestellt werden, indem beispielsweise die Seitenwandabstandshalterstruktur 253 in Verbindung mit den Drain- und Sourcegebieten 252 unter Anwendung gut etablierter Maskierungsschemata und Implantationstechniken hergestellt wird. Nach jeglichen Ausheizprozessen werden die Metallsilizidgebiete 254 und 235 gemäß einer geeigneten Silizidierungstechnik hergestellt.
  • Folglich umfassen die Transistoren 250a, 250e die Gateelektrodenstrukturen 230a bzw. 230e, die ein besseres Leistungsverhalten auf Grund des Materialsystems 231 besitzen, das ein dielektrisches Material mit großem ε und ein metallenthaltendes Elektrodenmaterial enthält, die in einer frühen Fertigungsphase vorgesehen werden, während ein halbleiterbasiertes Material 232 für einen hohen Grad an Kompatibilität zu gut etablierten Fertigungsstrategien zur Herstellung von polysiliziumbasierten Gateelektroden sorgt.
  • Es gilt also: Die vorliegende Erfindung stellt Fertigungstechniken und Halbleiterbauelemente bereit, in denen eine bessere Integrität eines empfindlichen Materialsystems in komplexen Metallgateelektrodenstrukturen mit großem ε erreicht wird, indem ein schützendes Beschichtungsmaterial nach dem Einbau eines verformungsinduzierenden Halbleitermaterials, etwa für p-Kanaltransistoren und/oder n-Kanaltransistoren vorgesehen wird, wodurch jegliche Oberflächenbereiche zuverlässig abgedeckt werden, die während der Herstellung entsprechender Aussparungen freigelegt werden und die während des selektiven epitaktischen Aufwachsprozesses nicht abgedeckt wurden. Die schützende Beschichtung kann vor dem Ausführen jeglicher nasschemischer Ätzprozesse, basierend auf SPM, vorgesehen werden, um damit einen unerwünschten Materialverlust der empfindlichen Gatematerialien zu vermeiden. Folglich können effiziente nasschemische Reinigungsprozesse angewendet werden, ohne dass unerwünschte Gateausfälle hervorgerufen werden. Andererseits wird das schützende Beschichtungsmaterial mit einer reduzierten Dicke vorgesehen, so dass ein negativer Einfluss auf die weitere Bearbeitung minimiert wird, während der laterale Abstand des verformungsinduzierenden Halbleitermaterials auf der Grundlage einer Abstandshalterstruktur eingestellt wird, die mit einer geringeren Breite oder Dicke im Vergleich zu konventionellen Strategien vorgesehen werden kann.
  • Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung lediglich anschaulicher Natur und soll dem Fachmann die allgemeine Art und Weise des Ausführens der hierin offenbarten Lehre vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen der Erfindung an die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (20)

  1. Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren umfasst: Bilden eines verformungsinduzierenden Halbleitermaterials in einer Aussparung, die in einem aktiven Gebiet des Transistors ausgebildet ist, wobei das aktive Gebiet durch ein Isolationsgebiet lateral begrenzt ist, wobei der Transistor eine Gateelektrodenstruktur aufweist, die ein Materialsystem enthält, das ein dielektrisches Material mit großem ε und ein metallenthaltendes Deckmaterial aufweist; und Bilden einer schützenden Beschichtung über der Isolationsstruktur und dem aktiven Gebiet, das das verformungsinduzierende Halbleitermaterial enthält, bevor weitere nasschemische Reinigungsprozesse ausgeführt werden.
  2. Verfahren nach Anspruch 1, wobei die schützende Beschichtung mit einer Dicke von ungefähr 1,5 bis 3 Nanometer (nm) abgeschieden wird.
  3. Verfahren nach Anspruch 1, wobei die schützende Beschichtung Silizium und Stickstoff aufweist.
  4. Verfahren nach Anspruch 1, wobei das Halbleiterbauelement eine zweite Gateelektrodenstruktur aufweist, die über dem Isolationsgebiet benachbart zu dem aktiven Gebiet ausgebildet ist.
  5. Verfahren nach Anspruch 4, das ferner umfasst: Ausführen eines Reinigungsprozesses unter Anwendung von SPM in Anwesenheit der schützenden Beschichtung, die auf der Gataeelektrodenstruktur und der zweiten Gateelektrodenstruktur ausgebildet ist.
  6. Verfahren nach Anspruch 5, das ferner umfasst: Bilden einer Lackmaske derart, dass die Gateelektrodenstruktur und die zweite Gateelektrodenstruktur abgedeckt sind, Bilden eines Abstandshalterelements einer dritten Gateelektrodenstruktur, die durch die Lackmaske freigelegt ist, und Entfernen der Lackmaske während des Reinigungsprozesses.
  7. Verfahren nach Anspruch 4, das ferner umfasst: Bilden einer Abstandshalterstruktur der Gateelektrodenstruktur und der zweiten Gateelektrodenstruktur vor dem Bilden des verformungsinduzierenden Halbleitermaterials.
  8. Verfahren nach Anspruch 7, das ferner umfasst: Bilden der Aussparung in dem aktiven Gebiet nach dem Bilden der Abstandshalterstruktur.
  9. Verfahren nach Anspruch 1, wobei das verformungsinduzierende Halbleitermaterial Silizium und/oder Germanium und/oder Kohlenstoff aufweist.
  10. Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines Metallsilizids in der Gateelektrodenstruktur.
  11. Verfahren mit: Bilden einer ersten Gateelektrodenstruktur auf einem Halbleitergebiet eines Halbleiterbauelements und einer zweiten Gateelektrodenstruktur auf einem Isolationsgebiet, das benachbart zu dem Halbleitergebiet ausgebildet ist, wobei die erste und die zweite Gateelektrodenstruktur ein Materialsystem aufweisen, das ein dielektrisches Material mit großem ε und ein metallenthaltendes Elektrodenmaterial enthält; Bilden einer Aussparung in dem Halbleitergebiet benachbart zu dem Isolationsgebiet; Bilden eines Halbleitermaterials in der Aussparung; und Bilden einer schützenden Beschichtung über dem Halbleitergebiet und dem Isolationsgebiet nach dem Bilden des Halbleitermaterials und vor dem Ausführen des nasschemischen Prozesses.
  12. Verfahren nach Anspruch 11, das ferner umfasst: Ausführen des nasschemischen Prozesses in Anwesenheit der schützenden Beschichtung auf der Grundlage von SPM.
  13. Verfahren nach Anspruch 11, wobei die schützende Beschichtung mit einer Dicke von 1,5 bis 3 Nanometer (nm) hergestellt wird.
  14. Verfahren nach Anspruch 11, wobei das Bilden der ersten und der zweiten Gateelektrodenstruktur umfasst: Bilden eines Seitenwandabstandshalters vor dem Bilden der Aussparung derart, dass Seitenwände des Materialsystems eingeschlossen sind.
  15. Verfahren nach Anspruch 11, wobei Bilden der schützenden Beschichtung umfasst: Abscheiden eines silizium- und stickstoffenthaltenden dielektrischen Materials.
  16. Verfahren nach Anspruch 11, das ferner umfasst: Bilden eines Seitenwandabstandshalters einer dritten Gateelektrodenstruktur auf der Grundlage der schützenden Beschichtung, während die erste und die zweite Gateelektrodenstruktur mit einer Lackmaske abgedeckt sind.
  17. Verfahren nach Anspruch 16, das ferner umfasst: Entfernen der Lackmaske beim Ausführen des nasschemischen Reinigungsprozesses.
  18. Halbleiterbauelement mit: einer ersten Gateelektrodenstruktur, die auf einem aktiven Gebiet ausgebildet ist und ein Materialsystem aufweist, das ein dielektrisches Material mit großem ε und ein metallenthaltendes Elektrodenmaterial enthält; einer zweiten Gateelektrodenstruktur, die auf einem Isolationsgebiet ausgebildet ist, das benachbart zu dem aktiven Gebiet angeordnet ist, wobei die erste und die zweite Gateelektrodenstruktur eine Abstandshalterstruktur aufweisen; einer verformungsinduzierenden Halbleiterlegierung, die in dem aktiven Gebiet und benachbart zu dem Isolationsgebiet ausgebildet ist, wobei die verformungsinduzierende Halbleiterlegierung sich unter einen Bereich der Abstandshalterstrukturen der ersten und der zweiten Gateelektrodenstruktur erstreckt; einer schützenden Beschichtung, die auf der Abstandshalterstruktur und zwischen der verformungsinduzierenden Halbleiterlegierung und dem Isolationsgebiet ausgebildet ist; und einer zweiten Abstandshalterstruktur, die auf der schützenden Beschichtung ausgebildet ist.
  19. Halbleiterbauelement nach Anspruch 18, wobei eine Breite der schützenden Beschichtung ungefähr 3 nm oder weniger beträgt.
  20. Halbleiterbauelement nach Anspruch 18, wobei die schützende Beschichtung aus Siliziumnitrid aufgebaut ist.
DE102010028466A 2010-04-30 2010-04-30 Verfahren zum Bewahren der Integrität eines Gatestapels mit großem ε nach Einbettung in ein Verspannungsmaterial unter Anwendung einer Beschichtung Expired - Fee Related DE102010028466B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102010028466A DE102010028466B4 (de) 2010-04-30 2010-04-30 Verfahren zum Bewahren der Integrität eines Gatestapels mit großem ε nach Einbettung in ein Verspannungsmaterial unter Anwendung einer Beschichtung
US12/963,253 US20110266625A1 (en) 2010-04-30 2010-12-08 Maintaining Integrity of a High-K Gate Stack After Embedding a Stressor Material by Using a Liner

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102010028466A DE102010028466B4 (de) 2010-04-30 2010-04-30 Verfahren zum Bewahren der Integrität eines Gatestapels mit großem ε nach Einbettung in ein Verspannungsmaterial unter Anwendung einer Beschichtung

Publications (2)

Publication Number Publication Date
DE102010028466A1 true DE102010028466A1 (de) 2011-11-03
DE102010028466B4 DE102010028466B4 (de) 2012-02-09

Family

ID=44786581

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102010028466A Expired - Fee Related DE102010028466B4 (de) 2010-04-30 2010-04-30 Verfahren zum Bewahren der Integrität eines Gatestapels mit großem ε nach Einbettung in ein Verspannungsmaterial unter Anwendung einer Beschichtung

Country Status (2)

Country Link
US (1) US20110266625A1 (de)
DE (1) DE102010028466B4 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2979480B1 (fr) * 2011-08-25 2013-09-27 Commissariat Energie Atomique Procede de realisation d'un dispositif a transistors contraints par siliciuration des zones de source et de drain
US20130299920A1 (en) * 2012-05-08 2013-11-14 Haizhou Yin Semiconductor device and method for manufacturing the same
KR102200922B1 (ko) * 2014-07-17 2021-01-11 삼성전자주식회사 절연 패턴을 갖는 반도체 소자 및 그 형성 방법
US11569370B2 (en) * 2019-06-27 2023-01-31 Intel Corporation DEPOP using cyclic selective spacer etch

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070190731A1 (en) * 2006-02-14 2007-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion layer for semiconductor devices

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3873771B2 (ja) * 2002-02-22 2007-01-24 ソニー株式会社 半導体装置の製造方法
US7445978B2 (en) * 2005-05-04 2008-11-04 Chartered Semiconductor Manufacturing, Ltd Method to remove spacer after salicidation to enhance contact etch stop liner stress on MOS
KR100772901B1 (ko) * 2006-09-28 2007-11-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
JP2008117848A (ja) * 2006-11-01 2008-05-22 Nec Electronics Corp 半導体装置の製造方法
US8338245B2 (en) * 2006-12-14 2012-12-25 Globalfoundries Singapore Pte. Ltd. Integrated circuit system employing stress-engineered spacers
US7521314B2 (en) * 2007-04-20 2009-04-21 Freescale Semiconductor, Inc. Method for selective removal of a layer
US7786518B2 (en) * 2007-12-27 2010-08-31 Texas Instruments Incorporated Growth of unfaceted SiGe in MOS transistor fabrication
US8350253B1 (en) * 2010-01-29 2013-01-08 Xilinx, Inc. Integrated circuit with stress inserts
US8241991B2 (en) * 2010-03-05 2012-08-14 Asm Japan K.K. Method for forming interconnect structure having airgap

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070190731A1 (en) * 2006-02-14 2007-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion layer for semiconductor devices

Also Published As

Publication number Publication date
DE102010028466B4 (de) 2012-02-09
US20110266625A1 (en) 2011-11-03

Similar Documents

Publication Publication Date Title
DE102007063270B4 (de) Verfahren zur Verringerung zur Erzeugung von Ladungseinfangstellen in Gatedielektrika in MOS-Transistoren durch Ausführen einer Wasserstoffbehandlung
DE102009010847B4 (de) Integration von Halbleiterlegierungen in PMOS- und NMOS-Transistoren unter Anwendung eines gemeinsamen Ätzprozesses für Aussparungen
DE102009015715B4 (de) Verfahren zur Herstellung eines Transistorbauelements mit Bewahren der Integrität eines Gatestapel mit großem ε durch einen Versatzabstandshalter, der zum Bestimmen eines Abstands einer verformungsinduzierenden Halbleiterlegierung verwendet wird, und Transistorbauelement
DE102009006802B3 (de) Verfahren und Halbleiterbauelement mit Einstellung der Austrittsarbeit in einer Gateelektrodenstruktur mit großem ε nach der Transistorherstellung unter Anwendung von Lanthanum
DE102007041207A1 (de) CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung
DE102009023298B4 (de) Verformungserhöhung in Transistoren mit einer eingebetteten verformungsinduzierenden Halbleiterlegierung durch Erzeugen von Strukturierungsungleichmäßigkeiten an der Unterseite der Gateelektrode
DE102009055393B4 (de) Verfahren zur Herstellung und Halbleiterbauelement mit besserem Einschluss von empfindlichen Materialien einer Metallgateelektrodenstruktur mit großem ε
DE102010063907B4 (de) Verfahren mit Deckschichtentfernung von Gateelektrodenstrukturen nach selektivem Bilden eines verformungsinduzierenden Halbleitermaterials
DE102007004862B4 (de) Verfahren zur Herstellung von Si-Ge enthaltenden Drain/Source-Gebieten in Transistoren mit geringerem Si/Ge-Verlust
DE102011004922B4 (de) Verfahren zur Herstellung von Transistoren mit Metallgatestapeln mit erhöhter Integrität
DE102009046261A1 (de) Transistor mit Metallgateelektrodenstrukturen mit großem ε, die vor Drain/Source-Gebieten auf der Grundlage eines Opferkohlenstoffabstandshalters hergestellt werden
DE102010064291B4 (de) Verfahren zur Herstellung von Transistoren mit Metallgateelektrodenstrukturen mit großem ε mit einem polykristallinen Halbleitermaterial und eingebetteten verformungsinduzierenden Halbleiterlegierungen
DE102008063432A1 (de) Einstellen der Verformung, die in einem Transistorkanal hervorgerufen wird, durch für die Schwellwerteinstellung vorgesehenes Halbleitermaterial
DE102009039419B4 (de) Verfahren zum Bearbeiten eines Gateelektrodenmaterialsystems unter Bewahrung der Integrität eines Gatestapels mit großem ε durch Passivierung mittels eines Sauerstoffplasmas und Transistorbauelement
DE102010028459B4 (de) Reduzierte STI-Topographie in Metallgatetransistoren mit großem ε durch Verwendung einer Maske nach Abscheidung einer Kanalhalbleiterlegierung
DE102010028466B4 (de) Verfahren zum Bewahren der Integrität eines Gatestapels mit großem ε nach Einbettung in ein Verspannungsmaterial unter Anwendung einer Beschichtung
DE102010063774A1 (de) Herstellung einer Kanalhalbleiterlegierung mittels einer Nitridhartmaskenschicht und einer Oxidmaske
DE102011005641B4 (de) Verfahren zur Leistungssteigerung in Transistoren durch Reduzierung der Absenkung aktiver Gebiete und durch Entfernen von Abstandshaltern
DE102009046241B4 (de) Verformungsverstärkung in Transistoren, die eine eingebettete verformungsinduzierende Halbleiterlegierung besitzen, durch Kantenverrundung an der Oberseite der Gateelektrode
DE102011003385B4 (de) Verfahren zur Herstellung einer Halbleiterstruktur mit verformungsinduzierendem Halbleitermaterial
DE102011005719A1 (de) Erhöhte Integrität von Metallgatestapeln mit großem ε durch Reduzieren von STI-Absenkungen durch Abscheiden eines Füllmaterials nach der STI-Herstellung
DE102011090165B4 (de) Erhöhte Integrität von Metallgatestapeln mit großem ε durch Bewahren eines Lackmaterials über Endbereichen von Gateelektrodenstrukturen
DE102011090169A1 (de) Strukturierung empfindlicher metallenthaltender Schichten mit erhöhter Maskenmaterialhaftung durch Bereitstellen einer modifizierten Oberflächenschicht
DE102009047311B4 (de) Verfahren zur Herstellung von Gatestrukturen mit verbesserten Grenzflächeneigenschaften zwischen einer Kanalhalbleiterlegierung und einem Gatedielektrikum mittels eines Oxidationsprozesses
DE102008049717B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements als Transistor mit einem Metallgatestapel mit großem ε und einem kompressiv verspannten Kanal

Legal Events

Date Code Title Description
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final

Effective date: 20120510

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20141101