DE112007000577T5 - Peripherieentwurf für Ladungsgleichgewichts-Leistungsvorrichtungen - Google Patents

Peripherieentwurf für Ladungsgleichgewichts-Leistungsvorrichtungen Download PDF

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Abstract

Ladungsgleichgewichts-Halbleiterleistungsvorrichtung, die umfasst:
einen aktiven Bereich, der Streifen von Säulen eines ersten Leitfähigkeitstyps und Streifen von Säulen eines zweiten Leitfähigkeitstyps umfasst, die auf abwechselnde Weise angeordnet sind, wobei die Streifen von Säulen vom ersten Leitfähigkeitstyp und die Streifen von Säulen vom zweiten Leitfähigkeitstyp entlang eines Teilstücks des aktiven Bereichs verlaufen; und
ein nicht aktives Umfangsgebiet, das den aktiven Bereich umgibt und das wenigstens einen Ring des ersten Leitfähigkeitstyps umfasst, der den aktiven Bereich umgibt,
wobei ein Ende wenigstens eines der Streifen von Säulen vom ersten Leitfähigkeitstyp, die unmittelbar benachbart zu einem Rand des aktiven Bereichs verlaufen, in einer im Wesentlichen geraden Linie endet, bei der ein Ende jedes der restlichen Streifen von Säulen vom ersten Leitfähigkeitstyp ebenfalls endet, wobei die gerade Linie senkrecht zu dem Teilstück des aktiven Bereichs verläuft, entlang dessen die Streifen der Säulen vom ersten und vom zweiten Leitfähigkeitstyp verlaufen.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung ist verwandt mit der an den Rechtsinhaber der vorliegenden Erfindung übertragenen US-Anmeldung Nr. 11/026,276, eingereicht am 29. Dezember 2004, deren Offenbarung hier in ihrer Gesamtheit für alle Zwecke durch Bezugnahme mit aufgenommen ist.
  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf die Halbleiterleistungsvorrichtungstechnologie und insbesondere auf den Peripherieentwurf für Ladungsgleichgewichts-Leistungsvorrichtungen.
  • Eine vertikale Halbleiterleistungsvorrichtung weist eine Struktur auf, in der die Elektroden auf zwei gegenüberliegenden Ebenen angeordnet sind. Wenn die vertikale Leistungsvorrichtung eingeschaltet wird, fließt vertikal in der Vorrichtung ein Driftstrom. Wenn die vertikale Leistungsvorrichtung ausgeschaltet wird, werden in der Vorrichtung wegen einer an die Vorrichtung angelegten Sperrspannung Verarmungsgebiete gebildet, die in der horizontalen Richtung verlaufen. Um eine hohe Durchbruchspannung zu erhalten, wird eine zwischen den Elektroden angeordnete Driftschicht aus einem Material mit hohem spezifischen Widerstand ausgebildet und wird eine Dicke der Driftschicht erhöht. Allerdings führt dies zu einer Zunahme des Vorrichtungseinschaltwiderstands Rdson, was wiederum die Leitfähigkeit und die Vorrichtungsschaltgeschwindigkeit verringert und dadurch die Leistungsfähigkeit der Vorrichtung verschlechtert.
  • Um dieses Problem zu behandeln, sind Ladungsgleichgewichts-Leistungsvorrichtungen mit einer Driftschicht vorgeschlagen worden, die vertikal verlaufende n-Gebiete (n-Säule) und p-Gebiete (p-Säule) umfassen, die auf abwechselnde Weise angeordnet sind. 1A ist ein Anordnungsdiagramm einer solchen Vorrichtung 100. Die Vorrichtung 100 enthält einen aktiven Bereich 110, der von einem nicht aktiven Umfangsgebiet umgeben ist, das einen p-Ring 120 und ein äußeres Abschlussgebiet 130 enthält. Der Umfangs-p-Ring 120 weist eine rechteckige Form mit abgerundeten Ecken auf. Das Abschlussgebiet 130 kann je nach Entwurf ähnlich geformte abwechselnde p- und n-Ringe enthalten. Der aktive Bereich 110 enthält abwechselnd angeordnete p-Säulen 110P und n-Säulen 110N, die in Form von Streifen vertikal verlaufen und entlang des oberen und des unteren Endes des Umfangsrings 120 enden. Die physikalische Struktur der abwechselnden p- und n-Säulen in dem aktiven Bereich ist deutlicher in 1B zu sehen, die eine Querschnittsansicht im Anordnungsgebiet 110 längs der Linie A-A' in 1A zeigt.
  • Die in 1B gezeigte Leistungsvorrichtung ist ein herkömmlicher vertikaler Planar-Gate-MOSFET mit einer Driftschicht 16, die abwechselnde p-Säulen 110P und n-Säulen 110N umfasst. Das Source-Metall 28 steht entlang der Oberseite elektrisch in Kontakt mit den Source-Gebieten 20 und mit den Wannengebieten 18 und das Drain-Metall 14 steht entlang der Unterseite der Vorrichtung elektrisch in Kontakt mit dem Drain-Gebiet 12. Wenn die Vorrichtung eingeschaltet wird, wird durch die Driftschicht 16 vom Typ mit abwechselnder Leitfähigkeit ein Stromweg ausgebildet. Die Dotierungskonzentration und die physikalischen Abmessungen der n- und p-Säulen sind so ausgelegt, dass zwischen benachbarten Säulen ein Ladungsgleichgewicht erhalten wird und dadurch sichergestellt wird, dass die Driftschicht 16 vollständig verarmt ist, wenn die Vorrichtung im Aus-Zustand ist.
  • Wieder anhand von 1A muss die Menge der n-Ladungen in den n-Säulen und die Menge der p-Ladungen in den p-Säulen sowohl in dem aktiven Bereich 110 als auch an der Grenzfläche zwischen dem aktiven Bereich und dem nicht aktiven Umfangsgebiet im Gleichgewicht sein, um eine hohe Durchbruchspannung zu erzielen. Allerdings ist das Erzielen eines Ladungsgleichgewichts in allen Grenzflächengebieten, insbesondere entlang des oberen und des unteren Grenzflächengebiets, wo die p- und n-Säulen im Umfangsring 120 enden, sowie in den Eckgebieten, wo die n- und p-Säulen verschiedene Längen aufweisen, wegen der Änderung der Geometrie der verschiedenen Gebiete schwierig. Dies ist deutlicher in 1C veranschaulicht, die eine vergrößerte Ansicht der linken oberen Ecke der Leistungsvorrichtung 100 in 1A zeigt.
  • In 1C ist eine Einheitszelle im aktiven Bereich 110 als S1 gekennzeichnet. Die aktive p-Säule 111 (die in einen Abschnitt 111-1 der linken Hälfte und in einen Abschnitt 111-2 der rechten Hälfte geteilt ist) und die aktive p-Säule 113 (die in einen Abschnitt 113-1 der linken Hälfte und in einen Abschnitt 113-2 der rechten Hälfte geteilt ist) sind durch eine n-Säule 112 getrennt. Die Summe (Qp1 + Qp2) der Menge der p-Ladungen Qp1 in dem Abschnitt 111-2 der rechten Hälfte der aktiven p-Säule 111 und der Menge der p-Ladungen Qp2 in dem Abschnitt 113-1 der linken Hälfte der aktiven p-Säule 113 in der Einheitszelle S1 ist gleich der Menge der n-Ladungen Qn1 in der aktiven n-Säule 112. Somit wird in allen Teilen des aktiven Bereichs 110, in denen ein solches Gleichgewicht der Ladung aufrechterhalten wird, eine optimale Durchbruchspannung erzielt.
  • Wie gezeigt ist, enthält der Eckabschnitt des nicht aktiven Umfangsgebiets den Umfangs-p-Ring 120 und das Abschlussgebiet 130 mit dem n-Ring 131 und mit dem p-Ring 132, die auf abwechselnde Weise angeordnet sind. Der Umfangs-p-Ring 120 (der in einen Abschnitt 121 der unteren Hälfte und in einen Abschnitt 122 der oberen Hälfte geteilt ist) und der Abschlussgebiet-p-Ring 132 (der in einen Abschnitt 132-1 der unteren Hälfte und in einen Abschnitt 132-2 der oberen Hälfte geteilt ist) sind durch einen n-Ring 131 getrennt. Die Summe (Qpt1 + Qpe) der Menge der p-Ladungen Qpt1 in dem Abschnitt 132-1 der unteren Hälfte des p-Rings 132 und der Menge der p-Ladungen Qpe in dem Abschnitt 122 der oberen Hälfte des Rings 120 in der Einheitszelle S2 ist gleich der Menge der n-Ladungen Qnt im n-Ring 131. Somit wird in allen Teilen des nicht aktiven Umfangsgebiets, wo dieses Gleichgewicht der Ladung aufrecht erhalten werden kann, eine optimale Durchbruchspannung erzielt.
  • Allerdings sind wegen der geometrischen Beschränkungen insbesondere in dem Eckgebiet C, wo sich die Länge der aktiven n- und p-Säulen allmählich verringert, die Menge der p-Ladungen und die Menge der n-Ladungen an der Grenzfläche zwischen dem Gebiet C und dem nicht aktiven Umfangsgebiet im Ungleichgewicht, sodass es überschüssige p-Ladungen gibt. Das Fehlen des Ladungsgleichgewichts in diesen Eckgebieten führt zu einer Verschlechterung der Durchbrucheigenschaften der Vorrichtung. Somit besteht ein Bedarf an Ladungsgleichgewichtstechniken, die die Ladungsungleichgewichtsprobleme des Standes der Technik beseitigen und dadurch zu höheren Durchbruchnennspannungen führen.
  • KURZBESCHREIBUNG DER ERFINDUNG
  • In Übereinstimmung mit einer Ausführungsform der Erfindung enthält eine Ladungsgleichgewichts-Halbleiterleistungsvorrichtung einen aktiven Bereich, der Streifen von Säulen eines ersten Leitfähigkeitstyps und Streifen von Säulen eines zweiten Leitfähigkeitstyps umfasst, die auf abwechselnde Weise angeordnet sind. Die Streifen von Säulen vom ersten Leitfähigkeitstyp und die Streifen von Säulen vom zweiten Leitfähigkeitstyp verlaufen entlang eines Teilstücks des aktiven Bereichs. Ein nicht aktives Umfangsgebiet umgibt den aktiven Bereich und enthält wenigstens einen Ring des ersten Leitfähigkeitstyps, der den aktiven Bereich umgibt. Ein Ende wenigstens eines der Streifen von Säulen vom ersten Leitfähigkeitstyp, die unmittelbar benachbart zu einem Rand des aktiven Bereichs verlaufen, endet in einer im Wesentlichen geraden Linie, bei der ein Ende jedes der restlichen Streifen von Säulen vom ersten Leitfähigkeitstyp ebenfalls endet. Die gerade Linie verläuft senkrecht zu dem Teilstück des aktiven Bereichs, entlang dessen die Streifen der Säulen vom ersten und vom zweiten Leitfähigkeitstyp verlaufen.
  • In einer Ausführungsform sind jeweils zwei benachbarte Streifen von Säulen vom ersten Leitfähigkeitstyp durch einen ersten Abstand voneinander beabstandet. Die gerade Linie definiert einen ersten Rand des aktiven Bereichs in der Weise, dass der erste Rand des aktiven Bereichs von dem wenigstens einen Ring des ersten Leitfähigkeitstyps durch einen zweiten Abstand beabstandet ist.
  • In einer weiteren Ausführungsform ist der zweite Abstand kleiner als der erste Abstand.
  • In einer weiteren Ausführungsform ist der zweite Abstand etwa gleich der Hälfte des ersten Abstands.
  • In einer nochmals weiteren Ausführungsform grenzen die Streifen der Säulen vom ersten Leitfähigkeitstyp und die Streifen der Säulen vom zwei ten Leitfähigkeitstyp an einem Ende an den wenigstens einen Ring des ersten Leitfähigkeitstyps an.
  • In Übereinstimmung mit einer weiteren Ausführungsform der Erfindung enthält eine Ladungsgleichgewichts-Halbleiterleistungsvorrichtung einen aktiven Bereich, der vertikal verlaufende Streifen von Säulen vom ersten Leitfähigkeitstyp und vertikal verlaufende Streifen von Säulen vom zweiten Leitfähigkeitstyp umfasst, die auf abwechselnde Weise angeordnet sind. Jeweils zwei benachbarte Streifen von Säulen vom ersten Leitfähigkeitstyp sind durch einen ersten Abstand voneinander beabstandet. Ein nicht aktives Umfangsgebiet umgibt den aktiven Bereich und enthält wenigstens zwei horizontal verlaufende Streifen von Säulen vom ersten Leitfähigkeitstyp und wenigstens zwei vertikal verlaufende Streifen von Säulen vom ersten Leitfähigkeitstyp. Die wenigstens zwei horizontal verlaufenden Streifen von Säulen vom ersten Leitfähigkeitstyp sind durch einen zweiten Abstand voneinander beabstandet und die wenigstens zwei vertikal verlaufenden Streifen von Säulen vom ersten Leitfähigkeitstyp sind in dem nicht aktiven Umfangsgebiet durch einen Abstand, der im Wesentlichen gleich dem zweiten Abstand ist, voneinander beabstandet. Ein Ende jedes der wenigstens zwei horizontal verlaufenden Streifen von Säulen vom ersten Leitfähigkeitstyp ist von einem entsprechenden der wenigstens zwei vertikal verlaufenden Streifen von Säulen vom ersten Leitfähigkeitstyp in dem nicht aktiven Umfangsgebiet durch einen dritten Abstand beabstandet, wobei der zweite Abstand größer als der dritte Abstand ist.
  • In einer Ausführungsform ist der zweite Abstand im Wesentlichen gleich dem ersten Abstand.
  • In einer weiteren Ausführungsform ist ein Ende der vertikal verlaufenden Streifen von Säulen vom ersten Leitfähigkeitstyp in dem aktiven Gebiet von einem der wenigstens zwei horizontal verlaufenden Streifen von Säulen vom ersten Leitfähigkeitstyp durch einen Abstand beabstandet, der im Wesentlichen gleich dem dritten Abstand ist.
  • In einer weiteren Ausführungsform verläuft jeder der wenigstens zwei vertikal verlaufenden Streifen von Säulen vom ersten Leitfähigkeitstyp in dem nicht aktiven Umfangsgebiet um eine vorgegebene Strecke über ein Ende eines entsprechenden der wenigstens zwei horizontal verlaufenden Streifen von Säulen vom ersten Leitfähigkeitstyp hinaus.
  • In einer nochmals weiteren Ausführungsform ist der dritte Abstand im Wesentlichen gleich der Hälfte des zweiten Abstands.
  • Ein weiteres Verständnis des Wesens und der Vorteile der hier offenbarten Erfindung kann unter Bezugnahme auf die restlichen Abschnitte der Beschreibung und auf die beigefügten Zeichnungen erreicht werden.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1A zeigt ein vereinfachtes Anordnungsdiagramm einer herkömmlichen Ladungsgleichgewichts-Leistungsvorrichtung;
  • 1B zeigt eine Querschnittsansicht längs der Linie A-A' in der Leistungsvorrichtung in 1C;
  • 1C zeigt eine vergrößerte Ansicht der linken oberen Ecke der Leistungsvorrichtung in 1A;
  • 2A zeigt ein vereinfachtes Anordnungsdiagramm bei dem Grenzflächengebiet zwischen einem aktiven Bereich des Chips und einem nicht aktiven Umfangsgebiet des Chips in Übereinstimmung mit einer beispielhaften Ausführungsform der Erfindung.
  • 2B zeigt simulierte Durchbruchspannungswerte für verschiedene beispielhafte Abmessungen in 2A.
  • 3 ist ein vereinfachtes Anordnungsdiagramm, das einen Eckentwurf für Ladungsgleichgewichts-Leistungsvorrichtungen in Übereinstimmung mit einer beispielhaften Ausführungsform der Erfindung zeigt;
  • 4 ist ein vereinfachtes Anordnungsdiagramm, das einen Eckentwurf für Ladungsgleichgewichts-Leistungsvorrichtungen in Übereinstimmung mit einer weiteren beispielhaften Ausführungsform der Erfindung zeigt;
  • 5 ist ein vereinfachtes Anordnungsdiagramm, das einen Eckentwurf für Ladungsgleichgewichts-Leistungsvorrichtungen in Übereinstimmung mit einer abermals weiteren beispielhaften Ausführungsform der Erfindung zeigt; und
  • 6 ist ein vereinfachtes Anordnungsdiagramm, das einen Eckentwurf für Ladungsgleichgewichts-Leistungsvorrichtungen in Übereinstimmung mit einer abermals weiteren beispielhaften Ausführungsform der Erfindung zeigt.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • 2A zeigt ein vereinfachtes Anordnungsdiagramm bei einem Grenzflächengebiet zwischen einem aktiven Bereich des Chips und einem nicht aktiven Umfangsgebiet des Chips, in dem eine Ladungsgleichgewichts-Leistungsvorrichtung untergebracht ist, in Übereinstimmung mit einer beispielhaften Ausführungsform der Erfindung. In dem aktiven Bereich der Vorrichtung verlaufen abwechselnde p-Säulen 210P und n-Säulen 210N. Die aktiven Säulen 210N, 210P enden bei einem nicht aktiven Umfangs-n-Streifen 220. An der Außenseite des Umfangs-n-Streifens 220 verläuft ein erster nicht aktiver Umfangs-p-Streifen 230. In der in 2A gezeigten beispielhaften Ladungsgleichgewichtsvorrichtung werden die aktiven p-Säulen 210P und der nicht aktive Umfangs-p-Streifen 230 dadurch ausgebildet, dass in dem Silicium Gräben erzeugt und sie unter Verwendung solcher Techniken wie selektive Epitaxie (SEG) mit p-Silicium gefüllt werden. Dementsprechend ist der Abstand zwischen benachbarten aktiven p-Säulen 220P als Abstand ActTS aktiver Gräben gekennzeichnet und ist der Abstand zwischen dem Rand des aktiven Gebiets und dem ersten Umfangs-p-Streifen 230 als erster Grabenabstand TS1 gekennzeichnet.
  • Der Begriff "aktiver Bereich" ist hier zum Identifizieren eines Gebiets der Vorrichtung verwendet, in dem aktive Zellen ausgebildet sind, die Strom leiten können, und der Begriff "nicht aktives Umfangsgebiet" ist zum Identifizieren eines Gebiets der Vorrichtung verwendet, in denen nicht leitende Strukturen ausgebildet sind.
  • 2B zeigt für verschiedene beispielhafte Abmessungen in 2A simulierte Durchbruchspannungswerte. Die Durchbruchspannung in Anhängigkeit von dem ersten Grabenabstand TS1 ist für den Abstand ActTS aktiver Gräben von 3 μm dargestellt. Wie zu sehen ist, werden höhere Durchbruchspannungen erhalten, wenn TS1 kleiner als ActTS ist (d. h. TS1 < ActTS), wobei die höchste Durchbruchspannung erhalten wird, wenn die aktiven Säulen 210N, 210P an den ersten Umfangs-p-Streifen 230 angrenzen (d. h. TS1 = 0).
  • 36 sind vereinfachte Anordnungsdiagramme verschiedener Eckentwürfe für Ladungsgleichgewichts-Leistungsvorrichtungen in Übereinstimmung mit beispielhaften Ausführungsformen der Erfindung. In 3 sind die vertikalen und horizontalen Außengrenzen des aktiven Bereichs gekennzeichnet. Der aktive Bereich umfasst p-Säulen 310P und n-Säulen 310N, die wie gezeigt auf abwechselnde Weise angeordnet sind. Ein erster p-Ring 320P in dem nicht aktiven Außenumfang der Vorrichtung ist durch einen ersten Grabenabstand TS1 von dem horizontalen Rand des aktiven Bereichs beabstandet. Das Abschlussgebiet 330 umfasst p-Ringe 332P, 334P und n-Ringe 331N, 333N, die auf abwechselnde Weise angeordnet sind. Ein Abstand aktiver Gräben zwischen benachbarten p-Säulen 310P in dem aktiven Bereichs ist als ActTS gekennzeichnet. Der Abstand zwischen benachbarten p-Ringen in dem nicht aktiven Umfangsgebiet ist ebenfalls gleich ActTS, obgleich die Erfindung darauf nicht beschränkt ist (d. h., in dem nicht aktiven Umfangsgebiet kann ein anderer Grabenabstand als in dem aktiven Bereich verwendet werden).
  • Der Eckentwurf in 3 enthält vorteilhaft das aus 2A, 2B abgeleitete Entwurfskriterium zum Erhalten einer hohen Durchbruchspannung, d. h. die Beziehung zwischen den Abständen TS1 und ActTs in 3 ist TS1 < ActTS. Ein weiteres wichtiges Merkmal des Entwurfs in 3 ist, dass, anders als die wenigen letzten p-Säulen 110P und n-Säulen 110N entlang des linken Rands des aktiven Bereichs 110 in 1C des Standes der Technik, die in verschiedenen Höhen enden und somit andere Langen als der Rest der Säulen in dem aktiven Bereich haben, alle n-Säulen 310N und p-Säulen 310P in dem aktiven Bereich in der Ausführungsform aus 3 im Wesentlichen in derselben Höhe enden, die der in 3 als der "Rand des aktiven Bereichs" gekennzeichneten horizontalen Abmessung entspricht, und somit im Wesentlichen dieselbe Länge aufweisen. Dies si chert nicht nur ein verbessertes Ladungsgleichgewicht an den Ecken des aktiven Bereichs, sondern führt auch dazu, dass der aktive Bereich über einen größeren Abschnitt der verfügbaren Siliciumfläche verläuft und erzielt somit eine effizientere Verwendung des Siliciums.
  • Abgesehen davon, dass die nicht aktiven Umfangsringe 420P, 431N, 432P, 433N, 434P an den Ecken des Chips in einem schärferen Winkel als in 3 schwenken, ist die Ausführungsform in 4 ähnlich der in 3. Obgleich die Ringe in der Weise gezeigt sind, dass sie einen scharfen 90°-Winkel aufweisen, sind diese Ringe in der Praxis leicht abgerundet. Wie in der Ausführungsform in 3 weisen alle p-Säulen 410P und n-Säulen 410N in dem aktiven Bereich im Wesentlichen dieselbe Länge auf und ist TS1 kleiner als ActTS. In einer Ausführungsform ist TS1 gleich der Hälfte von ActTS.
  • Abgesehen davon, dass TS1 null gesetzt ist und die aktiven Säulen 510N, 510P somit an dem ersten nicht aktiven Umfangs-p-Ring 520P enden und an ihn angrenzen, ist die Ausführungsform in 5 ähnlich. der in 4. Noch einmal wird an den Ecken des Chips bei allen aktiven Säulen mit derselben Länge eine verbesserte Ladungsgleichgewichtsstruktur erhalten und der Siliciumnutzen maximal gemacht.
  • 6 zeigt eine Ausführungsform, die abgesehen davon, dass die Umfangsringe unterbrochen hergestellt sind und auf besondere Weise gegeneinander versetzt sind, um sowohl an der Grenzfläche zwischen dem aktiven Bereich und dem nicht aktiven Außenumfang als auch in dem Eckgebiet ein optimales Ladungsgleichgewicht zu erhalten, ähnlich der in 4 ist. Der Abstand TS1 ist in 6 allgemein kleiner als der Abstand ActTS wie in früheren Ausführungsformen, wobei der Abstand TS1 in einer Ausführungsform etwa die Hälfte des Abstands ActTS ist. Wenn die Umfangs- p-Ringe an den Ecken unterbrochen hergestellt werden, ermöglicht dies, die unterbrochenen seitlichen und horizontalen Segmente der Umfangsringe zu versetzen. Wie gezeigt ist, sind das horizontale p-Segment 620P-1 und das vertikale p-Segment 620P-2 (die in früheren Ausführungsformen einen ununterbrochenen Ring bildeten) durch einen Abstand 51 voneinander beabstandet. Außerdem ist das vertikale p-Segment 620P-2 über das horizontale p-Segment 620P-1 hinaus verlängert und von dem nächsten horizontalen p-Segment 632P-1 durch eine Strecke gleich S1 beabstandet. Die anderen vertikalen und horizontalen Umfangs-p-Segmente sind ähnlich angeordnet.
  • Die horizontalen Umfangs-p-Segmente 620P-1, 632P-1, 634P-1 sind eine weitere Strecke S2 voneinander beabstandet und die vertikalen Umfangs-p-Segmente 620P-2, 632P-2, 634P-2 sind voneinander ähnlich durch eine Strecke S2 beabstandet. Im Allgemeinen ist S1 kleiner als S2. In einer Ausführungsform ist S2 gleich ActTS, ist S1 gleich TS1 und ist S1 gleich der Hälfte von S2 (d. h. S1 = TS1 = S2/2 = ActTs/2). Diese Ausführungsform erzielt an der Ecke des Chips ein optimales Ladungsgleichgewicht.
  • Die verschiedenen hier offenbarten Ladungsgleichgewichtstechniken können mit dem in 1C gezeigten vertikalen Planar-Gate-MOSFET und mit anderen Ladungsgleichgewichts-MOSFET-Arten wie etwa Trench-Gate-Strukturen oder Shielded-Gate-Strukturen sowie weiteren Ladungsgleichgewichts-Leistungsvorrichtungen wie etwa IGBTs, Bipolartransistoren, Dioden und Schottky-Vorrichtungen integriert werden. Zum Beispiel können die verschiedenen Ausführungsformen der vorliegenden Erfindung mit irgendwelchen der Vorrichtungen integriert werden, die z. B. in den 14, 2124, 28A28D, 29A29C, 61A, 62A, 62B, 63A der oben erwähnten US-Patentanmeldung Nr. 11/026,276, eingereicht am 29. Dezember 2004, deren Offenbarung hier in ihrer Gesamtheit für alle Zwecke durch Bezugnahme mit aufgenommen ist, gezeigt sind.
  • Obgleich das Obige eine ausführliche Beschreibung verschiedener Ausführungsformen der Erfindung bietet, sind viel Alternativen, Änderungen und Entsprechungen möglich. Außerdem dienen selbstverständlich alle Zahlenbeispiele und Materialtypen, die hier zur Beschreibung verschiedener Ausführungsformen gegeben werden, nur zu Veranschaulichungszwecken und nicht zur Beschränkung. Zum Beispiel kann die Polarität verschiedener Gebiete in den oben beschriebenen Ausführungsformen umgekehrt werden, um Vorrichtungen vom entgegengesetzten Typ zu erhalten. Aus diesen und aus anderen Gründen ist die obige Beschreibung somit nicht als Beschränkung des Umfangs der wie durch die Ansprüche definierten Erfindung zu verstehen.
  • Zusammenfassung
  • Eine Ladungsgleichgewichts-Halbleiterleistungsvorrichtung umfasst einen aktiven Bereich mit Streifen von p-Säulen und mit Streifen von n-Säulen, die auf abwechselnde Weise angeordnet sind, wobei die Streifen von p- und n-Säulen entlang eines Teilstücks des aktiven Bereichs verlaufen. Ein nicht aktives Umfangsgebiet umgibt den aktiven Bereich und enthält wenigstens einen p-Ring, der den aktiven Bereich umgibt. Ein Ende wenigstens eines der Streifen von p-Säulen, die unmittelbar benachbart zu einem Rand des aktiven Bereichs verlaufen, endet bei einer im Wesentlichen geraden Linie, bei der ein Ende jedes des restlichen Streifen von p-Säulen ebenfalls endet. Die gerade Linie verläuft senkrecht zu dem Teilstück des aktiven Bereichs, entlang dessen die Streifen von n- und p-Säulen verlaufen.

Claims (16)

  1. Ladungsgleichgewichts-Halbleiterleistungsvorrichtung, die umfasst: einen aktiven Bereich, der Streifen von Säulen eines ersten Leitfähigkeitstyps und Streifen von Säulen eines zweiten Leitfähigkeitstyps umfasst, die auf abwechselnde Weise angeordnet sind, wobei die Streifen von Säulen vom ersten Leitfähigkeitstyp und die Streifen von Säulen vom zweiten Leitfähigkeitstyp entlang eines Teilstücks des aktiven Bereichs verlaufen; und ein nicht aktives Umfangsgebiet, das den aktiven Bereich umgibt und das wenigstens einen Ring des ersten Leitfähigkeitstyps umfasst, der den aktiven Bereich umgibt, wobei ein Ende wenigstens eines der Streifen von Säulen vom ersten Leitfähigkeitstyp, die unmittelbar benachbart zu einem Rand des aktiven Bereichs verlaufen, in einer im Wesentlichen geraden Linie endet, bei der ein Ende jedes der restlichen Streifen von Säulen vom ersten Leitfähigkeitstyp ebenfalls endet, wobei die gerade Linie senkrecht zu dem Teilstück des aktiven Bereichs verläuft, entlang dessen die Streifen der Säulen vom ersten und vom zweiten Leitfähigkeitstyp verlaufen.
  2. Ladungsgleichgewichts-Halbleiterleistungsvorrichtung nach Anspruch 1, bei der jeweils zwei benachbarte Streifen von Säulen vom ersten Leitfähigkeitstyp durch einen ersten Abstand voneinander beabstandet sind, wobei die gerade Linie einen ersten Rand des aktiven Bereichs definiert, wobei der erste Rand des aktiven Bereichs von dem wenigstens einen Ring des ersten Leitfähigkeitstyps durch einen zweiten Abstand beabstandet ist.
  3. Ladungsgleichgewichts-Halbleiterleistungsvorrichtung nach Anspruch 2, bei der der zweite Abstand kleiner als der erste Abstand ist.
  4. Ladungsgleichgewichts-Halbleiterleistungsvorrichtung nach Anspruch 2, bei der der zweite Abstand etwa gleich der Hälfte des ersten Abstands ist.
  5. Ladungsgleichgewichts-Halbleiterleistungsvorrichtung nach Anspruch 2, bei der das nicht aktive Umfangsgebiet mehrere Ringe des ersten Leitfähigkeitstyps umfasst, wobei jeweils zwei benachbarte Ringe des ersten Leitfähigkeitstyps voneinander durch eine Strecke beabstandet sind, die im Wesentlichen gleich dem ersten Abstand ist.
  6. Ladungsgleichgewichts-Halbleiterleistungsvorrichtung nach Anspruch 1, bei der der wenigstens eine Ring des ersten Leitfähigkeitstyps rechteckig oder quadratisch geformt mit abgerundeten Ecken ist.
  7. Ladungsgleichgewichts-Halbleiterleistungsvorrichtung nach Anspruch 1, bei der der wenigstens eine Ring des ersten Leitfähigkeitstyps rechteckig oder quadratisch geformt mit im Wesentlichen scharfen Ecken ist.
  8. Ladungsgleichgewichts-Halbleiterleistungsvorrichtung nach Anspruch 1, bei der die Streifen der Säulen vom ersten Leitfähigkeitstyp und die Streifen der Säulen vom zweiten Leitfähigkeitstyp an ein Ende des wenigstens einen Rings des ersten Leitfähigkeitstyps angrenzen.
  9. Ladungsgleichgewichts-Halbleiterleistungsvorrichtung nach Anspruch 1, bei der die Ladungsgleichgewichts-Halbleiterleistungsvorrichtung eine vertikal leitende Leistungsvorrichtung ist.
  10. Ladungsgleichgewichts-Halbleiterleistungsvorrichtung nach Anspruch 1, bei der der erste Leitfähigkeitstyp der p-Typ und der zweite Leitfähigkeitstyp der n-Typ ist.
  11. Ladungsgleichgewichts-Halbleiterleistungsvorrichtung, die umfasst: einen aktiven Bereich, der vertikal verlaufende Streifen von Säulen vom ersten Leitfähigkeitstyp und vertikal verlaufende Streifen von Säulen vom zweiten Leitfähigkeitstyp umfasst, die auf abwechselnde Weise angeordnet sind, wobei jeweils zwei benachbarte Streifen von Säulen vom ersten Leitfähigkeitstyp durch einen ersten Abstand voneinander beabstandet sind; und ein nicht aktives Umfangsgebiet, das den aktiven Bereich umgibt und das wenigstens zwei horizontal verlaufende Streifen von Säulen vom ersten Leitfähigkeitstyp und wenigstens zwei vertikal verlaufende Streifen von Säulen vom ersten Leitfähigkeitstyp umfasst, wobei die wenigstens zwei horizontal verlaufenden Streifen von Säulen vom ersten Leitfähigkeitstyp durch einen zweiten Abstand voneinander beabstandet sind und die wenigstens zwei vertikal verlaufenden Streifen von Säulen vom ersten Leitfähigkeitstyp in dem nicht aktiven Umfangsgebiet durch einen Abstand, der im Wesentlichen gleich dem zweiten Abstand ist, voneinander beabstandet sind, wobei ein Ende jedes der wenigstens zwei horizontal verlaufenden Streifen von Säulen vom ersten Leitfähigkeitstyp von einem entsprechenden der wenigstens zwei vertikal verlaufenden Streifen von Säulen vom ersten Leitfähigkeitstyp in dem nicht aktiven Umfangsgebiet durch einen dritten Abstand beabstandet ist, wobei der zweite Abstand größer als der dritte Abstand ist.
  12. Ladungsgleichgewichts-Halbleiterleistungsvorrichtung nach Anspruch 11, bei der der zweite Abstand im Wesentlichen gleich dem ersten Abstand ist.
  13. Ladungsgleichgewichts-Halbleiterleistungsvorrichtung nach Anspruch 11, bei der ein Ende der vertikal verlaufenden Streifen von Säulen vorn ersten Leitfähigkeitstyp in dem aktiven Gebiet von einem der wenigstens zwei horizontal verlaufenden Streifen von Säulen vom ersten Leitfähigkeitstyp durch einen Abstand beabstandet ist, der im Wesentlichen gleich dem dritten Abstand ist.
  14. Ladungsgleichgewichts-Halbleiterleistungsvorrichtung nach Anspruch 11, bei der jeder der wenigstens zwei vertikal verlaufenden Streifen von Säulen vom ersten Leitfähigkeitstyp in dem nicht aktiven Umfangsgebiet um eine vorgegebene Strecke über ein Ende eines entsprechenden der wenigstens zwei horizontal verlaufenden Streifen von Säulen vom ersten Leitfähigkeitstyp hinaus verläuft.
  15. Ladungsgleichgewichts-Halbleiterleistungsvorrichtung nach Anspruch 11, bei der der dritte Abstand im Wesentlichen gleich der Hälfte des zweiten Abstands ist.
  16. Ladungsgleichgewichts-Halbleiterleistungsvorrichtung nach Anspruch 11, bei der der erste Leitfähigkeitstyp der p-Typ ist und der zweite Leitfähigkeitstyp der n-Typ ist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016115759A1 (de) * 2016-08-25 2018-03-01 Infineon Technologies Austria Ag Verfahren zum herstellen einer superjunction-halbleitervorrichtung und superjunction-halbleitervorrichtung

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7592668B2 (en) * 2006-03-30 2009-09-22 Fairchild Semiconductor Corporation Charge balance techniques for power devices
CN101868856B (zh) 2007-09-21 2014-03-12 飞兆半导体公司 用于功率器件的超结结构及制造方法
JP5228430B2 (ja) * 2007-10-01 2013-07-03 サンケン電気株式会社 半導体装置
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
JP5571306B2 (ja) * 2008-12-17 2014-08-13 ローム株式会社 半導体装置
US8227855B2 (en) 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
JP2010251571A (ja) * 2009-04-16 2010-11-04 Toshiba Corp 半導体装置
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
JP5543758B2 (ja) * 2009-11-19 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置
JP5901003B2 (ja) * 2010-05-12 2016-04-06 ルネサスエレクトロニクス株式会社 パワー系半導体装置
CN102315247B (zh) * 2010-07-08 2013-04-24 上海华虹Nec电子有限公司 具有沟槽型终端结构的超级结半导体器件
US8872278B2 (en) 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices
TWI469353B (zh) * 2012-05-04 2015-01-11 Great Power Semiconductor Corp 溝槽式功率金氧半場效電晶體與其製造方法
US9576978B2 (en) 2012-10-09 2017-02-21 Samsung Electronics Co., Ltd. Cells including at least one fin field effect transistor and semiconductor integrated circuits including the same
US9184277B2 (en) 2012-10-31 2015-11-10 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area
CN103824884A (zh) * 2012-11-19 2014-05-28 比亚迪股份有限公司 一种超级结mosfet、该超级结mosfet的形成方法
TW201430957A (zh) * 2013-01-25 2014-08-01 Anpec Electronics Corp 半導體功率元件的製作方法
JP2015070185A (ja) * 2013-09-30 2015-04-13 サンケン電気株式会社 半導体装置及びその製造方法
JP5872621B2 (ja) * 2014-05-09 2016-03-01 ルネサスエレクトロニクス株式会社 半導体装置
US20160247879A1 (en) * 2015-02-23 2016-08-25 Polar Semiconductor, Llc Trench semiconductor device layout configurations
CN105529363A (zh) * 2016-01-29 2016-04-27 上海华虹宏力半导体制造有限公司 超级结及其制造方法
US10269951B2 (en) * 2017-05-16 2019-04-23 General Electric Company Semiconductor device layout and method for forming same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2581252B1 (fr) * 1985-04-26 1988-06-10 Radiotechnique Compelec Composant semiconducteur du type planar a structure d'anneaux de garde, famille de tels composants et procede de realisation
CN1019720B (zh) * 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
US5545915A (en) * 1995-01-23 1996-08-13 Delco Electronics Corporation Semiconductor device having field limiting ring and a process therefor
US6677626B1 (en) 1998-11-11 2004-01-13 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
JP3804375B2 (ja) 1999-12-09 2006-08-02 株式会社日立製作所 半導体装置とそれを用いたパワースイッチング駆動システム
JP4765012B2 (ja) 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
JP3899231B2 (ja) * 2000-12-18 2007-03-28 株式会社豊田中央研究所 半導体装置
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4839519B2 (ja) * 2001-03-15 2011-12-21 富士電機株式会社 半導体装置
US6683363B2 (en) 2001-07-03 2004-01-27 Fairchild Semiconductor Corporation Trench structure for semiconductor devices
JP3908572B2 (ja) * 2002-03-18 2007-04-25 株式会社東芝 半導体素子
KR100958561B1 (ko) * 2002-10-04 2010-05-17 신덴겐코교 가부시키가이샤 반도체 장치, 반도체 장치의 제조 방법
DE112004001163B4 (de) * 2003-08-20 2017-12-28 Denso Corporation Halbleiteranordnung eines vertikalen Typs
WO2005065385A2 (en) * 2003-12-30 2005-07-21 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US8084815B2 (en) 2005-06-29 2011-12-27 Fairchild Korea Semiconductor Ltd. Superjunction semiconductor device
KR20070015309A (ko) 2005-07-30 2007-02-02 페어차일드코리아반도체 주식회사 고전압 반도체소자

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016115759A1 (de) * 2016-08-25 2018-03-01 Infineon Technologies Austria Ag Verfahren zum herstellen einer superjunction-halbleitervorrichtung und superjunction-halbleitervorrichtung
DE102016115759B4 (de) 2016-08-25 2018-06-28 Infineon Technologies Austria Ag Verfahren zum herstellen einer superjunction-halbleitervorrichtung und superjunction-halbleitervorrichtung

Also Published As

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