CN101401205A - 用于电荷平衡功率器件的外围设计 - Google Patents

用于电荷平衡功率器件的外围设计 Download PDF

Info

Publication number
CN101401205A
CN101401205A CNA2007800087450A CN200780008745A CN101401205A CN 101401205 A CN101401205 A CN 101401205A CN A2007800087450 A CNA2007800087450 A CN A2007800087450A CN 200780008745 A CN200780008745 A CN 200780008745A CN 101401205 A CN101401205 A CN 101401205A
Authority
CN
China
Prior art keywords
conductivity type
band
interval
charge balance
power device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007800087450A
Other languages
English (en)
Other versions
CN101401205B (zh
Inventor
朴赞毫
约瑟夫·安德鲁·叶季纳科
克里斯多佛·博古斯洛·科库
詹森·希格斯
李在吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of CN101401205A publication Critical patent/CN101401205A/zh
Application granted granted Critical
Publication of CN101401205B publication Critical patent/CN101401205B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

本发明提供了一种电荷平衡半导体功率器件,其包括具有以交替方式布置的p柱条带和n柱条带的活性区域,p柱条带和n柱条带沿着活性区域的长度延伸。非活性周界区环绕活性区域,并且包括环绕活性区域的至少一个p环。紧邻活性区域的边缘延伸的至少一个P柱的条带的一端基本上在直线处终止,每一个其余的p柱的条带的一端也均在该直线处终止。该直线垂直于活性区域的长度延伸,其中n柱条带和p柱条带沿着活性区域的长度延伸。

Description

用于电荷平衡功率器件的外围设计
相关申请交叉参考
本申请涉及于2004年12月29日提交的普通转让美国申请第11/026,276号,其公开内容整体结合于此作为参考。
技术领域
本发明涉及半导体功率器件技术,更具体地涉及用于电荷平衡功率器件的外围设计。
背景技术
垂直半导体功率器件具有电极布置在两个相对平面上的结构。当接通垂直功率器件时,漂移电流在器件中垂直地流动。当断开垂直功率器件时,由于施加至该器件的反偏压,在器件中形成沿水平方向延伸的耗尽区。为了获得高的击穿电压,布置在电极之间的漂移层由具有高电阻系数的材料形成,并且该漂移层的厚度增加。然而,这导致器件的接通电阻Rdson的增加,这又减小了导电率以及器件转换速度,从而降低了器件的性能。
为了解决这个问题,提出了具有漂移层的电荷平衡功率器件,该漂移层包括以交替方式布置的垂直延伸的n区(n柱)和p区(p柱)。图1A是这种器件100的布局图。器件100包括被非活性周界区环绕的活性区域110,该非活性周界区包括p环120和外部终止区130。周界p环120是具有圆角的矩形。依据该设计,终止区130可以包括类似形状交替的p环和n环。活性区域110包括以条带形式垂直延伸且交替布置的p柱110P和n柱110N,并且这些柱沿着顶部和底部在周界环120处终止。图1B中可以更清楚地看见活性区中的交替的p柱和n柱的物理结构,其中示出了沿图1A中线A-A的阵列区110的横截面视图。
图1B中所示的功率器件为具有包括了交替的p柱110P和n柱110N的漂移层16的传统平面型门电路垂直MOSFET(金属-氧化物半导体场效应晶体管)。源极金属28沿着顶侧与源极区20和阱区18电接触,而漏极金属14沿着器件的底侧与漏极区12电接触。当接通器件时,电流路径通过交替导电型漂移层16而形成。n柱和p柱的掺杂浓度及物理尺寸被设计成在相邻的柱之间获得电荷平衡,从而保证当器件处于断开状态时漂移层16被完全耗尽。
返回图1A,为了实现高击穿电压,n柱中的n电荷的数量和p柱中的p电荷的数量在活性区域110以及该活性区域与非活性周界区之间的界面处都必须达到平衡。然而,因为各种区域的几何形状的改变,所以在所有界面区处实现电荷平衡,尤其是沿着p柱和n柱终止于周界环120中的界面区的顶部和底部以及在n柱和p柱的长度变化的转角区中实现电荷平衡是很困难的。这在图1C中更清楚地示出,其中示出了图1A中的器件100的左上角的放大视图。
在图1C中,活性区域110中的单位晶格被标成S1。活性p柱111(该p柱被分割成左半部111-1和右半部111-2)和活性p柱113(该p柱被分割成左半部113-1和右半部113-2)由n柱112分开。单元晶格S1中的活性p柱111的右半部111-2中的p电荷数量Qp1与活性p柱113的左半部113-1中的p电荷数量Qp2之和(Qp1+Qp2)等于活性n柱112中的n电荷数量Qn1。因此,在活性区域110的所有部分中实现了最适宜的击穿电压,在该活性区域中保持了这种电荷平衡。
如所示的那样,非活性周界区的转角部分包括周界p环120以及具有以交替方式布置的n环131和p环132的终止区130。周界环120(该周界环被分割成下半部121和上半部122)和终止区p环132(该p环被分割成下半部132-1和上半部132-2)由n环131分开。单元晶格S2中的p环132的下半部132-1中的p电荷数量Qpt1与环120的上半部122中的p电荷数量Qpe之和(Qpt1+Qpe)等于n环131中的n电荷数量Qnt。因此在非活性周界区的所有部分中实现了最适宜的击穿电压,在该非活性周界区中保持了这种电荷平衡。
然而,由于几何限制,尤其是活性n柱和p柱的长度逐渐减小的转角区C,C区与非活性周界区之间的界面处的p电荷的数量和n电荷的数量是不平衡的,以使得存在多余的p电荷。这些转角区中的电荷不平衡导致器件击穿特性的恶化。因此,需要消除现有技术的电荷不平衡问题的电荷平衡技术,从而带来更高的击穿电压额定值(ratings)。
发明内容
根据本发明的实施例,电荷平衡半导体功率器件包括活性区域,该活性区域包括以交替方式布置的第一导电型柱的条带和第二导电型柱的条带。第一导电型柱的条带和第二导电型柱的条带沿着活性区域的长度延伸。非活性周界区围绕该活性区,该非活性周界区包括环绕活性区域的至少一个第一导电型的环。紧邻活性区域的边缘延伸的至少一个第一导电型柱的条带的一端基本上在直线处终止,每一个其余的第一导电型柱的条带的一端也均在该直线处终止。该直线垂直于活性区域的长度(第一导电型柱的条带和第二导电型柱的条带沿着此长度延伸)延伸。
在一个实施例中,每两个相邻的第一导电型柱的条带彼此隔开第一间隔。该直线限定活性区域的第一边缘,以使得活性区域的第一边缘与至少一个第一导电型的环隔开第二间隔。
在另一个实施例中,第二间隔小于第一间隔。
在另一个实施例中,第二间隔大约等于第一间隔的一半。
在又一个实施例中,第一导电型柱的条带和第二导电型柱的条带在至少一个第一导电型的环的一端处邻接。
根据本发明的另一个实施例,电荷平衡半导体功率器件包括活性区域,该活性区域包括以交替方式布置的垂直延伸的第一导电型柱的条带和垂直延伸的第二导电型柱的条带。每两个相邻的第一导电型柱的条带彼此隔开第一间隔。非活性周界区环绕该活性区域,并且该非活性周界区包括至少两个水平延伸的第一导电型柱的条带和至少两个垂直延伸的第一导电型柱的条带。至少两个水平延伸的第一导电型柱的条带彼此隔开第二间隔,而非活性周界区中的至少两个垂直延伸的第一导电型柱的条带彼此隔开基本上等于第二间隔的间隔。至少两个水平延伸的第一导电型柱的条带中的每一个的一端均与非活性周界区中的至少两个垂直延伸的第一导电型柱的条带中的对应一个条带隔开第三间隔,其中第二间隔大于第三间隔。
在一个实施例中,第二间隔基本上等于第一间隔。
在另一个实施例中,活性区域中的垂直延伸的第一导电型柱的条带的一端与至少两个水平延伸的第一导电型柱的条带的其中之一隔开基本上等于第三间隔的间隔。
在另一个实施例中,非活性周界区中的至少两个垂直延伸的第一导电型柱的条带中的每一个延伸越过至少两个水平延伸的第一导电型柱的条带中的对应一个的一端预定的距离。
在又一个实施例中,第三间隔基本上等于第二间隔的一半。
通过参照说明书的剩余部分和附图可以进一步理解在此所公开的本发明的实质和优点。
附图说明
图1A示出了传统电荷平衡功率器件的简化布局图;
图1B示出了沿图1A的功率器件中的线A-A的横截面视图;
图1C示出了图1A中的功率器件左上角的放大视图;
图2A示出了根据本发明示例性实施例的管芯(die)的活性区域与该管芯的非活性周界区之间的界面区处的简化布局图;
图2B示出了针对图2A中不同的示例性尺寸的模拟击穿电压值;
图3是示出了根据本发明示例性实施例的电荷平衡功率器件的转角设计的简化布局图;
图4是示出了根据本发明另一示例性实施例的电荷平衡功率器件的转角设计的简化布局图;
图5是示出了根据本发明又一示例性实施例的电荷平衡功率器件的转角设计的简化布局图;以及
图6是示出了根据本发明又一示例性实施例的电荷平衡功率器件的转角设计的简化布局图。
具体实施方式
图2A示出了根据本发明示例性实施例的容纳有电荷平衡功率器件的管芯(die)的活性区域与该管芯的非活性周界区之间的界面区处的简化布局图。交替的p柱210P和n柱210N在该器件的活性区域中延伸。活性柱210N、210P在非活性周界n条带220处终止。第一非活性周界p条带230在周界n条带220的外侧上延伸。在图2A中所示的该示例性电荷平衡器件中,通过在硅中生成沟槽并使用诸如有选择外延生长(SEG)的技术用p型硅填充它们来形成活性p柱210P和非活性周界p条带230。因此,相邻活性柱220P之间的间隔被标注为活性沟槽间隔ActTS,而活性区域的边缘与第一周界p条带230之间的间隔被标注为第一沟槽间隔TS1。
术语“活性区域”在此用来指明器件的这样一个区:能够传导电流的活性晶格在该区中形成,而术语“非活性周界区”用来指明器件的这样一个区:非导电结构在该区中形成。
图2B示出了针对图2A中的不同的示例性尺寸的模拟击穿电压值。针对3μm的活性沟槽间隔ActTS标绘了与第一沟槽间隔TS1相对的击穿电压。如所见的那样,当TS1小于ActTS(即,TS1<ActTS)时会获得较高的击穿电压,而当活性柱210N、210P邻接第一周界p条带230(即,TS1=0)时会获得最高的击穿电压。
图3-6是根据本发明示例性实施例的电荷平衡功率器件的各种转角设计的简化布局图。在图3中,标识出了活性区域的垂直和水平的外边界。如所示的那样,活性区域包括以交替方式布置的p柱310P和n柱310N。器件的非活性外周界中的第一p环320P通过第一沟槽间隔TS1与活性区域的水平边缘隔开。终止区330包括以交替方式布置的p环332P、334P和n环331N、333N。活性区域中的相邻p柱310P之间的活性沟槽间隔被标识为ActTS。非活性周界区中的相邻p环之间的间隔也等于ActTS,尽管本发明并不限于此(即,在非活性周界区中可以使用与活性区域中不同的沟槽间隔)。
图3中的转角设计有利地合并了用于获得源自图2A、2B的高击穿电压的设计准则,即,图3中的间隔TS1与ActTS之间的关系为TS1<ActTS。图3的设计的另一个重要特征在于:与图1C现有技术中的沿着活性区域110的左边缘的最后几个p柱110P和n柱110N(它们在不同高度处终止,因此具有与活性区域中的剩余柱不同的长度)不同,图3实施例中的活性区域中的全部n柱310N和p柱310P在基本上相同的高度(此高度与在图3中标为“活性区域边缘”的水平尺寸对应)处终止,因此具有基本上相同的长度。这不仅提供了活性区域的转角处的改善的电荷平衡,而且导致活性区域延伸越过可用的硅区域的更大部分,因此实现更有效地使用硅。
除了非活性周界环420P、431N、432P、433N、434P在管芯的转角处具有比图3中的那些周界环更尖锐的角度之外,图4中的实施例与图3中的类似。尽管示出了这些环具有尖锐的90°角,但是实际上这些环会在转角处略微地倒圆。如图3中的实施例那样,活性区域中的全部p环410P和n环410N都具有基本上相同的长度,且TS1小于ActTS。在一个实施例中,TS1约等于ActTS的一半。
图5的实施例与图4的类似,除了将TS1设定为零之外,因此活性柱510N、510P在第一非活性周界p环520P处终止并且与之邻接。再一次,由于全部活性柱具有相同的长度,在管芯的转角处获得了改善的电荷平衡结构,并且使硅的功用最大化。
图6示出了与图4类似的实施例,除了周界环是不连续的并且以特定方式彼此偏离之外,从而在活性区域与非活性外周界之间的界面处以及在转角区中都获得最适宜的电荷平衡。在图6中,如之前的实施例那样,间隔TS1大体上小于间隔ActTS,并且在一个实施例中间隔TS1约为间隔ActTS的一半。使周界p环在转角处不连续能够实现偏移周界环的不连续的侧向和水平区段。如所示的那样,水平p区段620P-1和垂直p区段620P-2(它们在之前的实施例中形成连续的环)通过间隔S1彼此隔开。此外,垂直p区段620P-2延伸越过水平p区段620P-1,并且与下一个水平p区段632P-1隔开等于S1的距离。其他的周界垂直区段和水平区段也类似地布置。
水平周界p区段620P-1、632P-1、634P-1彼此隔开距离S2,并且同样地,垂直周界p区段620P-2、632P-2、634P-2彼此隔开距离S2。通常,S1小于S2。在一个实施例中,S2等于ActTS,S1等于TS1,且S1等于S2的一半(即,S1=TS1=S2/2=ActTS/2)。该实施例在管芯的转角处实现了最适宜的电荷平衡。
在此公开的各种电荷平衡技术可以与图1C中所示的垂直平面型门电路MOSFET、其他的电荷平衡MOSFET变体(诸如沟槽门电路和屏蔽门电路结构)、以及其他电荷平衡功率装置(诸如IGBT、双极晶体管、二极管和肖特基器件)相结合。例如,本发明的各种实施例可以与上面所引用的于2004年12月29日提交的美国专利申请第11/026,276号的图14、21-24、28A-28D、29A-29C、61A、62B、63A(例如)中所示的任何器件相结合,该专利申请整体结合于此作为参考。
尽管上面提供了本发明的各种实施例的详细描述,但是多种替换、修改和等同物都是可行的。并且,应理解,在此所提供的所有以数字表示的实例和材料类型都仅仅是为了说明目的并且意图不在于限制本发明。例如,上述实施例中的各种区的极性可以反转以获得相反类型的器件。因此,由于这个以及其他原因,上面的描述不应用来限制由权利要求限定的本发明的范围。

Claims (16)

1.一种电荷平衡半导体功率器件,包括:
活性区域,包括以交替方式布置的第一导电型柱的条带和第二导电型柱的条带,所述第一导电型柱的条带和所述第二导电型柱的条带沿所述活性区域的长度延伸;以及
环绕所述活性区域的非活性周界区,包括环绕所述活性区域的至少一个第一导电型的环,
其中,紧邻所述活性区域的边缘延伸的至少一个所述第一导电型柱的条带的一端基本上在直线处终止,每一个其余的所述第一导电型柱的条带的一端也均在所述直线处终止,所述直线垂直于所述活性区域的长度延伸,所述第一导电型柱的条带和所述第二导电型柱的条带沿着所述活性区域的长度延伸。
2.根据权利要求1所述的电荷平衡半导体功率器件,其中,每两个相邻的所述第一导电型柱的条带彼此隔开第一间隔,所述直线限定所述活性区域的第一边缘,所述活性区域的所述第一边缘与所述至少一个第一导电型的环隔开第二间隔。
3.根据权利要求2所述的电荷平衡半导体功率器件,其中,所述第二间隔小于所述第一间隔。
4.根据权利要求2所述的电荷平衡半导体功率器件,其中,所述第二间隔大约等于所述第一间隔的一半。
5.根据权利要求2所述的电荷平衡半导体功率器件,其中,所述非活性周界区包括多个第一导电型的环,每两个相邻的第一导电型的环彼此隔开基本上等于所述第一间隔的距离。
6.根据权利要求1所述的电荷平衡半导体功率器件,其中,所述至少一个第一导电型的环是具有圆角的矩形或正方形。
7.根据权利要求1所述的电荷平衡半导体功率器件,其中,所述至少一个第一导电型的环是具有基本上尖锐的转角的矩形或正方形。
8.根据权利要求1所述的电荷平衡半导体功率器件,其中,所述第一导电型柱的条带和所述第二导电型柱的条带在一端处与所述至少一个第一导电型的环邻接。
9.根据权利要求1所述的电荷平衡半导体功率器件,其中,所述电荷平衡半导体功率器件是垂直导电功率器件。
10.根据权利要求1所述的电荷平衡半导体功率器件,其中,所述第一导电型是p型而所述第二导电型是n型。
11.一种电荷平衡半导体器件,包括:
活性区域,包括以交替方式布置的垂直延伸的第一导电型柱的条带和垂直延伸的第二导电型柱的条带,每两个相邻的所述第一导电型柱的条带彼此隔开第一间隔;以及
环绕所述活性区域的非活性周界区,包括至少两个水平延伸的第一导电型柱的条带和至少两个垂直延伸的第一导电型柱的条带,所述至少两个水平延伸的第一导电型柱的条带彼此隔开第二间隔,而非活性周界区中的所述至少两个垂直延伸的第一导电型柱的条带彼此隔开基本上等于所述第二间隔的间隔,所述至少两个水平延伸的第一导电型柱的条带中的每一个的一端均与非活性周界区中的所述至少两个垂直延伸的第一导电型柱的条带中的对应一个隔开第三间隔,其中所述第二间隔大于所述第三间隔。
12.根据权利要求11所述的电荷平衡半导体功率器件,其中,所述第二间隔基本上等于所述第一间隔。
13.根据权利要求11所述的电荷平衡半导体功率器件,其中,活性区域中的所述垂直延伸的第一导电型柱的条带的一端与所述至少两个水平延伸的第一导电型柱的条带之一隔开基本上等于所述第三间隔的间隔。
14.根据权利要求11所述的电荷平衡半导体功率器件,其中,非活性周界区中的所述至少两个垂直延伸的第一导电型柱的条带中的每一个均延伸越过所述至少两个水平延伸的第一导电型柱的条带中的对应一个的一端预定的距离。
15.根据权利要求11所述的电荷平衡半导体功率器件,其中,所述第三间隔基本上等于所述第二间隔的一半。
16.根据权利要求11所述的电荷平衡半导体功率器件,其中,所述第一导电型是p型而所述第二导电型是n型。
CN2007800087450A 2006-03-13 2007-02-26 用于电荷平衡功率器件的外围设计 Active CN101401205B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/375,683 US7595542B2 (en) 2006-03-13 2006-03-13 Periphery design for charge balance power devices
US11/375,683 2006-03-13
PCT/US2007/062817 WO2007106658A2 (en) 2006-03-13 2007-02-26 Periphery design for charge balance power devices

Publications (2)

Publication Number Publication Date
CN101401205A true CN101401205A (zh) 2009-04-01
CN101401205B CN101401205B (zh) 2012-06-20

Family

ID=38478042

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800087450A Active CN101401205B (zh) 2006-03-13 2007-02-26 用于电荷平衡功率器件的外围设计

Country Status (9)

Country Link
US (1) US7595542B2 (zh)
JP (1) JP2009530829A (zh)
KR (1) KR101355230B1 (zh)
CN (1) CN101401205B (zh)
AT (1) AT505809A2 (zh)
DE (1) DE112007000577B4 (zh)
MY (1) MY146465A (zh)
TW (1) TWI502628B (zh)
WO (1) WO2007106658A2 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101866951A (zh) * 2009-04-16 2010-10-20 株式会社东芝 半导体器件
CN103824884A (zh) * 2012-11-19 2014-05-28 比亚迪股份有限公司 一种超级结mosfet、该超级结mosfet的形成方法
CN105529363A (zh) * 2016-01-29 2016-04-27 上海华虹宏力半导体制造有限公司 超级结及其制造方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7592668B2 (en) * 2006-03-30 2009-09-22 Fairchild Semiconductor Corporation Charge balance techniques for power devices
JP2010541212A (ja) 2007-09-21 2010-12-24 フェアチャイルド・セミコンダクター・コーポレーション 電力デバイスのための超接合構造及び製造方法
JP5228430B2 (ja) * 2007-10-01 2013-07-03 サンケン電気株式会社 半導体装置
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
JP5571306B2 (ja) * 2008-12-17 2014-08-13 ローム株式会社 半導体装置
US8227855B2 (en) 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
JP5543758B2 (ja) 2009-11-19 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置
JP5901003B2 (ja) * 2010-05-12 2016-04-06 ルネサスエレクトロニクス株式会社 パワー系半導体装置
CN102315247B (zh) * 2010-07-08 2013-04-24 上海华虹Nec电子有限公司 具有沟槽型终端结构的超级结半导体器件
US8872278B2 (en) 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices
TWI469353B (zh) * 2012-05-04 2015-01-11 Great Power Semiconductor Corp 溝槽式功率金氧半場效電晶體與其製造方法
US9576978B2 (en) 2012-10-09 2017-02-21 Samsung Electronics Co., Ltd. Cells including at least one fin field effect transistor and semiconductor integrated circuits including the same
US9184277B2 (en) 2012-10-31 2015-11-10 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area
TW201430957A (zh) * 2013-01-25 2014-08-01 Anpec Electronics Corp 半導體功率元件的製作方法
JP2015070185A (ja) * 2013-09-30 2015-04-13 サンケン電気株式会社 半導体装置及びその製造方法
JP5872621B2 (ja) * 2014-05-09 2016-03-01 ルネサスエレクトロニクス株式会社 半導体装置
US20160247879A1 (en) * 2015-02-23 2016-08-25 Polar Semiconductor, Llc Trench semiconductor device layout configurations
DE102016115759B4 (de) * 2016-08-25 2018-06-28 Infineon Technologies Austria Ag Verfahren zum herstellen einer superjunction-halbleitervorrichtung und superjunction-halbleitervorrichtung
US10269951B2 (en) 2017-05-16 2019-04-23 General Electric Company Semiconductor device layout and method for forming same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2581252B1 (fr) * 1985-04-26 1988-06-10 Radiotechnique Compelec Composant semiconducteur du type planar a structure d'anneaux de garde, famille de tels composants et procede de realisation
CN1019720B (zh) * 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
US5545915A (en) * 1995-01-23 1996-08-13 Delco Electronics Corporation Semiconductor device having field limiting ring and a process therefor
US6677626B1 (en) 1998-11-11 2004-01-13 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
JP3804375B2 (ja) 1999-12-09 2006-08-02 株式会社日立製作所 半導体装置とそれを用いたパワースイッチング駆動システム
JP4765012B2 (ja) 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
JP3899231B2 (ja) * 2000-12-18 2007-03-28 株式会社豊田中央研究所 半導体装置
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4839519B2 (ja) * 2001-03-15 2011-12-21 富士電機株式会社 半導体装置
US6683363B2 (en) 2001-07-03 2004-01-27 Fairchild Semiconductor Corporation Trench structure for semiconductor devices
JP3908572B2 (ja) * 2002-03-18 2007-04-25 株式会社東芝 半導体素子
AU2003268710A1 (en) * 2002-10-04 2004-04-23 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device and process for fabricating the same
US7170119B2 (en) * 2003-08-20 2007-01-30 Denso Corporation Vertical type semiconductor device
CN103199017B (zh) * 2003-12-30 2016-08-03 飞兆半导体公司 形成掩埋导电层方法、材料厚度控制法、形成晶体管方法
US8084815B2 (en) 2005-06-29 2011-12-27 Fairchild Korea Semiconductor Ltd. Superjunction semiconductor device
KR20070015309A (ko) 2005-07-30 2007-02-02 페어차일드코리아반도체 주식회사 고전압 반도체소자

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101866951A (zh) * 2009-04-16 2010-10-20 株式会社东芝 半导体器件
CN103824884A (zh) * 2012-11-19 2014-05-28 比亚迪股份有限公司 一种超级结mosfet、该超级结mosfet的形成方法
CN105529363A (zh) * 2016-01-29 2016-04-27 上海华虹宏力半导体制造有限公司 超级结及其制造方法

Also Published As

Publication number Publication date
WO2007106658A3 (en) 2007-12-27
WO2007106658A2 (en) 2007-09-20
DE112007000577B4 (de) 2018-03-29
TWI502628B (zh) 2015-10-01
AT505809A2 (de) 2009-04-15
MY146465A (en) 2012-08-15
TW200739680A (en) 2007-10-16
KR101355230B1 (ko) 2014-01-28
KR20080109744A (ko) 2008-12-17
US20070210341A1 (en) 2007-09-13
US7595542B2 (en) 2009-09-29
CN101401205B (zh) 2012-06-20
DE112007000577T5 (de) 2009-01-15
JP2009530829A (ja) 2009-08-27

Similar Documents

Publication Publication Date Title
CN101401205B (zh) 用于电荷平衡功率器件的外围设计
CN101416315B (zh) 用于功率器件的电荷平衡技术
JP5878990B2 (ja) 活性ドリフトゾーンを有する半導体構成
JP5048273B2 (ja) 絶縁ゲート型半導体装置
US8957502B2 (en) Semiconductor device
US8207580B2 (en) Power integrated circuit device with incorporated sense FET
JP5863574B2 (ja) 半導体装置
JP6139356B2 (ja) 半導体装置
US9196721B2 (en) Semiconductor device
US10283587B2 (en) Modulated super junction power MOSFET devices
US10340377B2 (en) Edge termination for super-junction MOSFETs
JP5694285B2 (ja) 半導体装置
JP2013201287A (ja) パワー半導体装置
JP6471811B2 (ja) 半導体装置
JP2009004707A (ja) 絶縁ゲート型半導体装置
KR101602411B1 (ko) 게이트 패드 영역에 액티브셀 배치 구조를 가지는 전력 반도체 장치
US20220093729A1 (en) Semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant