KR101355230B1 - 전하 균형 전력 디바이스의 주변 설계 - Google Patents

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Abstract

전하 균형 전력 반도체 디바이스는 활성 구역을 포함하고, 상기 활성 구역은 번갈아 배열된 스트립형 p 필러들과 스트립형 n 필러들을 포함하며, 상기 스트립형 p 및 n 필러들은 상기 활성 구역의 길이를 따라 연장된다. 비활성 주변 영역이 상기 활성 구역을 둘러싸며, 상기 활성 구역을 둘러싸는 적어도 하나의 p 링을 포함한다. 상기 스트립형 p 필러들 중 상기 활성 구역의 에지에 바로 인접하여 연장되는 적어도 하나의 필러의 일단은, 나머지의 상기 스트립형 p 필러들의 각각의 일단이 끝나는 실질적으로 일직선에서 종단된다. 상기 일직선은, 상기 스트립형 n 및 p 필러들이 연장되는 방향인 상기 활성 구역의 길이 방향에 직각으로 연장된다.
전력 디바이스, 전하 균형, 스트립형 필러, 활성 구역, 주변 영역, 종단 영역.

Description

전하 균형 전력 디바이스의 주변 설계{PERIPHERY DESIGN FOR CHARGE BALANCE POWER DEVICES}
[관련 출원의 상호 참조]
본 출원은 2004년 12월 29일자로 출원되고 공동 양도된 미국 특허출원 제11/026,276호와 관련되고, 상기 미국 특허출원의 개시 내용은 그 전체로서 참조에 의해 여하한 목적으로 본 명세서에 편입된다.
본 발명은 전력 반도체 디바이스 기술에 관한 것이고, 보다 구체적으로는, 전하 균형 전력 디바이스의 주변 설계에 관한 것이다.
수직형 전력 반도체 디바이스는, 두 개의 대향하는 평면에 전극이 배열되는 구조를 갖는다. 상기 수직형 전력 디바이스가 온(on) 상태가 된 때, 드리프트 전류(drift current)는 상기 디바이스 내에서 수직 방향으로 흐른다. 상기 수직형 전력 디바이스가 오프(off) 상태가 된 때, 상기 디바이스에 인가되는 역 바이어스 전압으로 인해, 수평 방향으로 연장되는 공핍 영역(depletion regions)이 상기 디 바이스 내에 형성된다. 높은 항복 전압(breakdown voltage)을 획득하기 위하여, 상기 전극들 사이에 배치된 드리프트층은 높은 저항을 갖는 물질로 형성되고 상기 드리프트층의 두께가 증가된다. 그러나, 이는 디바이스의 온-저항(on-resistance) Rdson을 증가시켜 도전성 및 디바이스 스위칭 속도를 감소시키고, 이에 따라 디바이스의 성능을 저하시킨다.
이 문제를 해결하기 위하여, 수직 방향으로 연장되는 n 영역들(n 필러(pillar)) 및 p 영역들(p 필러) - 상기 n 영역들과 p 영역들은 번갈아 배열됨 - 을 포함하는 드리프트 영역을 포함하는 전하 균형 전력 디바이스가 제안되었다. 도 1A는 그러한 디바이스 100의 레이아웃(layout) 도면이다. 디바이스 100은 비활성 주변 영역에 의해 둘러싸인 활성 구역 110을 포함하고, 상기 비활성 주변 영역은 p 링(ring) 120 및 외측 종단 영역 130을 포함한다. 상기 주변 p 링 120은 모서리가 라운딩(rounding)된 직사각형의 모양을 갖는다. 설계에 따라서, 종단 영역 130은 유사한 형태의 번갈아 배치된 p 및 n 링들을 포함할 수 있다. 활성 구역 110은 번갈아 배열된 p 필러들 110P 및 n 필러들 110N을 포함하는데, 상기 p 필러들 110P 및 n 필러들 110N은 스트립(strip)형으로 수직 방향으로 연장되고 그 최상부 및 바닥을 따라서 상기 주변 링 120에서 종단된다. 상기 활성 구역 내의 상기 번갈아 배치된 p 및 n 필러들의 물리적인 구조는 도 1B에서 더 명확히 알 수 있는데, 상기 도 1B는 도 1A의 선 A-A'을 따른 어레이 영역(array region) 110의 단면을 도시한다.
도 1B에 도시된 전력 디바이스는, 번갈아 배치된 p 필러들 110P 및 n 필러들 110N을 포함하는 드리프트층 16을 포함하는 기존의 평면 게이트 수직형 모스펫(MOSFET)이다. 소스 금속 28이 소스 영역 20 및 웰 영역 18의 최상측을 따라 상기 소스 영역 20 및 웰 영역 18과 전기적으로 접촉하고, 드레인 금속 14는 상기 디바이스의 바닥측을 따라 드레인 영역 12와 전기적으로 접촉한다. 상기 디바이스가 온(on) 상태가 된 때, 도전성 타입이 번갈아 바뀌는 상기 드리프트층 16을 통해 전류의 통로가 형성된다. 상기 n 및 p 필러들의 도핑 농도와 물리적 치수는 인접한 필러들 사이의 전하 균형을 획득하도록 설계되고, 이에 따라 상기 디바이스가 오프(off) 상태일 때 드리프트층 16이 완전히 공핍될 것이 보장된다.
도 1A를 다시 참조하면, 높은 항복 전압을 얻기 위해, n 필러들 내의 n 전하의 양과 p 필러들 내의 p 전하의 양은, 상기 활성 구역 110의 내부, 및 상기 활성 구역과 상기 비활성 주변 영역 사이의 경계부의 양쪽 모두에서 균형을 이루어야한다. 그러나 모든 경계 영역, 특히, 상기 n 및 p 필러들이 다양한 길이를 갖는 모서리 영역에서뿐만 아니라, 상기 p 및 n 필러들이 주변 링 120 내로 종단되는 최상측 및 바닥측의 경계 영역을 따라서 전하 균형을 달성하는 것은, 상기 다양한 영역들의 형상에 있어서의 변화로 인해 곤란하다. 이는, 도 1A의 전력 디바이스 100의 좌상부 모서리의 확대도를 도시하는 도 1C에 더 명확히 나타나 있다.
도 1C에서, 활성 구역 110 내의 단위 셀이 S1으로 표시되어 있다. 활성 p 필러 111(좌측 절반 부분 111-1과 우측 절반 부분 111-2로 나누어짐) 및 활성 p 필러 113(좌측 절반 부분 113-1과 우측 절반 부분 113-2로 나누어짐)이, n 필러 112에 의해 분리된다. 단위 셀 S1에 있어서, 상기 활성 p 필러 111의 상기 우측 절반 부분 111-2 내의 p 전하의 양 Qp1과, 상기 활성 p 필러 113의 상기 좌측 절반 부분 113-1 내의 p 전하의 양 Qp2의 합 (Qp1+Qp2)는, 상기 활성 n 필러 112 내의 n 전하의 양 Qn1과 동일하다. 따라서, 이러한 전하 균형이 유지되는 상기 활성 구역 110의 모든 부분들에서 최적의 항복 전압이 달성된다.
도시된 바와 같이, 상기 비활성 주변 영역의 모서리 부분은 상기 주변 p 링 120 및 종단 영역 130을 포함하는데, 상기 종단 영역 130은 번갈아 배열되는 n 링 131과 p 링 132를 포함한다. 주변 p 링 120(하측 절반 부분 121과 상측 절반 부분 122로 나누어짐) 및 종단 영역의 p 링 132(하측 절반 부분 132-1과 상측 절반 부분 132-2로 나누어짐)가 n 링 131에 의해 분리된다. 단위 셀 S2에 있어서, p 링 132의 상기 하측 절반 부분 132-1 내의 p 전하의 양 Qpt1과, 링 120의 상기 상측 절반 부분 122 내의 p 전하의 양 Qpe의 합 (Qpt1+Qpe)는, n 링 131 내의 n 전하의 양 Qnt와 동일하다. 따라서, 이러한 전하 균형이 유지되는 상기 비활성 주변 영역의 모든 부분들에서 최적의 항복 전압이 달성된다.
그러나, 기하학적인 한계, 특히, 상기 활성 n 및 p 필러들의 길이가 점차 감소하는 모서리 영역 C에 있어서의 기하학적인 한계로 인해, 영역 C와 상기 비활성 주변 영역 사이의 경계부에서의 p 전하의 양과 n 전하의 양이 불균형을 이루어, 잉여의 p 전하가 존재하게 된다. 이러한 모서리 영역 내에서 전하 균형이 이루어지지 않음으로써 디바이스의 항복 특성이 저하된다. 따라서, 종래 기술의 전하 불균형 문제를 해소하고, 이로써 더 높은 항복 전압 등급을 이끌어내는 전하 균형 기술이 요구된다.
본 발명의 일 실시예에 의하면, 전하 균형 전력 반도체 디바이스가 활성 구역을 포함하고, 상기 활성 구역은, 번갈아 배열된, 제1 도전성 타입의 스트립형 필러들과 제2 도전성 타입의 스트립형 필러들을 포함한다. 상기 제1 도전성 타입의 스트립형 필러들과 제2 도전성 타입의 스트립형 필러들은 상기 활성 구역의 길이를 따라 연장된다. 비활성 주변 영역이 상기 활성 구역을 둘러싸며, 상기 비활성 주변 영역은 상기 활성 구역을 둘러싸는 적어도 하나의 제1 도전성 타입의 링을 포함한다. 상기 제1 도전성 타입의 스트립형 필러들 중 상기 활성 구역의 에지에 바로 인접하여 연장되는 적어도 하나의 필러의 일단은, 나머지의 상기 제1 도전성 타입의 스트립형 필러들의 각각의 일단이 끝나는 실질적으로 일직선에서 종단된다. 상기 일직선은, 상기 제1 및 제2 도전성 타입의 스트립형 필러들이 연장되는 방향인 상기 활성 구역의 길이 방향에 직각으로 연장된다.
일 실시예에서, 모든 두 개의 인접한 제1 도전성 타입의 스트립형 필러들은 제1 간격만큼 서로 이격된다. 상기 일직선은, 상기 적어도 하나의 제1 도전성 타입의 링으로부터 제2 간격만큼 이격되도록 상기 활성 구역의 제1 에지를 정의한다.
다른 실시예에서, 상기 제2 간격은 상기 제1 간격보다 작다.
다른 실시예에서, 상기 제2 간격은 실질적으로 상기 제1 간격의 절반과 동일하다.
또 다른 실시예에서, 상기 제1 도전성 타입의 스트립형 필러들과 상기 제2 도전성 타입의 스트립형 필러들은 그 일단(一端)에서 상기 적어도 하나의 제1 도전성 타입의 링과 접한다.
본 발명의 다른 실시예에 의하면, 전하 균형 전력 반도체 디바이스가 활성 구역을 포함하며, 상기 활성 구역은, 번갈아 배열된, 수직 방향으로 연장되는 제1 도전성 타입의 스트립형 필러들과 수직 방향으로 연장되는 제2 도전성 타입의 스트립형 필러들을 포함한다. 모든 두 개의 인접한 제1 도전성 타입의 스트립형 필러들은 제1 간격만큼 서로 이격된다. 비활성 주변 영역이 상기 활성 구역을 둘러싸고, 수평 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 스트립형 필러들 및 수직 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 스트립형 필러들을 포함한다. 상기 수평 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 스트립형 필러들은 제2 간격만큼 서로 이격되고, 상기 비활성 주변 영역 내의 상기 수직 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 스트립형 필러들은 상기 제2 간격과 실질적으로 동일한 간격만큼 서로 이격된다. 상기 수평 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 스트립형 필러들의 각각의 일단은, 상기 비활성 주변 영역 내의 상기 수직 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 스트립형 필러들 중 대응되는 하나의 필러로부터 제3 간격만큼 이격되며, 상기 제2 간격은 상기 제3 간격보다 크다.
일 실시예에서, 상기 제2 간격은 상기 제1 간격과 실질적으로 동일하다.
다른 실시예에서, 상기 활성 구역 내의 상기 수직 방향으로 연장되는 제1 도전성 타입의 스트립형 필러들의 일단은, 상기 수평 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 스트립형 필러들 중 하나로부터, 상기 제3 간격과 실질적으로 동일한 간격만큼 이격된다.
다른 실시예에서, 상기 비활성 주변 영역 내의 상기 수직 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 스트립형 필러들의 각각은, 상기 수평 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 스트립형 필러들 중 대응되는 하나의 필러의 일단을 미리 정해진 거리만큼 지나서 연장된다.
또 다른 실시예에서, 상기 제3 간격은 상기 제2 간격의 절반과 실질적으로 동일하다.
본 명세서에 개시된 본 발명의 본질 및 이점은, 본 명세서의 나머지 부분들 및 첨부된 도면을 참조함으로써 보다 잘 이해될 수 있을 것이다.
도 1A는 기존의 전하 균형 전력 디바이스의 단순화된 레이아웃 도면을 도시한다.
도 1B는 도 1C의 전력 디바이스의 선 A-A'을 따른 단면도를 도시한다.
도 1C는 도 1A의 전력 디바이스의 좌상측 모서리의 확대도를 도시한다.
도 2A는, 본 발명의 예시적인 실시예에 의한, 다이의 활성 구역과 상기 다이의 비활성 주변 영역 사이의 경계 영역에서의 단순화된 레이아웃 도면을 도시한다.
도 2B는, 도 2A의 다양한 예시적인 치수들에 대한 항복 전압의 시뮬레이션 값을 도시한다.
도 3은, 본 발명의 예시적인 실시예에 의한, 전하 균형 전력 디바이스를 위한 모서리의 설계를 도시하는 단순화된 레이아웃 도면이다.
도 4는, 본 발명의 다른 예시적인 실시예에 의한, 전하 균형 전력 디바이스를 위한 모서리의 설계를 도시하는 단순화된 레이아웃 도면이다.
도 5는, 본 발명의 또 다른 예시적인 실시예에 의한, 전하 균형 전력 디바이스를 위한 모서리의 설계를 도시하는 단순화된 레이아웃 도면이다.
도 6은, 본 발명의 또 다른 예시적인 실시예에 의한, 전하 균형 전력 디바이스를 위한 모서리의 설계를 도시하는 단순화된 레이아웃 도면이다.
도 2A는, 본 발명의 예시적인 실시예에 의한, 전하 균형 전력 디바이스를 수용하는 다이의 활성 구역과 상기 다이의 비활성 주변 영역 사이의 경계 영역에서의 단순화된 레이아웃 도면을 도시한다. 번갈아 배치된 p 필러들 210P와 n 필러들 210N이 상기 디바이스의 활성 구역 내에서 연장된다. 활성 필러들 210N, 210P는 비활성 주변 n 스트립(strip) 220에서 종단된다. 제1의 비활성 주변 p 스트립 230이 상기 주변 n 스트립 220의 외측에서 연장된다. 도 2A에 도시된 예시적인 전하 균형 디바이스에서, 활성 p 필러들 210P와 비활성 주변 p 스트립 230은, 실리콘 내에 트랜치를 생성하고 선택적인 에피택시 성장(selective epitaxial growth; SEG)과 같은 기술을 이용하여 상기 트랜치를 p-타입 실리콘으로 채움으로써 형성된다. 이에 따라, 인접한 활성 p 필러들 220P 사이의 간격은 활성 트랜치 간격 ActTS으로 표시되고, 상기 활성 구역의 에지(edge)와 상기 제1의 주변 p 스트립 230 사이의 간격은 제1 트랜치 간격 TS1으로 표시된다.
"활성 구역"이라는 용어는 본 명세서에서 전류를 흐르게 할 수 있는 활성 셀이 형성되는 디바이스의 영역을 식별하기 위하여 사용되고, "비활성 주변 영역"이라는 용어는 비-도전성 구조물이 형성되는 디바이스의 영역을 식별하기 위해 사용된다.
도 2B는, 도 2A의 다양한 예시적인 치수에 대한 항복 전압의 시뮬레이션 값을 도시한다. 항복 전압과 제1 트랜치 간격 TS1의 관계가, 3㎛의 활성 트랜치 간격 ActTS에 대해 그래프로 도시되어 있다. 도시된 바로부터 알 수 있듯이, TS1이 ActTS보다 작을 때(즉, TS1<ActTS) 더 높은 항복 전압이 획득되고, 상기 활성 필러들 210N, 210P가 상기 제1의 주변 p 스트립 230에 접할 때(즉, TS1=0) 가장 높은 항복 전압이 획득된다.
도 3 내지 6은, 본 발명의 예시적인 실시예들에 의한, 전하 균형 전력 디바이스를 위한 다양한 모서리 설계의 단순화된 레이아웃 도면이다. 도 3에서, 상기 활성 구역의 수직 및 수평 방향 외측 경계가 표시되어 있다. 도시된 바와 같이, 상기 활성 구역은 번갈아 배열된 p 필러들 310P와 n 필러들 310N을 포함한다. 상기 디바이스의 비활성 외측 주변부 내의 제1의 p 링 320P는, 상기 활성 구역의 수평 방향 에지로부터 제1 트랜치 간격 TS1만큼 이격된다. 종단 영역 330은 번갈아 배열된 p 링들 332P, 334P 및 n 링들 331N, 333N을 포함한다. 상기 활성 구역 내의 인접한 p 필러들 310P 사이의 활성 트랜치 간격은 ActTS로 표시된다. 또한, 상 기 비활성 주변 영역 내의 인접한 p 링들 사이의 간격은 ActTS와 동일하지만, 본 발명은 이에 한정되지 않는다(즉, 상기 비활성 주변 영역에 상기 활성 구역과 다른 트랜치 간격이 이용될 수 있음).
도 2A, 2B로부터 도출된 높은 항복 전압을 획득하기 위한 설계 기준이 바람직하게는 도 3에서의 모서리 설계와 통합된다. 즉, 도 3의 간격들 TS1과 ActTS 간의 관계가 TS1<ActTS가 된다. 종래 기술인 도 1C에 있어서, 활성 구역 110의 좌측 에지를 따라 위치된 마지막 몇 개의 p 필러들 110P와 n 필러들 110N이 서로 다른 높이에서 종단되고 이에 따라 상기 활성 구역 내의 나머지 필러들과 다른 길이를 갖는 것과는 달리, 도 3의 실시예에서는, 상기 활성 구역 내의 모든 n 필러들 310N 및 p 필러들 310P가 도 3에서 "활성 구역의 에지"로 표시된 수평 방향의 치수에 대응하는 실질적으로 동일한 높이에서 종단되고 이에 따라 실질적으로 동일한 길이를 갖는다는 것이, 도 3의 설계의 다른 중요한 특징이다. 이는 상기 활성 구역의 모서리에서의 향상된 전하 균형을 제공할 뿐만 아니라, 이용 가능한 실리콘 구역의 더 넓은 부분으로 상기 활성 구역이 연장되도록 함으로써 상기 실리콘을 더 효율적으로 이용할 수 있도록 한다.
도 4의 실시예는, 비활성 주변 링들 420P, 431N, 432P, 433N, 434P가 다이의 모서리에서 도 3보다 더 날카로운 각도로 구부러진다는 점을 제외하고, 도 3의 실시예와 유사하다. 상기 링들은 정확히 90도의 각도를 갖는 것으로 도시되어 있지만, 실제로는 상기 링들은 그 모서리에서 약간 라운딩될 것이다. 도 3의 실시예에서와 같이, 상기 활성 구역 내의 모든 p 필러들 410P와 n 필러들 410N은 실질적으 로 동일한 길이를 갖고, TS1은 ActTS보다 작다. 일 실시예에서, TS1은 실질적으로 ActTS의 절반과 동일하다.
도 5의 실시예는, TS1이 0(zero)으로 설정되고 이로써 활성 필러들 510N, 510P가 제1의 비활성 주변 p 링 520P에서 종단되고 상기 p 링 520P와 접한다는 점을 제외하고, 도 4의 실시예와 유사하다. 마찬가지로, 모든 활성 필러들이 동일한 길이를 가지면서, 다이의 모서리에서 전하 균형 구조가 향상되고 실리콘의 효용이 최대화된다.
도 6은, 상기 활성 구역과 상기 비활성 외측 주변부 사이의 경계부 및 상기 모서리 영역의 양쪽 모두에서 최적의 전하 균형을 얻을 수 있도록, 상기 주변 링들이 불연속적으로 형성되고 특정한 방식으로 서로로부터 오프셋(offset)된다는 점을 제외하고, 도 4와 유사한 실시예를 도시한다. 도 6에서, 간격 TS1은 일반적으로 이전의 실시예들에서와 같이 간격 ActTS보다 작고, 일 실시예에서는, 간격 TS1은 실질적으로 간격 ActTS의 절반이다. 상기 모서리에서 상기 주변 p 링들이 연속되지 않도록 하는 것이, 상기 주변 링들의 불연속적인 측 방향 및 수평 방향 세그먼트(segment)들의 오프셋을 가능하게 한다. 도시된 바와 같이, 수평 방향의 p 세그먼트 620P-1과 수직 방향의 p 세그먼트 620P-2(이전의 실시예에서는, 연속적인 링으로 형성됨)는 간격 S1만큼 서로 이격된다. 또한, 상기 수직 방향의 p 세그먼트 620P-2는 상기 수평 방향의 p 세그먼트 620P-1을 지나서 연장되고, 다음 수평 방향 p 세그먼트 632P-1로부터 S1과 동일한 거리만큼 이격된다. 수직 및 수평 방향의 다른 주변 p 세그먼트들도 유사하게 배열된다.
수평 방향의 주변 p 세그먼트 620P-1, 632P-1, 634P-1은 서로 거리 S2만큼 이격되고, 이와 유사하게 수직 방향의 주변 p 세그먼트 620P-2, 632P-2, 634P-2는 서로 거리 S2만큼 이격된다. 일반적으로, S1은 S2보다 작다. 일 실시예에서, S2는 ActTS와 동일하고, S1은 TS1과 동일하며, S1은 S2의 절반과 동일하다(즉, S1=TS1=S2/2=ActTS/2). 이 실시예는, 상기 다이의 모서리에서 최적의 전하 균형을 달성한다.
본 명세서에 개시된 다양한 전하 균형 기술은, 도 1C에 도시된 평면 게이트 수직형 모스펫, 및 트랜치 게이트 또는 실드 게이트 구조와 같은 전하 균형 MOSFET의 다른 변형예뿐만 아니라, IGBT, 양극성 트랜지스터, 다이오드 및 쇼트키 디바이스와 같은 다른 전하 균형 전력 디바이스와 통합될 수 있다. 예를 들면, 본 발명의 다양한 실시예들은, 예컨대, 상기 참조된 2004년 12월 29일자 미국 특허출원 제11/026,276호의 도 14, 21 내지 24, 28A 내지 28D, 29A 내지 29C, 61A, 62A, 62B, 63A에 도시된 디바이스들 중 어느 것과도 통합될 수 있으며, 상기 미국 특허출원의 개시 내용은 그 전체로서 참조에 의해 여하한 목적으로 본 명세서에 편입된다.
앞서 본 발명의 다양한 실시예들에 대한 상세한 설명이 제공되었지만, 많은 변형, 수정 및 등가물이 가능하다. 또한, 다양한 실시예들을 설명하기 위해 본 명세서에서 제공된 모든 숫자로 표기된 예시들과 물질 타입은 단지 설명을 위한 것이고, 본 발명을 제한하기 위한 것이 아니라는 점이 이해되어야 한다. 예를 들면, 상기된 실시예들에서의 다양한 영역들의 극성이, 반대 타입의 디바이스를 획득하기 위해 반전될 수 있다. 따라서, 이러한 그리고 다른 이유로, 상기 기재는 청구항에 의해 정의되는 본 발명의 범위를 제한하는 것으로 해석되어서는 안 된다.

Claims (21)

  1. 전하 균형 전력 반도체 디바이스에 있어서,
    번갈아 배열된, 제1 도전성 타입의 필러(pillar)들과 제2 도전성 타입의 필러들을 포함하는 활성 구역 - 상기 제1 도전성 타입의 필러들과 제2 도전성 타입의 필러들 사이에는 PN 접합(junction)이 정의되고, 상기 제1 도전성 타입의 필러들과 제2 도전성 타입의 필러들은 상기 활성 구역의 길이를 따라 연장됨 -; 및
    상기 활성 구역의 적어도 일부를 둘러싸고, 제1 도전성 타입의 링을 포함하는 비활성 주변 영역을 포함하되,
    상기 제1 도전성 타입의 필러들은 상기 활성 구역의 제1 에지에 바로 인접하여 연장되는 적어도 하나의 제1 도전성 타입의 필러를 포함하고, 상기 제1 도전성 타입의 필러들은 상기 활성 구역의 제2 에지를 정의하는 일직선을 따라 종단되고, 상기 일직선은 상기 활성 구역의 길이 방향에 대해 수직으로 연장되고, 상기 제1 도전성 타입의 필러들의 각각의 단부는 구조적으로 동일하며,
    상기 활성 구역 내의 두 개의 인접하는 제1 도전성 타입의 필러들은 제1 간격만큼 이격되고, 상기 활성 구역의 상기 제2 에지는 상기 제1 도전성 타입의 링으로부터 제2 간격만큼 이격되며, 상기 제2 간격은 상기 제1 간격보다 작은,
    전하 균형 전력 반도체 디바이스.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제2 간격은 상기 제1 간격의 절반과 동일한 전하 균형 전력 반도체 디바이스.
  5. 제1항에 있어서,
    상기 비활성 주변 영역은 제1 도전성 타입의 복수의 링을 포함하되, 적어도 두 개의 인접한 제1 도전성 타입의 링들은 상기 제1 간격과 동일한 거리만큼 이격되어 있는 전하 균형 전력 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제1 도전성 타입의 링은 라운딩(rounding)된 모서리를 갖는 모양의 직사각형 또는 정사각형인 전하 균형 전력 반도체 디바이스.
  7. 제1항에 있어서,
    상기 제1 도전성 타입의 링은 직사각형 또는 정사각형인 전하 균형 전력 반도체 디바이스.
  8. 제1항에 있어서,
    상기 제1 도전성 타입의 필러들의 각각의 일단(一端)은 상기 제1 도전성 타입의 링과 인접하고,
    상기 제2 도전성 타입의 필러들의 각각의 일단은 상기 제1 도전성 타입의 링과 인접하는, 전하 균형 전력 반도체 디바이스.
  9. 제1항에 있어서,
    상기 전하 균형 전력 반도체 디바이스는 수직 도전성의(vertically-conducting) 전력 디바이스인 전하 균형 전력 반도체 디바이스.
  10. 제1항에 있어서,
    제1 도전성 타입은 p 타입이고, 제2 도전성 타입은 n 타입인 전하 균형 전력 반도체 디바이스.
  11. 전하 균형 전력 반도체 디바이스에 있어서,
    번갈아 배열된, 수직 방향으로 연장되는 제1 도전성 타입의 필러들과 수직 방향으로 연장되는 제2 도전성 타입의 필러들을 포함하는 활성 구역 - 모든 두 개의 인접한 제1 도전성 타입의 필러들은 제1 간격만큼 이격됨 -; 및
    상기 활성 구역의 적어도 일부를 둘러싸는 비활성 주변 영역 - 상기 비활성 주변 영역은, 수평 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 필러들 및 수직 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 필러들을 포함함 - 을 포함하되,
    상기 수평 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 필러들은 제2 간격만큼 이격되고, 상기 비활성 주변 영역 내의 상기 수직 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 필러들은 상기 제2 간격과 동일한 제3 간격만큼 이격되고,
    상기 수평 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 필러들의 각각의 일단은, 상기 비활성 주변 영역 내의 상기 수직 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 필러들 중 대응되는 하나의 필러로부터 제4 간격만큼 이격되며, 상기 제2 간격은 상기 제4 간격보다 큰,
    전하 균형 전력 반도체 디바이스.
  12. 제11항에 있어서,
    상기 제2 간격은 상기 제1 간격과 동일한 전하 균형 전력 반도체 디바이스.
  13. 제11항에 있어서,
    상기 활성 구역 내의 상기 수직 방향으로 연장되는 제1 도전성 타입의 필러들의 일단은, 상기 수평 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 필러들 중 하나로부터, 상기 제4 간격과 동일한 제5 간격만큼 이격되는 전하 균형 전력 반도체 디바이스.
  14. 제11항에 있어서,
    상기 비활성 주변 영역 내의 상기 수직 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 필러들의 각각은, 상기 수평 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 필러들 중 대응되는 하나의 필러의 일단을 미리 정해진 거리만큼 지나서 연장되는 전하 균형 전력 반도체 디바이스.
  15. 제11항에 있어서,
    상기 제4 간격은 상기 제2 간격의 절반과 동일한 전하 균형 전력 반도체 디바이스.
  16. 제11항에 있어서,
    제1 도전성 타입은 p 타입이고, 제2 도전성 타입은 n 타입인 전하 균형 전력 반도체 디바이스.
  17. 제1항에 있어서,
    상기 제2 간격은 제1 간격의 절반과 같거나 그보다 작은, 전하 균형 전력 반도체 디바이스.
  18. 전하 균형 전력 반도체 디바이스에 있어서,
    번갈아 배열된, 수직 방향으로 연장되는 제1 도전성 타입의 필러들과 수직 방향으로 연장되는 제2 도전성 타입의 필러들을 포함하는 활성 구역; 및
    상기 활성 구역의 적어도 일부를 둘러싸는 비활성 주변 영역을 포함하되,
    상기 비활성 주변 영역은, 수평 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 필러들 및 수직 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 필러들을 포함하고,
    상기 수평 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 필러들의 각각의 일단은, 상기 비활성 주변 영역 내의 상기 수직 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 필러들 중 대응되는 하나의 필러로부터 미리 정해진 간격만큼 이격되는,
    전하 균형 전력 반도체 디바이스.
  19. 제18항에 있어서,
    상기 미리 정해진 간격은 제1 간격을 포함하고,
    상기 비활성 주변 영역 내의 상기 수직 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 필러들의 각각의 일단은, 상기 비활성 주변 영역 내의 상기 수평 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 필러들 중 대응되는 하나의 필러로부터 상기 제1 간격과 동일한 제2 간격만큼 이격되는,
    전하 균형 전력 반도체 디바이스.
  20. 제18항에 있어서,
    상기 미리 정해진 간격은 제1 간격을 포함하고,
    상기 수평 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 필러들은 상기 제1 간격보다 큰 제2 간격만큼 이격되는,
    전하 균형 전력 반도체 디바이스.
  21. 제18항에 있어서,
    상기 미리 정해진 간격은 제1 간격을 포함하고,
    상기 비활성 주변 영역 내의 상기 수직 방향으로 연장되는 적어도 두 개의 제1 도전성 타입의 필러들은 상기 제1 간격보다 큰 제2 간격만큼 이격되는,
    전하 균형 전력 반도체 디바이스.
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