DE102020203167A1 - Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung - Google Patents

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Shuhei Yokoyama
Seiya SUGIMACHI
Maki Hasegawa
Kosuke Yamaguchi
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Abstract

Ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung umfasst die Schritte: (a) Vorbereiten eines Leiterrahmens (9), der ein Leistungschip-Die-Pad (12), mit dem zwei Anschlüsse verbunden sind, ein Steuerungselement-Die-Pad (13), mit dem ein Anschluss verbunden ist, und Verbindungsstegteile (14), (15) umfasst, die zwischen einer Vielzahl von Anschlüssen, die die beiden Anschlüsse umfassen, verbinden; (b) Platzieren eines Leistungschips (2) und einer Freilaufdiode (3) auf dem Leistungschip-Die-Pad (12) und Platzieren von ICs (10), (11) auf dem Steuerungselement-Die-Pad (13); (c) Einkapseln in einem Formharz (8) so, dass ermöglicht wird, dass die Verbindungsstegteile (14), (15) außen freiliegen und eine Vielzahl von Anschlüssen, die die beiden Anschlüsse und den einen Anschluss umfassen, nach außen vorsteht; und (d) Entfernen der Verbindungsstegteile (14), (15) mit Ausnahme der die beiden Anschlüsse verbindenden Verbindungsstegteile (14).

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleitervorrichtung und eine Halbleitervorrichtung.
  • Beschreibung der Hintergrundtechnik
  • Eine herkömmliche Halbleitervorrichtung, in der zwei Anschlüsse mit einem Die-Pad verbunden sind, wurde offenbart (siehe zum Beispiel die offengelegte japanische Patentanmeldung Nr. 2016-111088 ).
  • Wenn die in der offengelegten japanischen Patentanmeldung Nr. 2016-111088 offenbarte Halbleitervorrichtung in Anwendungen mit hoher Leistung genutzt wird, ist es notwendig, einen Anschluss-Pitch eines leistungsseitigen Anschlusses zu vergrößern, der auf der Halbleitervorrichtung vorgesehen ist, um einen Isolierungsabstand und einen räumlichen Abstand sicherzustellen. Der leistungsseitige Anschluss entspricht hier einem Anschluss, der mit einem Die-Pad verbunden ist, auf dem ein als Schaltelement dienender Leistungschip platziert ist. Wenn der Anschluss-Pitch des leistungsseitigen Anschlusses vergrößert wird, ist es aus Herstellungsgründen notwendig, ein Verbindungsstegteil zwischen den leistungsseitigen Anschlüssen vorzusehen; um aber Flatterbewegungen des Die-Pad zu reduzieren, muss eine Verbindungsbreite eines Rahmens vom Die-Pad zum Verbindungsstegteil vergrößert werden. Aus Gründen der maschinellen Bearbeitung ist es jedoch notwendig, die Verbindungsbreite und die Dicke des leistungsseitigen Anschlusses einander gleich einzurichten; folglich wird die Dicke des leistungsseitigen Anschlusses umso größer, je größer die Verbindungsbreite ist. Dies macht es unmöglich, die Dicke des leistungsseitigen Anschlusses und eine Dicke des steuerungsseitigen Anschlusses einander gleich einzurichten. Dies verhindert, wenn die Halbleitervorrichtung auf einem Substrat montiert wird, dass eine gleichmäßige Spannung auf sowohl den leistungsseitigen Anschluss als auch den steuerungsseitigen Anschluss angewendet wird oder ein Lot an dem leistungsseitigen Anschluss und dem steuerungsseitigen Anschluss gleichmäßig geschmolzen wird, was ein Problem zur Folge hat, dass die Halbleitervorrichtung weniger geeignet auf dem Substrat montiert wird. Der steuerungsseitige Anschluss entspricht hierin einem Anschluss, der mit einem Die-Pad verbunden ist, auf dem eine integrierte Schaltung (IC) platziert ist, die dafür konfiguriert ist, einen Leistungschip zu steuern.
  • ZUSAMMENFASSUNG
  • Eine Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zum Herstellen einer Halbleitervorrichtung und eine Halbleitervorrichtung bereitzustellen, die ermöglichen, dass sie auf einem Substrat geeigneter montiert wird.
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung umfasst die Schritte: (a) Vorbereiten eines Leiterrahmens, der ein Schaltelement-Die-Pad, mit dem zwei Anschlüsse verbunden sind, wobei die beiden Anschlüsse in Draufsicht auf einer ersten Seite angeordnet sind, ein Steuerungselement-Die-Pad, mit dem ein Anschluss verbunden ist, wobei der eine Anschluss auf einer der ersten Seite entgegengesetzten zweiten Seite angeordnet ist, und Verbindungsstegteile umfasst, die zwischen einer Vielzahl von Anschlüssen, die zumindest die beiden Anschlüsse umfassen, verbinden, (b) Platzieren eines Schaltelements und eines Diodenelements auf dem Schaltelement-Die-Pad und Platzieren, auf dem Steuerungselement-Die-Pad, eines Steuerungselements, das dafür konfiguriert ist, das Schaltelement zu steuern, (c) Einkapseln des Schaltelements, des Diodenelements und des Steuerungselements in einem Formharz so, dass ermöglicht wird, dass die Verbindungsstegteile außen freiliegen und eine Vielzahl von Anschlüssen, die die beiden Anschlüsse und den einen Anschluss umfassen, nach außen vorsteht, und (d) Entfernen der Verbindungsstegteile mit Ausnahme des die beiden Anschlüsse verbindenden Verbindungsstegteils.
  • Das Verfahren zum Herstellen einer Halbleitervorrichtung umfasst die Schritte: (a) Vorbereiten eines Leiterrahmens, der ein Schaltelement-Die-Pad, mit dem zwei Anschlüsse verbunden sind, wobei die beiden Anschlüsse in Draufsicht auf einer ersten Seite angeordnet sind, ein Steuerungselement-Die-Pad, mit dem ein Anschluss verbunden ist, wobei der eine Anschluss auf einer der ersten Seite entgegengesetzten zweiten Seite angeordnet ist, und Verbindungsstegteile umfasst, die zwischen einer Vielzahl von Anschlüssen, die zumindest die beiden Anschlüsse umfassen, verbinden, (b) Platzieren eines Schaltelements und eines Diodenelements auf dem Schaltelement-Die-Pad und Platzieren, auf dem Steuerungselement-Die-Pad, eines Steuerungselements, das dafür konfiguriert ist, das Schaltelement zu steuern, (c) Einkapseln des Schaltelements, des Diodenelements und des Steuerungselements in einem Formharz so, dass ermöglicht wird, dass die Verbindungsstegteile außen freiliegen und eine Vielzahl von Anschlüssen, die die beiden Anschlüsse und den einen Anschluss umfassen, nach außen vorsteht, und (d) Entfernen der Verbindungsstegteile mit Ausnahme des die beiden Anschlüsse verbindenden Verbindungsstegteils, was ermöglicht, die Halbleitervorrichtung geeigneter auf einem Substrat zu montieren.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung ersichtlicher werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird.
  • Figurenliste
    • 1 ist eine Querschnittsansicht eines Beispiels einer Struktur einer Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung;
    • 2 ist ein Flussdiagramm eines Beispiels eines Prozesses zum Herstellen der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung;
    • 3 bis 5 sind Draufsichten der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung, die das Beispiel des Prozesses zum Herstellen der Halbleitervorrichtung zeigen;
    • 6 ist eine Seitenansicht der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung, die das Beispiel des Prozesses zum Herstellen der Halbleitervorrichtung zeigt;
    • 7 ist eine Draufsicht der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung, die das Beispiel des Prozesses zum Herstellen der Halbleitervorrichtung zeigt;
    • 8 ist eine Seitenansicht des Beispiels der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung;
    • 9 bis 11 sind Draufsichten einer Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung, die ein Beispiel eines Prozesses zum Herstellen der Halbleitervorrichtung zeigen;
    • 12 ist eine Seitenansicht eines Beispiels der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung;
    • 13 bis 15 sind Draufsichten einer Halbleitervorrichtung gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung, die ein Beispiel eines Prozesses zum Herstellen der Halbleitervorrichtung zeigen; und
    • 16 ist eine Seitenansicht eines Beispiels der Halbleitervorrichtung gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Unter Bezugnahme auf die Zeichnungen werden im Folgenden bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben.
  • <Erste bevorzugte Ausführungsform>
  • 1 ist eine Querschnittsansicht eines Beispiels einer Struktur einer Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform.
  • Wie in 1 gezeigt ist, umfasst die Halbleitervorrichtung einen Leistungschip 2, der als Schaltelement dient, eine Freilaufdiode 3, die als Diodenelement dient, eine IC 5, die als Steuerungselement dient, das den Leistungschip 2 steuert, und eine Bootstrap-Diode 6. Der Leistungschip 2 und die Freilaufdiode 3 sind auf einem Die-Pad platziert, und ein leistungsseitiger Anschluss 1 ist mit dem Die-Pad verbunden. Die IC 5 und die Bootstrap-Diode 6 sind auf einem Die-Pad platziert, und ein steuerungsseitiger Anschluss 4 ist mit dem Die-Pad verbunden. Der Leistungschip 2, die Freilaufdiode 3 und die IC 5 sind durch einen Draht 7 verbunden.
  • Ferner sind der Leistungschip 2, die Freilaufdiode 3, die IC 5 und die Bootstrap-Diode 6 in einem Formharz 8 eingekapselt. Der leistungsseitige Anschluss 1 und der steuerungsseitige Anschluss 4 stehen aus entgegengesetzten seitlichen Oberflächen des Formharzes 8 nach außen vor.
  • Wie oben beschrieben wurde, ist die Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform eine Leistungs-Halbleitervorrichtung, die ein im Formharz 8 eingekapseltes Leistungs-Package zur Oberflächenmontage ist und in Anwendungen mit hoher Leistung verwendet wird.
  • 2 ist ein Flussdiagramm eines Beispiels eines Prozesses zum Herstellen der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform. Man beachte, dass die Reihenfolge von Schritt S1, Schritt S2 und Schritt S3, die im Folgenden beschrieben werden, nicht auf die im Folgenden beschriebene Reihenfolge beschränkt ist und eine beliebige andere Reihenfolge sein kann.
  • In einem Leistungschip-Die-Bondingprozess in Schritt S1 wird, wie in 3 gezeigt ist, der Leistungschip 2 auf einem Leistungschip-Die-Pad 12 platziert, das als Schaltelement-Die-Pad dient, um eine elektrische Verbindung mit dem Leistungschip-Die-Pad 12 auszubilden. In dem in 3 gezeigten Beispiel sind in einer vertikalen Richtung einer Papieroberfläche sechs Leistungschips 2 vorgesehen. Das Leistungschip-Die-Pad 12 ist ein Teil eines Leiterrahmens 9.
  • In einem Dioden-Die-Bondingprozess in Schritt S2 wird, wie in 3 gezeigt ist, die Freilaufdiode 3 auf dem Leistungschip-Die-Pad 12 platziert, um eine elektrische Verbindung mit dem Leistungschip-Die-Pad 12 auszubilden. In dem in 3 gezeigten Beispiel sind in der vertikalen Richtung der Papieroberfläche sechs Freilaufdioden 3 vorgesehen. Das Leistungschip-Die-Pad 12 ist ein Teil des Leiterrahmens 9.
  • Man beachte, dass in Schritt S2 die Bootstrap-Diode 6 auf einem Steuerungselement-Die-Pad 13 platziert werden kann, um eine elektrische Verbindung mit dem Steuerungselement-Die-Pad 13 auszubilden. In dem in 3 gezeigten Beispiel sind drei Bootstrap-Dioden 6 in der vertikalen Richtung der Papieroberfläche vorgesehen. Das Steuerungselement-Die-Pad 13 ist ein Teil des Leiterrahmens 9.
  • In einem IC-Die-Bondingprozess in Schritt S3 werden, wie in 3 gezeigt ist, eine Hochspannungs-IC 10 und eine Niederspannungs-IC 11 auf einem Die-Pad platziert, um eine elektrische Verbindung mit dem Die-Pad auszubilden. Man beachte, dass die Hochspannungs-IC 10 und die Niederspannungs-IC 11 jeweils der in 1 gezeigten IC 5 entsprechen.
  • In einem Draht-Bondingprozess in Schritt S4 werden, wie in 3 gezeigt ist, mit dem Draht 7 elektrische Verbindungen zwischen den Leistungschips 2 und den Freilaufdioden 3, den Leistungschips 2 und der Hochspannungs-IC 10, den Leistungschips 2 und der Niederspannungs-IC 11, der Hochspannungs-IC 10 und den Bootstrap-Dioden 6 und dergleichen hergestellt.
  • In einem Spritzpressprozess in Schritt S5 werden, wie in 3 gezeigt ist, die Leistungschips 2, die Freilaufdioden 3, die Hochspannungs-IC 10, die Niederspannungs-IC 11 und die Bootstrap-Dioden 6 im Formharz 8 so eingekapselt, dass die Verbindungsstegteile 14 und 15 freiliegen und jeder Anschluss nach außen vorsteht.
  • Nach dem Spritzpressprozess stehen P1-, P2-, UP1-, UP2-, VP1-, VP2-, WP1-, WP2-, UN-, VN- und WN-Anschlüsse von der gleichen Seite des Formharzes 8 aus nach außen vor. Die P1- und P2-Anschlüsse sind mit einem Leistungschip-Die-Pad 12 verbunden. Die UP1- und UP2-Anschlüsse sind mit einem Leistungschip-Die-Pad 12 verbunden. Die VP1- und VP2-Anschlüsse sind mit einem Leistungschip-Die-Pad 12 verbunden. Die WP1- und WP2-Anschlüsse sind mit einem Leistungschip-Die-Pad 12 verbunden. Man beachte, dass die P1-, P2-, UP1-, UP2-, VP1-, VP2-, WP1- und WP2-Anschlüsse jeweils dem in 1 gezeigten leistungsseitigen Anschluss 1 entsprechen.
  • Ferner stehen VB(U)-, VS(U)-, VB(V)-, VS(V)-, VB(W)- und VS(W)-Anschlüsse von der gleichen Seite des Formharzes 8 aus nach außen vor. Man beachte, dass die VB(U)-, VS(U)-, VB(V)-, VS(V)-, VB(W)- und VS(W)-Anschlüsse jeweils dem in 1 gezeigten steuerungsseitigen Anschluss 4 entsprechen.
  • Die P1-, P2-, UP1-, UP2-, VP1-, VP2-, WP1-, WP2-, UN-, VN- und WN-Anschlüsse und die VB(U)-, VS(U)-, VB(V)-, VS(V)-, VB(W)- und VS(W)-Anschlüsse stehen von den entgegengesetzten seitlichen Oberflächen des Formharzes 8 aus nach außen vor. Das heißt, wie in 3 gezeigt ist, sind die P1-, P2-, UP1-, UP2-, VP1-, VP2-, WP1-, WP2-, UN-, VN- und WN-Anschlüsse in Draufsicht auf einer Seite des Leiterrahmens 9 angeordnet. Ferner sind in Draufsicht die VB(U)-, VS(U)-, VB(V)-, VS(V)-, VB(W)- und VS(W)-Anschlüsse auf der der einen Seite entgegengesetzten anderen Seite des Leiterrahmens 9 angeordnet.
  • In einem Verbindungssteg-Schneidprozess in Schritt S6 werden die Verbindungsstegteile 14, die zwischen die P1-, P2-, UP1-, UP2-, VP1-, VP2-, WP1-, WP2-, UN-, VN- und WN-Anschlüsse umfassenden Anschlüssen verbinden, geschnitten und entfernt, so dass ein Verbindungsstegteil 14, das die P1- und P2-Anschlüsse verbindet, ein Verbindungsstegteil 14, das die UP1- und UP2-Anschlüsse verbindet, ein Verbindungsstegteil 14, das die VP1- und VP2-Anschlüsse verbindet, und ein Verbindungsstegteil 14, das die WP1- und WP2-Anschlüsse verbindet, zurückbleiben. Das heißt, die in 3 schraffierten Verbindungsstegteile 14 werden entfernt.
  • Ferner werden Verbindungsstegteile 15, die zwischen einer Vielzahl von die VB(U)-, VS(U)-, VB(V)-, VS(V)-, VB(W)- und VS(W)-Anschlüsse umfassenden Anschlüssen verbinden, geschnitten und entfernt. Das heißt, die in 3 schraffierten Verbindungsstegteile 15 werden entfernt.
  • In einem Lead- bzw. Kontakt-Schneidprozess in Schritt S7 wird ein äußerer peripherer Teilbereich des Leiterrahmens 9 geschnitten und entfernt. 4 ist eine Draufsicht eines Beispiels der Halbleitervorrichtung nach dem Kontakt-Schneidprozess. Wie in 4 gezeigt ist, sind die P1- und P2-Anschlüsse durch das Verbindungsstegteil 14 verbunden, sind die UP1- und UP2-Anschlüsse durch das Verbindungsstegteil 14 verbunden, sind die VP1- und VP2-Anschlüsse durch das Verbindungsstegteil 14 verbunden, und die WP1- und WP2-Anschlüsse sind durch das Verbindungsstegteil 14 verbunden. Die anderen Anschlüsse stehen aus dem Formharz 8 einzeln vor.
  • In einem Kontakt-Umformungsprozess in Schritt S8 wird jeder der Anschlüsse nach dem in 4 gezeigten Kontakt-Schneidprozess in eine gewünschte Form gebogen. Zu dieser Zeit können schraffierte Teilbereiche der P1-, P2-, UP1-, UP2-, VP1-, VP2-, WP1- und WP2-Anschlüsse, die in 5 und 6 gezeigt sind, gebogen werden. Was die anderen Anschlüsse anbetrifft, gibt es keine Einschränkung für einen zu biegenden Teilbereich.
  • 7 und 8 zeigen ein Beispiel der Halbleitervorrichtung nach dem Kontakt-Umformungsprozess. Man beachte, dass 7 die Halbleitervorrichtung von einer Rückseite der Papieroberfläche von 5 aus gesehen zeigt. Wie in 7 gezeigt ist, sind die P1- und P2-Anschlüsse, die UP1- und UP2-Anschlüsse, die VP1- und VP2-Anschlüsse und die WP1- und WP2-Anschlüsse jeweils durch das Verbindungsstegteil 14 verbunden.
  • Wie oben beschrieben wurde, sind gemäß der ersten bevorzugten Ausführungsform zwei leistungsseitige Anschlüsse 1 mit je einem Leistungschip-Die-Pad 12 verbunden, was ermöglicht, Flatterbewegungen des Leistungschip-Die-Pad 12 zu reduzieren, die auftreten, wenn eine Einkapselung im Formharz 8 in dem Spritzpressprozess im in 2 gezeigten Schritt S5 vorgenommen wird. Dies wiederum macht es möglich, eine Dicke eines auf einer unteren Seite des Leistungschip-Die-Pad 12 vorgesehenen Harzes (nicht dargestellt) zu reduzieren und somit eine Wärmeableitung zu steigern.
  • Da die P1- und P2-Anschlüsse, die UP1- und UP2-Anschlüsse, die VP1- und VP2-Anschlüsse und die WP1- und WP2-Anschlüsse jeweils durch das Verbindungsstegteil 14 verbunden sind, wird eine Stromführungskapazität erhöht.
  • Da die P1- und P2-Anschlüsse, die UP1- und UP2-Anschlüsse, die VP1- und VP2-Anschlüsse, die WP1- und WP2-Anschlüsse jeweils durch das Verbindungsstegteil 14 verbunden sind, können die P1-, P2-, UP1-, UP2-, VP1-, VP2-, WP1- und WP2-Anschlüsse jeweils eine gewünschte Dicke aufweisen. Dies wiederum macht es möglich, die Dicken der zu biegenden Teilbereiche der P1-, P2-, UP1-, UP2-, VP1-, VP2-, WP1- und WP2-Anschlüsse einander gleich einzurichten und somit die Bearbeitbarkeit zu erhöhen.
  • Da die P1- und P2-Anschlüsse, die UP1- und UP2-Anschlüsse, die VP1- und VP2-Anschlüsse und die WP1- und WP2-Anschlüsse jeweils durch das Verbindungsstegteil 14 verbunden sind, ist es einfach, die Dicke der leistungsseitigen Anschlüsse 1 und die Dicke der steuerungsseitigen Anschlüsse 4 einander gleich einzurichten. Dies ermöglicht, die Anzahl der leistungsseitigen Anschlüsse 1 und die Anzahl der steuerungsseitigen Anschlüsse 4 nahe beieinander einzurichten, so dass, wenn die Halbleitervorrichtung auf einem Substrat montiert wird, auf sowohl die leistungsseitigen Anschlüsse 1 als auch die steuerungsseitigen Anschlüsse 4 eine gleichmäßige Spannung angewendet wird oder ein Lot an den leistungsseitigen Anschlüssen 1 und den steuerungsseitigen Anschlüssen 4 gleichmäßig geschmolzen wird, was ermöglicht, dass die Halbleitervorrichtung geeigneter auf dem Substrat montiert wird.
  • <Zweite bevorzugte Ausführungsform>
  • Eine zweite bevorzugte Ausführungsform ist dadurch gekennzeichnet, dass die Verbindungsstegteile 14, die die P1- und P2-Anschlüsse, die UP1- und UP2-Anschlüsse, die VP1- und VP2-Anschlüsse und die WP1- und WP2-Anschlüsse verbinden, in dem in 2 gezeigten Verbindungssteg-Schneidprozess geschnitten und entfernt werden. Die zweite bevorzugte Ausführungsform ist in den übrigen Strukturen der Halbleitervorrichtung und dem Verfahren zum Herstellen der Halbleitervorrichtung mit der ersten bevorzugten Ausführungsform identisch, so dass im Folgenden keine detaillierten Beschreibungen der übrigen Strukturen der Halbleitervorrichtung und des Verfahrens zum Herstellen der Halbleitervorrichtung gegeben werden.
  • 9 ist eine Draufsicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform, die ein Beispiel eines Prozesses zum Herstellen der Halbleitervorrichtung, konkret ein Beispiel des Verbindungssteg-Schneidprozesses, zeigt.
  • Wie in 9 gezeigt ist, werden in dem Verbindungssteg-Schneidprozess die Verbindungsstegteile 14, die zwischen die P1-, P2-, UP1-, UP2-, VP1-, VP2-, WP1-, WP2-, UN-, VN- und WN-Anschlüsse umfassenden Anschlüssen verbinden, geschnitten und entfernt. Das heißt, die in 9 schraffierten Verbindungsstegteile 14 werden entfernt.
  • Ferner werden Verbindungsstegteile 15, die zwischen einer Vielzahl von die VB(U)-, VS(U)-, VB(V)-, VS(V)-, VB(W)- und VS(W)-Anschlüsse umfassenden Anschlüssen verbinden, geschnitten und entfernt. Das heißt, die in 9 schraffierten Verbindungsstegteile 15 werden entfernt.
  • Nach dem Verbindungssteg-Schneidprozess wird in dem Kontakt-Schneidprozess im in 2 gezeigten Schritt S7 der äußere periphere Teilbereich des Leiterrahmens 9 geschnitten und entfernt. 10 ist eine Draufsicht eines Beispiels der Halbleitervorrichtung nach dem Kontakt-Schneidprozess. Wie in 10 gezeigt ist, steht der Anschluss aus dem Formharz 8 individuell vor.
  • 11 und 12 zeigen ein Beispiel der Halbleitervorrichtung nach dem Kontakt-Umformungsprozess im in 2 gezeigten Schritt S8. Man beachte, dass 11 die Halbleitervorrichtung von einer Rückseite der Papieroberflächen der 9 und 10 aus gesehen zeigt. Die P1-, P2-, UP1-, UP2-, VP1-, VP2-, WP1-, WP2-, UN-, VN- und WN-Anschlüsse nach dem Verbindungssteg-Schneidprozess weisen jeweils eine im Verbindungssteg-Schneidprozess gebildete Verbindungssteg-Schneidmarke bei einem Teilbereich auf, der durch einen in 11 gezeigten gestrichelten Kreis repräsentiert wird.
  • Wie oben beschrieben wurde, sind gemäß der zweiten bevorzugten Ausführungsform die Anschlüsse nicht durch die Verbindungsstegteile 14 verbunden, was ermöglicht, die Anschlüsse in dem in 2 gezeigten Kontakt-Umformungsprozess im Schritt S8 leichter zu biegen. Insbesondere im Hinblick auf die P1-, P2-, UP1-, UP2-, VP1-, VP2-, WP1- und WP2-Anschlüsse gibt es eine Einschränkung für den zu biegenden Teilbereich gemäß der ersten bevorzugten Ausführungsform; es gibt aber keine Einschränkung für den zu biegenden Teilbereich gemäß der zweiten bevorzugten Ausführungsform.
  • Die Anschlüsse sind nicht durch die Verbindungsstegteile 14 verbunden, so dass, wenn die Halbleitervorrichtung auf dem Substrat montiert wird, eine gleichmäßige Spannung auf sowohl die leistungsseitigen Anschlüsse 1 als auch die steuerungsseitigen Anschlüsse 2 angewendet wird oder ein Lot bei den leistungsseitigen Anschlüssen 1 und den steuerungsseitigen Anschlüssen 4 gleichmäßig geschmolzen wird, was ermöglicht, dass die Halbleitervorrichtung auf dem Substrat geeigneter montiert wird.
  • <Dritte bevorzugte Ausführungsform>
  • In den ersten und zweiten bevorzugten Ausführungsformen wurde eine Konfiguration beschrieben, in der die Halbleitervorrichtung als Leistungs-Halbleitervorrichtung dient, die in Anwendungen mit hoher Leistung genutzt wird. In einer dritten bevorzugten Ausführungsform wird eine Halbleitervorrichtung beschrieben, die nicht in Anwendungen mit hoher Leistung genutzt wird. Konkret ist die dritte Ausführungsform dadurch gekennzeichnet, dass die P2-, UP2-, VP2- und WP2-Anschlüsse als Blindanschlüsse dienen, die nicht stromführende Anschlüsse sind. Die dritte bevorzugte Ausführungsform ist in den übrigen Strukturen der Halbleitervorrichtung und dem Verfahren zum Herstellen der Halbleitervorrichtung der ersten oder zweiten bevorzugten Ausführungsform identisch; somit werden im Folgenden keine detaillierten Beschreibungen der übrigen Strukturen der Halbleitervorrichtung und des Verfahrens zum Herstellen der Halbleitervorrichtung gegeben.
  • 13 ist eine Draufsicht der Halbleitervorrichtung gemäß der dritten bevorzugten Ausführungsform, die ein Beispiel eines Prozesses zum Herstellen der Halbleitervorrichtung, konkret ein Beispiel des Verbindungssteg-Schneidprozesses, zeigt.
  • Wie in 13 gezeigt ist, sind die P2-, UP2-, VP2- und WP2-Anschlüsse Blindanschlüsse, die kürzer als die P1-, UP1-, VP1- und WP1-Anschlüsse sind. Im Verbindungssteg-Schneidprozess werden die Verbindungsstegteile 14, die zwischen die P1-, P2-, UP1-, UP2-, VP1-, VP2-, WP1-, WP2-, UN-, VN- und WN-Anschlüsse umfassenden Anschlüssen verbinden, geschnitten und entfernt. Das heißt, die in 13 schraffierten Verbindungsstegteile 14 werden entfernt.
  • Ferner werden Verbindungsstegteile 15, die zwischen einer Vielzahl von die VB(U)-, VS(U)-, VB(V)-, VS(V)-, VB(W)- und VS(W)-Anschlüsse umfassenden Anschlüssen verbinden, geschnitten und entfernt. Das heißt, die in 13 schraffierten Verbindungsstegteile 15 werden entfernt.
  • Nach dem Verbindungssteg-Schneidprozess wird der äußere periphere Teilbereich des Leiterrahmens 9 in dem Kontakt-Schneidprozess im in 2 gezeigten Schritt S7 geschnitten und entfernt. 14 ist eine Draufsicht eines Beispiels der Halbleitervorrichtung nach dem Kontakt-Schneidprozess.
  • 15 und 16 zeigen ein Beispiel der Halbleitervorrichtung nach dem Kontakt-Umformungsprozess im in 2 gezeigten Schritt S8. Man beachte, dass 15 die Halbleitervorrichtung von einer Rückseite der Papieroberflächen der 13 und 14 aus gesehen zeigt. Die P1-, P2-, UP1-, UP2-, VP1-, VP2-, WP1-, WP2-, UN-, VN- und WN-Anschlüsse nach dem Verbindungssteg-Schneidprozess weisen jeweils eine im Verbindungssteg-Schneidprozess gebildete Verbindungssteg-Schneidmarke bei einem Teilbereich auf, der durch ein in 15 gezeigtes gestricheltes Viereck repräsentiert wird.
  • Wie oben beschrieben wurde, ist gemäß der dritten bevorzugten Ausführungsform, wenn selbst mit einem mit je einem Leistungschip-Die-Pad 12 verbundenen Anschluss eine ausreichende Stromführungskapazität sichergestellt werden kann, einer der beiden, mit dem Leistungschip-Die-Pad 12 verbundenen Anschlüsse so geschaffen, dass er als Blindanschluss dient, und solch ein Blindanschluss wird nicht zur Montage der Halbleitervorrichtung auf dem Substrat genutzt. Dies kann verhindern, dass ein unnötiger Anschluss auf dem Substrat angeordnet wird.
  • Im Kontakt-Umformungsprozess wird der Blindanschluss nicht gebogen. Das heißt, da die Anzahl an Anschlüssen, die gebogen werden müssen, um die Anzahl an Blindanschlüssen reduziert ist, wird das Biegen erleichtert.
  • <Vierte bevorzugte Ausführungsform>
  • Eine vierte bevorzugte Ausführungsform ist dadurch gekennzeichnet, dass die Leistungschips 2 und die Freilaufdioden 3, die in der Halbleitervorrichtung gemäß den ersten bis dritten bevorzugten Ausführungsformen enthalten sind, jeweils aus einem Halbleiter mit breiter Bandlücke gebildet sind. Beispiele des Halbleiters mit breiter Bandlücke umfassen hierin SiC und GaN. Die vierte bevorzugte Ausführungsform ist in den übrigen Strukturen der Halbleitervorrichtung und dem Verfahren zum Herstellen der Halbleitervorrichtung mit beliebigen der ersten bis dritten bevorzugten Ausführungsform identisch; somit werden im Folgenden keine detaillierten Beschreibungen der übrigen Strukturen der Halbleitervorrichtung und des Verfahrens zum Herstellen der Halbleitervorrichtung gegeben.
  • Da die Leistungschips 2 und die Freilaufdioden 3, die jeweils aus dem Halbleiter mit breiter Bandlücke gebildet sind, eine hohe Durchbruchspannung und eine hohe zulässige Stromdichte aufweisen, können die Leistungschips 2 und die Freilaufdioden 3 verkleinert werden. Deshalb ist es möglich, die Halbleitervorrichtung, die die Leistungschips 2 und die Freilaufdioden 3, die verkleinert sind, enthält, zu verkleinern.
  • Da die Leistungschips 2 und die Freilaufdioden 3, die jeweils aus dem Halbleiter mit breiter Bandlücke gebildet sind, eine hohe thermische Stabilität aufweisen, können Wärmeableitungslamellen eines Kühlkörpers verkleinert werden.
  • Da die Leistungschips 2 und die Freilaufdioden 3, die jeweils aus dem Halbleiter mit breiter Bandlücke gebildet sind, einen geringen Leistungsverlust aufweisen, können die Leistungschips 2 und die Freilaufdioden 3 effizienter ausgestaltet werden, was wiederum ermöglicht, die Effizienz der Halbleitervorrichtung zu steigern.
  • Obgleich es wünschenswert ist, dass sowohl der Leistungschip 2 als auch die Freilaufdiode 3 aus dem Halbleiter mit breiter Bandlücke gebildet werden, kann nur der Leistungschip 2 oder die Freilaufdiode 3 aus dem Halbleiter mit breiter Bandlücke gebildet werden, und selbst mit dieser Struktur kann der gleiche Effekt wie oben beschrieben erhalten werden.
  • Man beachte, dass die vorliegende Erfindung innerhalb des Umfangs der vorliegenden Erfindung durch jede beliebige Kombination der bevorzugten Ausführungsformen implementiert werden kann und jede der bevorzugten Ausführungsformen gegebenenfalls modifiziert oder weggelassen werden kann.
  • Während die Erfindung im Detail dargestellt und beschrieben wurde, ist die vorhergehende Beschreibung in allen Aspekten veranschaulichend und nicht einschränkend. Es versteht sich daher, dass zahlreiche Modifikationen und Variationen konzipiert werden können, ohne vom Umfang der Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • JP 2016111088 [0002, 0003]

Claims (8)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren die Schritte aufweist: (a) Vorbereiten eines Leiterrahmens (9), der ein Schaltelement-Die-Pad (12), mit dem zwei Anschlüsse verbunden sind, wobei die beiden Anschlüsse in Draufsicht auf einer ersten Seite angeordnet sind, ein Steuerungselement-Die-Pad (13), mit dem ein Anschluss verbunden ist, wobei der eine Anschluss auf einer der ersten Seite entgegengesetzten zweiten Seite angeordnet ist, und Verbindungsstegteile (14, 15) umfasst, die zwischen einer Vielzahl von Anschlüssen, die zumindest die beiden Anschlüsse umfassen, verbinden; (b) Platzieren eines Schaltelements (2) und eines Diodenelements (3) auf dem Schaltelement-Die-Pad (12) und Platzieren, auf dem Steuerungselement-Die-Pad (13), eines Steuerungselements (5), das dafür konfiguriert ist, das Schaltelement (2) zu steuern; (c) Einkapseln des Schaltelements (2), des Diodenelements (3) und des Steuerungselements (5) in einem Formharz (8), so dass ermöglicht wird, dass die Verbindungsstegteile (14, 15) außen freiliegen und eine Vielzahl von Anschlüssen, die die beiden Anschlüsse und den einen Anschluss umfassen, nach außen vorsteht; und (d) Entfernen der Verbindungsstegteile (14, 15) mit Ausnahme des die beiden Anschlüsse verbindenden Verbindungsstegteils (14).
  2. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass all die Verbindungsstegteile (14, 15) im Schritt (d) entfernt werden.
  3. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass im Schritt (d) ein erster Anschluss der beiden Anschlüsse ein Blindanschluss ist, der kürzer als ein zweiter Anschluss der beiden Anschlüsse ist.
  4. Verfahren zum Herstellen einer Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass zumindest eines des Schaltelements (2) und des Diodenelements (3) aus einem Halbleiter mit breiter Bandlücke gebildet ist.
  5. Halbleitervorrichtung, aufweisend: ein Schaltelement (2) und ein Diodenelement (3), die auf einem Schaltelement-Die-Pad (12) platziert sind, mit dem zwei Anschlüsse verbunden sind, wobei die beiden Anschlüsse in Draufsicht auf einer ersten Seite angeordnet sind; ein Steuerungselement (5), das auf einem Steuerungselement-Die-Pad (13) platziert ist, mit dem ein Anschluss verbunden ist, wobei das Steuerungselement (5) dafür konfiguriert ist, das Schaltelement (2) zu steuern, wobei der eine Anschluss auf einer der ersten Seite entgegengesetzten zweiten Seite angeordnet ist; ein Verbindungsstegteil (14), das zwischen den beiden Anschlüssen verbindet; und ein Formharz (8), das das Schaltelement (2), das Diodenelement (3) und das Steuerungselement (5) so einkapselt, dass ermöglicht wird, dass das Verbindungsstegteil (14) außen freiliegt und eine Vielzahl von Anschlüssen, die die beiden Anschlüsse und den einen Anschluss umfassen, nach außen vorsteht.
  6. Halbleitervorrichtung, umfassend: ein Schaltelement (2) und ein Diodenelement (3), die auf einem Schaltelement-Die-Pad (12) platziert sind, mit dem zwei Anschlüsse verbunden sind, wobei die beiden Anschlüsse in Draufsicht auf einer ersten Seite angeordnet sind; ein Steuerungselement (5), das auf einem Steuerungselement-Die-Pad (13) platziert ist, mit dem ein Anschluss verbunden ist, wobei das Steuerungselement (5) dafür konfiguriert ist, das Schaltelement (2) zu steuern, wobei der eine Anschluss auf einer der ersten Seite entgegengesetzten zweiten Seite angeordnet ist; und ein Formharz (8), das das Schaltelement (2), das Diodenelement (3) und das Steuerungselement (5) so einkapselt, dass ermöglicht wird, dass eine Vielzahl von Anschlüssen, die die beiden Anschlüsse und den einen Anschluss umfassen, nach außen vorsteht, dadurch gekennzeichnet, dass die beiden Anschlüsse Verbindungssteg-Schnittmarken aufweisen.
  7. Halbleitervorrichtung nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass ein erster Anschluss der beiden Anschlüsse ein Blindanschluss ist, der kürzer als ein zweiter Anschluss der beiden Anschlüsse ist.
  8. Halbleitervorrichtung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass zumindest eines des Schaltelements (2) und des Diodenelements (3) aus einem Halbleiter mit breiter Bandlücke gebildet ist.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023112735A1 (ja) * 2021-12-17 2023-06-22 ローム株式会社 電子装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6245054A (ja) * 1985-08-21 1987-02-27 Nec Corp 半導体装置
JPS62205653A (ja) * 1986-03-06 1987-09-10 Mitsui Haitetsuku:Kk リ−ドフレ−ムおよび半導体装置の製造方法
JPH02222568A (ja) * 1989-02-23 1990-09-05 Hitachi Ltd 半導体装置およびその製造方法、並びにその半導体装置の位置合わせ方法および位置合わせ装置
JP2832852B2 (ja) * 1990-02-28 1998-12-09 株式会社日立製作所 半導体装置
JP3812447B2 (ja) * 2002-01-28 2006-08-23 富士電機デバイステクノロジー株式会社 樹脂封止形半導体装置
WO2011142006A1 (ja) * 2010-05-12 2011-11-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6345583B2 (ja) 2014-12-03 2018-06-20 ルネサスエレクトロニクス株式会社 半導体装置
JPWO2017002268A1 (ja) * 2015-07-02 2017-10-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6673012B2 (ja) * 2016-05-26 2020-03-25 三菱電機株式会社 半導体装置およびその製造方法
JP6610568B2 (ja) * 2017-01-16 2019-11-27 株式会社デンソー 半導体装置
JP6750514B2 (ja) * 2017-01-18 2020-09-02 株式会社デンソー 半導体装置
JP7006120B2 (ja) * 2017-10-19 2022-01-24 株式会社デンソー リードフレーム
JP7238277B2 (ja) * 2018-06-14 2023-03-14 富士電機株式会社 半導体装置、リードフレーム及び半導体装置の製造方法

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