JP2020155532A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Abstract

【課題】本発明は、基板への実装性を向上させることが可能な半導体装置の製造方法および半導体装置を提供することを目的とする。【解決手段】本発明による半導体装置の製造方法は、（ａ）２本の端子に接続されたパワーチップ用ダイパッド１２と、１本の端子に接続された制御素子用ダイパッド１３と、２本の端子を含む複数の端子間を連結するタイバー部１４，１５とを有するリードフレーム９を準備する工程と、（ｂ）パワーチップ用ダイパッド１２にパワーチップ２およびフリーホイールダイオード３を載置し、制御素子用ダイパッド１３にＩＣ１０，１１を載置する工程と、（ｃ）タイバー部１４，１５が外部に露出しかつ２本の端子および１本の端子を含む複数の端子が外方に突出するようにモールド樹脂８で封止する工程と、（ｄ）タイバー部１４，１５を、２本の端子を連結するタイバー部１４を残して削除する工程とを備える。【選択図】図３

Description

本発明は、半導体装置の製造方法および半導体装置に関する。
従来、１つのダイパッドに２本の端子が接続された半導体装置が開示されている（例えば、特許文献１参照）。
特開２０１６−１１１０８８号公報
特許文献１に開示されている半導体装置を大電力用途で使用する場合、絶縁距離および空間距離を確保するために、半導体装置に設けるパワー側端子の端子ピッチを広くする必要がある。ここで、パワー側端子とは、スイッチング素子であるパワーチップが載置されるダイパッドに接続されている端子のことをいう。パワー側端子の端子ピッチを広くする場合は、製造上の理由からパワー側端子間にタイバー部を設ける必要があるが、ダイパッドのばたつきを低減するために、ダイパッドからタイバー部までのフレームのつなぎ幅を太くしなければならない。しかし、加工上の理由から、つなぎ幅とパワー側端子の太さとは揃える必要があるため、つなぎ幅を太くするとパワー側端子も太くなる。その結果、パワー側端子の太さと制御側端子の太さとを揃えることができなくなる。従って、半導体装置を基板に実装する際に、パワー側端子および制御側端子の両方に均一の応力がかからない、あるいはパワー側端子と制御側端子とではんだの溶け方が均一にならないなど、半導体装置の基板への実装性が悪くなるという問題が生じる。ここで、パワー側端子とは、パワーチップを制御するＩＣ（Integrated Circuit）が載置されるダイパッドに接続されている端子のことをいう。
本発明は、このような問題を解決するためになされたものであり、基板への実装性を向上させることが可能な半導体装置の製造方法および半導体装置を提供することを目的とする。
上記の課題を解決するために、本発明による半導体装置の製造方法は、（ａ）平面視における一辺側に配置された２本の端子に接続されたスイッチング素子用ダイパッドと、一辺に対向する他辺側に配置された１本の端子に接続された制御素子用ダイパッドと、少なくとも２本の端子を含む複数の端子間を連結するタイバー部とを有するリードフレームを準備する工程と、（ｂ）スイッチング素子用ダイパッドにスイッチング素子およびダイオード素子を載置し、制御素子用ダイパッドにスイッチング素子を制御する制御素子を載置する工程と、（ｃ）タイバー部が外部に露出し、かつ２本の端子および１本の端子を含む複数の端子が外方に突出するように、スイッチング素子、ダイオード素子、および制御素子をモールド樹脂で封止する工程と、（ｄ）タイバー部を、２本の端子を連結するタイバー部を残して削除する工程とを備える。
本発明によると、半導体装置の製造方法は、（ａ）平面視における一辺側に配置された２本の端子に接続されたスイッチング素子用ダイパッドと、一辺に対向する他辺側に配置された１本の端子に接続された制御素子用ダイパッドと、少なくとも２本の端子を含む複数の端子間を連結するタイバー部とを有するリードフレームを準備する工程と、（ｂ）スイッチング素子用ダイパッドにスイッチング素子およびダイオード素子を載置し、制御素子用ダイパッドにスイッチング素子を制御する制御素子を載置する工程と、（ｃ）タイバー部が外部に露出し、かつ２本の端子および１本の端子を含む複数の端子が外方に突出するように、スイッチング素子、ダイオード素子、および制御素子をモールド樹脂で封止する工程と、（ｄ）タイバー部を、２本の端子を連結するタイバー部を残して削除する工程とを備えるため、基板への実装性を向上させることが可能となる。
本発明の実施の形態１による半導体装置の構成の一例を示す断面図である。 本発明の実施の形態１による半導体装置の製造工程の一例を示すフローチャートである。 本発明の実施の形態１による半導体装置の製造工程の一例を示す平面図である。 本発明の実施の形態１による半導体装置の製造工程の一例を示す平面図である。 本発明の実施の形態１による半導体装置の製造工程の一例を示す平面図である。 本発明の実施の形態１による半導体装置の製造工程の一例を示す側面図である。 本発明の実施の形態１による半導体装置の製造工程の一例を示す平面図である。 本発明の実施の形態１による半導体装置の一例を示す側面図である。 本発明の実施の形態２による半導体装置の製造工程の一例を示す平面図である。 本発明の実施の形態２による半導体装置の製造工程の一例を示す平面図である。 本発明の実施の形態２による半導体装置の製造工程の一例を示す平面図である。 本発明の実施の形態２による半導体装置の一例を示す側面図である。 本発明の実施の形態３による半導体装置の製造工程の一例を示す平面図である。 本発明の実施の形態３による半導体装置の製造工程の一例を示す平面図である。 本発明の実施の形態３による半導体装置の製造工程の一例を示す平面図である。 本発明の実施の形態３による半導体装置の一例を示す側面図である。
本発明の実施の形態について、図面に基づいて以下に説明する。
＜実施の形態１＞
図１は、本実施の形態１による半導体装置の構成の一例を示す断面図である。
図１に示すように、半導体装置は、スイッチング素子であるパワーチップ２、ダイオード素子であるフリーホイールダイオード３、パワーチップ２を制御する制御素子であるＩＣ５、およびブートストラップダイオード６を備えている。パワーチップ２およびフリーホイールダイオード３はダイパッドに載置され、当該ダイパッドにパワー側端子１が接続されている。ＩＣ５およびブートストラップダイオード６はダイパッドに載置され、当該ダイパッドに制御側端子４が接続されている。パワーチップ２、フリーホイールダイオード３、およびＩＣ５は、ワイヤ７で接続されている。
また、パワーチップ２、フリーホイールダイオード３、ＩＣ５、およびブートストラップダイオード６は、モールド樹脂８で封止されている。パワー側端子１および制御側端子４は、モールド樹脂８において対向する側面から外方に突出している。
このように、本実施の形態１による半導体装置は、モールド樹脂８で封止された電力用表面実装型パッケージであり、大電力用途で使用される電力半導体装置である。
図２は、本実施の形態１による半導体装置の製造工程の一例を示すフローチャートである。なお、以下で説明するステップＳ１、ステップＳ２、およびステップＳ３の順序はこれに限るものではなく、任意の順番であってもよい。
ステップＳ１のパワーチップダイボンド工程において、図３に示すように、スイッチング素子用ダイパッドであるパワーチップ用ダイパッド１２上にパワーチップ２を載置し、パワーチップ２とパワーチップ用ダイパッド１２とを電気的に接続する。図３の例では、紙面の上下方向に６つのパワーチップ２が設けられている。パワーチップ用ダイパッド１２は、リードフレーム９の一部である。
ステップＳ２のダイオードダイボンド工程において、図３に示すように、パワーチップ用ダイパッド１２上にフリーホイールダイオード３を載置し、フリーホイールダイオード３とパワーチップ用ダイパッド１２とを電気的に接続する。図３の例では、紙面の上下方向に６つのフリーホイールダイオード３が設けられている。パワーチップ用ダイパッド１２は、リードフレーム９の一部である。
なお、ステップＳ２において、制御素子用ダイパッド１３上にブートストラップダイオード６を載置し、ブートストラップダイオード６と制御素子用ダイパッド１３とを電気的に接続してもよい。図３の例では、紙面の上下方向に３つのブートストラップダイオード６が設けられている。制御素子用ダイパッド１３は、リードフレーム９の一部である。
ステップＳ３のＩＣダイボンド工程において、図３に示すように、ダイパッド上に高圧ＩＣ１０および低圧ＩＣ１１を載置し、高圧ＩＣ１０および低圧ＩＣ１１とダイパッドとを電気的に接続する。なお、高圧ＩＣ１０および低圧ＩＣ１１は、図１に示すＩＣ５に相当する。
ステップＳ４のワイヤボンド工程において、図３に示すように、パワーチップ２とフリーホイールダイオード３、パワーチップ２と高圧ＩＣ１０、パワーチップ２と低圧ＩＣ１１、高圧ＩＣ１０とブートストラップダイオード６などをワイヤ７で電気的に接続する。
ステップＳ５のトランスファーモールド工程において、図３に示すように、タイバー部１４およびタイバー部１５が露出し、かつ各端子が外方に突出するように、パワーチップ２、フリーホイールダイオード３、高圧ＩＣ１０、低圧ＩＣ１１、およびブートストラップダイオード６をモールド樹脂８で封止する。
トランスファーモールド工程の後、Ｐ１端子、Ｐ２端子、ＵＰ１端子、ＵＰ２端子、ＶＰ１端子、ＶＰ２端子、ＷＰ１端子、ＷＰ２端子、ＵＮ端子、ＶＮ端子、およびＷＮ端子は、モールド樹脂８における同一側面から外方に突出している。Ｐ１端子およびＰ２端子は、１つのパワーチップ用ダイパッド１２に接続されている。ＵＰ１端子およびＵＰ２端子は、１つのパワーチップ用ダイパッド１２に接続されている。ＶＰ１端子およびＶＰ２端子は、１つのパワーチップ用ダイパッド１２に接続されている。ＷＰ１端子およびＷＰ２端子は、１つのパワーチップ用ダイパッド１２に接続されている。なお、Ｐ１端子、Ｐ２端子、ＵＰ１端子、ＵＰ２端子、ＶＰ１端子、ＶＰ２端子、ＷＰ１端子、およびＷＰ２端子は、図１に示すパワー側端子１に相当する。
また、ＶＢ（Ｕ）端子、ＶＳ（Ｕ）端子、ＶＢ（Ｖ）端子、ＶＳ（Ｖ）端子、ＶＢ（Ｗ）端子、およびＶＳ（Ｗ）端子は、モールド樹脂８における同一側面から外方に突出している。なお、ＶＢ（Ｕ）端子、ＶＳ（Ｕ）端子、ＶＢ（Ｖ）端子、ＶＳ（Ｖ）端子、ＶＢ（Ｗ）端子、およびＶＳ（Ｗ）端子は、図１に示す制御側端子４に相当する。
Ｐ１端子、Ｐ２端子、ＵＰ１端子、ＵＰ２端子、ＶＰ１端子、ＶＰ２端子、ＷＰ１端子、ＷＰ２端子、ＵＮ端子、ＶＮ端子、およびＷＮ端子と、ＶＢ（Ｕ）端子、ＶＳ（Ｕ）端子、ＶＢ（Ｖ）端子、ＶＳ（Ｖ）端子、ＶＢ（Ｗ）端子、およびＶＳ（Ｗ）端子とは、モールド樹脂８において対向する側面から外方に突出している。すなわち、図３に示すように、Ｐ１端子、Ｐ２端子、ＵＰ１端子、ＵＰ２端子、ＶＰ１端子、ＶＰ２端子、ＷＰ１端子、ＷＰ２端子、ＵＮ端子、ＶＮ端子、およびＷＮ端子は、平面視においてリードフレーム９の一辺側に配置されている。また、ＶＢ（Ｕ）端子、ＶＳ（Ｕ）端子、ＶＢ（Ｖ）端子、ＶＳ（Ｖ）端子、ＶＢ（Ｗ）端子、およびＶＳ（Ｗ）端子は、平面視においてリードフレーム９の一辺に対向する他辺側に配置されている。
ステップＳ６のタイバーカット工程において、Ｐ１端子、Ｐ２端子、ＵＰ１端子、ＵＰ２端子、ＶＰ１端子、ＶＰ２端子、ＷＰ１端子、ＷＰ２端子、ＵＮ端子、ＶＮ端子、およびＷＮ端子の各端子間を連結するタイバー部１４を、Ｐ１端子およびＰ２端子を連結するタイバー部１４と、ＵＰ１端子およびＵＰ２端子を連結するタイバー部１４と、ＶＰ１端子およびＶＰ２端子を連結するタイバー部１４と、ＷＰ１端子およびＷＰ２端子を連結するタイバー部１４を残すように切断して削除する。すなわち、図３においてハッチングが施されたタイバー部１４を削除する。
また、ＶＢ（Ｕ）端子、ＶＳ（Ｕ）端子、ＶＢ（Ｖ）端子、ＶＳ（Ｖ）端子、ＶＢ（Ｗ）端子、およびＶＳ（Ｗ）端子を含む複数の端子間を連結するタイバー部１５を切断して削除する。すなわち、図３においてハッチングが施されたタイバー部１５を削除する。
ステップＳ７のリードカット工程において、リードフレーム９の外周部分を切断して削除する。図４は、リードカット工程後の半導体装置の一例を示す平面図である。図４に示すように、Ｐ１端子およびＰ２端子はタイバー部１４で連結され、ＵＰ１端子およびＵＰ２端子はタイバー部１４で連結され、ＶＰ１端子およびＶＰ２端子はタイバー部１４で連結され、ＷＰ１端子およびＷＰ２端子はタイバー部１４で連結されている。その他の各端子は、モールド樹脂８から独立して突出している。
ステップＳ８のリードフォーミング工程において、図４に示すリードカット工程後の各端子を曲げることによって、各端子を所望の形状にする。このとき、Ｐ１端子、Ｐ２端子、ＵＰ１端子、ＵＰ２端子、ＶＰ１端子、ＶＰ２端子、ＷＰ１端子、およびＷＰ２端子については、図５，６に示すハッチング部を曲げることができる。他の端子については、曲げる箇所に制限はない。
図７，８は、リードフォーミング工程後の半導体装置の一例を示している。なお、図７は、図５の紙面奥から手前の方を見たときの半導体装置を示している。図７に示すように、Ｐ１端子およびＰ２端子と、ＵＰ１端子およびＵＰ２端子と、ＶＰ１端子およびＶＰ２端子と、ＷＰ１端子およびＷＰ２端子とのそれぞれは、タイバー部１４で連結されている。
以上のことから、本実施の形態１によれば、パワーチップ用ダイパッド１２に２本のパワー側端子１を接続しているため、図２に示すステップＳ５のトランスファーモールド工程においてモールド樹脂８で封止する際に生じるパワーチップ用ダイパッド１２のばたつきを低減することができる。これにより、パワーチップ用ダイパッド１２の下側に設けられる図示しない樹脂の厚さを薄くすることができるため、放熱性が向上する。
Ｐ１端子およびＰ２端子と、ＵＰ１端子およびＵＰ２端子と、ＶＰ１端子およびＶＰ２端子と、ＷＰ１端子およびＷＰ２端子とのそれぞれがタイバー部１４で連結されているため、通電能力が向上する。
Ｐ１端子およびＰ２端子と、ＵＰ１端子およびＵＰ２端子と、ＶＰ１端子およびＶＰ２端子と、ＷＰ１端子およびＷＰ２端子とのそれぞれがタイバー部１４で連結されているため、Ｐ１端子、Ｐ２端子、ＵＰ１端子、ＵＰ２端子、ＶＰ１端子、ＶＰ２端子、ＷＰ１端子、およびＷＰ２端子を所望の太さにすることができる。これにより、Ｐ１端子、Ｐ２端子、ＵＰ１端子、ＵＰ２端子、ＶＰ１端子、ＶＰ２端子、ＷＰ１端子、およびＷＰ２端子を曲げる箇所の太さを揃えることができ、加工性を向上させることができる。
Ｐ１端子およびＰ２端子と、ＵＰ１端子およびＵＰ２端子と、ＶＰ１端子およびＶＰ２端子と、ＷＰ１端子およびＷＰ２端子とのそれぞれがタイバー部１４で連結されているため、パワー側端子１の太さと制御側端子４の太さとを揃えることが容易となる。これにより、パワー側端子１の数と制御側端子４の数とを近づけることができるため、半導体装置を基板に実装する際に、パワー側端子１および制御側端子４の両方に均一の応力がかかる、あるいはパワー側端子１と制御側端子４とではんだの溶け方が均一になるなど、半導体装置の基板への実装性が向上する。
＜実施の形態２＞
本実施の形態２では、図２に示すステップＳ６のタイバーカット工程において、Ｐ１端子およびＰ２端子と、ＵＰ１端子およびＵＰ２端子と、ＶＰ１端子およびＶＰ２端子と、ＷＰ１端子およびＷＰ２端子とのそれぞれを連結するタイバー部１４を切断して削除することを特徴とする。その他の半導体装置の構成および半導体装置の製造方法は、実施の形態１と同様であるため、ここでは詳細な説明を省略する。
図９は、本実施の形態２による半導体装置の製造工程の一例を示す平面図であり、タイバーカット工程の一例を示している。
図９に示すように、タイバーカット工程において、Ｐ１端子、Ｐ２端子、ＵＰ１端子、ＵＰ２端子、ＶＰ１端子、ＶＰ２端子、ＷＰ１端子、ＷＰ２端子、ＵＮ端子、ＶＮ端子、およびＷＮ端子の各端子間を連結するタイバー部１４を切断して削除する。すなわち、図９においてハッチングが施されたタイバー部１４を削除する。
また、ＶＢ（Ｕ）端子、ＶＳ（Ｕ）端子、ＶＢ（Ｖ）端子、ＶＳ（Ｖ）端子、ＶＢ（Ｗ）端子、およびＶＳ（Ｗ）端子を含む複数の端子間を連結するタイバー部１５を切断して削除する。すなわち、図９においてハッチングが施されたタイバー部１５を削除する。
タイバーカット工程後、図２に示すステップＳ７のリードカット工程において、リードフレーム９の外周部分を切断して削除する。図１０は、リードカット工程後の半導体装置の一例を示す平面図である。図１０に示すように、各端子はモールド樹脂８から独立して突出している。
図１１，１２は、図２に示すステップＳ８のリードフォーミング工程後の半導体装置の一例を示している。なお、図１１は、図９，１０の紙面奥から手前の方を見たときの半導体装置を示している。タイバーカット工程後のＰ１端子、Ｐ２端子、ＵＰ１端子、ＵＰ２端子、ＶＰ１端子、ＶＰ２端子、ＷＰ１端子、ＷＰ２端子、ＵＮ端子、ＶＮ端子、およびＷＮ端子のそれぞれは、図１１の破線の円で示す箇所に、タイバーカット工程で形成されたタイバーカット痕を有する。
以上のことから、本実施の形態２によれば、各端子間がタイバー部１４で連結されていないため、図２に示すステップＳ８のリードフォーミング工程において端子の曲げ加工が容易となる。特に、Ｐ１端子、Ｐ２端子、ＵＰ１端子、ＵＰ２端子、ＶＰ１端子、ＶＰ２端子、ＷＰ１端子、およびＷＰ２端子は、実施の形態１では曲げる箇所に制限があったが、本実施の形態２では曲げる箇所に制限がない。
各端子間がタイバー部１４で連結されていないため、半導体装置を基板に実装する際に、パワー側端子１および制御側端子４の両方に均一の応力がかかる、あるいはパワー側端子１と制御側端子４とではんだの溶け方が均一になるなど、半導体装置の基板への実装性が向上する。
＜実施の形態３＞
実施の形態１，２では、半導体装置が、大電力用途で使用される電力半導体装置である場合について説明した。本実施の形態３では、大電力用途ではない半導体装置について説明する。具体的には、本実施の形態３では、Ｐ２端子、ＵＰ２端子、ＶＰ２端子、およびＷＰ２端子を通電用の端子ではないダミー端子であることを特徴としている。その他の半導体装置の構成および半導体装置の製造方法は、実施の形態１または実施の形態２と同様であるため、ここでは詳細な説明を省略する。
図１３は、本実施の形態３による半導体装置の製造工程の一例を示す平面図であり、タイバーカット工程の一例を示している。
図９に示すように、Ｐ２端子、ＵＰ２端子、ＶＰ２端子、およびＷＰ２端子は、Ｐ１端子、ＵＰ１端子、ＶＰ１端子、およびＷＰ１端子よりも短いダミー端子である。ダイバーカット工程において、Ｐ１端子、Ｐ２端子、ＵＰ１端子、ＵＰ２端子、ＶＰ１端子、ＶＰ２端子、ＷＰ１端子、ＷＰ２端子、ＵＮ端子、ＶＮ端子、およびＷＮ端子の各端子間を連結するタイバー部１４を切断して削除する。すなわち、図１３においてハッチングが施されたタイバー部１４を削除する。
また、ＶＢ（Ｕ）端子、ＶＳ（Ｕ）端子、ＶＢ（Ｖ）端子、ＶＳ（Ｖ）端子、ＶＢ（Ｗ）端子、およびＶＳ（Ｗ）端子を含む複数の端子間を連結するタイバー部１５を切断して削除する。すなわち、図１３においてハッチングが施されたタイバー部１５を削除する。
タイバーカット工程後、図２に示すステップＳ７のリードカット工程において、リードフレーム９の外周部分を切断して削除する。図１４は、リードカット工程後の半導体装置の一例を示す平面図である。
図１５，１６は、図２に示すステップＳ８のリードフォーミング工程後の半導体装置の一例を示している。なお、図１５は、図１３，１４の紙面奥から手前の方を見たときの半導体装置を示している。タイバーカット工程後のＰ１端子、Ｐ２端子、ＵＰ１端子、ＵＰ２端子、ＶＰ１端子、ＶＰ２端子、ＷＰ１端子、ＷＰ２端子、ＵＮ端子、ＶＮ端子、およびＷＮ端子のそれぞれは、図１５の破線の四角で示す箇所に、タイバーカット工程で形成されたタイバーカット痕を有する。
以上のことから、本実施の形態３によれば、パワーチップ用ダイパッド１２に接続する端子が１本でも通電能力が十分である場合は、パワーチップ用ダイパッド１２に接続されている２本のうちの１本をダミー端子とし、当該ダミー端子を基板への実装に使用しないようにする。これにより、基板に不要な端子を配置することを防ぐことができる。
リードフォーミング工程において、ダミー端子は曲げない。すなわち、ダミー端子の数分だけ曲げが必要な端子の数が減少するため、曲げ加工が容易となる。
＜実施の形態４＞
本実施の形態４では、実施の形態１〜３による半導体装置が備えるパワーチップ２およびフリーホイールダイオード３は、ワイドバンドギャップ半導体で構成されることを特徴としている。ここで、ワイドバンドギャップ半導体としては、例えば、ＳｉＣおよびＧａＮなどがある。その他の半導体装置の構成および半導体装置の製造方法は、実施の形態１〜３のいずれかと同様であるため、ここでは詳細な説明を省略する。
ワイドバンドギャップ半導体で構成されるパワーチップ２およびフリーホイールダイオード３は、耐電圧性が高くかつ許容電流密度も高いため、パワーチップ２およびフリーホイールダイオード３の小型化が可能である。従って小型化したパワーチップ２およびフリーホイールダイオード３を備える半導体装置の小型化が可能となる。
ワイドバンドギャップ半導体で構成されるパワーチップ２およびフリーホイールダイオード３は、耐熱性が高いため、ヒートシンクの放熱フィンの小型化が可能となる。
ワイドバンドギャップ半導体で構成されるパワーチップ２およびフリーホイールダイオード３は、電力損失が低いため、パワーチップ２およびフリーホイールダイオード３の高効率化が可能となり、延いては半導体装置の高効率化が可能となる。
パワーチップ２およびフリーホイールダイオード３の両方がワイドギャップ半導体で構成されることが望ましいが、パワーチップ２およびフリーホイールダイオード３のうちのいずれか一方がワイドギャップ半導体で構成されてもよく、この場合も上記と同様の効果が得られる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ パワー側端子、２ パワーチップ、３ フリーホイールダイオード、４ 制御側端子、５ ＩＣ、６ ブートストラップダイオード、７ ワイヤ、８ モールド樹脂、９ リードフレーム、１０ 高圧ＩＣ、１１ 低圧ＩＣ、１２ パワーチップ用ダイパッド、１３ 制御素子用ダイパッド、１４ タイバー部、１５ タイバー部。

Claims (8)

  1. （ａ）平面視における一辺側に配置された２本の端子に接続されたスイッチング素子用ダイパッドと、前記一辺に対向する他辺側に配置された１本の端子に接続された制御素子用ダイパッドと、少なくとも前記２本の端子を含む複数の端子間を連結するタイバー部とを有するリードフレームを準備する工程と、
    （ｂ）前記スイッチング素子用ダイパッドにスイッチング素子およびダイオード素子を載置し、前記制御素子用ダイパッドに前記スイッチング素子を制御する制御素子を載置する工程と、
    （ｃ）前記タイバー部が外部に露出し、かつ前記２本の端子および前記１本の端子を含む複数の端子が外方に突出するように、前記スイッチング素子、前記ダイオード素子、および前記制御素子をモールド樹脂で封止する工程と、
    （ｄ）前記タイバー部を、前記２本の端子を連結する前記タイバー部を残して削除する工程と、
    を備える、半導体装置の製造方法。
  2. 前記工程（ｄ）において、全ての前記タイバー部を削除することを特徴とする、請求項１に記載の半導体装置の製造方法。
  3. 前記工程（ｄ）において、前記２本の端子のうちの一方の端子は、他方の端子よりも短いダミー端子であることを特徴とする、請求項１または２に記載の半導体装置の製造方法。
  4. 前記スイッチング素子および前記ダイオード素子のうちの少なくとも一方は、ワイドバンドギャップ半導体で構成されることを特徴とする、請求項１から３のいずれか１項に記載の半導体装置の製造方法。
  5. 平面視における一辺側に配置された２本の端子に接続されたスイッチング素子用ダイパッドに載置されたスイッチング素子およびダイオード素子と、
    前記一辺に対向する他辺側に配置された１本の端子に接続された制御素子用ダイパッドに載置された、前記スイッチング素子を制御する制御素子と、
    前記２本の端子間を連結するタイバー部と、
    前記タイバー部が外部に露出し、かつ前記２本の端子および前記１本の端子を含む複数の端子が外方に突出するように、前記スイッチング素子、前記ダイオード素子、および前記制御素子を封止するモールド樹脂と、
    を備える、半導体装置。
  6. 平面視における一辺側に配置された２本の端子に接続されたスイッチング素子用ダイパッドに載置されたスイッチング素子およびダイオード素子と、
    前記一辺に対向する他辺側に配置された１本の端子に接続された制御素子用ダイパッドに載置された、前記スイッチング素子を制御する制御素子と、
    前記２本の端子および前記１本の端子を含む複数の端子が外方に突出するように、前記スイッチング素子、前記ダイオード素子、および前記制御素子を封止するモールド樹脂と、
    を備え、
    前記２本の端子は、タイバーカット痕を有することを特徴とする、半導体装置。
  7. 前記２本の端子のうちの一方の端子は、他方の端子よりも短いダミー端子であることを特徴とする、請求項５または６に記載の半導体装置。
  8. 前記スイッチング素子および前記ダイオード素子のうちの少なくとも一方は、ワイドバンドギャップ半導体で構成されることを特徴とする、請求項５から７のいずれか１項に記載の半導体装置。
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