DE102015221466A1 - Leistungshalbleitervorrichtung - Google Patents

Leistungshalbleitervorrichtung Download PDF

Info

Publication number
DE102015221466A1
DE102015221466A1 DE102015221466.4A DE102015221466A DE102015221466A1 DE 102015221466 A1 DE102015221466 A1 DE 102015221466A1 DE 102015221466 A DE102015221466 A DE 102015221466A DE 102015221466 A1 DE102015221466 A1 DE 102015221466A1
Authority
DE
Germany
Prior art keywords
layer
region
igbt
diode
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102015221466.4A
Other languages
English (en)
Other versions
DE102015221466B4 (de
Inventor
Tetsuo Takahashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102015221466A1 publication Critical patent/DE102015221466A1/de
Application granted granted Critical
Publication of DE102015221466B4 publication Critical patent/DE102015221466B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
    • H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H01L27/0664—Vertical bipolar transistor in combination with diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]

Abstract

Schaltverluste werden reduziert. Eine erste Oberfläche (S1) einer Halbleiterbasisplatte (71) weist einen in einem IGBT-Bereich (81) enthaltenen Teil und einen in einem Diodenbereich (82) enthaltenen Teil auf. In der ersten Oberfläche (S1) geformte Gräben (TR) weisen einen Gate-Graben und einen zwischen dem Gate-Graben und dem Diodenbereich (82) angeordneten Randgraben auf. Eine vierte Schicht (41) der Halbleiterbasisplatte (71) ist auf der ersten Oberfläche (S1) vorgesehen und weist einen in dem Diodenbereich (82) enthaltenen Bereich auf. Die vierte Schicht (41) weist einen grabenbedeckenden Wannenbereich (16B), der den tiefsten Teil des Randgrabens bedeckt, eine Mehrzahl von isolierten Wannenbereichen (16F) und einen Diffusionsbereich (17) auf, der den grabenbedeckenden Wannenbereich (16B) und die isolierten Wannenbereiche (16F) verbindet. Der Diffusionsbereich (17) weist eine geringere Störstellendichte auf als die der isolierten Wannenbereiche (16F). Eine erste Elektrode (11) hat Kontakt mit den isolierten Wannenbereichen und liegt entfernt von dem Diffusionsbereich (17).

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf eine Leistungshalbleitervorrichtung und insbesondere auf eine Leistungshalbleitervorrichtung, die einen IGBT-Bereich und einen Diodenbereich zum Rückwärtsleiten des IGBT-Bereichs aufweist.
  • Beschreibung des Stands der Technik
  • Es gibt im Allgemeinen verschiedene Anforderungen an Leistungshalbleitervorrichtungen wie Verlustreduzierung, die Fähigkeit zum Verkraften einer hohen Spannung und die Garantie auf dem Gebiet der Sicherheitsfunktion, um einen Ausfall von Elementen während eines Betriebs zu vermeiden. Während diese Anforderungen erfüllt werden, ist auch die Verringerung einer Größe und eines Gewichts von Vorrichtungen fortgeschritten. Es gibt auch Anforderungen für die Fähigkeit, die vorstehenden Anforderungen zu geringstmöglichen Kosten zu erfüllen. Der Fortschritt dieser Leistungshalbleitervorrichtungs-Technologie führt zum Einbeziehen von globaler Umwelt hinsichtlich einer Reduzierung eines Energieverbrauchs.
  • Insbesondere wurde für Leistungshalbleitervorrichtungen, die Funktionen eines Bipolar-Transistors mit isolierten Gate (IGBT) und einer Freilaufdiode (FWD) aufweisen, ein rückwärtsleitender IGBT (RC-IGBT), der eine Struktur aufweist, in der sowohl der IGBT als auch die FWD auf einer einzigen Halbleiterbasisplatte ausgebildet sind, als ein Verfahren für eine Reduzierung in Größe und Gewicht vorgeschlagen. Ein gewöhnlicher IGBT weist nur eine p+-Kollektorschicht auf der rückseitigen Oberfläche der Halbleiterbasisplatte auf, aber ein Merkmal des RC-IGBT ist, dass sowohl eine p+-Kollektorschicht als auch eine n+-Kathodenschicht auf der Halbleiterbasisplatte ausgebildet sind. Der Strompfad des RC-IGBT verläuft durch die p+-Kollektorschicht, wenn der RC-IGBT als ein IGBT arbeitet, wogegen er durch die n+-Kathodenschicht verläuft, wenn der RC-IGBT als eine FWD arbeitet. Um den Schaltverlust des RC-IGBT zu unterdrücken, muss die FWD einen niedrigen Erholungsstrom und einen niedrigen Durchlassspannungsabfall kombinieren.
  • Lebensdauer-Steuerungstechnologie ist als ein Verfahren bekannt, um den Erholungsstrom der FWD zu reduzieren, aber dieses Verfahren weist ein Ausgleichsverhältnis mit einem Durchlassspannungsabfall auf. Insbesondere kann in dem Fall des RC-IGBT, der eine FWD und einen IGBT auf der gleichen Basisplatte aufweist, Lebensdauersteuerung zu einem Ansteigen einer Spannung im EIN-Zustand führen, wenn der RC-IGBT als ein IGBT arbeitet.
  • Ein anderes Problem speziell für den RC-IGBT ist ein Ansteigen eines Stationärzustandsverlustes, der durch ein Ansteigen der Durchlassspannung aufgrund eines schnellen Zurückspringens (im Folgenden auch als Snapback bezeichnet) verursacht wird, wenn der RC-IGBT als ein IGBT oder als eine FWD arbeitet, was im Folgenden detailliert beschrieben wird.
  • Um eine geringe Durchlassspannung beizubehalten, wenn der RC-IGBT als ein IGBT arbeitet, ist es notwendig, eine Leitfähigkeitsmodulation durch ein Vorspannen der pn-Verbindung zwischen der p+-Kollektorschicht und einer n-Schicht einschließlich einer n–-Drift-Schicht in Vorwärtsrichtung zu verursachen, so dass Löcher von der p+-Kollektorschicht in die n–-Drift-Schicht injiziert werden. Der RC-IGBT weist jedoch nicht nur die p+-Kollektorschicht sondern auch die n+-Kathodenschicht auf der rückseitigen Oberfläche der Halbleiterbasisplatte auf, sodass es einen Pfad gibt, über den ein Elektronenstrom von der Emitterelektrode in die n+-Kathodenschicht fließt. Somit tritt ein Snapback auf, bis die vorstehend genannte pn-Verbindung eingeschaltet wird, und dies verhindert, dass eine Leitfähigkeitsmodulation auftritt. Dies erhöht die Spannung in einem EIN-Zustand des IGBT in einem Niederstrombereich und vergrößert entsprechend den Stationärzustandsverlust.
  • Die gleiche Art von Problem tritt auch auf, wenn der RC-IGBT als eine FWD arbeitet, in welcher der Rückwärtsstrom fließt. Wenn ein Kanal einer n-Kanal-MOSFET-Struktur, die in dem IGBT enthalten ist, durch Annehmen der Gate-Spannung als positiv in einen Akkumulationszustand eingestellt ist, gibt es einen Pfad, durch welchen ein Elektronenstrom von der n+-Kathodenschicht in Richtung des Kanals fließt. Somit tritt ein ähnlicher Snapback auf, wie vorstehend beschrieben. Dies erhöht den Durchlassspannungsabfall (Vf) der Diode und erhöht entsprechend den Stationärzustandsverlust.
  • Um den Stationärzustandsverlust zu unterdrücken, ist es notwendig, den vorgehend genannten Snapback zu unterdrücken. Die offengelegte, japanische Patentanmeldung Nr. 2008-53648 offenbart zum Beispiel einen RC-IGBT, der einen ersten Bereich, in dem ein IGBT ausgebildet ist, und einen zweiten Bereich, in dem eine Diode ausgebildet ist, aufweist. Der IGBT-Bereich weist eine Mehrzahl von Zellen auf. Dieser RC-IGBT weist eine geringere Anzahl von Strompfaden auf, die einen Snapback verursachen können, als in dem Fall, in welchem jede Zelle sowohl einen IGBT als auch eine Diode aufweist, wodurch der Einfluss eines Snapback reduziert wird.
  • Die vorstehend beschriebene Technik der offengelegten, japanischen Patentanmeldung Nr. 2008-53648 kann einen Snapback unterdrücken, aber der Schaltverlust kann wegen eines hohen Erholungsstroms, der fließt, wenn der RC-IGBT als eine FWD arbeitet, nicht ausreichend reduziert werden.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung wurde erzielt, um die vorstehend beschriebenen Probleme zu lösen, und es ist eine Aufgabe der vorliegenden Erfindung, eine Leistungshalbleitervorrichtung zur Verfügung zu stellen, die einen IGBT-Bereich und einen Diodenbereich für eine Rückwärtsleitung des IGBT-Bereichs aufweist, und die in der Lage ist, den Schaltverlust zu reduzieren.
  • Eine Leistungshalbleitervorrichtung gemäß einem Aspekt der vorliegenden Erfindung weist einen Trench-Gate-IGBT-Bereich und einen Diodenbereich für eine Rückwärtsleitung des IGBT-Bereichs auf. Die Leistungshalbleitervorrichtung weist eine Halbleiterbasisplatte, eine Gate-Isolierungsschicht, eine Trench-Elektrode, eine Zwischenlagenisolierungsschicht, eine erste Elektrode und eine zweite Elektrode auf.
  • Die Halbleiterbasisplatte weist eine erste Oberfläche und eine zweite Oberfläche gegenüber der ersten Oberfläche auf, wobei die erste Oberfläche einen in dem IGBT-Bereich enthaltenen Teil und einen in dem Diodenbereich enthaltenen Teil aufweist. Die Halbleiterbasisplatte weist eine erste Schicht einer ersten Leiterart, eine zweite Schicht einer zweiten Leiterart, die sich von der ersten Leiterart unterscheidet, eine dritte Schicht der zweiten Leiterart, eine vierte Schicht der zweiten Leiterart, eine fünfte Schicht der ersten Leiterart, eine sechste Schicht der zweiten Leiterart und eine siebte Schicht der ersten Leiterart auf. Die erste Schicht ist auf der ersten Oberfläche und entfernt von der zweiten Oberfläche in dem IGBT-Bereich vorgesehen. Die zweite Schicht ist auf der ersten Oberfläche und entfernt von der zweiten Oberfläche in dem IGBT-Bereich vorgesehen. Die dritte Schicht ist entfernt von der ersten Oberfläche und der zweiten Oberfläche in dem IGBT-Bereich vorgesehen und hat Kontakt mit der ersten Schicht und der zweiten Schicht. Die vierte Schicht weist einen in dem Diodenbereich enthaltenen Teil auf und ist auf der ersten Oberfläche und entfernt von der zweiten Oberfläche vorgesehen. Die fünfte Schicht hat Kontakt mit der dritten Schicht in dem IGBT-Bereich und hat Kontakt mit der vierten Schicht in dem Diodenbereich. Die sechste Schicht ist auf der zweiten Oberfläche vorgesehen, ist mindestens teilweise in dem IGBT-Bereich enthalten und hat Kontakt zu der fünften Schicht. Die siebte Schicht ist auf der zweiten Oberfläche vorgesehen, ist mindestens teilweise in dem Diodenbereich enthalten und hat Kontakt mit der fünften Schicht. Die erste Oberfläche der Halbleiterbasisplatte ist mit einer Mehrzahl von Gräben versehen, von denen jeder eine Seitenwand aufweist. Die Mehrzahl von Gräben weist einen Gate-Graben und einen Randgraben auf, wobei der Gate-Graben eine Gate-Seitenwand aufweist, die eine aus der ersten Schicht, der dritten Schicht und der fünften Schicht geformte Oberfläche als die Seitenwand aufweist und der Randgraben zwischen dem Gate-Graben und dem Diodenbereich angeordnet ist und eine Randseitenwand aufweist, die in Richtung des Diodenbereichs zeigt.
  • Die Gate-Isolierungsschicht bedeckt die Seitenwände der Gräben. Die Grabenelektrode ist über die Gate-Isolierungsschicht in den Gräben vorgesehen. Die Zwischenlagenisolierungsschicht ist auf der ersten Oberfläche der Halbleiterbasisplatte vorgesehen und weist eine IGBT-Öffnung und eine Diodenöffnung auf, wobei die IGBT-Öffnung die erste Schicht und die zweite Schicht freigibt und die Diodenöffnung einen Teil der vierten Schicht freigibt. Die erste Elektrode ist auf der Zwischenlagenisolierungsschicht vorgesehen, hat durch die IGBT-Öffnung Kontakt mit der ersten Schicht und der zweiten Schicht und hat durch die Diodenöffnung Kontakt mit der vierten Schicht. Die zweite Elektrode ist auf der zweiten Oberfläche der Halbleiterbasisplatte vorgesehen und hat Kontakt mit der sechsten Schicht und der siebten Schicht.
  • Die vierte Schicht weist einen grabenbedeckenden Wannenbereich, der einen tiefsten Teil der Randseitenwand bedeckt, eine Mehrzahl von isolierten Wannenbereichen, die getrennt von dem grabenbedeckenden Wannenbereich angeordnet sind, und einen Diffusionsbereich auf, der den grabenbedeckenden Wannenbereich und die Mehrzahl von isolierten Wannenbereichen verbindet. Der Diffusionsbereich weist eine geringere Störstellendichte auf als Störstellendichten des grabenbedeckenden Wannenbereichs und der isolierten Wannenbereiche, wenn Störstellendichten in einer Richtung parallel zu der ersten Oberfläche der Halbleiterbasisplatte verglichen werden. Die erste Elektrode hat Kontakt mit den isolierten Wannenbereichen und liegt entfernt von dem Diffusionsbereich.
  • Eine Leistungshalbleitervorrichtung gemäß einem anderen Aspekt der vorliegenden Erfindung weist einen Trench-Gate-IGBT-Bereich und einen Diodenbereich für eine Rückwärtsleitung des IGBT-Bereichs auf. Die Leistungshalbleitervorrichtung weist eine Halbleiterbasisplatte, eine Gate-Isolierungsschicht, eine Grabenelektrode, eine Zwischenlagenisolierungsschicht, eine erste Elektrode und eine zweite Elektrode auf.
  • Die Halbleiterbasisplatte weist eine erste Oberfläche und eine zweite Oberfläche gegenüber der ersten Oberfläche auf, wobei die erste Oberfläche einen in dem IGBT-Bereich enthaltenen Teil und einen in dem Diodenbereich enthaltenen Teil aufweist. Die Halbleiterbasisplatte weist eine erste Schicht einer ersten Leiterart, eine zweite Schicht einer zweiten Leiterart, die sich von der ersten Leiterart unterscheidet, eine dritte Schicht der zweiten Leiterart, eine vierte Schicht der zweiten Leiterart, eine fünfte Schicht der ersten Leiterart, eine sechste Schicht der zweiten Leiterart und eine siebte Schicht der ersten Leiterart auf. Die erste Schicht ist auf der ersten Oberfläche und entfernt von der zweiten Oberfläche in dem IGBT-Bereich vorgesehen. Die zweite Schicht ist auf der ersten Oberfläche und entfernt von der zweiten Oberfläche in dem IGBT-Bereich vorgesehen. Die dritte Schicht ist entfernt von der ersten Oberfläche und der zweiten Oberfläche in dem IGBT-Bereich vorgesehen und hat Kontakt mit der ersten Schicht und der zweiten Schicht. Die vierte Schicht weist einen in dem Diodenbereich enthaltenen Teil auf und ist auf der ersten Oberfläche und entfernt von der zweiten Oberfläche vorgesehen. Die fünfte Schicht hat Kontakt mit der dritten Schicht in dem IGBT-Bereich und hat Kontakt mit der vierten Schicht in dem Diodenbereich. Die sechste Schicht ist auf der zweiten Oberfläche vorgesehen, ist mindestens teilweise in dem IGBT-Bereich enthalten und hat Kontakt zu der fünften Schicht. Die siebte Schicht ist auf der zweiten Oberfläche vorgesehen, ist mindestens teilweise in dem Diodenbereich enthalten und hat Kontakt mit der fünften Schicht. Die erste Oberfläche der Halbleiterbasisplatte ist mit einer Mehrzahl von Gräben versehen, von denen jeder eine Seitenwand aufweist. Die Mehrzahl von Gräben weist einen Gate-Graben und einen Randgraben auf, wobei der Gate-Graben eine Gate-Seitenwand aufweist, die eine aus der ersten Schicht, der dritten Schicht und der fünften Schicht geformte Oberfläche als die Seitenwand aufweist, und der Randgraben zwischen dem Gate-Graben und dem Diodenbereich angeordnet ist und eine Randseitenwand aufweist, die in Richtung des Diodenbereichs zeigt.
  • Die Gate-Isolierungsschicht bedeckt die Seitenwände der Gräben. Die Grabenelektrode ist über die Gate-Isolierungsschicht in den Gräben vorgesehen. Die Zwischenlagenisolierungsschicht ist auf der ersten Oberfläche der Halbleiterbasisplatte vorgesehen und weist eine IGBT-Öffnung und eine Diodenöffnung auf, wobei die IGBT-Öffnung die erste Schicht und die zweite Schicht freigibt und die Diodenöffnung einen Teil der vierten Schicht freigibt. Die erste Elektrode ist auf der Zwischenlagenisolierungsschicht vorgesehen, hat durch die IGBT-Öffnung Kontakt mit der ersten Schicht und der zweiten Schicht und hat durch die Diodenöffnung Kontakt mit der vierten Schicht. Die zweite Elektrode ist auf der zweiten Oberfläche der Halbleiterbasisplatte vorgesehen und hat Kontakt mit der sechsten Schicht und der siebten Schicht.
  • Die vierte Schicht weist einen grabenbedeckenden Wannenbereich, der einen tiefsten Teil der Randseitenwand bedeckt, eine Mehrzahl von isolierten Wannenbereichen, die getrennt von dem grabenbedeckenden Wannenbereich angeordnet sind, einen Diffusionsbereich, der den grabenbedeckenden Wannenbereich und die Mehrzahl von isolierten Wannenbereichen verbindet, und eine Hochkonzentrationsbereich auf. Wenn Störstellendichten in einer Richtung parallel zu der ersten Oberfläche der Halbleiterbasisplatte verglichen werden, weist der Diffusionsbereich eine geringere Störstellendichte auf als Störstellendichten des grabenbedeckenden Wannenbereichs und der isolierten Wannenbereiche, und der Hochkonzentrationsbereich weist eine höhere Störstellendichte auf als Störstellendichten des grabenbedeckenden Wannenbereichs und der isolierten Wannenbereiche. Die erste Elektrode hat nur Kontakt mit dem Hochkonzentrationsbereich der vierten Schicht.
  • Eine Leistungshalbleitervorrichtung gemäß noch einem weiteren Aspekt der vorliegenden Erfindung weist einen IGBT-Bereich, der eine Mehrzahl von Zellen aufweist, und einen Diodenbereich für eine Rückwärtsleitung des IGBT-Bereichs auf. Die Leistungshalbleitervorrichtung weist eine Halbleiterbasisplatte, eine Zwischenlagenschicht, eine erste Elektrode und eine zweite Elektrode auf.
  • Die Halbleiterbasisplatte weist eine erste Oberfläche und eine zweite Oberfläche gegenüber der ersten Oberfläche auf, wobei die erste Oberfläche einen in dem IGBT-Bereich enthaltenen Teil und einen in dem Diodenbereich enthaltenen Teil aufweist. Die Halbleiterbasisplatte weist eine erste Schicht einer ersten Leiterart, eine zweite Schicht der ersten Leiterart und eine dritte Schicht einer zweiten Leiterart, die sich von der ersten Leiterart unterscheidet, auf. Die erste Schicht ist auf der zweiten Oberfläche vorgesehen und ist mindestens teilweise in dem Diodenbereich enthalten. Die zweite Schicht hat Kontakt mit der ersten Schicht in dem Diodenbereich. Die dritte Schicht ist auf der ersten Oberfläche und entfernt von der zweiten Oberfläche vorgesehen, ist mindestens teilweise in dem Diodenbereich enthalten und hat Kontakt mit der zweiten Schicht.
  • Die Zwischenlagenisolierungsschicht ist auf der ersten Oberfläche der Halbleiterbasisplatte vorgesehen und weist eine Diodenöffnung auf, die einen Teil der dritten Schicht freigibt. Die erste Elektrode ist auf der Zwischenlagenisolierungsschicht vorgesehen und hat durch die Diodenöffnung Kontakt mit der dritten Schicht. Die zweite Elektrode ist auf der zweiten Oberfläche der Halbleiterbasisplatte vorgesehen und hat Kontakt mit der ersten Schicht.
  • Die dritte Schicht weist einen ersten Bereich und eine Mehrzahl von zweiten Bereichen auf, wobei der erste Bereich auf der gesamten ersten Oberfläche in dem Diodenbereich vorgesehen ist und die Mehrzahl von zweiten Bereichen mit einem Abstand voneinander auf dem ersten Bereich vorgesehen sind. Wenn Störstellendichten in einer Richtung parallel zu der ersten Oberfläche der Halbleiterbasisplatte verglichen werden, weist der zweite Bereich eine höhere Störstellendichte auf als eine Störstellendichte des ersten Bereichs. Die erste Elektrode hat nur Kontakt mit dem zweiten Bereich der dritten Schicht.
  • Eine Leistungshalbleitervorrichtung gemäß einem weiteren anderen Aspekt der vorliegenden Erfindung weist einen IGBT-Bereich und einen Diodenbereich für eine Rückwärtsleitung des IGBT-Bereichs auf. Die Leistungshalbleitervorrichtung weist eine Halbleiterbasisplatte, eine Zwischenlagenisolierungsschicht, eine erste Elektrode und eine zweite Elektrode auf.
  • Die Halbleiterbasisplatte weist eine erste Oberfläche und eine zweite Oberfläche gegenüber der ersten Oberfläche auf, wobei die erste Oberfläche einen in dem IGBT-Bereich enthaltenen Teil und einen in dem Diodenbereich enthaltenen Teil aufweist. Die Halbleiterbasisplatte weist eine erste Schicht einer ersten Leiterart, eine zweite Schicht der ersten Leiterart und eine dritte Schicht einer zweiten Leiterart, die sich von der ersten Leiterart unterscheidet, auf. Die erste Schicht ist auf der zweiten Oberfläche vorgesehen und ist mindestens teilweise in dem Diodenbereich enthalten. Die zweite Schicht hat Kontakt mit der ersten Schicht in dem Diodenbereich. Die dritte Schicht ist auf der ersten Oberfläche und entfernt von der zweiten Oberfläche vorgesehen, ist mindestens teilweise in dem Diodenbereich enthalten und hat Kontakt mit der zweiten Schicht.
  • Die Zwischenlagenisolierungsschicht ist auf der ersten Oberfläche der Halbleiterbasisplatte vorgesehen und weist eine Diodenöffnung auf, die einen Teil der dritten Schicht freigibt. Die erste Elektrode ist auf der Zwischenlagenisolierungsschicht vorgesehen und hat durch die Diodenöffnung Kontakt mit der dritten Schicht. Die zweite Elektrode ist auf der zweiten Oberfläche der Halbleiterbasisplatte vorgesehen und hat Kontakt mit der ersten Schicht.
  • Die dritte Schicht weist einen ersten Bereich, einen zweiten von dem ersten Bereich entfernt angeordneten Bereich und einen Diffusionsbereich auf, der den ersten Bereich und den zweiten Bereich verbindet. Wenn Störstellen in einer Richtung parallel zu der ersten Oberfläche der Halbleiterbasisplatte verglichen werden, weist der zweite Bereich eine höhere Störstellendichte auf als eine Störstellendichte des ersten Bereichs und der Diffusionsbereich weist eine geringere Störstellendichte auf als Störstellendichten des ersten Bereichs und des zweiten Bereichs. Die erste Elektrode hat nur Kontakt mit dem zweiten Bereich der dritten Schicht.
  • In der vorstehend beschriebenen Leistungshalbleitervorrichtung gemäß einem Aspekt der vorliegenden Erfindung ist der Diffusionsbereich, der eine geringere Störstellendichte aufweist als diejenigen des grabenbedeckenden Wannenbereichs und der isolierten Wannenbereiche, in der vierten Schicht ausgebildet. Infolgedessen ist im Vergleich zu dem Fall, in welchem die vierte Schicht insgesamt nur mit den Störstellendichten des grabenbedeckenden Bereichs oder der isolierten Wannenbereiche gebildet ist, die durchschnittliche Störstellendichte der vierten Schicht reduziert. Dies hält den Erholungsstrom in dem Diodenbereich niedrig. Die erste Elektrode ist entfernt von dem Diffusionsbereich angeordnet, der eine geringe Störstellendichte aufweist. Dies verhindert, dass die Durchlassspannung in dem Diodenbereich aufgrund eines Spannungsabfalls an einem Kontakt zwischen der ersten Elektrode und einem Teil der vierten Schicht, die eine geringe Störstellendichte aufweist, ansteigt. Aus dem Vorstehenden kann der Diodenbereich beides, eine niedrige Durchlassspannung und einen niedrigen Erholungsstrom, kombinieren. Diesen Diodenbereich als eine Freilaufdiode des IGBT-Bereichs zu verwenden, kann den Schaltverlust der Leistungshalbleitervorrichtung reduzieren.
  • In der vorstehend beschriebenen Leistungshalbleitervorrichtung gemäß einem anderen Aspekt der vorliegenden Erfindung ist der Diffusionsbereich, der eine geringere Störstellendichte aufweist als diejenigen des grabenbedeckenden Wannenbereichs und der isolierten Wannenbereiche, in der vierten Schicht ausgebildet. Infolgedessen ist im Vergleich zu dem Fall, in welchem die vierte Schicht insgesamt nur mit der Störstellendichte des grabenbedeckenden Wannenbereichs oder der isolierten Wannenbereiche gebildet ist, die durchschnittliche Störstellendichte der vierten Schicht reduziert. Dies hält den Erholungsstrom in dem Diodenbereich niedrig. Die erste Elektrode hat nur Kontakt mit dem Hochkonzentrationsbereich der vierten Schicht. Dies verhindert, dass die Durchlassspannung in dem Diodenbereich aufgrund eines Spannungsabfalls an dem Kontakt zwischen der ersten Elektrode und einem Teil der vierten Schicht, die eine niedrige Störstellendichte aufweist, ansteigt. Aus dem Vorstehenden kann der Diodenbereich beides, eine niedrige Durchlassspannung und einen niedrigen Erholungsstrom, kombinieren. Diesen Diodenbereich als eine Freilaufdiode des IGBT-Bereichs zu verwenden, kann den Schaltverlust der Leistungshalbleitervorrichtung reduzieren.
  • In der vorstehend beschriebenen Leistungshalbleitervorrichtung gemäß noch einem weiteren Aspekt der vorliegenden Erfindung ist der erste Bereich, der eine geringere Störstellendichte aufweist als die des zweiten Bereichs, auf der gesamten ersten Oberfläche in dem Diodenbereich der dritten Schicht ausgebildet. Infolgedessen ist die dritte Schicht mit einer geringen Störstellendichte und einer hohen Gleichmäßigkeit in dem Diodenbereich ausgebildet. Dies hält den Erholungsstrom in dem Diodenbereich niedrig. Die erste Elektrode hat nur mit dem zweiten Störstellenbereich der dritten Schicht Kontakt. Dies verhindert, dass die Durchlassspannung in dem Diodenbereich aufgrund eines Spannungsabfalls an einem Kontakt zwischen der ersten Elektrode und einem Teil der dritten Schicht, die eine niedrige Störstellendichte aufweist, ansteigt. Aus dem Vorstehenden kann der Diodenbereich beides, eine niedrige Durchlassspannung und einen niedrigen Erholungsstrom, kombinieren. Die vorstehend beschriebene Wirkung kann weiter erhöht werden, weil der IGBT-Bereich eine Mehrzahl von Zellen aufweist. Diesen Diodenbereich als eine Freilaufdiode des IGBT-Bereichs zu verwenden, kann den Schaltverlust der Leistungshalbleitervorrichtung reduzieren In der vorstehend beschriebenen Leistungshalbleitervorrichtung gemäß einem weiteren anderen Aspekt der vorliegenden Erfindung ist der Diffusionsbereich, der eine geringere Störstellendichte aufweist als diejenigen des ersten Bereichs und des zweiten Bereichs, in der dritten Schicht ausgebildet. Infolgedessen ist im Vergleich zu dem Fall, in welchem die vierte Schicht insgesamt nur mit der Störstellendichte des ersten Bereichs oder zweiten Bereichs gebildet ist, die durchschnittliche Störstellendichte der vierten Schicht reduziert. Dies hält den Erholungsstrom in dem Diodenbereich niedrig. Die erste Elektrode hat nur mit dem zweiten Störstellenbereich der dritten Schicht Kontakt. Dies verhindert, dass die Durchlassspannung in dem Diodenbereich aufgrund eines Spannungsabfalls an einem Kontakt zwischen der ersten Elektrode und einem Teil der dritten Schicht, die eine geringe Störstellendichte aufweist, ansteigt. Aus dem Vorstehenden kann der Diodenbereich beides, eine niedrige Durchlassspannung und einen niedrigen Erholungsstrom, kombinieren. Weiter überlappen der erste Bereich und der zweite Bereich einander nicht. Dies verhindert die Bildung eines Teils, in dem die Störstellendichte lokal die des zweiten Bereichs überschreitet. Somit ist es möglich, Erholungseigenschaften weiter zu verbessern. Diesen Diodenbereich als eine Freilaufdiode des IGBT-Bereichs zu verwenden, kann den Schaltverlust der Leistungshalbleitervorrichtung reduzieren.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden detaillierten Beschreibung der vorliegenden Erfindung in Verbindung mit den begleitenden Zeichnungen offensichtlicher.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Draufsicht, die schematisch eine Anordnung einer Leistungshalbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
  • 2 ist eine Teil-Draufsicht, die schematisch einen Ausschnitt II innerhalb einer gestrichelten Linie in 1 darstellt;
  • 3 ist eine schematische Teil-Querschnittsansicht, geschnitten entlang einer Linie III-III in 2;
  • 4 ist eine schematische Teil-Querschnittsansicht, geschnitten entlang einer Linie IV-IV in 2;
  • 5 ist eine Teil-Draufsicht, die schematisch eine Anordnung einer Leistungshalbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
  • 6 ist eine schematische Teil-Querschnittsansicht, geschnitten entlang einer Linie VI-VI in 5;
  • 7 ist eine schematische Teil-Querschnittsansicht, geschnitten entlang einer Linie VII-VII in 5;
  • 8 ist eine Teil-Draufsicht, die schematisch eine Anordnung einer Leistungshalbleitervorrichtung gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
  • 9 ist eine schematische Teil-Querschnittsansicht, geschnitten entlang einer Linie IX-IX in 8;
  • 10 ist eine schematische Teil-Querschnittsansicht, geschnitten entlang einer Linie X-X in 8;
  • 11 ist eine Teil-Draufsicht, die schematisch eine Anordnung einer Leistungshalbleitervorrichtung gemäß einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
  • 12 ist eine Teil-Draufsicht, die schematisch eine Anordnung einer Leistungshalbleitervorrichtung gemäß einer fünften bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
  • 13 ist eine schematische Teil-Querschnittsansicht, geschnitten entlang einer Linie XIII-XIII in 12;
  • 14 ist eine schematische Teil-Querschnittsansicht, geschnitten entlang einer Linie XIV-XIV in 12;
  • 15 ist eine Teil-Draufsicht, die schematisch eine Anordnung einer Leistungshalbleitervorrichtung gemäß einer sechsten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
  • 16 ist eine schematische Teil-Querschnittsansicht, geschnitten entlang einer Linie XVI-XVI in 15;
  • 17 ist eine schematische Teil-Querschnittsansicht, geschnitten entlang einer Linie XVII-XVII in 15;
  • 18 ist eine Teil-Draufsicht, die schematisch eine Anordnung einer Leistungshalbleitervorrichtung gemäß einer siebten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
  • 19 ist eine schematische Teil-Querschnittsansicht, geschnitten entlang einer Linie XIX-XIX in 18;
  • 20 ist eine schematische Teil-Querschnittsansicht, geschnitten entlang einer Linie XX-XX in 18;
  • Beschreibung der bevorzugten Ausführungsformen
  • Bevorzugte Ausführungsformen der vorliegenden Erfindung werden im Folgenden mit Bezug auf die Zeichnungen beschrieben. Es ist zu beachten, dass einzelne Elemente, die identisch sind oder zueinander korrespondieren, durch die gleichen Bezugszeichen gekennzeichnet sind und redundante Beschreibungen davon weggelassen werden.
  • Erste bevorzugte Ausführungsform
  • Bezüglich 1 weist ein RC-IGBT (Leistungshalbleitervorrichtung) 91 gemäß der vorliegenden bevorzugten Ausführungsform einen IGBT-Bereich 81, einen FWD-Bereich 82 (Diodenbereich) und einen äußeren Umfangsbereich 83 in einer ebenen Anordnung auf. Der IGBT-Bereich 81 ist von der Art eines Trench-Gates. Der FWD-Bereich 82 ist ein Bereich für eine Rückwärtsleitung des IGBT-Bereichs 81. Es ist zu beachten, dass eine Verbindungsstruktur, die zum Beispiel einen Metall-Gate-Verbindungsbereich oder ein Gate-Pad aufweist, in 1 nicht dargestellt ist.
  • 2 ist eine schematische Teil-Draufsicht, die eine Struktur eines Teils II des RC-IGBT 91 innerhalb der gestrichelten Linie in 1 darstellt. 3 und 4 sind schematische Teil-Querschnittsansichten, jeweils entlang der Linie III-III und IV-IV in 2 geschnitten. Um eine Betrachtung zu ermöglichen, ist ein Teil der Struktur, die sich in dem oberen Teil in 3 und 4 befindet, in 2 nicht dargestellt. Bezüglich 2 bis 4 weist der RC-IGBT 91 eine Halbleiterbasisplatte 71, eine Gate-Oxidschicht 8 (Gate-Isolierungsschicht), eine Trench-Elektrode 9, eine Zwischenlagenisolierungsschicht 10, eine Emitterelektrode 11 (erste Elektrode) und eine Kollektorelektrode 12 (zweite Elektrode) auf.
  • Die Halbleiterbasisplatte 71, weist eine oberseitige Oberfläche S1 (erste Oberfläche) und eine rückseitige Oberfläche S2 (zweite Oberfläche gegenüber der ersten Oberfläche) auf. Die oberseitige Oberfläche S1 und die rückseitige Oberfläche S2 weisen jede einen in dem IGBT-Bereich 81 enthaltenen Teil und einen in dem FWD-Bereich 82 enthaltenen Teil auf. Die Halbleiterbasisplatte 71 weist eine n+-Emitterschicht 4 (erste Schicht) eines n-Typs (erste Leiterart), eine p+-Kontaktschicht 5 (zweite Schicht) eines p-Typs (zweite Leiterart, die sich von der ersten Leiterart unterscheidet), eine p-Basisschicht 2 (dritte Schicht) des p-Typs, eine p-Schicht 41 (vierte Schicht) des p-Typs, eine n-Schicht 50 (fünfte Schicht) des n-Typs, eine p+-Kollektorschicht 6 (sechste Schicht) des p-Typs und eine n+-Kathodenschicht 7 (siebte Schicht) des n-Typs auf.
  • Die n+-Emitterschicht 4 ist auf der oberseitigen Oberfläche S1 und entfernt von der rückseitigen Oberfläche S2 in dem IGBT-Bereich 81 vorgesehen. Die p+-Kontaktschicht 5 ist auf der rückseitigen Oberfläche S2 und entfernt von der oberseitigen Oberfläche S1 in dem IGBT-Bereich 81 vorgesehen. Die p-Basisschicht 2 ist entfernt von der oberseitigen Oberfläche S1 und der rückseitigen Oberfläche S2 in dem IGBT-Bereich 81 vorgesehen. Die p-Basisschicht 2 hat Kontakt mit der n+-Emitterschicht 4 und der p+-Kontaktschicht 5. Die p-Schicht 41 weist einen in dem FWD-Bereich 82 enthaltenen Teil auf und ist auf der oberseitigen Oberfläche S1 und entfernt von der rückseitigen Oberfläche S2 vorgesehen. Die n-Schicht 50 hat Kontakt mit der p-Basisschicht 2 in dem IGBT-Bereich 81 und hat Kontakt mit der p-Schicht 41 in dem FWD-Bereich 82. Die p+-Kollektorschicht 6 und die n+-Kathodenschicht 7 sind auf der rückseitigen Oberfläche S2 vorgesehen und haben Kontakt mit der n-Schicht 50. Die p+-Kollektorschicht 6 ist mindestens teilweise in dem IGBT-Bereich 81 enthalten und die n+-Kathodenschicht 7 ist mindestens teilweise in dem FWD-Bereich 82 enthalten.
  • Die n-Schicht 50 weist die n–-Drift-Schicht 1 auf. Ein Teil der n-Schicht 50, der Kontakt mit der p-Basisschicht 2 hat, ist vorzugsweise eine Trägerspeicherschicht 3, die eine höhere Störstellendichte aufweist als die der n–-Drift-Schicht. Ein Teil der n-Schicht 50, der Kontakt mit der p+-Kollektorschicht 6 oder der n+-Kathodenschicht 7 hat, ist vorzugsweise eine Pufferschicht 13, die eine höhere Störstellendichte aufweist als die der n–-Drift-Schicht 1.
  • Die oberseitige Oberfläche S1 der Halbleiterbasisplatte 71 ist mit einer Mehrzahl von Gräben TR versehen, von denen jeder eine Seitenwand aufweist. Die Gräben TR weisen Gate-Gräben und einen Randgraben (am weitesten rechts liegender Graben unter den Gräben TR in 3 oder 4), der zwischen den Gate-Gräben und dem FWD-Bereich 82 angeordnet ist, auf. Die Gate-Gräben weisen jeder eine Gate-Seitenwand auf, die eine Kanaloberfläche aufweist, welche aus der n+-Emitterschicht 4, der p-Basisschicht 2 und der n-Schicht 50 als eine Seitenwand geformt ist. Der Randgraben weist eine Randseitenwand (die rechtsseitige Wand in 3 oder 4) auf, die als eine Seitenwand in Richtung des FWD-Bereichs 82 weist.
  • Die Gate-Oxidschicht 8 bedeckt die Seitenwände der Gräben TR. Die Grabenelektrode 9 ist über die Gate-Oxidschicht 8 in den Gräben TR vorgesehen. Die Grabenelektrode 9 besteht zum Beispiel aus Polysilizium.
  • Die Zwischenlagenisolierungsschicht 10 ist auf der oberseitigen Oberfläche S1 der Halbleiterbasisplatte 71 vorgesehen. Die Zwischenlagenisolierungsschicht 10 weist IGBT-Kontaktöffnungen CI (IGBT-Öffnungen), welche die n+-Emitterschicht 4 und die p+-Kontaktschicht 5 freigeben, und Diodenkontaktöffnungen CF und CB (Diodenöffnungen), die einen Teil der p-Schicht 41 freigeben, auf.
  • Die Emitterelektrode 11 ist auf der Zwischenlagenisolierungsschicht 10 vorgesehen. Die Emitterelektrode 11 hat durch die IGBT-Kontaktöffnungen CI Kontakt mit der n+-Emitterschicht 4 und der p+-Kontaktschicht 5 und hat durch die Diodenkontaktöffnungen CF und CB Kontakt mit der p-Schicht 41.
  • Die Kollektorelektrode 12 ist auf der rückseitigen Oberfläche S2 der Halbleiterbasisplatte 71 vorgesehen. Die Kollektorelektrode 12 hat Kontakt mit der p+-Kollektorschicht 6 und der n+-Kathodenschicht 7.
  • Die p-Schicht 41 weist einen grabenbedeckenden Wannenbereich 16B, eine Mehrzahl von isolierten Wannenbereichen 16F und einen Diffusionsbereich 17 auf. Der grabenbedeckende Wannenbereich 16B bedeckt den tiefsten Teil der Randseitenwand (der Seitenwand des am weitesten rechts liegenden Grabens TR in 3 oder 4) des vorstehend genannten Randgrabens. Mit anderen Worten bedeckt der grabenbedeckende Wannenbereich 16B ein Eckteil des Randgrabens auf der FWD-Bereichsseite. Die isolierten Wannenbereiche 16F sind jeder getrennt von dem grabenbedeckenden Wannenbereich 16B angeordnet. Die isolierten Wannenbereiche 16F sind ebenso mit einem Abstand voneinander angeordnet. Die Breite (Seitwärtsdimension in 3 oder 4) jedes isolierten Wannenbereichs 16F ist kleiner als die des grabenbedeckenden Wannenbereichs 16B. Der Diffusionsbereich 17 verbindet den grabenbedeckenden Wannenbereich 16B und die isolierten Wannenbereiche 16F. Die p-Schicht 41 ist vorzugsweise auf der gesamten oberseitigen Oberfläche S1 in dem FWD-Bereich 82 ausgebildet.
  • Wenn Störstellendichten in einer Richtung parallel zu der oberseitigen Oberfläche S1 der Halbleiterbasisplatte 71 verglichen werden, weist der Diffusionsbereich 17 eine geringere Störstellendichte auf als die des grabenbedeckenden Wannenbereichs 16B und der isolierten Wannenbereiche 16F. Somit variiert die Störstellendichte der p-Schicht 41 an der oberseitigen Oberfläche S1.
  • Die Diodenkontaktöffnungen CF und CB der Zwischenlagenisolierungsschicht 10 geben jeweils die isolierten Wannenbereiche 16F und den grabenbedeckenden Wannenbereich 16B frei. Mit dieser Struktur hat die Emitterelektrode 11 nur Kontakt mit den isolierten Wannenbereichen 16F und dem grabenbedeckenden Wannenbereich 16B der p-Schicht 41 und liegt entfernt von dem Diffusionsbereich 17.
  • Als Nächstes wird nachfolgend ein Verfahren zur Herstellung des RC-IGBT 91 und insbesondere der Ablauf zum Bilden der p-Schicht 41 beschrieben.
  • Zuerst werden Bereiche IJ mit implantierten Ionen durch selektives Implantieren von Störstellenionen in die oberseitige Oberfläche S1 der Halbleiterbasisplatte 71 ausgebildet. Die Positionen der Bereiche IJ mit implantierten Ionen auf der oberseitigen Oberfläche S1 korrespondieren zu den Positionen der grabenbedeckenden Wannenbereiche 16B und der isolierten Wannenbereiche 16F. Die Tiefe des Bereichs IJ mit implantierten Ionen, der zu dem grabenbedeckenden Wannenbereich 16B korrespondiert, und die Tiefe der Bereiche IJ mit implantierten Ionen, die zu den isolierten Wannenbereichen korrespondieren, sind zu der Zeit unmittelbar nach der Ionenimplantation ungefähr die gleichen.
  • Die vorstehend beschriebene Bildung der Bereiche IJ mit implantierten Ionen kann gemeinsam durch Verwenden einer Implantierungsmaske durchgeführt werden, die unter Verwendung einer gewöhnlichen Lithographietechnologie ausgebildet wird. Die implantierten Ionen sind zum Beispiel Bor.
  • Als Nächstes werden die implantierten Störstellen durch eine Wärmebehandlung verbreitet. Diese Verbreitung findet in der Richtung parallel zu der oberseitigen Oberfläche S1 (Seitwärtsrichtung in 3 und 4) und in der Tiefenrichtung senkrecht zu der vorigen Richtung statt. Dies führt zu der Bildung des grabenbedeckenden Wannenbereichs 16B und der isolierten Wannenbereiche 16F, die flacher sind als der grabenbedeckende Wannenbereich 16B. Die Verbreitung, die in der Richtung parallel zu der oberseitigen Oberfläche S1 stattfindet, führt auch zu der Bildung des Diffusionsbereichs 17, der eine relativ geringe Störstellendichte zwischen den Bereichen IJ mit implantierten Ionen aufweist, und reduziert die Störstellendichte der isolierten Wannenbereiche 16F. Hier ist die Breite (Seitwärtsdimension in 3 und 4) des grabenbedeckenden Wannenbereichs 16B ausreichend größer als die Breite jedes isolierten Wannenbereichs 16F. Dies unterdrückt eine Reduzierung einer Störstellendichte des grabenbedeckenden Wannenbereichs 16B aufgrund der Diffusion.
  • Wie vorstehend beschrieben, werden der grabenbedeckende Wannenbereich 16B, der an der Grenze zwischen dem IGBT-Bereich 81 und dem FWD-Bereich 82 angeordnet ist, und die isolierten Wannenbereiche 16F und der Diffusionsbereich 17, die angrenzend an den grabenbedeckenden Wannenbereich 16B in dem FWD-Bereich 82 angeordnet sind und geringere Störstellendichten als die des grabenbedeckenden Wannenbereichs 16B aufweisen, gemeinsam auf der oberseitigen Oberfläche S1 der Halbleiterbasisplatte 71 ausgebildet. Es ist zu beachten, dass der Diffusionsbereich 17 ein Bereich ist, in welchem Störstellen durch die Verbreitung eingeführt werden und nicht durch die Ionenimplantation. Somit ist, wenn in der oberseitigen Oberfläche S1 verglichen wird, die Störstellendichte des Diffusionsbereichs 17 geringer als diejenigen des grabenbedeckenden Wannenbereichs 16B und der isolierten Wannenbereiche 16F.
  • Die durchschnittliche Störstellendichte der isolierten Wannenbereiche 16F und des Diffusionsbereichs 17 kann abhängig von dem Muster der Bereiche IJ mit implantierten Ionen auf der oberseitigen Oberfläche S1 angepasst werden, und kann insbesondere abhängig von der Dimension der Breite des Musters und der Intervalle in dem Muster angepasst werden. Die Anpassung an ein Muster erlaubt, dass die gesamte oberseitige Oberfläche S1 in dem Diodenbereich 82 nach dem Verbreitungsprozess von dem p-Typ sein kann. Zum Beispiel kann, wenn die durchschnittliche Oberflächenstörstellendichte der isolierten Wannenbereiche 16F und des Diffusionsbereichs 17 unter der Bedingung, dass die Oberflächenstörstellendichte des grabenbedeckenden Wannenbereichs 16B 1 × 1018/cm3 ist, auf 5 × 1016/cm3 festgelegt ist, der Anteil der isolierten Wannenbereiche 16F, welche die oberseitige Oberfläche S1 in dem FWD-Bereich 82 einnehmen, auf 1/20 festgelegt werden. Zum Beispiel können, wenn die isolierten Wannenbereiche 16F in der Form eines Quadrats auf der oberseitigen Oberfläche S1 angeordnet sind, 1,0 μm große isolierte Wannenbereiche 16F innerhalb eines Quadrats mit der Kantenlänge von 201/2 μm 4,5 μm gebildet werden. Die durchschnittliche Störstellendichte der isolierten Wannenbereiche 16F und des Diffusionsbereichs 17 ist vorzugsweise eingestellt, größer oder gleich 1 × 1016/cm3 und kleiner oder gleich 1 × 1018/cm3 zu sein. In diesem Fall ist es möglich, Probleme wie eine Reduzierung einer Spannungsfestigkeit zu vermeiden und eine angemessene Balance zwischen einem Bewahren von guten Erholungseigenschaften und Unterdrücken eines Durchlassspannungsabfalls zu erhalten.
  • Gemäß der vorliegenden bevorzugten Ausführungsform ist der Diffusionsbereich 17, der eine geringere Störstellendichte aufweist als diejenigen des grabenbedeckenden Wannenbereichs 16B und der isolierten Wannenbereiche 16F, in der p-Schicht 41 ausgebildet. Infolgedessen wird die durchschnittliche Störstellendichte der p-Schicht 41 im Vergleich zu dem Fall, in welchem die p-Schicht 41 als Ganzes nur mit den Störstellendichten des grabenbedeckenden Wannenbereichs 16B und der isolierten Wannenbereiche 16F ausgebildet ist, reduziert. Dies hält den Erholungsstrom in dem FWD-Bereich 82 niedrig.
  • Andererseits ist die Emitterelektrode 11 entfernt von dem Diffusionsbereich 17 angeordnet, der eine geringere Störstellendichte aufweist, und hat nur Kontakt mit den isolierten Wannenbereichen 16F und dem grabenbedeckenden Wannenbereich 16B, die höhere Störstellendichten aufweisen. Dies stellt einen guten ohmschen Kontakt sicher und verhindert, dass die Durchlassspannung in dem FWD-Bereich 82 aufgrund eines Spannungsabfalls in einem Teil eines Kontakts zwischen der Emitterelektrode 11 und einem Teil der p-Schicht 41, der eine geringe Störstellendichte aufweist (insbesondere der Diffusionsbereich 17), ansteigt.
  • Aus dem Vorstehenden kann der FWD-Bereich 82 beides, eine niedrige Durchlassspannung und einen niedrigen Erholungsstrom, kombinieren. Diesen FWD-Bereich 82 als eine Freilaufdiode des IGBT-Bereichs 81 zu verwenden, kann den Schaltverlust des RC-IGBT 91 reduzieren.
  • Es ist zu beachten, dass die Wirkung des grabenbedeckenden Wannenbereichs 16B, einen dielektrischen Durchschlag in dem Eckteil des Randgrabens (dem unteren rechten Eckteil des am weitesten rechts liegenden Grabens TR in 3 oder 4) zu verhindern, verringert wird, wenn die Störstellendichte des grabenbedeckenden Wannenbereichs 16B zu gering ist. Zusätzlich wird sich, wenn die Gräben TR mit einem solchen grabenbedeckenden Wannenbereich 16B, der eine geringe Störstellendichte aufweist, bedeckt werden, die Dauer einer Wärmebehandlung zum Verbreiten von Störstellen verlängern und eine Herstellungseffizienz wird wesentlich gesenkt. Dagegen kann die vorliegende bevorzugte Ausführungsform eine hohe Störstellendichte des grabenbedeckenden Wannenbereichs 16B erhalten.
  • Weiter ist die Emitterelektrode 11 entfernt von dem Diffusionsbereich 17 angeordnet, der, wie vorstehend beschrieben, eine relativ geringe Störstellendichte aufweist. Dies beseitigt Stellen, an denen der Kontaktwiderstand hoch ist, wodurch die Möglichkeit von lokaler Wärmeerzeugung aufgrund der Gegenwart solcher Stellen verringert wird. Es ist somit möglich, das Auftreten von Betriebsproblemen aufgrund von Wärmeerzeugung zu verhindern und die Zuverlässigkeit des RC-IGBT 91 zu verbessern.
  • Die p+-Kollektorschicht 6 (3 und 4) weist vorzugsweise einen Teil auf, der sich von dem IGBT-Bereich 81 in den FWD-Bereich 82 erstreckt. Genauer weist die p+-Kollektorschicht 6 vorzugsweise einen Teil auf, der in der Tiefenrichtung der Halbleiterbasisplatte 71 dem Diffusionsbereich 17 zugewandt ist, und kann weiter einen Teil aufweisen, der den isolierten Wannenbereichen 16F zugewandt ist. Dies verringert die Möglichkeit, dass der grabenbedeckende Wannenbereich 16B als eine parasitäre Diode fungieren kann. Es ist somit möglich, die Erholungseigenschaften des FWD-Bereichs 82 zu verbessern.
  • Mit dem Verfahren zum Herstellen des RC-IGBT 91 gemäß der vorliegenden bevorzugten Ausführungsform werden der grabenbedeckende Wannenbereich 16B, die isolierten Wannenbereiche 16F und der Diffusionsbereich 17 gemeinsam durch selektive Ionenimplantation ausgebildet und eine Verbreitung auf der oberseitigen Oberfläche S1 ausgeführt. Somit kann die Struktur zu geringen Kosten geformt werden.
  • Zweite bevorzugte Ausführungsform
  • Bezüglich 5 bis 7 hat in einem RC-IGBT 92 gemäß der vorliegenden bevorzugten Ausführungsform die Emitterelektrode 11 nur Kontakt mit den isolierten Wannenbereichen 16F der p-Schicht 41. Mit anderen Worten hat die Zwischenlagenisolierungsschicht 10 keine Diodenkontaktöffnung CB (3 und 4), die den grabenbedeckenden Wannenbereich 16B freigibt. Die anderen einzelnen Elemente sind im Wesentlichen die Gleichen wie die der vorstehend beschriebenen ersten bevorzugten Ausführungsform. Somit erhalten einzelne Elemente, die gleich sind oder zu denjenigen der ersten bevorzugten Ausführungsform korrespondieren, die gleichen Bezugszeichen, und redundante Beschreibungen davon werden weggelassen.
  • Die vorliegende bevorzugte Ausführungsform kann im Wesentlichen die gleichen Wirkungen erzielen wie die der ersten bevorzugten Ausführungsform. Zusätzlich kann die zweite bevorzugte Ausführungsform den Erholungsstrom anders als die erste bevorzugte Ausführungsform weiter reduzieren, weil die Emitterelektrode 11 keinen Kontakt mit dem grabenbedeckenden Wannenbereich 16B hat, der eine höhere Störstellendichte aufweist als die der isolierten Wannenbereiche 16F. Es ist somit möglich, den Schaltverlust aufgrund des Erholungsstroms in dem FWD-Bereich 82 weiter zu reduzieren.
  • Dritte bevorzugte Ausführungsform
  • Bezüglich 8 bis 10 weist in einer Halbleiterbasisplatte 73 eines RC-IGBT 93 gemäß der vorliegenden bevorzugten Ausführungsform eine p-Schicht 43 einen p+-Bereich 15 (Bereich mit hoher Störstellendichte) zusätzlich zu einem grabenbedeckenden Wannenbereich 16B, einer Mehrzahl von isolierten Wannenbereichen und einem Diffusionsbereich 17 auf. Wenn Störstellendichten in der Richtung parallel zu der oberseitigen Oberfläche S1 der Halbleiterbasisplatte 73 verglichen werden, weist der p+-Bereich 15 eine höhere Störstellendichte auf als diejenigen des grabenbedeckenden Wannenbereichs 16B und der isolierten Wannenbereiche 16F. Die Emitterelektrode 11 hat nur Kontakt mit dem p+-Bereich 15 der p-Schicht 43.
  • Die p-Schicht 43 wird durch getrenntes Ausführen eines Ionenimplantierungsprozesses zum Bilden des p+-Bereichs 15 zusätzlich zu dem Ionenimplantierungsprozess zum Bilden der p-Schicht 41 gemäß der ersten bevorzugten Ausführungsform erhalten. Ein Bereich mit implantierten Ionen zum Bilden des p+-Bereichs 15 ist so angeordnet, dass er nicht mit dem Bereich mit implantierten Ionen zum Bilden des grabenbedeckenden Wannenbereichs 16B und der isolierten Wannenbereiche 16F überlappt. Somit ist der p+-Bereich 15 auf dem Diffusionsbereich 17 und entfernt von dem grabenbedeckenden Wannenbereich 16B und den isolierten Wannenbereichen 16F in der p-Schicht 43 angeordnet.
  • Es ist zu beachten, dass einzelne Elemente bis auf diejenigen, die vorstehend beschrieben sind, im Wesentlichen die Gleichen sind wie diejenigen der vorstehend beschriebenen ersten und zweiten Ausführungsformen. Somit erhalten einzelne Elemente, welche gleich sind oder zu denen der ersten und zweiten bevorzugten Ausführungsformen korrespondieren, die gleichen Bezugszeichen, und redundante Beschreibungen davon werden weggelassen.
  • Gemäß der vorliegenden bevorzugten Ausführungsform ist der Diffusionsbereich 17, der eine geringere Störstellendichte aufweist als diejenigen des grabenbedeckenden Wannenbereichs 16B und der isolierten Wannenbereiche 16F, in der p-Schicht 43 ausgebildet. Infolgedessen ist die durchschnittliche Störstellendichte verglichen mit dem Fall, in welchem die p-Schicht 43 als Ganzes nur mit den Störstellendichten des grabenbedeckenden Wannenbereichs 16B oder der isolierten Wannenbereiche 16F ausgebildet ist, reduziert. Dies hält den Erholungsstrom in dem FWD-Bereich 82 niedrig. Andererseits hat die Emitterelektrode 11 nur Kontakt mit dem p+-Bereich 15 der p-Schicht 43. Dies verhindert, dass die Durchlassspannung in dem FWD-Bereich 82 aufgrund eines Spannungsabfalls an einem Kontakt zwischen der Emitterelektrode 11 und einem Teil der p-Schicht 43, die eine geringe Störstellendichte aufweist, ansteigt. Aus dem Vorstehenden kann der FWD-Bereich 82 beides, eine niedrige Durchlassspannung und einen niedrigen Erholungsstrom, kombinieren. Den FWD-Bereich 82 als eine Freilaufdiode des IGBT-Bereichs 81 zu verwenden, kann den Schaltverlust des RC-IGBT 93 reduzieren.
  • Weiter überlappen gemäß der vorliegenden bevorzugten Ausführungsform der grabenbedeckende Wannenbereich 16B oder die isolierten Wannenbereiche 16F nicht den p+-Bereich 15. Dies verhindert die Bildung eines Teils, in dem die Störstellendichte lokal die Störstellendichte des p+-Bereichs 15 überschreitet. Es ist somit möglich, die Erholungseigenschaften zu verbessern.
  • Vierte bevorzugte Ausführungsform
  • Bezüglich 11 weist in einem RC-IGBT 94 gemäß der vorliegenden bevorzugten Ausführungsform der p+-Bereich 15 Teile auf, die Kontakt mit dem grabenbedeckenden Wannenbereich 16B und den isolierten Wannenbereichen 16F haben. Mit anderen Worten weist der Bereich mit implantierten Ionen zum Bilden des p+-Bereichs 15 Teile auf, welche die Bereiche mit implantierten Ionen zum Bilden des grabenbedeckenden Wannenbereichs 16B und der isolierten Wannenbereichen 16F während der Herstellung des RC-IGBT 94 überlappen.
  • Es ist zu beachten, dass einzelne Elemente bis auf die vorstehend beschriebenen im Wesentlichen die Gleichen sind wie diejenigen der vorstehend beschriebenen dritten Ausführungsform. Somit erhalten einzelne Elemente, die gleich sind oder mit denen der dritten bevorzugten Ausführungsform korrespondieren, die gleichen Bezugszeichen, und redundante Beschreibungen derselben werden weggelassen.
  • Wie die dritte bevorzugte Ausführungsform kann auch die vorliegende bevorzugte Ausführungsform den Schaltverlust reduzieren. Zusätzlich weist die vierte bevorzugte Ausführungsform, anders als die dritte bevorzugte Ausführungsform keine Beschränkungen auf wie die Notwendigkeit, den p+-Bereich 15 und den grabenbedeckenden Wannenbereich 16B oder die isolierten Wannenbereiche 16F auf der oberseitigen Oberfläche S1 anzuordnen, ohne zu überlappen. Dies erhöht den Grad an Flexibilität der Anordnung jedes Bereichs. In 11 korrespondiert zum Beispiel das Anordnungsmuster des p+-Bereichs 15 auf der oberseitigen Oberfläche S1 mit den Eckpunkten von Rechtecken, und es ist keine spezielle Beziehung mit dem Anordnungsmuster der isolierten Wannenbereiche 16F vorhanden.
  • Es ist zu beachten, dass der Abstand der isolierten Wannenbereiche 16F in 11 kleiner gemacht ist als das in 8. Weiter sind die isolierten Wannenbereiche 16F in einer hexagonal dichtest gepackten Anordnung auf der oberseitigen Oberfläche S1 der Halbleiterbasisplatte 73 angeordnet. Dies reduziert den Veränderungszyklus einer Störstellendichte auf der oberseitigen Oberfläche der Halbleiterbasisplatte in dem FWD-Bereich 82, so dass die Gleichmäßigkeit der Verteilung von Störstellendichten in der oberseitigen Oberfläche S1 erhöht wird. Es ist somit möglich, die Erholungseigenschaften zu verbessern.
  • Fünfte bevorzugte Ausführungsform
  • Bezüglich 12 bis 14 weist eine Halbleiterbasisplatte 75 eines RC-IGBT 95 gemäß der vorliegenden bevorzugten Ausführungsform eine n+-Kathodenschicht 7 (erste Schicht), eine n-Schicht 50 (zweite Schicht) und eine p-Schicht 45 (dritte Schicht) auf.
  • Die p-Schicht 45 ist auf der oberseitigen Oberfläche S1 und entfernt von der rückseitigen Oberfläche S2 vorgesehen. Die p-Schicht 45 ist mindestens teilweise in dem FWD-Bereich 82 enthalten und hat Kontakt mit der n-Schicht 50. Die p-Schicht 45 weist einen p-Bereich 14 (erster Bereich) und eine Mehrzahl von p+-Bereichen 15 (zweite Bereiche) auf. Der p-Bereich 14 ist auf der gesamten oberseitigen Oberfläche S1 in dem FWD-Bereich 82 vorgesehen. Der p-Bereich 14 kann gemeinsam mit der p-Basisschicht 2 gebildet werden. Die p+-Bereiche 15 sind mit einem Abstand voneinander auf dem p-Bereich 14 angeordnet. Wenn Störstellendichten in der Richtung parallel zu der oberseitigen Oberfläche S1 der Halbleiterbasisplatte 75 verglichen werden, weisen die p+-Bereich 15 eine höhere Störstellendichte auf als die des p-Bereichs 14.
  • Die Zwischenlagenisolierungsschicht 10 ist auf der oberseitigen Oberfläche S1 der Halbleiterbasisplatte 75 vorgesehen und weist Diodenkontaktöffnungen CF auf, die einen Teil der p-Schicht 45 freigeben. Die Emitterelektrode 11 ist auf der Zwischenlagenisolierungsschicht 10 vorgesehen und hat durch die Diodenkontaktöffnungen CF Kontakt mit der p-Schicht 45. Die Emitterelektrode 11 hat nur Kontakt mit den p+-Bereichen 15 der p-Schicht 45.
  • Die durchschnittliche Störstellendichte der p-Schicht 45 ist wünschenswerterweise auf einen Wert nahe der Störstellendichte des p-Bereichs 14 reduziert. Um dies zu erreichen, kann der Anteil der p+-Bereiche 15, welche den p-Bereich 14 einnehmen, geeignet reduziert werden. Die p+-Bereiche 15 sind gewünscht mit leichten Variationen der Verteilung auf der oberseitigen Oberfläche S1 angeordnet und zum Beispiel in einer hexagonal dichtest gepackten Konfiguration angeordnet, wie in 12 dargestellt.
  • Es ist zu beachten, dass einzelne Elemente bis auf die vorstehend beschrieben im Wesentlichen die Gleichen sind wie die der vorstehend beschriebenen ersten bevorzugten Ausführungsform. Somit erhalten einzelne Elemente, die gleich sind oder zu denen der ersten bevorzugten Ausführungsform korrespondieren, die gleichen Bezugszeichen, und redundante Beschreibungen derselben werden weggelassen.
  • Gemäß der vorliegenden bevorzugten Ausführungsform ist der p-Bereich 14, der eine geringere Störstellendichte aufweist als die der p+-Bereiche 15, auf der gesamten oberseitigen Oberfläche S1 in der p-Schicht 45 des FWD-Bereichs 82 ausgebildet. Infolgedessen kann die p-Schicht 45 mit einer geringen Störstellendichte und hoher Gleichmäßigkeit in dem FWD-Bereich 82 ausgebildet werden. Dies hält den Erholungsstrom in dem FWD-Bereich 82 niedrig.
  • Andererseits hat die Emitterelektrode 11 nur Kontakt mit den p+-Bereichen 15 der p-Schicht 45. Dies verhindert, dass die Durchlassspannung in dem FWD-Bereich 82 aufgrund eines Spannungsabfalls an einem Kontakt zwischen der Emitterelektrode 11 und einem Teil der p-Schicht 45, der eine geringe Störstellendichte aufweist, ansteigt.
  • Aus dem Vorstehenden kann der FWD-Bereich 82 beides, eine niedrige Durchlassspannung und einen niedrigen Erholungsstrom, kombinieren. Diesen FWD-Bereich 82 als eine Freilaufdiode des IGBT-Bereichs 81 zu verwenden, kann den Schaltverlust des RC-IGBT 95 reduzieren.
  • Zusätzlich ist es, wenn der IGBT-Bereich 81 eine Mehrzahl von Zellen aufweist, möglich für Zellen, die andere Zellen angrenzend aufweisen, eine Situation zu vermeiden, in welcher sie benachbart zu der n+-Kathodenschicht 7 auf der rückseitigen Oberfläche S2 liegen. Mit anderen Worten werden keine Anodenkurzschluss-Strukturen gebildet. Somit tritt kein Snapback während eines Vorwärts-Vorspannungsbetriebs in dem FWD-Bereich 82 auf. Es ist somit möglich, ein Ansteigen eines Stationärzustandsverlustes aufgrund eines Snapback zu unterdrücken.
  • Sechste bevorzugte Ausführungsform
  • Bezüglich 15 bis 17 weist eine Halbleiterbasisplatte 76 eines RC-IGBT 96 gemäß der vorliegenden bevorzugten Ausführungsform Gräben TR und eine Trägerspeicherschicht 3 nicht nur in dem IGBT-Bereich 81 sondern auch in dem FWD-Bereich 82 auf. Die p-Schicht 45 ist auf der Trägerspeicherschicht 3 angeordnet, und die Gräben TR durchqueren beide dieser Schichten.
  • Es ist zu beachten, dass einzelne Elemente bis auf die vorstehend beschriebenen im Wesentlichen die Gleichen sind wie die der vorstehend beschriebenen fünften bevorzugten Ausführungsform. Somit erhalten einzelne Elemente, die gleich sind oder zu denen der fünften bevorzugten Ausführungsform korrespondieren, die gleichen Bezugszeichen, und redundante Beschreibungen derselben werden weggelassen.
  • Gemäß der vorliegenden bevorzugten Ausführungsform kann die Trägerspeicherschicht 3, die unter der p-Schicht 45 angeordnet ist, die Implantierung von Trägern von der p-Schicht 45 unterdrücken. Dies hält weiter den Erholungsstrom niedrig. Zusätzlich erlauben die in dem FWD-Bereich 82 ausgebildeten Gräben TR, dass eine hohe Spannungsfestigkeit in einem Zustand aufrechterhalten werden kann, in welchem die Trägerspeicherschicht 3 in dem FWD-Bereich 82 angeordnet ist.
  • Siebte bevorzugte Ausführungsform
  • Bezüglich 18 bis 20 weist in einer Halbleiterbasisplatte 77 eines RC-IGBT 97 gemäß der vorliegenden bevorzugten Ausführungsform eine p-Schicht 47 einen p-Bereich 14 (erster Bereich), einen p+-Bereich 15 (zweiter Bereich), der entfernt von dem p-Bereich 14 angeordnet ist, und einen Diffusionsbereich 18 auf, der den p-Bereich 14 und den p+-Bereich 15 verbindet. Wenn Störstellendichten in der Richtung parallel zu der oberseitigen Oberfläche S1 der Halbleiterbasisplatte 77 verglichen werden, weist der Diffusionsbereich 18 eine geringere Störstellendichte als diejenigen des p-Bereichs 14 und des p+-Bereichs 15 auf. Die Emitterelektrode 11 hat nur Kontakt mit dem p+-Bereich 15 der p-Schicht 47.
  • Es ist zu beachten, dass einzelne Elemente bis auf die vorstehend beschriebenen im Wesentlichen die Gleichen sind wie die der vorstehend beschriebenen fünften bevorzugten Ausführungsform. Somit erhalten einzelne Elemente, die gleich sind oder zu denen der fünften bevorzugten Ausführungsform korrespondieren, die gleichen Bezugszeichen, und redundante Beschreibungen derselben werden weggelassen.
  • Gemäß der vorliegenden bevorzugten Ausführungsform ist der Diffusionsbereich 18, der eine geringere Störstellendichte aufweist als diejenigen des p-Bereichs 14 und des p+-Bereichs 15, in der p-Schicht 47 ausgebildet. Infolgedessen ist die durchschnittliche Störstellendichte der p-Schicht 47 verglichen mit dem Fall, in welchem die p-Schicht 47 als Ganzes nur mit den Störstellendichten des p-Bereichs 14 oder des p+-Bereichs 15 ausgebildet ist, reduziert. Dies hält den Erholungsstrom in dem FWD-Bereich 82 niedrig. Andererseits hat die Emitterelektrode 11 nur Kontakt mit dem zweiten Störstellenbereich der p-Schicht 47. Dies verhindert, dass die Durchlassspannung in dem FWD-Bereich 82 aufgrund eines Spannungsabfalls an einem Kontakt zwischen der Emitterelektrode 11 und einem Teil der p-Schicht 47, der eine geringe Störstellendichte aufweist, ansteigt. Aus dem Vorstehenden kann der FWD-Bereich 82 beides, eine niedrige Durchlassspannung und einen niedrigen Erholungsstrom, kombinieren. Diesen FWD-Bereich 82 als eine Freilaufdiode des IGBT-Bereichs 81 zu verwenden, kann den Schaltverlust des RC-IGBT 97 reduzieren.
  • Zusätzlich überlappen der p-Bereich 14 und der p+-Bereich 15 einander nicht. Dies verhindert die Bildung eines Teils, in welchem die Störstellendichte lokal die Störstellendichte des p+-Bereichs 15 überschreitet. Es ist somit möglich, die Erholungseigenschaften weiter zu verbessen.
  • Die p-Schicht 47 ist bevorzugt auf der gesamten oberseitigen Oberfläche S1 in dem FWD-Bereich 82 ausgebildet. In diesem Fall ist es möglich, die Spannungsfestigkeit günstiger zu erhalten.
  • Es sollte beachtet werden, dass die vorliegende Erfindung durch freies Kombinieren von vorstehend beschriebenen Ausführungsformen oder, soweit erforderlich, durch Vornehmen von Modifikationen oder Auslassungen bei diesen Ausführungsformen implementiert werden kann, ohne den Gültigkeitsbereich der vorliegenden Erfindung zu verlassen. Zum Beispiel kann die Gate-Struktur des IGBT-Bereichs von einer ebenen Art sein anstatt von der Art eines Grabens. Die Trägerspeicherschicht kann weggelassen werden. Obwohl die vorstehend beschriebenen Ausführungsformen das Beispiel des Falls verwenden, in welchem die erste Leiterart als der n-Typ und die zweite Leiterart als der p-Typ angesehen wird, können diese Typen auch miteinander ausgetauscht werden.
  • Obwohl die Erfindung detailliert gezeigt und beschrieben wurde, ist die vorstehende Beschreibung in allen Aspekten darstellend und nicht einschränkend. Es soll daher verstanden werden, dass zahlreiche Modifikationen und Variationen entworfen werden können, ohne den Gültigkeitsbereich der Erfindung zu verlassen.
  • Zusammengefasst werden Schaltverluste reduziert. Eine erste Oberfläche S1 einer Halbleiterbasisplatte 71 weist einen in einem IGBT-Bereich 81 enthaltenen Teil und einen in einem Diodenbereich 82 enthaltenen Teil auf. In der ersten Oberfläche S1 geformte Gräben TR weisen einen Gate-Graben und einen zwischen dem Gate-Graben und dem Diodenbereich 82 angeordneten Randgraben auf. Eine vierte Schicht 41 der Halbleiterbasisplatte 71 ist auf der ersten Oberfläche S1 vorgesehen und weist einen in dem Diodenbereich 82 enthaltenen Bereich auf. Die vierte Schicht 41 weist einen grabenbedeckenden Wannenbereich 16B, der den tiefsten Teil des Randgrabens bedeckt, eine Mehrzahl von isolierten Wannenbereichen 16F und einen Diffusionsbereich 17 auf, der den grabenbedeckenden Wannenbereich 16 und die isolierten Wannenbereiche 16F verbindet. Der Diffusionsbereich 17 weist eine geringere Storstellendichte auf als die der isolierten Wannenbereiche 16F. Eine erste Elektrode 11 hat Kontakt mit den isolierten Wannenbereichen und liegt entfernt von dem Diffusionsbereich 17.
  • Bezugszeichenliste
    • 1
    n–-Drift-Schicht
    2
    p-Basisschicht
    3
    Trägerspeicherschicht
    4
    n+-Emitterschicht
    5
    p+-Kontaktschicht
    6
    p+-Kollektorschicht
    7
    n+-Kathodenschicht
    8
    Gate-Oxidschicht
    9
    Grabenelektrode
    10
    Zwischenlagenisolierungsschicht
    11
    Emitterelektrode
    12
    Kollektorelektrode
    13
    Pufferschicht
    14
    p-Bereich
    15
    p+-Bereich
    16B
    grabenbedeckender Wannenbereich
    16F
    isolierte Wannenbereiche
    17, 18
    Diffusionsbereich
    41
    vierte Schicht
    43, 45, 47
    p-Schicht
    50
    n-Schicht
    71, 73, 75
    Halbleiterbasisplatte
    76, 77
    Halbleiterbasisplatte
    81
    IGBT-Bereich
    82
    FWD-Bereich
    83
    äußerer Umfangsbereich
    91, 92, 93
    RC-IGBT
    94, 95, 96
    RC-IGBT
    97
    RC-IGBT
    CB, CF
    Diodenkontaktöffnungen
    CI
    IGBT-Kontaktöffnungen
    IJ
    Bereiche mit implantierten Ionen
    S1
    oberseitige Oberfläche
    S2
    rückseitige Oberfläche
    TR
    Gräben
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2008-53648 [0008, 0009]

Claims (7)

  1. Leistungshalbleitervorrichtung (91, 92), die einen Trench-Gate-IGBT-Bereich (81) und einen Diodenbereich (82) für eine Rückwärtsleitung des IGBT-Bereichs aufweist, wobei die Leistungshalbleitervorrichtung aufweist: eine Halbleiterbasisplatte (71), die eine erste Oberfläche (S1) und eine der ersten Oberfläche gegenüberliegende zweite Oberfläche (S2) aufweist, wobei die erste Oberfläche einen Teil, der in dem IGBT-Bereich enthalten ist, und einen Teil, der in dem Diodenbereich enthalten ist, aufweist, wobei die Halbleiterbasisplatte aufweist, eine erste Schicht (4) einer ersten Leiterart, die auf der ersten Oberfläche und entfernt von der zweiten Oberfläche in dem IGBT-Bereich vorgesehen ist, eine zweite Schicht (5) einer zweiten Leiterart, die auf der ersten Oberfläche und entfernt von der zweiten Oberfläche in dem IGBT-Bereich vorgesehen ist, wobei die zweite Leiterart sich von der ersten Leiterart unterscheidet, eine dritte Schicht (2) der zweiten Leiterart, die entfernt von der ersten Oberfläche und der zweiten Oberfläche in dem IGBT-Bereich vorgesehen ist und Kontakt mit der ersten Schicht und der zweiten Schicht hat, eine vierte Schicht (41) der zweiten Leiterart, von der ein Teil in dem Diodenbereich enthalten ist und die auf der ersten Oberfläche und entfernt von der zweiten Oberfläche vorgesehen ist, eine fünfte Schicht (50) der ersten Leiterart, die Kontakt mit der dritten Schicht in dem IGBT-Bereich hat und Kontakt mit der vierten Schicht in dem Diodenbereich hat, eine sechste Schicht (6) der zweiten Leiterart, die auf der zweiten Oberfläche vorgesehen ist, mindestens teilweise in dem IGBT-Bereich enthalten ist und Kontakt mit der fünften Schicht hat, und eine siebte Schicht (7) der ersten Leiterart, die auf der zweiten Oberfläche vorgesehen ist, mindestens teilweise in dem Diodenbereich enthalten ist und Kontakt mit der fünften Schicht hat, wobei die erste Oberfläche der Halbleiterbasisplatte mit einer Mehrzahl von Gräben (TR) versehen ist, von denen jeder eine Seitenwand aufweist, wobei die Mehrzahl von Gräben einen Gate-Graben und einen Randgraben aufweist, wobei der Gate-Graben eine Gate-Seitenwand aufweist, die eine aus der ersten Schicht, der dritten Schicht und der fünften Schicht ausgebildete Oberfläche als die Seitenwand aufweist, und der Randgraben zwischen dem Gate-Graben und dem Diodenbereich angeordnet ist und eine Randseitenwand aufweist, die in Richtung des Diodenbereichs weist; eine Gate-Isolierungsschicht (8), die die Seitenwände der Gräben bedeckt; eine Grabenelektrode (9), die über die Gate-Isolierungsschicht in den Gräben vorgesehen ist; eine Zwischenlagenisolierungsschicht (10), die auf der ersten Oberfläche der Halbleiterbasisplatte vorgesehen ist und eine IGBT-Öffnung und eine Diodenöffnung aufweist, wobei die IGBT-Öffnung die erste Schicht und die zweite Schicht freigibt und die Diodenöffnung einen Teil der vierten Schicht freigibt; eine erste Elektrode (11), die auf der Zwischenlagenisolierungsschicht vorgesehen ist, durch die IGBT-Öffnung Kontakt mit der ersten Schicht und der zweiten Schicht hat und durch die Diodenöffnung Kontakt mit der vierten Schicht hat; und eine zweite Elektrode (12), die auf der zweiten Oberfläche der Halbleiterbasisplatte vorgesehen ist und Kontakt mit der sechsten Schicht und der siebten Schicht hat, wobei die vierte Schicht einen grabenbedeckenden Wannenbereich (16B), der einen tiefsten Teil der Randseitenwand bedeckt, eine Mehrzahl von isolierten Wannenbereichen (16F), die getrennt von dem grabenbedeckenden Wannenbereich angeordnet ist, und einen Diffusionsbereich (17), der den grabenbedeckenden Wannenbereich und die Mehrzahl von isolierten Wannenbereichen verbindet, aufweist, wobei der Diffusionsbereich eine geringere Störstellendichte aufweist als Störstellendichten des grabenbedeckenden Wannenbereichs und der isolierten Wannenbereiche, wenn Störstellendichten in einer Richtung parallel zu der ersten Oberfläche der Halbleiterbasisplatte verglichen werden, und wobei die erste Elektrode Kontakt mit den isolierten Wannenbereichen hat und entfernt von dem Diffusionsbereich liegt.
  2. Leistungshalbleitervorrichtung gemäß Anspruch 1, wobei die erste Elektrode nur Kontakt mit den isolierten Wannenbereichen der vierten Schicht hat.
  3. Leistungshalbleitervorrichtung gemäß Anspruch 1 oder 2, wobei die sechste Schicht einen Teil aufweist, der sich von dem IGBT-Bereich in den Diodenbereich erstreckt.
  4. Leistungshalbleitervorrichtung (93, 94), die einen Trench-Gate-IGBT-Bereich und einen Diodenbereich für eine Rückwärtsleitung des IGBT-Bereichs aufweist, wobei die Leistungshalbleitervorrichtung aufweist: eine Halbleiterbasisplatte (73), die eine erste Oberfläche und eine zweite Oberfläche gegenüber der ersten Oberfläche aufweist, wobei die erste Oberfläche einen Teil, der in dem IGBT-Bereich enthalten ist, und einen Teil, der in dem Diodenbereich enthalten ist, aufweist, wobei die Halbleiterbasisplatte aufweist, eine erste Schicht (4) einer ersten Leiterart, die auf der ersten Oberfläche und entfernt von der zweiten Oberfläche in dem IGBT-Bereich vorgesehen ist, eine zweite Schicht (5) einer zweiten Leiterart, die auf der ersten Oberfläche und entfernt von der zweiten Oberfläche in dem IGBT-Bereich vorgesehen ist, wobei die zweite Leiterart sich von der ersten Leiterart unterscheidet, eine dritte Schicht (2) der zweiten Leiterart, die entfernt von der ersten Oberfläche und der zweiten Oberfläche in dem IGBT-Bereich vorgesehen ist und Kontakt mit der ersten Schicht und der zweiten Schicht hat, eine vierte Schicht (43) der zweiten Leiterart, von der ein Teil in dem Diodenbereich enthalten ist, und die auf der ersten Oberfläche und entfernt von der zweiten Oberfläche vorgesehen ist, eine fünfte Schicht (50) der ersten Leiterart, die Kontakt mit der dritten Schicht in dem IGBT-Bereich hat und Kontakt mit der vierten Schicht in dem Diodenbereich hat, eine sechste Schicht (6) der zweiten Leiterart, die auf der zweiten Oberfläche vorgesehen ist, mindestens teilweise in dem IGBT-Bereich enthalten ist und Kontakt mit der fünften Schicht hat, und eine siebte Schicht (7) der ersten Leiterart, die auf der zweiten Oberfläche vorgesehen ist, mindestens teilweise in dem Diodenbereich enthalten ist und Kontakt mit der fünften Schicht hat, wobei die erste Oberfläche der Halbleiterbasisplatte mit einer Mehrzahl von Gräben (TR) versehen ist, von denen jeder eine Seitenwand aufweist, wobei die Mehrzahl von Gräben einen Gate-Graben und einen Randgraben aufweist, wobei der Gate-Graben eine Gate-Seitenwand aufweist, die eine aus der ersten Schicht, der dritten Schicht und der fünften Schicht ausgebildete Oberfläche als die Seitenwand aufweist, und der Randgraben zwischen dem Gate-Graben und dem Diodenbereich angeordnet ist und eine Randseitenwand aufweist, die in Richtung des Diodenbereichs weist; eine Gate-Isolierungsschicht (8), welche die Seitenwände der Gräben bedeckt; eine Grabenelektrode (9), die über die Gate-Isolierungsschicht in den Gräben vorgesehen ist; eine Zwischenlagenisolierungsschicht (10), die auf der ersten Oberfläche der Halbleiterbasisplatte vorgesehen ist und eine IGBT-Öffnung und eine Diodenöffnung aufweist, wobei die IGBT-Öffnung die erste Schicht und die zweite Schicht freigibt und die Diodenöffnung die vierte Schicht freigibt; eine erste Elektrode (11), die auf der Zwischenlagenisolierungsschicht vorgesehen ist, durch die IGBT-Öffnung Kontakt mit der ersten Schicht und der zweiten Schicht hat und durch die Diodenöffnung Kontakt mit der vierten Schicht hat; und eine zweite Elektrode (12), die auf der zweiten Oberfläche vorgesehen ist und Kontakt mit der sechsten Schicht und der siebten Schicht hat, wobei die vierte Schicht einen grabenbedeckenden Wannenbereich (16B), der einen tiefsten Teil der Randseitenwand bedeckt, eine Mehrzahl von isolierten Wannenbereichen (16F), die getrennt von dem grabenbedeckenden Wannenbereich angeordnet sind, einen Diffusionsbereich, der den grabenbedeckenden Wannenbereich und die Mehrzahl von isolierten Wannenbereichen verbindet, und einen Hochkonzentrationsbereich (15) aufweist, wobei der Diffusionsbereich eine niedrigere Störstellendichte aufweist als Störstellendichten des grabenbedeckenden Wannenbereichs und der isolierten Wannenbereiche, und der Hochkonzentrationsbereich eine höhere Störstellendichte aufweist als Störstellendichten des grabenbedeckenden Wannenbereichs und der isolierten Wannenbereiche, wenn Störstellendichten in einer Richtung parallel zu der ersten Oberfläche der Halbleiterbasisplatte verglichen werden, und wobei die erste Elektrode nur Kontakt mit dem Hochkonzentrationsbereich der vierten Schicht hat.
  5. Leistungshalbleitervorrichtung gemäß Anspruch 4, wobei der Hochkonzentrationsbereich auf dem Diffusionsbereich mit einem Abstand von dem grabenbedeckenden Wannenbereich und den isolierten Wannenbereichen in der vierten Schicht angeordnet ist.
  6. Leistungshalbleitervorrichtung (95, 96), die einen IGBT-Bereich, der eine Mehrzahl von Zellen aufweist, und einen Diodenbereich für eine Rückwärtsleitung des IGBT-Bereichs aufweist, wobei die Leistungshalbleitervorrichtung aufweist: eine Halbleiterbasisplatte (75, 76), die eine erste Oberfläche und eine zweite Oberfläche gegenüber der ersten Oberfläche aufweist, wobei die erste Oberfläche einen Teil, der in dem IGBT-Bereich enthalten ist, und einen Teil, der in dem Diodenbereich enthalten ist, aufweist, wobei die Halbleiterbasisplatte aufweist, eine erste Schicht (4) einer ersten Leiterart, die auf der zweiten Oberfläche vorgesehen und mindestens teilweise in dem Diodenbereich enthalten ist, eine zweite Schicht (5) der ersten Leiterart, die Kontakt mit der ersten Schicht in dem Diodenbereich hat; eine dritte Schicht (2) einer zweiten Leiterart, die auf der ersten Oberfläche und entfernt von der zweiten Oberfläche vorgesehen ist, mindestens teilweise in dem Diodenbereich enthalten ist und Kontakt mit der zweiten Schicht hat, wobei die zweite Leiterart sich von der ersten Leiterart unterscheidet; eine Zwischenlagenisolierungsschicht (10), die auf der ersten Oberfläche der Halbleiterbasisplatte vorgesehen ist und eine Diodenöffnung aufweist, die einen Teil der dritten Schicht freigibt; eine erste Elektrode (11), die auf der Zwischenlagenisolierungsschicht vorgesehen ist und durch die Diodenöffnung Kontakt mit der dritten Schicht hat; und eine zweite Elektrode (12), die auf der zweiten Oberfläche der Halbleiterbasisplatte vorgesehen ist und Kontakt mit der ersten Schicht hat, wobei die dritte Schicht einen ersten Bereich (14) und eine Mehrzahl von zweiten Bereichen (15) aufweist, wobei der erste Bereich auf der gesamten ersten Oberfläche in dem Diodenbereich vorgesehen ist, die Mehrzahl von zweiten Bereichen (15) mit einem Abstand voneinander auf dem ersten Bereich vorgesehen ist und der zweite Bereich eine höhere Störstellendichte aufweist als eine Störstellendichte des ersten Bereichs, wenn Störstellendichten in einer Richtung parallel zu der ersten Oberfläche der Halbleiterbasisplatte verglichen werden, und wobei die erste Elektrode nur Kontakt mit dem zweiten Bereich der dritten Schicht hat.
  7. Leistungshalbleitervorrichtung (97), die einen IGBT-Bereich und einen Diodenbereich für eine Rückwärtsleitung des IGBT-Bereichs aufweist, wobei die Leistungshalbleitervorrichtung aufweist: eine Halbleiterbasisplatte (77), die eine erste Oberfläche und eine zweite Oberfläche gegenüber der ersten Oberfläche aufweist, wobei die erste Oberfläche einen Teil, der in dem IGBT-Bereich enthalten ist, und einen Teil, der in dem Diodenbereich enthalten ist, aufweist, wobei die Halbleiterbasisplatte aufweist, eine erste Schicht (4) einer ersten Leiterart, die auf der zweiten Oberfläche vorgesehen und mindestens teilweise in dem Diodenbereich enthalten ist, eine zweite Schicht (5) der ersten Leiterart, die Kontakt mit der ersten Schicht in dem Diodenbereich hat, und eine dritte Schicht (2) einer zweiten Leiterart, die auf der ersten Oberfläche und entfernt von der zweiten Oberfläche vorgesehen ist, mindestens teilweise in dem Diodenbereich enthalten ist und Kontakt mit der zweiten Schicht hat, wobei sich die zweite Leiterart von der ersten Leiterart unterscheidet; eine Zwischenlagenisolierungsschicht (10), die auf der ersten Oberfläche der Halbleiterbasisplatte vorgesehen ist und eine Diodenöffnung aufweist, die einen Teil der dritten Schicht freigibt; eine erste Elektrode (11), die auf der Zwischenlagenisolierungsschicht vorgesehen ist und durch die Diodenöffnung Kontakt mit der dritten Schicht hat; und eine zweite Elektrode (12), die auf der zweiten Oberfläche der Halbleiterbasisplatte vorgesehen ist und Kontakt mit der ersten Schicht hat, wobei die dritte Schicht einen ersten Bereich (14), einen zweiten Bereich (15), der entfernt von dem ersten Bereich angeordnet ist, und einen Diffusionsbereich (18) aufweist, der den ersten Bereich und den zweiten Bereich verbindet, wobei der zweite Bereich eine höhere Störstellendichte aufweist als eine Störstellendichte des ersten Bereichs, und der Diffusionsbereich eine geringere Störstellendichte aufweist als Störstellendichten des ersten Bereichs und des zweiten Bereichs, wenn Störstellendichten in einer Richtung parallel zu der ersten Oberfläche der Halbleiterbasisplatte verglichen werden, und wobei die erste Elektrode nur Kontakt mit dem zweiten Bereich der dritten Schicht hat.
DE102015221466.4A 2014-12-03 2015-11-03 Leistungshalbleitervorrichtung Active DE102015221466B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-244756 2014-12-03
JP2014244756A JP6261494B2 (ja) 2014-12-03 2014-12-03 電力用半導体装置

Publications (2)

Publication Number Publication Date
DE102015221466A1 true DE102015221466A1 (de) 2016-06-09
DE102015221466B4 DE102015221466B4 (de) 2021-07-01

Family

ID=55974425

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015221466.4A Active DE102015221466B4 (de) 2014-12-03 2015-11-03 Leistungshalbleitervorrichtung

Country Status (4)

Country Link
US (4) US9543293B2 (de)
JP (1) JP6261494B2 (de)
CN (1) CN105679814B (de)
DE (1) DE102015221466B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016120071A1 (de) * 2016-10-21 2018-04-26 Eaton Industries (Austria) Gmbh Niederspannungs-Schutzschaltgerät

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016102549A1 (en) * 2014-12-23 2016-06-30 Abb Technology Ag Reverse-conducting semiconductor device
JP2017022311A (ja) * 2015-07-14 2017-01-26 ルネサスエレクトロニクス株式会社 半導体装置
JP6805655B2 (ja) * 2016-09-07 2020-12-23 富士電機株式会社 半導体装置
DE102016117005A1 (de) 2016-09-09 2018-03-15 Eaton Industries (Austria) Gmbh Schutzschaltgerät
EP3324443B1 (de) * 2016-11-17 2019-09-11 Fuji Electric Co., Ltd. Halbleiterbauelement
WO2018220879A1 (ja) * 2017-05-31 2018-12-06 富士電機株式会社 半導体装置
JP2019004030A (ja) * 2017-06-14 2019-01-10 株式会社デンソー 半導体装置
WO2019017104A1 (ja) * 2017-07-18 2019-01-24 富士電機株式会社 半導体装置
JP7024626B2 (ja) 2018-06-27 2022-02-24 三菱電機株式会社 半導体装置、半導体装置の製造方法
JP6996461B2 (ja) * 2018-09-11 2022-01-17 株式会社デンソー 半導体装置
JP7061954B2 (ja) 2018-11-07 2022-05-02 三菱電機株式会社 半導体装置
JP7241656B2 (ja) * 2019-09-25 2023-03-17 三菱電機株式会社 半導体装置及びその製造方法
CN113921602B (zh) * 2020-07-09 2023-06-27 华大半导体有限公司 功率半导体装置
US11764209B2 (en) 2020-10-19 2023-09-19 MW RF Semiconductors, LLC Power semiconductor device with forced carrier extraction and method of manufacture
CN112260661A (zh) 2020-10-21 2021-01-22 深圳市绘王动漫科技有限公司 信号处理电路及位置检测装置
JP2022079281A (ja) * 2020-11-16 2022-05-26 三菱電機株式会社 半導体装置
JP2022114292A (ja) * 2021-01-26 2022-08-05 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN113421922B (zh) * 2021-06-25 2022-05-13 电子科技大学 一种具备栅极自钳位功能的三维igbt及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008053648A (ja) 2006-08-28 2008-03-06 Mitsubishi Electric Corp 絶縁ゲート型半導体装置及びその製造方法

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448083A (en) * 1991-08-08 1995-09-05 Kabushiki Kaisha Toshiba Insulated-gate semiconductor device
US6768168B1 (en) * 1995-03-14 2004-07-27 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device with low on voltage and manufacturing method thereof
JP3413569B2 (ja) * 1998-09-16 2003-06-03 株式会社日立製作所 絶縁ゲート型半導体装置およびその製造方法
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
JP4090747B2 (ja) * 2002-01-31 2008-05-28 三菱電機株式会社 絶縁ゲート型半導体装置
JP4136778B2 (ja) * 2003-05-07 2008-08-20 富士電機デバイステクノロジー株式会社 絶縁ゲート型バイポーラトランジスタ
JP4791704B2 (ja) * 2004-04-28 2011-10-12 三菱電機株式会社 逆導通型半導体素子とその製造方法
JP5011748B2 (ja) 2006-02-24 2012-08-29 株式会社デンソー 半導体装置
JP2007258363A (ja) * 2006-03-22 2007-10-04 Denso Corp 半導体装置
JP5070941B2 (ja) 2007-05-30 2012-11-14 株式会社デンソー 半導体装置
JP2008311300A (ja) * 2007-06-12 2008-12-25 Toyota Motor Corp パワー半導体装置、パワー半導体装置の製造方法、およびモータ駆動装置
JP4605251B2 (ja) 2007-06-14 2011-01-05 株式会社デンソー 半導体装置
EP2003694B1 (de) * 2007-06-14 2011-11-23 Denso Corporation Halbleiterbauelement
JP4840370B2 (ja) 2008-01-16 2011-12-21 トヨタ自動車株式会社 半導体装置とその半導体装置を備えている給電装置の駆動方法
US7897997B2 (en) * 2008-02-23 2011-03-01 Force Mos Technology Co., Ltd. Trench IGBT with trench gates underneath contact areas of protection diodes
JP5206541B2 (ja) * 2008-04-01 2013-06-12 株式会社デンソー 半導体装置およびその製造方法
US8716792B2 (en) * 2008-09-30 2014-05-06 Infineon Technologies Austria Ag Semiconductor device with a charge carrier compensation structure and method for the production of a semiconductor device
JP4840482B2 (ja) * 2008-10-14 2011-12-21 株式会社デンソー 半導体装置
US8507352B2 (en) * 2008-12-10 2013-08-13 Denso Corporation Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode
JP5612830B2 (ja) * 2009-05-18 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
EP2442355B1 (de) * 2009-06-11 2014-04-23 Toyota Jidosha Kabushiki Kaisha Halbleiterbauelement
JP5333342B2 (ja) * 2009-06-29 2013-11-06 株式会社デンソー 半導体装置
JP2011023527A (ja) * 2009-07-15 2011-02-03 Toshiba Corp 半導体装置
JP5582102B2 (ja) * 2010-07-01 2014-09-03 株式会社デンソー 半導体装置
JP5664029B2 (ja) * 2010-09-01 2015-02-04 株式会社デンソー 半導体装置
US8716746B2 (en) * 2010-08-17 2014-05-06 Denso Corporation Semiconductor device
JP5954856B2 (ja) * 2011-02-01 2016-07-20 ルネサスエレクトロニクス株式会社 縦チャネル型ノーマリオフ型パワーｊｆｅｔの製造方法
US8541833B2 (en) * 2011-04-08 2013-09-24 Infineon Technologies Austria Ag Power transistor device vertical integration
JP6037499B2 (ja) * 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
US9064711B2 (en) * 2011-06-09 2015-06-23 Toyota Jidosha Kabushiki Kaisha Semiconductor device and method for fabricating semiconductor device
JP5937413B2 (ja) * 2011-06-15 2016-06-22 株式会社デンソー 半導体装置
JP5348276B2 (ja) * 2011-07-04 2013-11-20 株式会社デンソー 半導体装置
KR101544332B1 (ko) * 2011-08-30 2015-08-12 도요타 지도샤（주） 반도체 장치
US8569780B2 (en) * 2011-09-27 2013-10-29 Force Mos Technology Co., Ltd. Semiconductor power device with embedded diodes and resistors using reduced mask processes
US8564047B2 (en) * 2011-09-27 2013-10-22 Force Mos Technology Co., Ltd. Semiconductor power devices integrated with a trenched clamp diode
US8569117B2 (en) * 2011-10-10 2013-10-29 Pakal Technologies Llc Systems and methods integrating trench-gated thyristor with trench-gated rectifier
US9397206B2 (en) * 2011-11-09 2016-07-19 Toyota Jidosha Kabushiki Kaisha Semiconductor device and method for manufacturing the same
JP5973730B2 (ja) * 2012-01-05 2016-08-23 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
JP5724887B2 (ja) * 2012-01-16 2015-05-27 トヨタ自動車株式会社 半導体装置
CN104205334B (zh) * 2012-03-05 2017-09-01 三菱电机株式会社 半导体装置
KR20140022518A (ko) * 2012-08-13 2014-02-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP5787853B2 (ja) * 2012-09-12 2015-09-30 株式会社東芝 電力用半導体装置
JP2014103376A (ja) * 2012-09-24 2014-06-05 Toshiba Corp 半導体装置
JP5991383B2 (ja) * 2012-12-06 2016-09-14 三菱電機株式会社 半導体装置の製造方法
JP5865860B2 (ja) * 2013-03-25 2016-02-17 株式会社東芝 半導体装置
US9123559B2 (en) * 2013-05-31 2015-09-01 Infineon Technologies Ag Method for producing a semiconductor component
JP5930130B2 (ja) * 2013-07-11 2016-06-08 三菱電機株式会社 半導体装置の製造方法
US9843181B2 (en) * 2013-07-25 2017-12-12 Infineon Technologies Austria Ag Semiconductor device including a control circuit
DE102013108518B4 (de) * 2013-08-07 2016-11-24 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen derselben
JP6119577B2 (ja) * 2013-11-26 2017-04-26 三菱電機株式会社 半導体装置
JP6158058B2 (ja) * 2013-12-04 2017-07-05 株式会社東芝 半導体装置
US9406543B2 (en) * 2013-12-10 2016-08-02 Samsung Electronics Co., Ltd. Semiconductor power devices and methods of manufacturing the same
JP6119593B2 (ja) * 2013-12-17 2017-04-26 トヨタ自動車株式会社 半導体装置
US9240450B2 (en) * 2014-02-12 2016-01-19 Infineon Technologies Ag IGBT with emitter electrode electrically connected with impurity zone
JP2015176927A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置および絶縁ゲート型バイポーラトランジスタ
JP6158123B2 (ja) * 2014-03-14 2017-07-05 株式会社東芝 半導体装置
US9318587B2 (en) * 2014-05-30 2016-04-19 Alpha And Omega Semiconductor Incorporated Injection control in semiconductor power devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008053648A (ja) 2006-08-28 2008-03-06 Mitsubishi Electric Corp 絶縁ゲート型半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016120071A1 (de) * 2016-10-21 2018-04-26 Eaton Industries (Austria) Gmbh Niederspannungs-Schutzschaltgerät

Also Published As

Publication number Publication date
US10249619B2 (en) 2019-04-02
DE102015221466B4 (de) 2021-07-01
US10249618B2 (en) 2019-04-02
US20170069626A1 (en) 2017-03-09
US9543293B2 (en) 2017-01-10
JP6261494B2 (ja) 2018-01-17
US20180197853A1 (en) 2018-07-12
US9972617B2 (en) 2018-05-15
CN105679814A (zh) 2016-06-15
US20160163696A1 (en) 2016-06-09
JP2016111077A (ja) 2016-06-20
US20180197854A1 (en) 2018-07-12
CN105679814B (zh) 2019-02-19

Similar Documents

Publication Publication Date Title
DE102015221466B4 (de) Leistungshalbleitervorrichtung
DE102011080891B4 (de) Halbleitervorrichtung
DE102011086854B4 (de) Halbleitervorrichtung
DE102016125879B3 (de) Halbleitervorrichtung mit einer IGBT-Region und einer nicht schaltbaren Diodenregion
DE112012002956B4 (de) Bipolarer Transistor mit isoliertem Gate
DE102007015304B4 (de) Rückwärtsleitender (RC-) IGBT mit senkrecht angeordneter Ladungsträgerlebensdaueranpassung und Verfahren zur Herstellung eines rückwärtsleitenden IGBT
DE102010040842B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE112014003712T5 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE112016000210T5 (de) Halbleitervorrichtung und Verfahren zum Herstellen der Halbleitervorrichtung
DE102012210053A1 (de) Halbleitervorrichtung, die einen Bipolartransistor mit isolierter Gate-Elektrode und eine Diode beinhaltet
DE102008023471A1 (de) Halbleiterbauelement
DE112015006403T5 (de) Siliciumcarbid-halbleitereinheit und verfahren zur herstellung derselben
DE102005014714A1 (de) Halbleitervorrichtung mit isoliertem Gate
DE102011077841A1 (de) Leistungshalbleitervorrichtung
DE102008055819A1 (de) Halbleiterbauelement mit Gates eines vertikalen und eines horizontalen Typs und Verfahren zu seiner Herstellung
DE102007043341A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102018103849B4 (de) Siliziumcarbid-Halbleiterbauelement mit einer in einer Grabenstruktur ausgebildeten Gateelektrode
DE102012211544A1 (de) Halbleitervorrichtung
DE102013106795B4 (de) Halbleitervorrichtung mit einem Randgebiet und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102014104061B4 (de) Bipolartransistor mit isolierter gateelektrode mit emitterkurzschlussbereichen
DE112017003667B4 (de) Halbleitereinheit und Verfahren zur Herstellung einer Halbleitereinheit
DE112013004146T5 (de) Halbleitervorrichtung
DE102018203693A1 (de) Halbleitervorrichtung
DE102016103243A1 (de) Halbleitereinrichtung und verfahren zum herstellten derselben
DE112011102014T5 (de) Leistungshalbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R084 Declaration of willingness to licence
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final