DE102013102973A1 - Halbleiterpackages und Verfahren zu deren Ausbildung - Google Patents

Halbleiterpackages und Verfahren zu deren Ausbildung Download PDF

Info

Publication number
DE102013102973A1
DE102013102973A1 DE102013102973A DE102013102973A DE102013102973A1 DE 102013102973 A1 DE102013102973 A1 DE 102013102973A1 DE 102013102973 A DE102013102973 A DE 102013102973A DE 102013102973 A DE102013102973 A DE 102013102973A DE 102013102973 A1 DE102013102973 A1 DE 102013102973A1
Authority
DE
Germany
Prior art keywords
die
dielectric liner
liner layer
semiconductor package
dies
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102013102973A
Other languages
English (en)
Other versions
DE102013102973B4 (de
Inventor
Thomas Fischer
Hermann Gruber
Uwe Höckele
Joachim Mahler
Anton Prueckl
Matthias Schmidt
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102013102973A1 publication Critical patent/DE102013102973A1/de
Application granted granted Critical
Publication of DE102013102973B4 publication Critical patent/DE102013102973B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85203—Thermocompression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H01L2224/85207—Thermosonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

Bei einer Ausführungsform weist ein Verfahren zum Ausbilden eines Halbleiterpackage das Bereitstellen eines ersten Die (100) mit Kontaktoberflächen auf einer oberen Oberfläche, aber nicht auf einer gegenüberliegenden unteren Oberfläche, auf. Eine dielektrische Linerschicht (130) wird unter der unteren Oberfläche des ersten Die (100) abgeschieden. Der erste Die (100) wird mit der abgeschiedenen dielektrischen Linerschicht (130) an einem Die-Paddel (110) eines Substrats angebracht.

Description

  • Die vorliegende Erfindung betrifft allgemein Halbleiterbauelemente und insbesondere Halbleiterpackages und Verfahren zu deren Ausbildung.
  • Halbleiterbauelemente werden in vielen Elektronik- und anderen Anwendungen verwendet. Halbleiterbauelemente weisen integrierte Schaltungen auf, die auf Halbleiterwafern ausgebildet werden, indem viele Arten von dünnen Materialfilmen über den Halbleiterwafern abgeschieden werden und die dünnen Materialfilme strukturiert werden, um die integrierten Schaltungen auszubilden.
  • Die Halbleiterbauelemente werden in der Regel in einen Keramik- oder einen Kunststoffkörper gekapselt, um sie vor physischer Beschädigung und Korrosion zu schützen. Die Kapselung trägt auch die zum Verbinden mit den Bauelementen erforderlichen elektrischen Kontakte. Je nach der Art und der beabsichtigten Verwendung des Dies, der gekapselt wird, sind viele verschiedene Arten von Kapselung verfügbar. Die typische Kapselung, z. B. Abmessungen des Package, Pinanzahl, können mit offenen Normen wie etwa von dem Joint Electron Devices Engineering Council (JEDEC) übereinstimmen. Die Kapselung kann auch als Halbleiterbauelementmontage oder einfach Montage bezeichnet werden.
  • Bei vielen Anwendungen werden mehrere Halbleiterbauelemente oder Dies innerhalb eines einzelnen Halbleiterpackage gekapselt. Die verschiedenen Dies innerhalb des Gehäuses (auch bezeichnet als Package) interagieren in der Regel durch die bereitgestellten Zwischenverbindungen. Da jedoch die Dies eng gekapselt sind oder aufgrund einer Reduktion bei der Packagegröße oder aus anderen Gründen näher zusammengebracht werden, beginnen andere parasitäre Mechanismen zu arbeiten und verschlechtern die Leistung des Halbleiterbauelements.
  • In verschiedenen Ausführungsformen. wird ein Halbleiterpackage bereitgestellt, das Folgendes aufweist: einen in ein Kapselungsmittel eingebetteten und über einem Substrat angeordneten ersten Die; eine unter dem ersten Die und zwischen dem ersten Die und dem Substrat angeordnete dielektrische Linerschicht, wobei die dielektrische Linerschicht eine untere Oberfläche des ersten Die vollständig bedeckt; und eine zwischen dem Substrat und der dielektrischen Linerschicht angeordnete Bondschicht.
  • In einer Ausgestaltung kann die dielektrische Linerschicht um Seitenwände des ersten Die herum angeordnet sein.
  • In noch einer Ausgestaltung kann die dielektrische Linerschicht unter dem ersten Die mit der Bondschicht in Kontakt stehen.
  • In noch einer Ausgestaltung kann die Bondschicht einen isolierenden Kleber, einen leitenden Kleber, ein Weichlot oder ein Nano-Die-Attach aufweisen.
  • In noch einer Ausgestaltung kann die dielektrische Linerschicht eine Dicke von etwa 100 nm bis etwa 10 μm aufweisen.
  • In noch einer Ausgestaltung kann das Halbleiterpackage das Folgende aufweisen: einen in ein Kapselungsmittel eingebetteten und über einem Substrat angeordneten ersten Die; und eine unter dem ersten Die und zwischen dem ersten Die und dem Substrat angeordnete dielektrische Linerschicht, wobei die dielektrische Linerschicht um Seitenwände des ersten Die herum angeordnet ist.
  • In noch einer Ausgestaltung kann das Halbleiterpackage ferner aufweisen: eine über dem Substrat angeordnete Bondschicht, wobei die dielektrische Linerschicht unter dem ersten Die mit der Bondschicht in Kontakt steht.
  • In noch einer Ausgestaltung kann die Bondschicht einen isolierenden Kleber, einen leitenden Kleber, ein Weichlot oder ein Nano-Die-Attach aufweisen.
  • In noch einer Ausgestaltung kann die dielektrische Linerschicht Siliziumoxid oder Siliziumnitrid aufweisen.
  • In noch einer Ausgestaltung kann die dielektrische Linerschicht eine Dicke von etwa 100 nm bis etwa 10 μm aufweisen.
  • In noch einer Ausgestaltung kann die dielektrische Linerschicht eine Dicke von etwa 500 nm bis etwa 5 μm aufweisen.
  • In noch einer Ausgestaltung kann das Substrat einen Systemträger aufweisen, wobei der Systemträger ein Die-Paddel und mehrere Zuleitungen aufweist und wobei der erste Die elektrisch von dem Die-Paddel isoliert ist.
  • In noch einer Ausgestaltung kann das Halbleiterpackage ferner aufweisen: mehrere Zwischenverbindungen, die die mehreren Zuleitungen mit Kontaktgebieten auf einer Oberseite des ersten Die koppeln, wobei die dielektrische Linerschicht eine gegenüberliegende Unterseite des ersten Die bedeckt.
  • In noch einer Ausgestaltung kann das Halbleiterpackage ferner Folgendes aufweisen: einen in das Kapselungsmittel eingebetteten und über dem Die-Paddel angeordneten zweiten Die, wobei der zweite Die elektrisch an das Die-Paddel gekoppelt ist.
  • In noch einer Ausgestaltung kann der erste Die ein Logikcontroller sein und der zweite Die kann ein diskreter vertikaler Transistor sein.
  • In noch einer Ausgestaltung kann das Halbleiterpackage ferner aufweisen: eine zwischen der dielektrischen Linerschicht und dem Die-Paddel angeordnete Haftschicht, wobei die Haftschicht die dielektrische Linerschicht und das Die-Paddel kontaktiert.
  • In verschiedenen Ausführungsformen wird ein Halbleiterpackage bereitgestellt, das Folgendes aufweist: einen ein Die-Paddel und mehrere Zuleitungen umfassenden Systemträger; einen in ein Kapselungsmittel eingebetteten und über dem Die-Paddel angeordneten ersten Die; einen in das Kapselungsmittel eingebetteten und über dem Die-Paddel angeordneten zweiten Die, wobei der zweite Die elektrisch an das Die-Paddel gekoppelt ist; und eine unter dem ersten Die und dem Die-Paddel angeordnete dielektrische Linerschicht, wobei der erste Die elektrisch von dem Die-Paddel isoliert ist, wobei die dielektrische Linerschicht eine Dicke von etwa 100 nm bis etwa 10 μm aufweist.
  • In einer Ausgestaltung kann die dielektrische Linerschicht an Seitenwänden des ersten Die angeordnet sein.
  • In noch einer Ausgestaltung kann die dielektrische Linerschicht Siliziumoxid oder Siliziumnitrid aufweisen.
  • In noch einer Ausgestaltung kann die dielektrische Linerschicht eine Dicke von etwa 500 nm bis etwa 5 μm aufweisen.
  • In noch einer Ausgestaltung kann die dielektrische Linerschicht eine über chemische Dampfabscheidung abgeschiedene Schicht aufweisen.
  • In noch einer Ausgestaltung kann das Halbleiterpackage ferner Folgendes aufweisen: eine zwischen der dielektrischen Linerschicht und dem Die-Paddel angeordnete erste Haftschicht, wobei die erste Haftschicht die dielektrische Linerschicht und das Die-Paddel kontaktiert; und eine zweite Haftschicht zwischen dem zweiten Die und dem Die-Paddel.
  • In noch einer Ausgestaltung können die erste und zweite Haftschicht elektrisch leitend sein.
  • In verschiedenen Ausführungsformen wird ein Verfahren zum Herstellen eines Halbleiterpackage bereitgestellt, wobei das Verfahren Folgendes aufweist: Bereitstellen eines ersten Dies, wobei der erste Die Kontaktgebiete auf einer oberen Oberfläche, aber nicht auf einer gegenüberliegenden unteren Oberfläche, aufweist; Abscheiden einer dielektrischen Linerschicht unter der unteren Oberfläche des ersten Dies; und Anbringen des ersten Dies mit der abgeschiedenen dielektrischen Linerschicht an einem Substrat.
  • In einer Ausgestaltung kann die dielektrische Linerschicht eine Dicke von etwa 100 nm bis etwa 10 μm aufweisen.
  • In noch einer Ausgestaltung kann das Abscheiden der dielektrischen Linerschicht ferner das Abscheiden an Seitenwänden des ersten Dies aufweisen.
  • In noch einer Ausgestaltung kann das Abscheiden der dielektrischen Linerschicht das Verwenden eines Prozesses der chemischen Dampfabscheidung aufweisen.
  • In noch einer Ausgestaltung kann das Substrat einen ein Die-Paddel aufweisenden Systemträger aufweisen, wobei der erste Die an dem Die-Paddel angebracht ist.
  • In noch einer Ausgestaltung kann das Verfahren ferner Folgendes aufweisen: Zusammenschalten der Kontaktgebiete auf der oberen Oberfläche des ersten Dies mit Zuleitungen an den Systemträger; und Kapseln des ersten Dies mit einem Kapselungsmittel.
  • In noch einer Ausgestaltung kann das Zusammenschalten der Kontaktgebiete auf der oberen Oberfläche des ersten Dies das Ausbilden von Drahtverbindungen aufweisen.
  • In noch einer Ausgestaltung kann das Zusammenschalten der Kontaktgebiete auf der oberen Oberfläche des ersten Dies das Ausbilden von Streifenzwischenverbindungen aufweisen.
  • In noch einer Ausgestaltung können die Streifenzwischenverbindungen unter Verwendung eines galvanischen Abscheidungsprozesses ausgebildet werden.
  • In noch einer Ausgestaltung kann das Verfahren ferner Folgendes aufweisen: Bereitstellen eines zweiten Dies, wobei der zweite Die ein erstes Kontaktgebiet auf einer oberen Oberfläche und ein zweites Kontaktgebiet auf einer gegenüberliegenden unteren Oberfläche aufweist; und Koppeln des zweiten Kontaktgebiets mit dem Die-Paddel durch Anbringen des zweiten Dies an dem Die-Paddel.
  • In noch einer Ausgestaltung kann das Anbringen des zweiten Dies an dem Die-Paddel das Anbringen des zweiten Kontaktgebiets an dem Die-Paddel unter Verwendung eines leitenden Klebers aufweisen.
  • In noch einer Ausgestaltung kann das Verfahren ferner Folgendes aufweisen: nach dem Anbringen des ersten und des zweiten Dies, Zusammenschalten der Kontaktgebiete auf der oberen Oberfläche des ersten Dies und des ersten Kontaktgebiets auf der oberen Oberfläche des zweiten Dies mit Zuleitungen an dem Systemträger; und Kapseln des ersten Dies und des zweiten Dies mit einem Kapselungsmittel.
  • In verschiedenen Ausführungsformen wird ein Verfahren zum Herstellen eines Halbleiterpackage bereitgestellt, wobei das Verfahren Folgendes aufweist: Bereitstellen eines ersten Substrats mit mehreren ersten Dies; Vereinzeln des ersten Substrats zu den mehreren ersten Dies, wobei die mehreren ersten Dies Kontaktgebiete auf einer oberen Oberfläche aufweisen; nach dem Vereinzeln, Abscheiden einer dielektrischen Linerschicht unter einer unteren Oberfläche eines ersten Die der mehreren ersten Dies, wobei die untere Oberfläche keine Kontaktgebiete aufweist; und Anbringen des ersten Die mit der abgeschiedenen dielektrischen Linerschicht an einem Die-Paddel eines Systemträgers.
  • In noch einer Ausgestaltung kann das Verfahren ferner Folgendes aufweisen: Bereitstellen eines zweiten Substrats mit mehreren zweiten Dies; Vereinzeln des zweiten Substrats zu den mehreren zweiten Dies, wobei die mehreren zweiten Dies Kontaktgebiete auf einer oberen Oberfläche und einer gegenüberliegenden unteren Oberfläche aufweisen; und Anbringen eines zweiten Die der mehreren zweiten Dies an dem Die-Paddel des Systemträgers.
  • In noch einer Ausgestaltung kann das Anbringen des ersten Die Folgendes aufweisen: Auftragen eines Haftmaterials auf einer Oberfläche der dielektrischen Linerschicht; und Platzieren des Haftmaterials auf einem Die-Paddel des Systemträgers.
  • In noch einer Ausgestaltung kann das Abscheiden der dielektrischen Linerschicht das Verwenden eines Prozesses der chemischen Dampfabscheidung aufweisen.
  • In noch einer Ausgestaltung kann die dielektrische Linerschicht eine Dicke von etwa 100 nm bis etwa 10 μm aufweisen.
  • In noch einer Ausgestaltung kann das Abscheiden der dielektrischen Linerschicht weiterhin das Abscheiden auf Seitenwänden des ersten Dies aufweisen.
  • In noch einer Ausgestaltung kann das Verfahren ferner Folgendes aufweisen: Zusammenschalten des ersten Dies mit Zuleitungen auf dem Systemträger; und Kapseln des ersten Dies in einem Kapselungsmittel.
  • In noch einer Ausgestaltung kann das Zusammenschalten des ersten Dies mit Zuleitungen an dem Systemträger das Ausbilden von Drahtverbindungen aufweisen.
  • In noch einer Ausgestaltung kann das Zusammenschalten des ersten Dies mit Zuleitungen an dem Systemträger das Ausbilden von Streifenzwischenverbindungen aufweisen.
  • In noch einer Ausgestaltung können die Streifenzwischenverbindungen unter Verwendung eines galvanischen Abscheidungsprozesses ausgebildet werden.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: das Schneiden des Systemträgers, um individuelle Packages auszubilden.
  • In noch einer Ausgestaltung kann In noch einer Ausgestaltung kann In noch einer Ausgestaltung kann In noch einer Ausgestaltung kann In noch einer Ausgestaltung kann In noch einer Ausgestaltung kann In noch einer Ausgestaltung kann In noch einer Ausgestaltung kann In noch einer Ausgestaltung kann Gemäß einer Ausführungsform der Erfindung weist ein Halbleiterpackage einen in ein Kapselungsmittel eingebetteten und über einem Substrat angeordneten ersten Die auf. Eine dielektrische Linerschicht ist unter dem ersten Die und zwischen dem ersten Die und dem Substrat angeordnet. Die dielektrische Linerschicht bedeckt vollständig eine untere Oberfläche des ersten Die. Eine Bondschicht ist zwischen dem Substrat und der dielektrischen Linerschicht angeordnet.
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit der beiliegenden Zeichnung Bezug genommen.
  • Es zeigen
  • 1, die die 1A und 1B enthält, ein Halbleiterpackage gemäß einer Ausführungsform der Erfindung, wobei 1A eine Querschnittsansicht zeigt und 1B eine Draufsicht zeigt;
  • 2, die die 2A und 2B enthält, eine alternative Ausführungsform eines Halbleiterpackage, wobei die isolierende dielektrische Schicht auf den Seitenwänden des ersten Die ausgebildet ist, wobei 2A eine Querschnittsansicht zeigt und 2B eine Draufsicht zeigt;
  • 3, die die 3A und 3B enthält, ein Halbleiterpackage mit mehreren über einem Die-Paddel montierten Dies, doch ist mindestens einer der Dies nicht mit dem Die-Paddel verbunden, wobei 3A eine Querschnittsansicht zeigt und 3B eine Draufsicht zeigt;
  • 4, die die 4A und 4B enthält, ein Halbleiterpackage mit mehreren über einem Die-Paddel montierten Dies, doch ist mindestens einer der Dies nicht mit dem Die-Paddel verbunden, wobei 4A eine Querschnittsansicht zeigt und 4B eine Draufsicht zeigt;
  • 5, die die 5A und 5B enthält, ein Halbleiterpackage mit mindestens drei über einem Die-Paddel montierten Dies, wobei aber mindestens einer der Dies nicht mit dem Die-Paddel verbunden ist, wobei 5A eine Querschnittsansicht zeigt und 5B eine Draufsicht zeigt;
  • 6, die die 6A und 6B enthält, ein Halbleiterpackage mit mindestens drei über einem Die-Paddel montierten Dies, wobei aber mindestens einer der Dies nicht mit dem Die-Paddel verbunden ist, wobei 6A eine Querschnittsansicht zeigt und 6B eine Draufsicht zeigt;
  • 7 eine Draufsicht auf ein Halbleiterpackage mit mindestens drei über einem Die-Paddel montierten Dies, wobei aber mindestens einer der Dies nicht mit dem Die-Paddel verbunden ist und wobei mindestens einige der Dies Leistungs-Dies aufweisen;
  • 8, die die 8A und 8B enthält, eine alternative Ausführungsform des Halbleiterpackage mit galvanischen Zwischenverbindungen, wobei 8A eine Ausführungsform zeigt, in der die isolierende dielektrische Schicht 130 unter dem ersten Die angeordnet ist, und wobei 8B eine Ausführungsform zeigt, bei der die isolierende dielektrische Schicht 130 an Seitenwänden des ersten Die angeordnet ist; und
  • 9, die die 9A–9E enthält, ein Halbleiterpackage während verschiedener Stadien der Bearbeitung gemäß Ausführungsformen der Erfindung.
  • Entsprechende Zahlen und Symbole in den verschiedenen Figuren beziehen sich allgemein auf entsprechende Teile, sofern nicht etwas anderes angegeben ist. Die Figuren sind gezeichnet, um die relevanten Aspekte der Ausführungsformen deutlich zu veranschaulichen, und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • Die Herstellung und Verwendung verschiedener Ausführungsformen werden unten ausführlich erörtert. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte liefert, die in einer großen Vielzahl spezifischer Kontexte verkörpert werden können. Die erörterten spezifischen Ausführungsformen veranschaulichen lediglich spezifische Wege zum Herstellen und Verwenden der Erfindung und beschränken nicht den Schutzbereich der Erfindung.
  • Halbleiterpackages, die Leistungshalbleiterbauelemente aufweisen, können mehrere darin gekapselte Dies aufweisen. Beispielsweise können mehrere diskrete Leistungsbauelemente entlang eines integrierten Schaltungschips gekapselt sein, der zum Steuern der diskreten Leistungsbauelemente verwendet werden kann. Die die Leistungsbauelemente enthaltenden Dies können in ein kapselndes Material eingebettet sein, das für Schutz und hermetische Abdichtung sorgt, während es externe Verbindungen durch einen Systemträger oder ein Substrat liefert. Bei herkömmlichen Packages müssen die Leistungsbauelemente vorsichtig von den integrierten Schaltungschips getrennt und isoliert werden, was sowohl die Kapselungskosten, die Leistung und/oder die Größe erhöht.
  • Ein Weg des Kapselns kann die Verwendung eines isolierenden Klebefilms beinhalten, wobei der Die durch den isolierenden Klebefilm an einem leitenden Substrat angebracht wird. Derartige isolierende Klebefilme weisen jedoch in der Regel viele Defekte wie etwa Hohlräume auf, die aufgrund eines als partielle Glimmentladung bezeichneten Phänomens wachsen können. Die in diesen Hohlräumen enthaltenen Gase können ionisiert werden und durch das zwischen dem Die und dem Substrat entwickelte elektrische Feld beschleunigt werden.
  • Falls eine große Anzahl an Ionen erzeugt wird, können diese Ionen eine Ionenlawine verursachen, die die Hohlräume weiter erweitern können, indem sie sich durch das Material brennen, in dem der Hohlraum existiert. Über die Lebensdauer des Bauelements kann das Hohlraumwachstum den isolierenden Klebefilm durchschlagen. Weiterhin können andere Durchschlagmechanismen bei starken elektrischen Feldern arbeiten, insbesondere langsame Prozesse, die während typischer beschleunigter Feldtests, die über eine kurze Zeitperiode durchgeführt werden, schwer zu identifizieren sind.
  • Ausführungsformen der Erfindung überwinden diese und andere mit Leistungsbauelementen assoziierte Probleme und können auf verschiedene, mehrere Dies aufweisende Halbleiterpackages angewendet werden.
  • Eine strukturelle Ausführungsform der Erfindung wird unter Verwendung von 1 beschrieben. Weitere strukturelle Ausführungsformen werden unter Verwendung der 2–8 beschrieben. Eine Ausführungsform eines Verfahrens zum Herstellen des Halbleiterpackage wird unter Verwendung von 9 beschrieben.
  • 1, die die 1A und 1B enthält, zeigt ein Halbleiterpackage gemäß einer Ausführungsform der Erfindung, wobei 1A eine Querschnittsansicht zeigt und 1B eine Draufsicht zeigt.
  • Bei verschiedenen Ausführungsformen kann es sich bei dem Halbleiterpackage um eine beliebige geeignete Art von Package wie etwa ein integriertes Small-Outline-Schaltungspackage, ein (Dual-)Small-Outline-Kunststoffpackage, ein dünnes Small-Outline-Package, ein Shrink-Small-Outline-Package, ein Thin-Shrink-Small-Outline-Package, ein Dual-Flat-No-Lead-Package, ein Quad-Flat-Package, ein Quad-Flat-No-Lead(QFN)-Oberflächenmontagepackage einschließlich eines Leistungs-QFN-Package handeln.
  • Unter Bezugnahme auf 1A weist ein Halbleiterpackage gemäß verschiedenen Ausführungsformen der Erfindung einen innerhalb eines Kapselungsmittels 150 (kapselndes Material) angeordneten ersten Die 100 auf. Das Kapselungsmittel 150 weist ein dielektrisches Material auf und kann bei einer Ausführungsform eine Vergussmasse aufweisen. Bei anderen Ausführungsformen kann das Kapselungsmittel ein Polymer, in Biopolymer, ein faserimprägniertes Polymer (z. B. Kohlenstoff- oder Glasfasern in einem Harz), ein partikelgefülltes Polymer und andere organische Materialien aufweisen. Bei einer oder mehreren Ausführungsformen weist das Kapselungsmittel 150 ein Dichtmittel auf, das nicht unter Verwendung einer Formmasse ausgebildet wird, und Materialien wie etwa Epoxidharze und/oder Silikone. Bei verschiedenen Ausführungsformen kann das Kapselungsmittel 150 aus einem beliebigen angemessenen duroplastischen, thermoplastischen oder wärmehärtenden Material oder einem Laminat bestehen. Das Material des Kapselungsmittels 150 kann bei einigen Ausführungsformen Füllmaterialien enthalten. Bei einer Ausführungsform kann das Kapselungsmittel 150 Epoxidmaterial und ein Füllmaterial, aufweisend kleine Partikel aus Glas oder andere elektrisch isolierende mineralische Füllmaterialien wie Aluminiumoxid oder organische Füllmaterialien, aufweisen.
  • Bei verschiedenen Ausführungsformen kann der erste Die 100 eine beliebige Art von Die aufweisen. Bei einer Ausführungsform weist der erste Die 100 ein diskretes Halbleiterbauelement auf, während der erste Die 100 bei einer anderen Ausführungsform einen integrierten Schaltungschip aufweist. Bei einer Ausführungsform weist der erste Die 100 einen Logikchip auf. Bei einer alternativen Ausführungsform beinhaltet der erste Die 100 einen Sensor. Bei verschiedenen Ausführungsformen weist der erste Die 100 keine Kontakte auf der Rückseite auf. Vielmehr weist die Vorderseite des Die 100 mehrere Kontaktpads auf.
  • Der erste Die 100 ist über einem Die-Paddel 110 eines Systemträgers oder anderer derartiger Substrate montiert. Das Die-Paddel 110 kann an eine Rückverdrahtungsplatte, z. B. einen stromführenden Leiter, gekoppelt sein. Der Systemträger weist ein Die-Paddel 110 oder ein Die-Attach und mehrere Zuleitungen 160 bei einer Ausführungsform auf, wie in 1B gezeigt. Das Die-Paddel 110 kann einen größeren Fußabdruck als der erste Die 100 aufweisen, wie in 1B gezeigt.
  • Bei verschiedenen Ausführungsformen kann es sich bei dem Systemträger um eine beliebige Art von Package handeln. Bei einer oder mehreren Ausführungsformen kann es sich bei dem Systemträger um ein Small-Outline-Package (SO-Package) wie etwa ein Package vom SuperSO-, Leistungs-SO-8-Typ sowie um andere Arten von Systemträger, auf der Basis der Packageart gewählt, handeln.
  • Ausführungsformen der Erfindung können den ersten Die 100 über einen beliebigen anderen geeigneten Träger montieren. Ein Systemträger ist nur als eine Darstellung gezeigt. Bei anderen Ausführungsformen können ein verdrahtetes Substrat, ein Laminat und andere verwendet werden.
  • Wie in 1A gezeigt, ist die Rückseite des ersten Die 100 durch eine Haftschicht 120 an dem Die-Paddel 110 angebracht. Bei der Haftschicht 120 kann es sich um einen beliebigen geeigneten Kleber handeln. Bei einer Ausführungsform kann die Haftschicht 120 eine elektrisch leitende Haftschicht sein. Bei anderen Ausführungsformen kann die Haftschicht 120 ein isolierender Kleber, ein Weichlot oder ein Nano-Die-Attach sein.
  • Eine isolierende dielektrische Schicht 130 ist unter dem ersten Die 10 angeordnet. Die isolierende dielektrische Schicht 130 ist zwischen dem ersten Die 100 und der Haftschicht 120 angeordnet. Somit ist der erste Die 100 elektrisch von dem Potential des Die-Paddel 110 isoliert. Beispielsweise kann der erste Die 100 Sensorbauelemente aufweisen, die für elektrische Felder, Magnetfelder oder von dem Die-Paddel generierte Wärme anfällig sein können. Beispielsweise kann bei einer oder mehreren Ausführungsformen das Die-Paddel 110 an eine Spannung gekoppelt sein, ohne den ersten Die 100 an diese Spannung zu koppeln.
  • Vorteilhafterweise kann das Die-Paddel 110 an ein Potential gekoppelt sein, ohne den ersten Die 100 zu koppeln. Die dicke isolierende dielektrische Schicht 130 isoliert und schützt den ersten Die 100 vor dem Potential an dem Die-Paddel 110. Das Die-Paddel 110 kann an einem Hochspannungsknoten, z. B. über etwa 10 V, oder etwa 10 V bis etwa 30 V, gekoppelt sein. Bei einigen Ausführungsformen kann das Die-Paddel 110 an einen Hochspannungsknoten gekoppelt sein, so dass das Potential an dem Die-Paddel 110 über 5 V oder bei einer Ausführungsform über etwa 10 V bis etwa 100 V liegt.
  • Bei einigen Ausführungsformen kann das Die-Paddel 110 an einen Hochspannungsknoten gekoppelt sein, so dass das Potential an dem Die-Paddel 110 über etwa 10 V oder bei einer anderen Ausführungsform etwa 100 V bis etwa 1 kV beträgt.
  • Bei verschiedenen Ausführungsformen kann die Potentialdifferenz zwischen dem Die-Paddel 110 und der hinteren Oberfläche des ersten Die 100 während des Betriebs mindestens 10 V und bei verschiedenen Ausführungsformen etwa 10 V bis etwa 100 V betragen. Bei einer Ausführungsform kann die Potentialdifferenz zwischen dem Die-Paddel 110 und der hinteren Oberfläche des ersten Die 100 während des Betriebs etwa 20 V bis etwa 40 V betragen.
  • Bei verschiedenen Ausführungsformen weist die isolierende dielektrische Schicht 130 eine Dicke von etwa 100 nm bis etwa 10 μm auf. Bei einer oder mehreren Ausführungsformen weist die isolierende dielektrische Schicht 130 eine Dicke von etwa 500 nm bis etwa 5 μm auf. Bei einer oder mehreren Ausführungsformen weist die isolierende dielektrische Schicht 130 eine Dicke von etwa 2 μm bis etwa 5 μm auf. Bei einer oder mehreren Ausführungsformen weist die isolierende dielektrische Schicht 130 eine Dicke über etwa 1 μm auf. Bei einer oder mehreren Ausführungsformen weist die isolierende dielektrische Schicht 130 eine Dicke von mehr als etwa 5 μm auf. Bei einer oder mehreren Ausführungsformen weist die isolierende dielektrische Schicht 130 eine Dicke von über etwa 0,5 μm auf. Bei verschiedenen Ausführungsformen ist die Dicke der isolierenden dielektrischen Schicht 130 viel größer als während der Zwischenverbindungsmetallisierung bei der Halbleiterbearbeitung ausgebildete herkömmliche dielektrische Schichten. Bei verschiedenen Ausführungsformen weist die isolierende dielektrische Schicht 130 ein Siliziumoxid oder ein Siliziumnitrid auf. Bei anderen Ausführungsformen kann die isolierende dielektrische Schicht 130 andere Arten von Nitriden oder Oxiden aufweisen.
  • Bei verschiedenen Ausführungsformen werden das Material und die Dicke der isolierenden dielektrischen Schicht 130 so gewählt, dass der dielektrische Durchschlag über mindestens 30 V liegt, d. h., die Potentialdifferenz von 30 V zwischen dem ersten Die 100 und dem Die-Paddel 110 verursacht keinen dielektrischen Durchschlag. Bei einer weiteren Ausführungsform werden das Material und die Dicke der isolierenden dielektrischen Schicht 130 so gewählt, dass der dielektrische Durchschlag über mindestens 60 V liegt.
  • Bei noch einer weiteren Ausführungsform weist die isolierende dielektrische Schicht 130 mehrere Schichten auf. Bei einer Ausführungsform weist die isolierende dielektrische Schicht 130 eine Kombination aus einer Oxidschicht (z. B. Siliziumoxid) und einer Nitridschicht (z. B. Siliziumnitrid) einschließlich mehrerer übereinander gestapelter Oxid-/Nitridschichten auf. Die Kombinationen aus dielektrischen Schichten können verwendet werden, um bei einigen Ausführungsformen eine stressbasierte Delaminierung und Rissausbreitung zu vermeiden.
  • Bei alternativen Ausführungsformen kann die isolierende dielektrische Schicht 130 andere anorganische isolierende Materialien wie Zirkoniumoxid/Zirkoniumdioxid, Titanoxid/Titandioxid oder Aluminiumoxid aufweisen.
  • Die mehreren Kontakte auf der Vorderseite des ersten Die 100 können durch eine Vielzahl von Verbindungen an den Systemträger gekoppelt sein. Bei einer Ausführungsform können Drahtverbindungen 170 zum Zusammenschalten des ersten Die 100 mit den mehreren Zuleitungen 160 auf dem Systemträger verwendet werden.
  • 2, die die 2A und 2B enthält, zeigt eine alternative Ausführungsform eines Halbleiterpackage, wobei die isolierende dielektrische Schicht an den Seitenwänden des ersten Die ausgebildet ist, wobei 2A eine Querschnittsansicht zeigt und 2B eine Draufsicht zeigt.
  • Bei dieser Ausführungsform ist eine isolierende dielektrische Schicht 130 nicht nur unter der unteren Oberfläche des ersten Die 100, sondern auch auf Seitenwänden des ersten Die 100 angeordnet. Somit umgibt die isolierende dielektrische Schicht 130 den ersten Die 100, wie in 2B gezeigt.
  • Die isolierende dielektrische Schicht 130 schützt die Seitenwände des ersten Die 100 vor aus dem Die-Paddel 110 entstehenden Feldern. Beispielsweise kann die Grenzfläche zwischen dem Kapselungsmittel 150 und dem ersten Die 100 für Delaminierung oder Risse anfällig sein. Das Kapselungsmittel 150 um die Risse herum kann wegen der Potentialdifferenz zwischen dem ersten Die 100 und dem Die-Paddel 110 für einen Durchschlag anfällig sein. Vorteilhafterweise werden jedoch durch die Anwesenheit der isolierenden dielektrischen Schicht 130 solche Probleme vermieden, weil die Anfälligkeit für einen Durchschlag der isolierenden dielektrischen Schicht 130 viel höher ist als das Kapselungsmittel 150.
  • 3, die die 3A und 3B enthält, zeigt ein Halbleiterpackage mit mehreren über einem Die-Paddel montierten Dies, aber mindestens einer der Dies ist nicht mit dem Die-Paddel verbunden, wobei 3A eine Querschnittsansicht zeigt und 3B eine Draufsicht zeigt.
  • 3A zeigt einen ersten Die 100 und einen zweiten Die 200, über einem Die-Paddel 110 montiert. Der erste Die 100 weist eine erste Höhe H100 auf, während der zweite Die 200 eine zweite Höhe H200 aufweist. Die zweite Höhe H200 kann größer sein als die erste Höhe H100, so dass beide Dies eine gemeinsame obere Oberfläche aufweisen. Alternativ kann bei einer anderen Ausführungsform die erste Höhe H100 etwa gleich der zweiten Höhe H200 sein, so dass der zweite Die 200 unter einem dickeren Abschnitt des kapselnden Materials 150 als der erste Die 100 bleibt.
  • Wie in 3A gezeigt, ist der erste Die 100 von dem Die-Paddel 110 isoliert, während die hintere Oberfläche des zweiten Die 200 durch die zweite Haftschicht 220 elektrisch an das Die-Paddel 110 gekoppelt ist. Der zweite Die 200 ist unter Verwendung der zweiten Haftschicht 220 an dem Die-Paddel 110 angebracht. Bei einer oder mehreren Ausführungsformen ist die zweite Haftschicht 220 leitend, und deshalb ist der zweite Die 200 durch die zweite Haftschicht 220 an das Die-Paddel 110 gekoppelt.
  • Bei einer Ausführungsform ist der zweite Die 200 ein vertikales Bauelement mit sowohl vorderseitigen als auch rückseitigen Kontakten. Bei einer Ausführungsform ist der zweite Die 200 ein vertikaler Transistor. Bei einer Ausführungsform ist der zweite Die 200 ein diskreter vertikaler Transistor. Bei einer weiteren Ausführungsform ist der zweite Die 200 ein Leistungstransistor, während der erste Die 100 im Gegensatz dazu ein Logikcontroller ist. Der erste und der zweite Die 100 und 200 können bei einer Ausführungsform Teil eines Leistungsmoduls sein. Somit hat das an den zweiten Die 200 angelegte große Potential keine Auswirkung auf den ersten Die 100, der durch die isolierende dielektrische Schicht 130 geschützt ist.
  • 4, die die 4A und 4B enthält, zeigt ein Halbleiterpackage mit mehreren über einem gemeinsamen Die-Paddle montierten Dies, aber mindestens einer der Dies ist nicht mit dem Die-Paddel verbunden, wobei 4A eine Querschnittsansicht zeigt und 4B eine Draufsicht zeigt.
  • Im Gegensatz zu der in 3 dargestellten Ausführungsform ist bei dieser Ausführungsform die isolierende dielektrische Schicht 130 um die Seitenwände des ersten Die 100 herum ausgebildet, wie bezüglich 2 beschrieben. Eine Schicht der isolierenden dielektrischen Schicht 130 trennt den ersten Die 100 von dem zweiten Die 200. Somit ist der erste Die 100 geschützt und nicht nur von dem Die-Paddel 110 isoliert, sondern auch von dem zweiten Die 200. Somit wird eine seitliche parasitäre Interferenz zwischen dem ersten Die 100 und dem zweiten Die 200 gemildert.
  • 5, die die 5A und 5B enthält, zeigt ein Halbleiterpackage mit mehreren über einem Die-Paddel montierten Dies, aber mindestens einer der Dies ist nicht mit dem Die-Paddel verbunden, wobei 5A eine Querschnittsansicht zeigt und 5B eine Draufsicht zeigt.
  • Die mehreren über dem Die-Paddel 110 montierten Dies können mehr als zwei Dies aufweisen, wie in 5 gezeigt. Wie in 5A gezeigt, können ein erster Die 100, ein zweiter Die 200 und einer dritter Die 300 über einem Die-Paddel 110 montiert sein. Der erste Die 100 ist mittig angeordnet, um ihn herum sind der zweite Die 200 und der dritte Die 300 platziert. Die hintere Oberfläche des zweiten Die 200 und die hintere Oberfläche des dritten Die 300 können durch das Die-Paddel 110 gekoppelt sein.
  • Die Kontaktgebiete auf den vorderen Oberflächen des ersten Die, des zweiten Die und des dritten Die 100, 200 und 300 können unter Verwendung von Zwischenverbindungen gekoppelt sein. Die Zwischenverbindungen können bei verschiedenen Ausführungsformen verschiedene Arten von Verbindungen aufweisen. Bei einer Ausführungsform können die Zwischenverbindungen Drahtverbindungen aufweisen. Bei anderen Ausführungsformen können die Zwischenverbindungen Metallblätter, Streifen, metallische Zwischenverbindungen und andere sein.
  • 6, die die 6A und 6B enthält, zeigt ein Halbleiterpackage mit mehreren über einem Die-Paddel montierten Dies, aber mindestens einer der Dies ist nicht mit dem Die-Paddel verbunden, wobei 6A eine Querschnittsansicht zeigt und 6B eine Draufsicht zeigt.
  • Im Gegensatz zu der in 5 beschriebenen Ausführungsform sind der zweite Die 200 und der dritte Die 300 zusammen platziert, während der erste Die 100 in eine Ecke platziert ist. Dies ist vorteilhaft, um eine Interferenz von dem zweiten Die 200 oder dem dritten Die 300 auf den ersten Die 100 zu minimieren. Der zweite Die 200 und der dritte Die 300 sind durch die hintere Oberfläche über das Die-Paddel 110 zusammengekoppelt. Analog können Kontakte auf den vorderen Oberflächen des zweiten und des dritten Die 200 und 300 durch Leistungszwischenverbindungen 171 (6B) gekoppelt sein, die dicker (stärker) sein können, um die höheren Stromanforderungen zwischen dem zweiten und dem dritten Die 200 und 300, die Leistungsbauelemente sein können, zu unterstützen.
  • 7 zeigt eine Draufsicht auf ein Halbleiterpackage mit mehreren über einem Die-Paddel montierten Dies, aber mindestens einer der Dies ist nicht mit dem Die-Paddel verbunden und wobei mindestens einige der Dies Leistungs-Dies aufweisen.
  • 7 zeigt ein Beispiel, bei dem der zweite Die 200 und der dritte Die 300 diskrete Leistungstransistoren sind. Dementsprechend sind der zweite Die 200 und der dritte Die 300 an wenige Zuleitungen gekoppelt. Bei einer Ausführungsform kann die hintere Oberfläche des zweiten Die 200, die beispielsweise eine Drainelektrode des zweiten Dies 200 umfasst, an die hintere Oberfläche des dritten Die 300 gekoppelt sein, die beispielsweise eine Sourceelektrode des dritten Die 300 aufweist. Weiterhin kann das Package Zuleitungen in allen vier Richtungen aufweisen, da beispielsweise bei einem Quad-In-Line-Package das Die-Paddel 110 durch eine separate Zuleitung gekoppelt sein kann, wie in 7 gezeigt.
  • 8, die die 8A und 8B enthält, zeigt eine alternative Ausführungsform des Halbleiterpackage mit galvanischen Zwischenverbindungen, wobei 8A eine Ausführungsform zeigt, bei der die isolierende dielektrische Schicht 130 unter dem ersten Die angeordnet ist, und wobei 8B eine Ausführungsform zeigt, bei der die isolierende dielektrische Schicht 130 auch auf Seitenwänden des ersten Die angeordnet ist.
  • Herkömmliche Zwischenverbindungen, die unter Verwendung von Drahtbonden, Ribbon-Bonden und Clip-Bonden ausgebildet sind, führen zu leitungsfähigen Pfaden mit einer relativ kleinen Querschnittsfläche, was für Leistungsbauelemente unerwünscht sein kann. Ausführungsformen der Erfindung überwinden diese Beschränkungen durch den Einsatz von dickeren galvanischen Zwischenverbindungen, d. h. Zwischenverbindungen, die unter Verwendung eines galvanischen oder Elektroplattierungsprozesses ausgebildet werden.
  • Wie in 8A und 8B gezeigt, sind der erste Die 100 und der dritte Die 300 über einem ersten Die-Paddel 110A angeordnet, während der zweite Die 200 über einem zweiten Die-Paddel 110E angeordnet ist. Der zweite Die 200 und der dritte Die 300 sind durch planare streifenförmige Leistungszwischenverbindungen 171 gekoppelt, um höhere Ströme zwischen Leistungsbauelementen zu führen. Bei einer oder mehreren Ausführungsformen können die Leistungszwischenverbindungen 171 eine Dicke von etwa 10 μm bis etwa 50 μm aufweisen. Diese dickeren galvanischen Zwischenverbindungen liefern eine höhere Strombelastbarkeit als herkömmliche Drähte.
  • Bei einer Ausführungsform umfassen der zweite Die 200 und der dritte Die 300 Leistungsbauelemente wie etwa einen diskreten Leistungstransistor, während der erste Die 100 einen integrierten Schaltungschip aufweist.
  • Weitere Details von Verfahren zur Ausbildung der galvanischen Kontakte werden in der am 27. März 2012 eingereichten, gleichzeitig anhängigen Anmeldung mit dem Anwaltsaktenzeichen: P48825US, laufende Anmeldungsnummer: 13/430,726, beschrieben, die durch Bezugnahme hierin aufgenommen ist. Ausführungsformen der vorliegenden Erfindung können bei dieser Anmeldung mit den verschiedenen Ausführungsformen kombiniert werden.
  • 9, die die 9A–9E zeigt, zeigt ein Halbleiterpackage während verschiedener Stadien der Bearbeitung gemäß Ausführungsformen der Erfindung.
  • Unter Bezugnahme auf 9A werden erste Dies 100 unter Verwendung herkömmlicher Bearbeitung über einem Wafer hergestellt. Die ersten Dies 100 werden vereinzelt und zu der ersten Höhe H100 verdünnt. Bei einer Ausführungsform wird die isolierende dielektrische Schicht 130 vor der Vereinzelung abgeschieden.
  • Bei verschiedenen Ausführungsformen wird die isolierende dielektrische Schicht 130 unter Verwendung eines Prozesses der chemischen Dampfabscheidung (CVD – Chemical Vapor Deposition) abgeschieden. Bei verschiedenen Ausführungsformen weist die isolierende dielektrische Schicht 130 eine Dicke von etwa 100 nm bis etwa 10 μm auf.
  • Bei einer in 9B gezeigten alternativen Ausführungsform wird nach der Vereinzelung der erste Die 100 innerhalb einer Kammer 105 über einem Träger 101 positioniert und platziert. Die vordere Oberfläche des ersten Die 100 mit den Kontaktbereichen wird dem Träger 101 zugewandt platziert. Dann werden die exponierten Oberflächen des ersten Die 100 einem Abscheidungsprozess unterzogen, so dass eine isolierende dielektrische Schicht 130 auf den hinteren Oberflächen und den Seitenwänden des ersten Die 100 abgeschieden wird. Der erste Die 100 kann von dem Träger 101 entfernt werden.
  • Bei einer Ausführungsform wird nach dem Platzieren des Trägers 101 mit dem ersten Die 100 innerhalb der Kammer 105 ein das abzuscheidende Material umfassender Vorläufer in die Kammer 105 gepumpt. Der Vorläufer reagiert auf der Oberfläche des ersten Die 100 unter Ausbildung der isolierenden dielektrischen Schicht 130. Bei verschiedenen Ausführungsformen kann die CVD ein VCD-Prozess unter atmosphärischem Druck, eine Niederdruck-CVD, ein Ultrahochvakuum-CVD-Prozess, eine PE-CVD (Plasma-Enhanced CVD), eine RPE-CVD (Remote Plasma-Enhanced CVD), ein Atomlagen-CVD-Prozess, eine metallorganische chemische Dampfabscheidung sein.
  • Bei einer Ausführungsform weist die isolierende dielektrische Schicht 130 Siliziumoxid auf. Die Oxid aufweisende isolierende dielektrische Schicht 130 kann unter Verwendung eines Vorläufers, der Silan und Sauerstoff, Silan und Stickoxid, Dichlorsilan (SiCl2H2) und Stickoxid (N2O) oder Tetraethylorthosilicat (TEOS) Si(OC2H5)4) und Wasser/Wärme enthält, abgeschieden werden. Die Oxid aufweisende isolierende dielektrische Schicht 130 kann unter Verwendung von Niederdruck-CVD, CVD unter atmosphärischem Druck oder PE-CVD bei verschiedenen Ausführungsformen abgeschieden werden. Bei einigen Ausführungsformen kann die Oxid aufweisende isolierende dielektrische Schicht 130 unter Verwendung eines hochdichten Plasma-CVD-Prozesses abgeschieden werden, wobei Silan- und Sauerstoff-/Argon-Vorläufer verwendet werden.
  • Bei einer Ausführungsform kann zum Abscheiden einer Siliziumoxidschicht Silan mit einer Strömungsrate von etwa 100 sccm bis etwa 160 sccm zusammen mit N2O mit etwa 2000 sccm, bei einem Gesamtdruck von etwa 2,2 Torr bis etwa 3,2 Torr, bei einer Temperatur von etwa 150°C, mit HF-Leistung von etwa 220 W bis etwa 320 W für etwa 60 s bis etwa 90 s verwendet werden.
  • Bei einer alternativen Ausführungsform weist die isolierende dielektrische Schicht 130 Siliziumnitrid auf. Die Nitrid aufweisende isolierende dielektrische Schicht 130 kann unter Verwendung eines Vorläufers abgeschieden werden, der Silan und Ammoniak, Dichlorsilan und Ammoniak, enthält, z. B. unter Verwendung einer Niederdruck-CVD, oder unter Verwendung eines Vorläufers, der Silan und Stickstoff, Silan und Ammoniak, enthält, z. B. unter Verwendung eines PE-CVD-Prozesses.
  • Bei einigen Ausführungsformen können die Prozesse zyklisch wiederholt werden, wobei eine dünne Oxidschicht gefolgt von einer dünnen Nitridschicht abgeschieden wird, wodurch ein Oxid- und Nitridschichten aufweisender Stapel ausgebildet wird.
  • Bei anderen Ausführungsformen können geeignete Vorläufer zum Abscheiden anderer anorganischer Materialien auf der isolierenden dielektrischen Schicht 130 gewählt werden. Solche Vorläufer können Titanchlorid, Zirkonium-tert-Butoxylat oder Aluminium-Acetylacetonat oder andere beinhalten.
  • Unter Bezugnahme auf 9C wird eine Haftschicht 120 auf der exponierten unteren Oberfläche der isolierenden dielektrischen Schicht 130 aufgebracht. Bei einer Ausführungsform weist die Haftschicht 120 ein Polymer wie etwa Cyanidester oder Epoxidmaterial auf und kann Silberpartikel aufweisen. Alternativ weist die Haftschicht 120 bei einer anderen Ausführungsform ein Lot wie etwa ein Blei-Zinn-Material auf. Die Haftschicht 120 kann in gesteuerten Mengen unter der dielektrischen Schicht 130 ausgegeben werden. Eine Haftschicht 120 mit einem Polymer kann bei etwa 125°C bis etwa 200°C gehärtet werden, während eine lotbasierte Haftschicht 120 bei 250°C bis etwa 350°C gehärtet werden kann. Unter Verwendung der Haftschicht 120 wird der erste Die 100 an einem Die-Paddel 110 eines Systemträgers mit mehreren Zuleitungen 160 angebracht.
  • Zusätzliche Dies wie etwa der zweite Die 200 und der dritte Die 300, in vorausgegangenen Ausführungsformen (z. B. 7) beschrieben, können ebenfalls an dem Die-Paddel 110 oder an separaten Die-Paddels, wie durch das Package-Design erforderlich, angebracht werden.
  • Das Deckvermögen und das Material der Haftschicht 120 bestimmen die Zuverlässigkeit und Leistung des Packages. Hohlräume und/oder Variationen bei der Dicke oder dem Deckvermögen können zu einem Versagen der Zuverlässigkeit führen. Beispielsweise können Hohlräume die Haftfestigkeit zwischen dem ersten Die 100 und dem Systemträger insbesondere während Temperaturwechselbelastung reduzieren.
  • Unter Bezugnahme auf 9D sind die Kontaktgebiete von der Vorderseite des ersten Die 100 an die mehreren Zuleitungen 160 angeschaltet. Bei einer Ausführungsform weisen die Zwischenverbindungen Drahtverbindungen 170 auf. Bei anderen Ausführungsformen können die Zwischenverbindungen andere Arten von Verbindungen wie etwa galvanische Streifen oder Platten umfassen. Bei einer Ausführungsform können die Zwischenverbindungen dicke Drähte aufweisen, die beispielsweise aus Aluminium bestehen. In einem Fall kann die Dicke derartiger Aluminiumdrähte etwa 10 μm bis etwa 1000 μm betragen. In einem anderen Fall weisen die Drähte beispielsweise Gold auf. In diesem Fall kann die Dicke solcher Golddrähte etwa 10 μm bis etwa 100 μm betragen.
  • Bei einer oder mehreren Ausführungsformen kann eine Hochgeschwindigkeits-Drahtbondanlage zum Minimieren der Zeit zum Ausbilden der Zwischenverbindungen verwendet werden. Bilderkennungssysteme können verwendet werden, um während des Zusammenschaltens bei einigen Ausführungsformen die ersten Dies zu orientieren.
  • Bei verschiedenen Ausführungsformen kann Ball-Bonden oder Wedge-Bonden zum Ausbilden der Zwischenverbindungen verwendet werden. Bei verschiedenen Ausführungsformen können die z. B. Drahtverbindungen 170 aufweisenden Zwischenverbindungen unter Verwendung von Thermoschallbonden, Ultraschallbonden oder Thermokompressionsbonden ausgebildet werden. Das Thermoschallbonden verwendet Temperatur, Ultraschall und eine geringe Aufschlagkraft und Ball-/Wedge-Verfahren. Das Ultraschallbonden verwendet Ultraschall und niedrige Aufschlagkraft und nur das Wedge-Verfahren. Das Thermokompressionsbonden verwendet Temperatur und hohe Aufschlagkraft und nur das Wedge-Verfahren.
  • Beispielsweise kann in einem Fall das Thermoschallbonden mit Gold- und Kupferdrähten verwendet werden. Zwei Drahtverbindungen werden für jede Zwischenverbindung ausgebildet, eine an Kontaktgebieten des ersten Dies 100 und eine andere an einer Zuleitung der mehreren Zuleitungen 160 des Systemträgers. Die Bondtemperatur, die Ultraschallenergie und die Bondkraft und -zeit müssen streng kontrolliert werden, um eine zuverlässige Verbindung von dem ersten Die 100 zu dem Systemträger auszubilden.
  • Bei einer alternativen Ausführungsform können die Zwischenverbindungen unter Verwendung eines galvanischen Prozesses (elektrochemische Abscheidung) ausgebildet werden.
  • Die Zwischenverbindungen können zwischen dem ersten Die und dem Systemträger und zwischen den Dies insbesondere zwischen Leistungs-Dies bei einigen Ausführungsformen verschieden sein.
  • Unter Bezugnahme auf 9E werden der Systemträger und der erste Die 100 mit einem kapselnden Material, d. h. Kapselungsmittel 150, bedeckt. Bei einer Ausführungsform weist das kapselnde Material eine Vergussmasse auf. Bei anderen Ausführungsformen können andere Materialien als das kapselnde Material verwendet werden. Das kapselnde Material kann unter Verwendung von Formpressen, Spritzgießen, Pulversintern oder Liquid-Molding im Fall einer Vergussmasse aufgebracht werden. Falls notwendig, kann nach dem Aufbringen des kapselnden Materials ein Härtungsprozess durchgeführt werden.
  • Somit wird nach dem Ausbilden des Kapselungsmittels 150 ein mehrere Halbleiterpackages aufweisendes künstliches Substrat ausgebildet. Dieses künstliche Substrat kann zum Beispiel mechanisch vereinzelt werden, um individuelle Packages auszubilden.
  • Wenngleich die vorliegende Erfindung unter Bezugnahme auf veranschaulichende Ausführungsformen beschrieben worden ist, soll diese Beschreibung nicht in einem beschränkenden Sinne ausgelegt werden. Verschiedene Modifikationen und Kombinationen der veranschaulichenden Ausführungsformen sowie andere Ausführungsformen der Erfindung ergeben sich dem Fachmann bei der Bezugnahme auf die Beschreibung. Als eine Veranschaulichung können die in 1 beschriebenen Ausführungsformen mit den in 2–8 beschriebenen Ausführungsformen kombiniert werden. Deshalb sollen die beigefügten Ansprüche alle derartigen Modifikationen oder Ausführungsformen einschließen.
  • Wenngleich die vorliegende Erfindung und ihre Vorteile ausführlich beschrieben worden sind, versteht sich, dass hieran verschiedene Änderungen, Substitutionen und Abänderungen vorgenommen werden können, ohne von dem Gedanken und Schutzbereich der Erfindung, wie durch die beigefügten Ansprüche definiert, abzuweichen. Beispielsweise versteht der Fachmann ohne Weiteres, dass viele der hierin beschriebenen Merkmale, Funktionen, Prozesse und Materialien variiert werden können und dabei innerhalb des Schutzbereichs der vorliegenden Erfindung bleiben.
  • Zudem soll der Schutzbereich der vorliegenden Erfindung nicht auf die bestimmten Ausführungsformen des Prozesses, der Maschine, Herstellung, Materiezusammensetzung, Mittel, Verfahren oder Schritte, die in der Patentschrift beschrieben sind, beschränkt sein. Wie der Durchschnittsfachmann ohne Weiteres anhand der Offenbarung der vorliegenden Erfindung versteht, können gemäß der vorliegenden Erfindung Prozesse, Maschinen, Herstellung, Materiezusammensetzungen, Mittel, Verfahren oder Schritte, die gegenwärtig existieren oder später zu entwickeln sind, die im Wesentlichen die gleiche Funktion durchführen oder im Wesentlichen das gleiche Ergebnis wie die hierin beschriebenen entsprechenden Ausführungsformen erreichen, genutzt werden. Dementsprechend sollen die beigefügten Ansprüche innerhalb ihres Schutzbereichs solche Prozesse, Maschinen, Herstellung, Materiezusammensetzungen, Mittel, Verfahren oder Schritte beinhalten.

Claims (36)

  1. Halbleiterpackage, das Folgendes aufweist: • einen in ein Kapselungsmittel (150) eingebetteten und über einem Substrat angeordneten ersten Die (100); • eine unter dem ersten Die (100) und zwischen dem ersten Die (100) und dem Substrat angeordnete dielektrische Linerschicht (130), wobei die dielektrische Linerschicht (130) eine untere Oberfläche des ersten Die (100) vollständig bedeckt; und • eine zwischen dem Substrat und der dielektrischen Linerschicht (130) angeordnete Bondschicht.
  2. Halbleiterpackage gemäß Anspruch 1, wobei die dielektrische Linerschicht (130) um Seitenwände des ersten Die (100) herum angeordnet ist.
  3. Halbleiterpackage gemäß Anspruch 1 oder 2, wobei die dielektrische Linerschicht (130) unter dem ersten Die (100) mit der Bondschicht in Kontakt steht.
  4. Halbleiterpackage gemäß einem der Ansprüche 1 bis 3, wobei die Bondschicht einen isolierenden Kleber, einen leitenden Kleber, ein Weichlot oder ein Nano-Die-Attach aufweist.
  5. Halbleiterpackage gemäß einem der Ansprüche 1 bis 4, wobei die dielektrische Linerschicht (130) eine Dicke von etwa 100 nm bis etwa 10 μm aufweist.
  6. Halbleiterpackage, das Folgendes aufweist: • einen in ein Kapselungsmittel (150) eingebetteten und über einem Substrat angeordneten ersten Die (100); und • eine unter dem ersten Die (100) und zwischen dem ersten Die (100) und dem Substrat angeordnete dielektrische Linerschicht (130), wobei die dielektrische Linerschicht (130) um Seitenwände des ersten Die (100) herum angeordnet ist.
  7. Halbleiterpackage gemäß Anspruch 6, ferner aufweisend: eine über dem Substrat angeordnete Bandschicht, wobei die dielektrische Linerschicht (130) unter dem ersten Die (100) mit der Bandschicht in Kontakt steht.
  8. Halbleiterpackage gemäß Anspruch 6 oder 7, wobei die Bandschicht einen isolierenden Kleber, einen leitenden Kleber, ein Weichlot oder ein Nano-Die-Attach aufweist.
  9. Halbleiterpackage gemäß einem der Ansprüche 6 bis 8, wobei die dielektrische Linerschicht (130) Siliziumoxid oder Siliziumnitrid aufweist.
  10. Halbleiterpackage gemäß einem der Ansprüche 6 bis 9, wobei die dielektrische Linerschicht (130) eine Dicke von etwa 100 nm bis etwa 10 μm aufweist, vorzugsweise eine Dicke von etwa 500 nm bis etwa 5 μm aufweist.
  11. Halbleiterpackage gemäß einem der Ansprüche 6 bis 10, wobei das Substrat einen Systemträger aufweist, wobei der Systemträger ein Die-Paddel (110) und mehrere Zuleitungen (160) aufweist und wobei der erste Die (100) elektrisch von dem Die-Paddel (110) isoliert ist; wobei das Halbleiterpackage vorzugsweise ferner aufweist mehrere Zwischenverbindungen, die die mehreren Zuleitungen (160) mit Kontaktgebieten auf einer Oberseite des ersten Die (100) koppeln, wobei die dielektrische Linerschicht (130) eine gegenüberliegende Unterseite des ersten Die (100) bedeckt.
  12. Halbleiterpackage gemäß Anspruch 11, das ferner Folgendes aufweist: einen in das Kapselungsmittel (150) eingebetteten und über dem Die-Paddel (110) angeordneten zweiten Die, wobei der zweite Die elektrisch an das Die-Paddel (110) gekoppelt ist; wobei vorzugsweise der erste Die (100) ein Logikcontroller ist und wobei vorzugsweise der zweite Die ein diskreter vertikaler Transistor ist.
  13. Halbleiterpackage gemäß einem der Ansprüche 11 oder 12, ferner aufweisend: eine zwischen der dielektrischen Linerschicht (130) und dem Die-Paddel (110) angeordnete Haftschicht (120), wobei die Haftschicht (120) die dielektrische Linerschicht (130) und das Die-Paddel (110) kontaktiert.
  14. Halbleiterpackage, das Folgendes aufweist: • einen ein Die-Paddel (110) und mehrere Zuleitungen (160) umfassenden Systemträger; • einen in ein Kapselungsmittel (150) eingebetteten und über dem Die-Paddel (110) angeordneten ersten Die (100); • einen in das Kapselungsmittel (150) eingebetteten und über dem Die-Paddel (110) angeordneten zweiten Die, wobei der zweite Die elektrisch an das Die-Paddel (110) gekoppelt ist; und • eine unter dem ersten Die (100) und dem Die-Paddel (110) angeordnete dielektrische Linerschicht (130), wobei der erste Die (100) elektrisch von dem Die-Paddel (110) isoliert ist, wobei die dielektrische Linerschicht (130) eine Dicke von etwa 100 nm bis etwa 10 μm aufweist.
  15. Halbleiterpackage gemäß Anspruch 14, wobei die dielektrische Linerschicht (130) an Seitenwänden des ersten Die (100) angeordnet ist; wobei vorzugsweise die dielektrische Linerschicht (130) Siliziumoxid oder Siliziumnitrid aufweist.
  16. Halbleiterpackage gemäß einem der Ansprüche 14 oder 15, wobei die dielektrische Linerschicht (130) eine Dicke von etwa 500 nm bis etwa 5 μm aufweist.
  17. Halbleiterpackage gemäß einem der Ansprüche 14 bis 16, wobei die dielektrische Linerschicht (130) eine über chemische Dampfabscheidung abgeschiedene Schicht aufweist.
  18. Halbleiterpackage gemäß einem der Ansprüche 14 bis 17, das ferner Folgendes aufweist: • eine zwischen der dielektrischen Linerschicht (130) und dem Die-Paddel (110) angeordnete erste Haftschicht (120), wobei die erste Haftschicht (120) die dielektrische Linerschicht (130) und das Die-Paddel (110) kontaktiert; und • eine zweite Haftschicht (220) zwischen dem zweiten Die und dem Die-Paddel (110); • wobei vorzugsweise die erste und zweite Haftschicht (220) elektrisch leitend sind.
  19. Verfahren zum Herstellen eines Halbleiterpackage, wobei das Verfahren Folgendes aufweist: • Bereitstellen eines ersten Dies (100), wobei der erste Die (100) Kontaktgebiete auf einer oberen Oberfläche, aber nicht auf einer gegenüberliegenden unteren Oberfläche, aufweist; • Abscheiden einer dielektrischen Linerschicht (130) unter der unteren Oberfläche des ersten Dies (100); und • Anbringen des ersten Dies (100) mit der abgeschiedenen dielektrischen Linerschicht (130) an einem Substrat.
  20. Verfahren gemäß Anspruch 19, wobei die dielektrische Linerschicht (130) eine Dicke von etwa 100 nm bis etwa 10 μm aufweist.
  21. Verfahren nach Anspruch 19 oder 20, wobei das Abscheiden der dielektrischen Linerschicht (130) ferner das Abscheiden an Seitenwänden des ersten Dies (100) aufweist.
  22. Verfahren gemäß einem der Ansprüche 19 bis 21, wobei das Abscheiden der dielektrischen Linerschicht (130) das Verwenden eines Prozesses der chemischen Dampfabscheidung aufweist.
  23. Verfahren gemäß einem der Ansprüche 19 bis 22, wobei das Substrat einen ein Die-Paddel (110) aufweisenden Systemträger aufweist, wobei der erste Die (100) an dem Die-Paddel (110) angebracht ist; wobei das Verfahren vorzugsweise ferner Folgendes aufweist: • Zusammenschalten der Kontaktgebiete auf der oberen Oberfläche des ersten Dies (100) mit Zuleitungen (160) an den Systemträger; und • Kapseln des ersten Dies (100) mit einem Kapselungsmittel (150).
  24. Verfahren gemäß Anspruch 23, wobei das Zusammenschalten der Kontaktgebiete auf der oberen Oberfläche des ersten Dies (100) das Ausbilden von Drahtverbindungen (170) aufweist; oder wobei das Zusammenschalten der Kontaktgebiete auf der oberen Oberfläche des ersten Dies (100) das Ausbilden von Streifenzwischenverbindungen aufweist; wobei vorzugsweise die Streifenzwischenverbindungen unter Verwendung eines galvanischen Abscheidungsprozesses ausgebildet werden.
  25. Verfahren gemäß einem der Ansprüche 23 oder 24, das ferner Folgendes aufweist: • Bereitstellen eines zweiten Dies, wobei der zweite Die ein erstes Kontaktgebiet auf einer oberen Oberfläche und ein zweites Kontaktgebiet auf einer gegenüberliegenden unteren Oberfläche aufweist; und • Koppeln des zweiten Kontaktgebiets mit dem Die-Paddel (110) durch Anbringen des zweiten Dies an dem Die-Paddel (110); • wobei vorzugsweise das Anbringen des zweiten Dies an dem Die-Paddel (110) das Anbringen des zweiten Kontaktgebiets an dem Die-Paddel (110) unter Verwendung eines leitenden Klebers aufweist.
  26. Verfahren gemäß Anspruch 25, das ferner Folgendes aufweist: • nach dem Anbringen des ersten und des zweiten Dies, Zusammenschalten der Kontaktgebiete auf der oberen Oberfläche des ersten Dies (100) und des ersten Kontaktgebiets auf der oberen Oberfläche des zweiten Dies mit Zuleitungen (160) an dem Systemträger; und • Kapseln des ersten Dies (100) und des zweiten Dies mit einem Kapselungsmittel (150).
  27. Verfahren zum Herstellen eines Halbleiterpackage, wobei das Verfahren Folgendes aufweist: • Bereitstellen eines ersten Substrats mit mehreren ersten Dies (100); • Vereinzeln des ersten Substrats zu den mehreren ersten Dies (100), wobei die mehreren ersten Dies (100) Kontaktgebiete auf einer oberen Oberfläche aufweisen; • nach dem Vereinzeln, Abscheiden einer dielektrischen Linerschicht (130) unter einer unteren Oberfläche eines ersten Die (100) der mehreren ersten Dies (100), wobei die untere Oberfläche keine Kontaktgebiete aufweist; und • Anbringen des ersten Die (100) mit der abgeschiedenen dielektrischen Linerschicht (130) an einem Die-Paddel (110) eines Systemträgers.
  28. Verfahren gemäß Anspruch 27, das ferner Folgendes aufweist: • Bereitstellen eines zweiten Substrats mit mehreren zweiten Dies; • Vereinzeln des zweiten Substrats zu den mehreren zweiten Dies, wobei die mehreren zweiten Dies Kontaktgebiete auf einer oberen Oberfläche und einer gegenüberliegenden unteren Oberfläche aufweisen; und • Anbringen eines zweiten Die der mehreren zweiten Dies an dem Die-Paddel (110) des Systemträgers.
  29. Verfahren gemäß einem der Ansprüche 27 oder 28, wobei das Anbringen des ersten Die (100) Folgendes aufweist: • Auftragen eines Haftmaterials auf einer Oberfläche der dielektrischen Linerschicht (130); und • Platzieren des Haftmaterials auf einem Die-Paddel (110) des Systemträgers.
  30. Verfahren gemäß einem der Ansprüche 27 bis 29, wobei das Abscheiden der dielektrischen Linerschicht (130) das Verwenden eines Prozesses der chemischen Dampfabscheidung aufweist.
  31. Verfahren gemäß einem der Ansprüche 27 bis 30, wobei die dielektrische Linerschicht (130) eine Dicke von etwa 100 nm bis etwa 10 μm aufweist.
  32. Verfahren gemäß einem der Ansprüche 27 bis 31, wobei das Abscheiden der dielektrischen Linerschicht (130) weiterhin das Abscheiden auf Seitenwänden des ersten Dies (100) aufweist.
  33. Verfahren gemäß einem der Ansprüche 27 bis 31, das ferner Folgendes aufweist: • Zusammenschalten des ersten Dies (100) mit Zuleitungen (160) auf dem Systemträger; und • Kapseln des ersten Dies (100) in einem Kapselungsmittel (150).
  34. Verfahren gemäß einem der Ansprüche 27 bis 33, wobei das Zusammenschalten des ersten Dies (100) mit Zuleitungen (160) an dem Systemträger das Ausbilden von Drahtverbindungen (170) aufweist.
  35. Verfahren gemäß einem der Ansprüche 27 bis 34, wobei das Zusammenschalten des ersten Dies (100) mit Zuleitungen (160) an dem Systemträger das Ausbilden von Streifenzwischenverbindungen aufweist; wobei vorzugsweise die Streifenzwischenverbindungen unter Verwendung eines galvanischen Abscheidungsprozesses ausgebildet werden.
  36. Verfahren gemäß einem der Ansprüche 27 bis 35, ferner aufweisend: das Schneiden des Systemträgers, um individuelle Packages auszubilden.
DE102013102973.6A 2012-03-27 2013-03-22 Halbleiterpackages und Verfahren zu deren Ausbildung Active DE102013102973B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/431,251 2012-03-27
US13/431,251 US8866274B2 (en) 2012-03-27 2012-03-27 Semiconductor packages and methods of formation thereof

Publications (2)

Publication Number Publication Date
DE102013102973A1 true DE102013102973A1 (de) 2013-10-02
DE102013102973B4 DE102013102973B4 (de) 2020-11-05

Family

ID=49154861

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013102973.6A Active DE102013102973B4 (de) 2012-03-27 2013-03-22 Halbleiterpackages und Verfahren zu deren Ausbildung

Country Status (3)

Country Link
US (1) US8866274B2 (de)
CN (1) CN103367271A (de)
DE (1) DE102013102973B4 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014210523A1 (de) * 2014-06-03 2015-12-03 Continental Teves Ag & Co. Ohg Spannungsarmes Verkleben von Sensorchips
US10204845B2 (en) 2016-08-31 2019-02-12 Infineon Technologies Austria Ag Semiconductor chip package having a repeating footprint pattern
US20210043604A1 (en) * 2019-08-06 2021-02-11 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method of manufacturing the same

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130175704A1 (en) 2012-01-05 2013-07-11 Ixys Corporation Discrete power transistor package having solderless dbc to leadframe attach
CN104064527A (zh) * 2013-03-19 2014-09-24 飞思卡尔半导体公司 半导体装置管芯附接
JP6483498B2 (ja) * 2014-07-07 2019-03-13 ローム株式会社 電子装置およびその実装構造
US20160282212A1 (en) * 2015-03-25 2016-09-29 Infineon Technologies Ag Molded semiconductor package having enhanced local adhesion characteristics
US9818720B2 (en) 2015-07-02 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method for chip package
US9373569B1 (en) 2015-09-01 2016-06-21 Texas Instruments Incorporation Flat no-lead packages with electroplated edges
EP3292943A1 (de) * 2016-09-12 2018-03-14 Interflux Electronics N.V. Bleifreie lotlegierung aufweisend sn, bi und zumindest ein von p, mn, cu, zn, sb und deren verwendung zum löten eines elektronischen bauteils auf ein substrat
CN110544633A (zh) * 2018-05-28 2019-12-06 浙江清华柔性电子技术研究院 芯片集成方法及芯片集成结构
CN111816623A (zh) * 2019-05-12 2020-10-23 李湛明 封装半导体器件及其封装方法
DE102019117789B4 (de) 2019-07-02 2023-06-01 Infineon Technologies Ag Halbleitervorrichtung mit galvanisch isolierten Halbleiterchips
US11658101B2 (en) * 2021-03-31 2023-05-23 Texas Instruments Incorporated Isolated temperature sensor device package
CN116646256A (zh) * 2023-05-26 2023-08-25 苏州量芯微半导体有限公司 氮化镓功率器件封装前的处理方法及封装结构

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970008355B1 (ko) * 1992-09-29 1997-05-23 가부시키가이샤 도시바 수지밀봉형 반도체장치
US5864178A (en) * 1995-01-12 1999-01-26 Kabushiki Kaisha Toshiba Semiconductor device with improved encapsulating resin
US5965933A (en) 1996-05-28 1999-10-12 Young; William R. Semiconductor packaging apparatus
US6054754A (en) * 1997-06-06 2000-04-25 Micron Technology, Inc. Multi-capacitance lead frame decoupling device
US5982625A (en) 1998-03-19 1999-11-09 Advanced Semiconductor Engineering, Inc. Semiconductor packaging device
US6404065B1 (en) 1998-07-31 2002-06-11 I-Xys Corporation Electrically isolated power semiconductor package
WO2000045430A1 (en) * 1999-01-29 2000-08-03 Matsushita Electric Industrial Co., Ltd. Electronic parts mounting method and device therefor
US6300143B1 (en) 1999-03-01 2001-10-09 Idec Pharmaceuticals Corporation Electrochemiluminescent assays for eukaryotic cells
US20030057541A1 (en) * 1999-07-12 2003-03-27 Francesco Betori Un-packaged or semi-packaged electrically tested electronic device free from infantile mortality and process for manufacture thereof
JP4286465B2 (ja) 2001-02-09 2009-07-01 三菱電機株式会社 半導体装置とその製造方法
US6924171B2 (en) * 2001-02-13 2005-08-02 International Business Machines Corporation Bilayer wafer-level underfill
EP1500130A1 (de) * 2002-04-29 2005-01-26 Advanced Interconnect Technologies Limited Teilweise strukturierte anschlusskämme und verfahren zur herstellung und verwendung dieser bei der halbleiterkapselung
US6768196B2 (en) 2002-09-04 2004-07-27 Analog Devices, Inc. Packaged microchip with isolation
CN1755929B (zh) * 2004-09-28 2010-08-18 飞思卡尔半导体（中国）有限公司 形成半导体封装及其结构的方法
US7829386B2 (en) 2005-08-17 2010-11-09 General Electric Company Power semiconductor packaging method and structure
DE102006012781B4 (de) 2006-03-17 2016-06-16 Infineon Technologies Ag Multichip-Modul mit verbessertem Systemträger und Verfahren zu seiner Herstellung
US7646091B2 (en) 2006-04-06 2010-01-12 Lsi Corporation Semiconductor package and method using isolated Vss plane to accommodate high speed circuitry ground isolation
DE102006018765A1 (de) 2006-04-20 2007-10-25 Infineon Technologies Ag Leistungshalbleiterbauelement, Leistungshalbleiterbauteil sowie Verfahren zu deren Herstellung
DE102006021959B4 (de) 2006-05-10 2011-12-29 Infineon Technologies Ag Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
DE102006049949B3 (de) 2006-10-19 2008-05-15 Infineon Technologies Ag Halbleitermodul mit Halbleiterchips auf unterschiedlichen Versorgungspotentialen und Verfahren zur Herstelllung desselben
WO2008067294A2 (en) 2006-11-27 2008-06-05 University Of Florida Research Foundation, Inc. Microfabrication methods for forming robust isolation and packaging
US7982309B2 (en) 2007-02-13 2011-07-19 Infineon Technologies Ag Integrated circuit including gas phase deposited packaging material
US7868465B2 (en) * 2007-06-04 2011-01-11 Infineon Technologies Ag Semiconductor device with a metallic carrier and two semiconductor chips applied to the carrier
TWI389283B (zh) * 2007-10-22 2013-03-11 Analog Devices Inc 具有絕緣墊片以減少元件間漏電之封裝微晶片
US7737537B2 (en) * 2007-12-12 2010-06-15 Infineon Technologies Ag Electronic device
US20100007007A1 (en) * 2008-07-08 2010-01-14 Samsung Electronics Co., Ltd Semiconductor package
US7759135B2 (en) 2008-09-30 2010-07-20 Infineon Technologies Ag Method of forming a sensor node module
US20100193920A1 (en) 2009-01-30 2010-08-05 Infineon Technologies Ag Semiconductor device, leadframe and method of encapsulating
US8400139B2 (en) 2010-03-26 2013-03-19 Infineon Technologies Ag Sensor package having a sensor chip
US8324025B2 (en) 2010-04-22 2012-12-04 Team Pacific Corporation Power semiconductor device packaging
MY163694A (en) 2010-06-02 2017-10-13 Semiconductor Components Ind Llc Semiconductor component and method of manufacture
CN102340233B (zh) 2010-07-15 2014-05-07 台达电子工业股份有限公司 功率模块
JP5242641B2 (ja) * 2010-08-25 2013-07-24 シャープ株式会社 発光装置の製造方法
KR101719636B1 (ko) * 2011-01-28 2017-04-05 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8912450B2 (en) * 2011-06-27 2014-12-16 Infineon Technologies Ag Method for attaching a metal surface to a carrier, a method for attaching a chip to a chip carrier, a chip-packaging module and a packaging module
JP5755533B2 (ja) 2011-08-26 2015-07-29 ルネサスエレクトロニクス株式会社 半導体装置
US8519532B2 (en) 2011-09-12 2013-08-27 Infineon Technologies Ag Semiconductor device including cladded base plate

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014210523A1 (de) * 2014-06-03 2015-12-03 Continental Teves Ag & Co. Ohg Spannungsarmes Verkleben von Sensorchips
US10204845B2 (en) 2016-08-31 2019-02-12 Infineon Technologies Austria Ag Semiconductor chip package having a repeating footprint pattern
US20210043604A1 (en) * 2019-08-06 2021-02-11 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method of manufacturing the same
US11139268B2 (en) * 2019-08-06 2021-10-05 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method of manufacturing the same

Also Published As

Publication number Publication date
DE102013102973B4 (de) 2020-11-05
US20130256857A1 (en) 2013-10-03
US8866274B2 (en) 2014-10-21
CN103367271A (zh) 2013-10-23

Similar Documents

Publication Publication Date Title
DE102013102973B4 (de) Halbleiterpackages und Verfahren zu deren Ausbildung
DE102013104337B4 (de) Verfahren zum Herstellen eines Halbleitergehäuses
DE102014115653B4 (de) Verfahren zum herstellen elektronischer komponenten mit elektrisch leitfähigem rahmen auf einem substrat zum aufnehmen von elektronischen chips
DE102011053871B4 (de) Multichip-Halbleitergehäuse und deren Zusammenbau
DE102014102006B4 (de) Halbleitermodul
DE102016106137B4 (de) Elektronikvorrichtungsgehäuse umfassend eine dielektrische Schicht und ein Kapselungsmaterial
DE102014111420B4 (de) Gemoldetes Halbleitergehäuse mit Rückseitennacktchipmetallisierung und Verfahren zur Herstellung eines Halbleitergehäuses
DE102013106577A1 (de) Package-in-Packages und Verfahren zu ihrer Herstellung
DE102013104952B4 (de) Halbleiterpackages und Verfahren zu deren Ausbildung
DE102013103140A1 (de) Integrierte 3-D-Schaltungen und Verfahren zu deren Bildung
DE102015108246B4 (de) Gemoldete Chippackung und Verfahren zum Herstellen derselben
DE102013107593A1 (de) Eingebetteter ic-baustein und verfahren zur herstellung eines eingebetteten ic-bausteins
DE102013109558B4 (de) Integrierte schaltkreise und verfahren zur herstellung eines integrierten schaltkreises
DE102016119485A1 (de) Chipträger mit elektrisch leitfähiger Schicht, die sich über eine wärmeleitfähige dielektrische Sheet-Struktur hinaus erstreckt
DE102013106113A1 (de) Halbleitermodule und Verfahren zu ihrer Herstellung
DE102015114304A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung
DE102013113232A1 (de) Gehäuste Halbleitervorrichtung mit Zugspannung und Verfahren zur Herstellung einer gehäusten Halbleitervorrichtung mit Zugspannung
DE102009033594A1 (de) Halbleiterbauelement
DE102014104497B4 (de) Halbleitergehäuse mit mehreren ebenen und verfahren zu deren herstellung
DE102013106378B4 (de) Verfahren zur herstellung eines chipgehäuses
DE102013110541A1 (de) Integrierte schaltung, chipgehäuse und verfahren zur herstellung einer integrierten schaltung
DE102014107743B4 (de) Leistungsmodul, das zwei Substrate aufweist, und Verfahren zu seiner Herstellung
DE102016117826B4 (de) Elektronikmodul und herstellungsverfahren dafür
DE102013112029B4 (de) Halbleiterbauelement mit Kapselung
DE102013106459A1 (de) Elektrothermische Kühlvorrichtungen und Verfahren zu ihrer Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative