DE102007033866A1 - Verfahren zur Bildung einer Feinstruktur für eine Halbleitervorrichtung - Google Patents

Verfahren zur Bildung einer Feinstruktur für eine Halbleitervorrichtung Download PDF

Info

Publication number
DE102007033866A1
DE102007033866A1 DE102007033866A DE102007033866A DE102007033866A1 DE 102007033866 A1 DE102007033866 A1 DE 102007033866A1 DE 102007033866 A DE102007033866 A DE 102007033866A DE 102007033866 A DE102007033866 A DE 102007033866A DE 102007033866 A1 DE102007033866 A1 DE 102007033866A1
Authority
DE
Germany
Prior art keywords
layer
silicon
containing polymer
crosslinking
resist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102007033866A
Other languages
English (en)
Inventor
Jae Chang Jung
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020070064135A external-priority patent/KR100855845B1/ko
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of DE102007033866A1 publication Critical patent/DE102007033866A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/40Treatment after imagewise removal, e.g. baking
    • G03F7/405Treatment with inorganic or organometallic reagents after imagewise removal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338Process specially adapted to improve the resolution of the mask

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Materials For Photolithography (AREA)

Abstract

Ein Verfahren zur Bildung einer Feinstruktur für eine Halbleitervorrichtung schließt das Ausbilden einer Resist-Struktur auf einem Halbleitersubstrat ein, das eine Grundschicht aufweist. Eine Vernetzungsschicht wird an der Seitenwand der Resist-Struktur gebildet. Die Resist-Struktur wird danach entfernt, um eine Feinstruktur zu bilden, die die Vernetzungsschicht umfasst. Die Grundschicht wird unter Verwendung der Feinstruktur als Ätzmaske geätzt. Als Folge weist die Grundschicht ein kleineres Maß als eine minimale Abstandsbreite auf.

Description

  • QUERVERWEISE ZU VERWANDTEN ANMELDUNGEN
    • Die vorliegende Anmeldung beansprucht die Priorität der koreanischen Patentanmeldung Nummer 10-2006-0087853 und 10-2007-0064135 , die am 12. September 2006 bzw. 28. Juni 2007 eingereicht wurden, die durch Bezugnahme in ihrer Gesamtheit aufgenommen sind.
  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft ein Verfahren zur Ausbildung einer Feinstruktur einer Halbleitervorrichtung, die über die Lithographiegrenze hinaus eine Abstandsbreite aufweist.
  • Aufgrund der allgemeinen Verbreitung von Informationsmedien, wie z. B. Computer, hat sich die Technologie für Halbleitervorrichtungen rasch weiter entwickelt. Halbleitervorrichtungen müssen bei einer hohen Geschwindigkeit arbeiten und über eine große Speicherkapazität verfügen. Als Folge ist es erforderlich, dass die Fertigungstechnologie für Halbleitervorrichtungen eine Speichervorrichtung von hoher Kapazität mit verbesserter Integration, Zuverlässigkeit und verbesserten Leistungsmerkmalen für den Daten-Zugriff bereitstellt.
  • Zur Verbesserung der Integration der Vorrichtung hat die Photolithographietechnik die Bildung feinerer Muster, das heißt von Feinstrukturen, entwickelt. Die Photolithographietechnik schließt eine Belichtungstechnik unter Verwendung von chemisch verstärkten tiefen ultravioletten (DUV) Lichtquellen, wie z. B. ArF (193 nm) und VUV (157 nm), und eine Technik für die Entwicklung von Resist-Materialien ein, die für die Belichtung mit Lichtquellen geeignet sind.
  • Die Verarbeitungsgeschwindigkeit von Halbleitervorrichtungen hängt von der Linienbreite der Muster ab. Zum Beispiel wird mit einer Verringerung der Musterlinienbreite die Verarbeitungsgeschwindigkeit erhöht, um die Leistungsfähigkeit der Vorrichtung zu verbessern. Deshalb ist es wichtig, die kritische Abmessung der Musterlinienbreite in Abhängigkeit von der Größe der Halbleitervorrichtung zu steuern.
  • Ein herkömmliches Verfahren zur Bildung einer Feinstruktur einer Halbleitervorrichtung wird wie folgt beschrieben.
  • Auf einem Halbleitersubstrat wird eine Grundschicht gebildet, und auf der Grundschicht wird über einen Lithographievorgang ein Photoresist-Muster gebildet. Das Resist-Muster wird über Auftragen eines Resists auf die Grundschicht und Durchführen eines Belichtungs- und Entwicklungsvorgangs an der resultierenden Struktur erhalten. Die Grundschicht wird unter Verwendung des Resist-Musters als eine Ätzmaske geätzt, und das Resist-Muster wird entfernt, um ein Grundmuster zu bilden.
  • Aufgrund einer beschränkten Auflösung der Lithographieanlage ist es jedoch schwierig, die Linienbreite der Muster zu verkleinern.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die verschiedenen Ausführungsformen der vorliegenden Erfindung betreffen die Bereitstellung eines Verfahrens zur Bildung einer Feinstruktur einer Halbleitervorrichtung, die über die Lithographiegrenze hinaus eine Abstandsbreite (pitch) aufweist.
  • Nach einer erfindungsgemäßen Ausführungsform schließt ein Verfahren zur Bildung einer Feinstruktur einer Halbleitervorrichtung das Bilden eines Resist-Musters auf einem Halbleitersubstrat ein, das eine Grundschicht einschließt. Eine Silicium enthaltende Polymerschicht wird auf dem Resist-Muster und dem Halbleitersubstrat, das die Grundschicht einschließt, ausgebildet. Eine resultierende Struktur, die die Silicium enthaltende Polymerschicht, das Resist-Muster und das Halbleitersubstrat umfasst, das die Grundschicht einschließt, wird belichtet und gebrannt, um eine Vernetzungsschicht an einer Grenzfläche zwischen dem Resist-Muster und der Silicium enthaltenden Polymerschicht zu bilden. Die belichtete und gebrannte resultierende Struktur wird entwickelt, um die Vernetzungsschicht an der Seitenwand des Resist-Musters mit einer im Wesentlichen konstanten Dicke zu bilden. Die Vernetzungsschicht wird so lange geätzt, bis ein oberer Teil des Resist-Musters freiliegt. Danach wird das Resist-Muster entfernt, um eine Feinstruktur zu bilden, die die Vernetzungsschicht umfasst. Die Grundschicht wird unter Verwendung der Feinstruktur als Ätzmaske strukturiert, um eine Grundschichtstruktur zu bilden.
  • Bei einer Ausführungsform schließt ein Verfahren zur Bildung einer Feinstruktur einer Halbleitervorrichtung das Bilden einer Hartmaskenschicht auf einem Halbleitersubstrat ein, das eine Grundschicht aufweist. Ein erstes Resist-Muster wird auf dem Hartmaskenfilm gebildet. Eine erste Silicium enthaltende Polymerschicht wird auf dem ersten Resist-Muster und dem Hartmaskenfilm gebildet. Eine resultierende Struktur, die die erste Silicium enthaltende Polymerschicht, das Resist-Muster und die Hartmaskenschicht umfasst, wird belichtet und gebrannt, um eine Vernetzungsschicht an einer Grenzfläche zwischen dem ersten Resist-Muster und der ersten Silicium enthaltenden Polymerschicht zu bilden. Die belichtete und gebrannte resultierende Struktur wird entwickelt, um die erste Vernetzungsschicht an der Seitenwand des ersten Resist-Musters mit einer im Wesentlichen konstanten Dicke zu bilden. Die erste Vernetzungsschicht wird so lange geätzt, bis ein oberer Teil des ersten Resist-Musters freiliegt. Danach wird das erste Resist-Muster entfernt, um eine Feinstruktur zu bilden, die die erste Vernetzungsschicht umfasst. Der Hartmaskenfilm wird unter Verwendung der Feinstruktur als Ätzmaske strukturiert, um ein Hartmaskenfilmmuster zu bilden.
  • Zwischen den Hartmaskenfilmmustern wird ein zweites Resist-Muster ausgebildet. Eine zweite Silicium enthaltende Polymerschicht wird auf dem zweiten Resist-Muster, dem Hartmaskenfilmmuster und der Grundschicht gebildet. Eine resultierende Struktur, die die zweite Silicium enthaltende Polymerschicht und das zweite Resist-Muster und das Hartmaskenmuster umfasst, wird belichtet und gebrannt, um eine zweite Vernetzungsschicht an einer Grenzfläche zwischen dem zweiten Resist-Muster und der zweiten Silicium enthaltenden Polymerschicht zu bilden. Die belichtete und gebrannte resultierende Struktur wird entwickelt, um die zweite Vernetzungsschicht an der Seitenwand des zweiten Resist-Musters mit einer im Wesentlichen konstanten Dicke zu bilden. Die zweite Vernetzungsschicht wird so lange geätzt, bis ein oberer Teil des zweiten Resist-Musters freiliegt. Danach wird das zweite Resist-Muster entfernt, um eine zweite Feinstruktur zu bilden, die die zweite Vernetzungsschicht umfasst. Die Grundschicht wird unter Verwendung der zweiten Feinstruktur und des Hartmaskenfilmmusters als Ätzmaske strukturiert. Die Hartmaskenschicht schließt eine amorphe Kohlenstoffschicht ein.
  • Das erste und zweite Silicium enthaltende Polymer enthält eine Epoxidgruppe als eine vernetzbare funktionelle Gruppe. Speziell dringt eine Säure, die aus dem Resist-Muster über den Belichtungsvorgang erzeugt wurde, in die Silicium enthaltende Polymerschicht ein und bricht die Bindung der Epoxidgruppe auf. Ein Endabschnitt der getrennten Epoxidgruppe in dem Silicium enthaltenden Polymer wird bei dem Brennvorgang mit der Hydroxygruppe des Resist-Materials vernetzt. Das Silicium enthaltende Polymer, das nicht an der Bildung der Vernetzungsschicht beteiligt ist, wird in einem anschließenden Entwicklungsvorgang entfernt, aber die Vernetzungsschicht, die mit dem Resist-Muster vernetzt, wird auf dem Resist-Muster gebildet.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die 1a bis 1f sind Querschnittsdiagramme, die ein Verfahren zur Bildung einer Feinstruktur einer Halbleitervorrichtung nach einer erfindungsgemäßen Ausführungsform darstellen.
  • DETAILLIERTE BESCHREIBUNG DER SPEZIFISCHEN AUSFÜHRUNGSFORM
  • Die vorliegende Erfindung wird unter Bezug auf die begleitenden Zeichnungen ausführlich beschrieben.
  • Die 1a bis 1f sind Querschnittsdiagramme, die ein Verfahren zur Bildung einer Feinstruktur einer Halbleitervorrichtung nach einer erfindungsgemäßen Ausführungsform darstellen.
  • Die 1a zeigt eine Grundschicht 13, die auf einem Halbleitersubstrat 11 gebildet ist. Die Grundschicht 13 kann eine Wortleitung, eine Bitleitung, eine Metallleitung und eine Kombination davon sein.
  • Auf die Grundschicht 13 ist eine Resist-Schicht (nicht gezeigt) aufgetragen. An der Resist-Schicht wird ein Belichtungs- und Entwicklungsvorgang mit einer Belichtungsmaske durchgeführt, um ein Resist-Muster 15 mit einer Linienbreite W1 zu bilden.
  • Die Resist-Schicht schließt ein chemisch verstärktes Resist-Polymer, einen Photosäurebildner und ein organisches Lösungsmittel ein. Beispiele für verwendbare Resist-Polymere schließen diejenigen ein, die in USPN 6,051,678 (18. Apr. 2000), USPN 6,132,926 (17. Okt. 2000), USPN 6,143,463 (7. Nov. 2000), USPN 6,150,069 (21. Nov. 2000), USPN 6,180,316 B1 (30. Jan. 2001), USPN 6,225,020 B1 (1. Mai 2001), USPN 6,235,448 B1 (22. Mai 2001) und USPN 6,235,447 B1 (22. Mai 2001) offenbart sind. Speziell kann das Polymer eine beliebige der folgenden Verbindungen sein: Poly(1-Cyclohexen-l-t-butylcarboxylat/Maleinsäureanhydrid/2-Cyclohexen-1-o1); Poly(1-Cyclohexen-1-t-butylcarboxylat/Maleinsäureanhydrid/3-Cyclohexen-1-methanol); Poly(1-Cyclohexen-1-t-butylcarboxylat/Maleinsäureanhydrid/3-Cyclohexen-1,1-dimethanol); Poly(3-Cyclohexen-1-t-butylcarboxylat/Maleinsäureanhydrid/2-Cyclohexen-1-ol); Poly(3-Cyclohexen-1-t-butylcarboxylat/Maleinsäureanhydrid/3-Cyclohexen-1-methanol); Poly(3-Cyclohexen-1-ethoxypropylcarboxylat/Maleinsäureanhydrid/3-Cyclohexen-1-methanol); Poly(3-Cyclohexen-1-t-butylcarboxylat/Maleinsäureanhydrid/3-Cyclohexen-1,1-dimethanol); Poly(3-(5-Bicyclo[2.2.1]-hegten-2-yl)-1,1,1-(trifluormethyl)propan-2-ol/Maleinsäureanhydrid/2-Methyl-2-adamantylmethacrylat/2-Hydroxyethylmethacrylat); Poly(3-(5-Bicyclo[2.2.1]-hegten-2-yl)-1,1,1-(trifluormethyl)propan-2-ol/Maleinsäureanhydrid/2-Methyl-2-adamantylmethacrylat/2-Hydroxyethylmethacrylat/Norbomylen); Poly(3-(5-Bicyclo[2.2.1]-hegten-2-yl)-1,1,1-(trifluormethyl)propan-2-o1/Maleinsäureanhydrid/t-Butylmethacrylat/2-Hydroxyethylmethacrylat); Poly(t-Butyl-bicyclo[2.2.1]hept-5-en-2-carboxylat/2-Hydroxyethyl-bicyclo[2.2.1]hept-5-en-2-carboxylat/Bicyclo[2.2.1]hept-5-en-2-carbonsäure/Maleinsäureanhydrid/2-Hydroxyethyl-bicyclo[2.2.1]hept-5-en-2-carboxylat); und Poly(t-Butyl-bicyclo[2.2.1]hept-5-en-2-carboxylat/2-Hydroxyethyl-bicyclo[2.2.1]hept-5-en-2-carboxylat/Bicyclo[2.2.1]hept-5-en-carbonsäure/Maleinsäureanhydrid/2-Hydroxyethyl-bicyclo[2.2.2]oct-5-en-2-carboxylat). Jede der vorstehenden chemischen Verbindungen enthält Monomere, die jeweils über eine Hydroxygruppe verfügen, um die Anheftung an das Substrat und die Vernetzungsergebnisse zu verbessern.
  • Beliebige Photosäurebildner können verwendet werden, um eine Säure über Belichtung zu bilden. Der Photosäurebildner kann eine beliebige der folgenden Verbindungen sein: Phthalimidotrifluormethansulfonat, Dinitrobenzyltosylat, n-Decyldisulfon, Naphthylimidotrifluormethansulfonat, Diphenyliodidhexafluorphosphat, Diphenyliodidhexafluorarsenat, Diphenyliodidhexafluorantimonat, Diphenyl-p-methoxyphenylsulfoniumtriflat, Diphenyl-p-toluenylsulfoniumtriflat, Diphenyl-p-isobutylphenylsulfoniumtriflat, Triphenylhexafluor arsenat, Triphenylhexafluorantimonat, Triphenylsulfoniumtriflat oder Dibutylnaphthylsulfoniumtriflat.
  • Der Photosäurebildner liegt in einer Menge von 0,1 bis 10 Gewichtsteilen auf der Basis von 100 Gewichtsteilen des Resist-Polymers vor. Wenn der Photosäurebildner in der Menge von weniger als 0,1 Gewichtsteilen vorliegt, wird die Empfindlichkeit des Resists gegenüber Licht geschwächt. Wenn der Photosäurebildner in der Menge von mehr als 10 Gewichtsteilen vorliegt, absorbiert der Photosäurebildner einen Großteil an fernen Ultraviolettstrahlen und bildet zu viel Säure, worauf ein Muster mit einem nachteiligen Querschnitt erhalten wird.
  • Das organische Lösungsmittel kann eine beliebige der folgenden Verbindungen einschließen: Diethylenglycoldiethylether, Methyl-3-methoxypropionat, Ethyl-3-ethoxypropionat, Propylenglycolmethyletheracetat, Cyclohexanon, 2-Heptanon und Gemische davon.
  • Das organische Lösungsmittel liegt in einer Menge von 100 bis 2000 Gewichtsteilen auf der Basis von 100 Gewichtsteilen des Resist-Polymers vor, um eine Resist-Schicht mit einer erwünschten Dicke zu erhalten.
  • Die 1b zeigt eine Silicium enthaltende Polymerschicht 17, die auf der resultierenden Struktur gebildet ist, die das Resist-Muster 15 einschließt.
  • Das Silicium enthaltende Polymer enthält ein Silicium-Molekül in einer Menge von 10 bis 40 Gew.-% auf der Basis des Gesamtgewichts des Polymers, und eine Epoxidgruppe als eine vernetzbare funktionelle Gruppe. Wenn das Silicium-Molekül in der Menge von weniger als 10 Gew.-% vorliegt, wird eine Vielzahl an Poren in einer verbleibenden Vernetzungsschicht 19 gebildet, nachdem zur Freilegung eines oberen Teils des Resist-Musters 15 ein vollflächiger Ätzvorgang durchgeführt wurde. Wenn das Silicium-Molekül in der Menge von mehr als 40 Gew.-% vorliegt, ist es schwierig, die Silicium enthaltende Polymerschicht 17 gleichmäßig auf das Resist-Muster aufzutragen.
  • Die Silicium enthaltende Polymerschicht kann erhalten werden, indem eine Polymerzusammensetzung, die ein Silicium enthaltendes Polymer und ein Lösungsmittel umfasst, wie z. B. ein C7-C10-Alkanlösungsmittel oder ein C5-C10-Alkohol, bereitgestellt und die Polymerzusammensetzung aufgeschleudert und gebrannt wird. Speziell schließt das Silicium enthaltende Polymer eine Polysiloxanverbindung, eine Polysilsesquioxanverbindung oder ein Gemisch davon ein.
  • Zum Beispiel ist das C7-C10-Alkanlösungsmittel aus der Gruppe ausgewählt, die aus Heptan, Octan, Nonan, Decan und Gemischen davon besteht. Der C5-C10-Alkohol ist aus der Gruppe ausgewählt, die aus Pentanol, Heptanol, Octanol, Nonanol, Decanol und Gemischen davon besteht.
  • Die resultierende Struktur, die das Resist-Muster 15 und die Silicium enthaltende Polymerschicht 17 einschließt, wird belichtet und gebrannt, so dass die Vernetzungsschicht 19 an einer Grenzfläche zwischen dem Resist-Muster 15 und der Silicium enthaltenden Polymerschicht 17 gebildet wird.
  • Der Belichtungsvorgang wird mit einer Belichtungsenergie durchgeführt, die sich von 10 bis 100 mJ/cm2 und vorzugsweise von 40 bis 60 mJ/cm2 erstreckt.
  • Die aus dem Photoresist-Muster 15 durch den Belichtungsvorgang gebildete Säure spaltet die Bindung der Epoxidgruppe in der Silicium enthaltenden Polymerschicht 17. Ein Endabschnitt der gespaltenen Epoxidgruppe wird mit der Hydroxygruppe, die in dem Resist-Polymer enthalten ist, bei dem Brennvorgang vernetzt.
  • Die Dicke der Vernetzungsschicht 19 kann in Abhängigkeit von den Brennbedingungen gesteuert werden. Wenn zum Beispiel der Brennvorgang bei einer Temperatur durchgeführt wird, die sich von 130 bis 200 °C erstreckt, wird die Vernetzungsschicht 19 (die dieselbe Breite und Dicke wie das Resist-Muster aufweist) an einer Grenzfläche zwischen dem Resist-Muster 15 und der Silicium enthaltenden Polymerschicht 17 gebildet.
  • Die resultierende Struktur, die das Resist-Muster 15, die Silicium enthaltende Polymerschicht 17 und die Vernetzungsschicht 19 einschließt, wird entwickelt, um die Silicium enthaltende Polymerschicht 17, die mit dem Resist-Muster 15 nicht vernetzt ist, zu entfernen. Als Folge wird die Vernetzungsschicht 19 an der Seitenwand des Resist-Musters 15 gebildet, wie in der 1c gezeigt ist.
  • Bei dem Entwicklungsvorgang wird der Wafer 50 bis 70 Sekunden in n-Pentanol eingetaucht.
  • 1d zeigt die resultierende Struktur, die über die Durchführung eines vollflächigen Ätzvorgangs erhalten wird, um die Vernetzungsschicht 19 so lange zu entfernen, bis ein oberer Teil des Resist-Musters 15 freiliegt.
  • Der vollflächige Ätzvorgang wird unter Verwendung eines Fluor umfassenden Plasmaätzgases durchgeführt. Beispiele für Plasmaätzgase schließen CF4, CHF3, C2F6, C3F8, C4F8 und Kombinationen derselben ein.
  • 1e zeigt eine resultierende Struktur, die über Entfernung des Resist-Musters 15 erhalten wird, worauf die Vernetzungsschicht 19 zurückbleibt. Als Folge wird eine Feinstruktur der Vernetzungsschicht 19 gebildet.
  • Das Resist-Muster 15 wird unter Verwendung einer Mischgasatmosphäre, die O2- und N2-Plasmagas einsetzt, entfernt. Speziell wird das Resist-Muster 15 unter Verwendung eines Ätzgases entfernt, das Sauerstoff und Stickstoff mit einem Strömungsverhältnis von O2 : N2 = 1–15 % : 85–99 % und vorzugsweise O2 : N2 = 10 % : 90 % einschließt.
  • Nach Entfernung des Resist-Musters 15 kann ein Wafer, der die resultierende Struktur einschließt, 50 bis 70 Sekunden in n-Pentanol eingetaucht werden, um den Wafer zu waschen.
  • 1f zeigt ein Grundschichtmuster 13-1, das durch Strukturieren der Grundschicht 13 erhalten wird, indem die Feinstruktur, die die Vernetzungsschicht 19 umfasst, als eine Ätzmaske verwendet wird. Das Grundschichtmuster 13-1 weist eine Linienbreite W2 auf, wobei W1 > W2 ist.
  • Bei einer erfindungsgemäßen Ausführungsform kann ein Verfahren zur Bildung einer Feinstruktur einer Halbleitervorrichtung die Vorgänge der 1a bis 1f mindestens zweimal durchführen.
  • Speziell wird eine amorphe Kohlenstoffschicht als einen Hartmaskenfilm (nicht gezeigt) auf einem Halbleitersubstrat gebildet, das eine Grundschicht einschließt. Auf dem Hartmaskenfilm wird ein erstes Resist-Muster gebildet. Die amorphe Kohlenstoffschicht verfügt über eine Ätzselektivität, die derjenigen der Vernetzungsschicht ähnlich ist.
  • Eine erste Silicium enthaltende Polymerschicht wird auf dem ersten Resist-Muster und der amorphen Kohlenstoffschicht gebildet. Eine resultierende Struktur, die die erste Silicium enthaltende Polymerschicht und das erste Resist-Muster umfasst, wird belichtet und gebrannt, um eine Vernetzungsschicht an einer Grenzfläche zwischen dem ersten Resist-Muster und der ersten Silicium enthaltenden Polymerschicht zu bilden. Die belichtete und gebrannte resultierende Struktur wird entwickelt, um die erste Vernetzungsschicht an der Seitenwand des ersten Resist-Musters mit einer im Wesentlichen konstanten Dicke zu bilden.
  • Die erste Vernetzungsschicht wird so lange geätzt, bis ein oberer Teil des ersten Resist-Musters freiliegt. Danach wird das erste Resist-Muster entfernt, um eine Feinstruktur zu bilden, die die erste Vernetzungsschicht umfasst.
  • Die amorphe Kohlenstoffschicht (nicht gezeigt) wird unter Verwendung der ersten Feinstruktur als Ätzmaske strukturiert, um ein amorphes Kohlenstoffschichtmuster (nicht gezeigt) zu bilden.
  • Ein zweites Resist-Muster (nicht gezeigt) wird zwischen den amorphen Kohlenstoffschichtmustern gebildet. Eine zweite Silicium enthaltende Polymerschicht wird auf dem zweiten Resist-Muster und dem Hartmaskenfilm gebildet. Eine resultierende Struktur, die die zweite Silicium enthaltende Polymerschicht, das zweite Resist-Muster und das amorphe Kohlenstoffschichtmuster umfasst, wird belichtet und gebrannt, um eine zweite Vernetzungsschicht (nicht gezeigt) an einer Grenzfläche zwischen dem zweiten Resist-Muster und der zweiten Silicium enthaltenden Polymerschicht zu bilden. Die belichtete und gebrannte resultierende Struktur wird entwickelt, um die zweite Vernetzungsschicht (nicht gezeigt) an der Seitenwand des zweiten Resist-Musters mit einer im Wesentlichen konstanten Dicke zu bilden.
  • Die zweite Vernetzungsschicht wird so lange geätzt, bis ein oberer Teil des zweiten Resist- Musters freiliegt. Danach wird das zweite Resist-Muster entfernt, um eine zweite Feinstruktur zu bilden, die die zweite Vernetzungsschicht umfasst. Die Grundschicht wird unter Verwendung der zweiten Feinstruktur und des amorphen Kohlenstoffschichtmusters als Ätzmaske strukturiert.
  • Als Folge können zwei oder mehrere Feinstrukturen mit eingeschränkter Abstandsbreite, die mit einem gebräuchlichen Gelichter erhalten werden, gebildet werden.
  • Wie vorstehend beschrieben, wird bei einem Verfahren zur Bildung einer Feinstruktur einer Halbleitervorrichtung nach einer erfindungsgemäßen Ausführungsform ein Resist-Muster auf einem Halbleitersubstrat gebildet, das eine Grundschicht einschließt. Eine Silicium enthaltende Polymerschicht, die eine vernetzbare funktionelle Gruppe enthält, wird auf einer resultierenden Oberfläche des Resist-Musters und dem Halbleitersubstrat gebildet, das die Grundschicht einschließt. Wenn das Resist-Muster und die Silicium enthaltende Polymerschicht belichtet werden, dringt eine Säure, die aus dem Resist-Muster gebildet wird, in die Silicium enthaltende Polymerschicht ein, um eine Epoxidgruppe in dem Silicium enthaltenden Polymer zu spalten. Wenn ein Endabschnitt der Epoxidgruppe mit einem internen Material des Resist-Musters in einem anschließenden Brennvorgang vernetzt wird, wird das Silicium enthaltende Polymer entfernt, das mit dem Resist-Muster nicht vernetzt ist, so dass die Vernetzungsschicht auf dem Resist-Muster verbleibt. Die Vernetzungsschicht wird vollflächig (blanket) geätzt, um das Resist-Muster freizusetzen. Das Resist-Muster wird entfernt, um ein vernetztes Schichtmuster zu bilden. Die Grundschicht wird unter Verwendung des Vernetzungsschichtmusters als Maske strukturiert, um eine Feinstruktur zu bilden. Als Folge können zwei oder mehrere Muster mit einer gegebenen Abstandsbreite ausgebildet werden, um die Grenze des Lithographievorgangs zu bewältigen und eine hohe Integration der Halbleitervorrichtung zu erzielen.
  • Die vorstehenden erfindungsgemäßen Ausführungsformen sind erläuternd und nicht einschränkend. Verschiedene Alternativen und Äquivalente sind möglich. Die Erfindung ist durch die hierin beschriebenen Lithographieschritte nicht eingeschränkt. Die Erfindung ist auch nicht auf irgendwelche speziellen Arten von Halbleitervorrichtungen beschränkt. Zum Beispiel kann die vorliegende Erfindung in einer Vorrichtung eines dynamischen Arbeitsspeichers (DRAM) oder einer permanenten Speichervorrichtung implementiert werden. Andere Erweiterungen, Einengungen oder Modifikationen sind angesichts der vorliegenden Offenbarung offensichtlich und sollen in den Schutzumfang der angefügten Ansprüche fallen.

Claims (20)

  1. Verfahren zur Bildung einer Feinstruktur für eine Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Ausbilden einer Photoresist-Struktur auf einem Halbleitersubstrat, das eine Grundschicht aufweist; Bilden einer Vernetzungsschicht an der Seitenwand der Resist-Struktur; Entfernen der Resist-Struktur, um eine Feinstruktur zu bilden, die die Vernetzungsschicht umfasst; und Strukturieren der Grundschicht unter Verwendung der Feinstruktur als Ätzmaske.
  2. Verfahren nach Anspruch 1, wobei die Grundschicht aus einer Gruppe ausgewählt ist, die aus Folgendem besteht: einer Wortleitung, einer Bitleitung, einer Metallleitung und einer Kombination derselben.
  3. Verfahren nach Anspruch 1, wobei das Bilden der Vernetzungsschicht Folgendes umfasst: Bereitstellen einer Polymerzusammensetzung, die ein Silicium enthaltendes Polymer und ein organisches Lösungsmittel umfasst; Auftragen der Polymerzusammensetzung auf die Resist-Struktur und die Grundschicht, um eine Silicium enthaltende Polymerschicht zu bilden; Durchführen eines Belichtungsvorgangs und eines Brennvorgangs an der Silicium enthaltenden Polymerschicht, um die Vernetzungsschicht an einer Grenzfläche zwischen der Resist-Struktur und der Silicium enthaltenden Polymerschicht zu bilden; Entfernen der verbliebenen Silicium enthaltenden Polymerschicht, die an der Bildung der Vernetzungsschicht nicht beteiligt ist; und vollflächiges Ätzen der Vernetzungsschicht so lange, bis ein oberer Teil der Resist-Strutkur freiliegt.
  4. Verfahren nach Anspruch 3, wobei das organische Lösungsmittel ein C7-C10-Alkanlösungsmittel und einen C5-C10-Alkohol einschließt.
  5. Verfahren nach Anspruch 4, wobei das Alkanlösungsmittel aus der Gruppe ausgewählt ist, die aus Heptan, Octan, Nonan, Decan und einem Gemisch davon besteht.
  6. Verfahren nach Anspruch 4, wobei der Alkohol aus der Gruppe ausgewählt ist, die aus Pentanol, Heptanol, Octanol, Nonanol, Decanol und einem Gemisch davon besteht.
  7. Verfahren nach Anspruch 3, wobei das Silicium enthaltende Polymer Silicium in einer Menge von 10 bis 40 Gew.-% bezogen auf das Gesamtgewicht des Silicium enthaltenden Polymers enthält.
  8. Verfahren nach Anspruch 3, wobei das Silicium enthaltende Polymer eine vernetzbare funktionelle Gruppe umfasst.
  9. Verfahren nach Anspruch 8, wobei die vernetzbare funktionelle Gruppe eine Epoxidgruppe ist.
  10. Verfahren nach Anspruch 3, wobei das Silicium enthaltende Polymer eine Polysiloxanverbindung, eine Polysilsesquioxanverbindung oder ein Gemisch davon ist.
  11. Verfahren nach Anspruch 3, wobei der Brennvorgang bei einer Temperatur durchgeführt wird, bei der die Dicke der Vernetzungsschicht einheitlich ausgebildet werden kann.
  12. Verfahren nach Anspruch 11, wobei der Brennvorgang bei einer Temperatur von 130 bis 200 °C durchgeführt wird.
  13. Verfahren nach Anspruch 3, wobei das vollflächige Ätzen der Vernetzungsschicht unter Verwendung eines Fluor umfassenden Ätzgases durchgeführt wird.
  14. Verfahren nach Anspruch 13, wobei das Ätzgas aus der Gruppe ausgewählt ist, die aus folgendem besteht: CF4, CHF3, C2F6, C3F8, C4F8 und Kombinationen davon.
  15. Verfahren nach Anspruch 1, wobei das Entfernen der Resist-Struktur unter Verwendung eines Ätzgasgemischs durchgeführt wird, das Sauerstoff und Stickstoff mit einem Strömungsverhältnis von O2 : N2 = 1–15 % : 85–99 % aufweist.
  16. Verfahren nach Anspruch 1, das ferner das Eintauchen eines Wafers in n-Pentanol nach dem Entfernen der Resist-Struktur umfasst.
  17. Verfahren zur Bildung einer Feinstruktur einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Bilden eines Hartmaskenfilms auf einem Halbleitersubstrat, der eine Grundschicht aufweist; Bilden einer ersten Resist-Struktur auf der Hartmaskenschicht; Bilden einer ersten Vernetzungsschicht an der Seitenwand der ersten Resist-Struktur; Entfernen der ersten Resist-Struktur, um eine erste Feinstruktur zu bilden, die die erste Vernetzungsschicht umfasst; Ausbilden der Hartmaskenstruktur unter Verwendung der ersten Feinstruktur als eine Ätzmaske; Ausbilden der zweiten Resist-Struktur zwischen den Hartmaskenstrukturen; Bilden einer zweiten Vernetzungsschicht an der Seitenwand der zweiten Resist-Struktur; Entfernen der zweiten Resist-Struktur, um eine zweite Feinstruktur zu bilden, die die zweite Vernetzungsschicht umfasst; und Strukturieren der Grundschicht unter Verwendung der zweiten Feinstruktur und der Hartmaskenstruktur als eine Ätzmaske.
  18. Verfahren nach Anspruch 17, wobei der Hartmaskenfilm eine amorphe Kohlenstoffschicht einschließt.
  19. Verfahren nach Anspruch 17, wobei die Bildung der zweiten Vernetzungsschicht Folgendes umfasst: Bereitstellen einer Polymerzusammensetzung, die ein Silicium enthaltendes Polymer und ein organisches Lösungsmittel umfasst; Auftragen der Polymerzusammensetzung auf die erste Resist-Struktur und den Hartmaskenfilm, um eine erste Silicium enthaltende Polymerschicht zu bilden; Durchführen eines Belichtungsvorgangs und eines Brennvorgangs an der ersten Silicium enthaltenden Polymerschicht, um eine erste Vernetzungsschicht an einer Grenzfläche zwischen der ersten Photoresist-Struktur und der ersten Silicium enthaltenden Polymerschicht zu bilden; Entfernen der verbliebenen Silicium enthaltenden Polymerschicht, die an der Bildung der Vernetzungsschicht nicht beteiligt ist; und vollflächiges Ätzen der ersten Vernetzungsschicht so lange, bis ein oberer Teil der ersten Resist-Struktur freiliegt.
  20. Verfahren nach Anspruch 17, wobei die Bildung der zweiten Vernetzungsschicht Folgendes umfasst: Bereitstellen einer Polymerzusammensetzung, die ein Silicium enthaltendes Polymer und ein organisches Lösungsmittel umfasst; Auftragen der Polymerzusammensetzung auf die zweite Resist-Struktur, um eine zweite Silicium enthaltende Polymerschicht zu bilden; Durchführen eines Belichtungsvorgangs und eines Brennvorgangs an der zweiten Silicium enthaltenden Polymerschicht, um eine zweite Vernetzungsschicht an einer Grenzfläche zwischen der zweiten Resist-Struktur und der zweiten Silicium enthaltenden Polymerschicht zu bilden; Entfernen der verbliebenen Silicium enthaltenden Polymerschicht, die an der Bildung der Vernetzungsschicht nicht beteiligt ist; und vollflächiges Ätzen der zweiten Vernetzungsschicht so lange, bis ein oberer Teil der zweiten Resist-Struktur freiliegt.
DE102007033866A 2006-09-12 2007-07-20 Verfahren zur Bildung einer Feinstruktur für eine Halbleitervorrichtung Withdrawn DE102007033866A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2006-0087853 2006-09-12
KR20060087853 2006-09-12
KR1020070064135A KR100855845B1 (ko) 2006-09-12 2007-06-28 반도체 소자의 미세패턴 형성방법
KR10-2007-0064135 2007-06-28

Publications (1)

Publication Number Publication Date
DE102007033866A1 true DE102007033866A1 (de) 2008-03-27

Family

ID=39105240

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102007033866A Withdrawn DE102007033866A1 (de) 2006-09-12 2007-07-20 Verfahren zur Bildung einer Feinstruktur für eine Halbleitervorrichtung

Country Status (3)

Country Link
US (1) US7959818B2 (de)
JP (1) JP2008072101A (de)
DE (1) DE102007033866A1 (de)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US8642474B2 (en) * 2007-07-10 2014-02-04 Advanced Micro Devices, Inc. Spacer lithography
WO2009054413A1 (ja) * 2007-10-25 2009-04-30 Nissan Chemical Industries, Ltd. 半導体装置の作製方法
US8227176B2 (en) * 2007-11-02 2012-07-24 Hynix Semiconductor Inc. Method for forming fine pattern in semiconductor device
US8741552B2 (en) 2009-02-11 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench in photolithography
US8048616B2 (en) 2008-03-12 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench in photolithography
US7935477B2 (en) 2007-11-30 2011-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench
TWI452419B (zh) * 2008-01-28 2014-09-11 Az Electronic Mat Ip Japan Kk 細微圖案光罩及其製造方法、及使用其之細微圖案形成方法
JP2009194248A (ja) * 2008-02-15 2009-08-27 Tokyo Electron Ltd パターン形成方法、半導体製造装置及び記憶媒体
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
JP2009283674A (ja) * 2008-05-22 2009-12-03 Elpida Memory Inc 半導体装置の製造方法
US20110117746A1 (en) * 2008-07-24 2011-05-19 Nissan Chemical Industries, Ltd. Coating composition and pattern forming method
KR101435520B1 (ko) 2008-08-11 2014-09-01 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
WO2010032796A1 (ja) * 2008-09-19 2010-03-25 日産化学工業株式会社 サイドウォール形成用組成物
KR101523951B1 (ko) * 2008-10-09 2015-06-02 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR101540083B1 (ko) 2008-10-22 2015-07-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US8796155B2 (en) * 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) * 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) * 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
JP5259380B2 (ja) * 2008-12-24 2013-08-07 株式会社東芝 半導体装置の製造方法
JP5361406B2 (ja) * 2009-01-20 2013-12-04 株式会社東芝 半導体装置の製造方法
NL2004276A (en) * 2009-03-04 2010-09-06 Asml Netherlands Bv A method of measuring a characteristic.
US8268543B2 (en) * 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
JP5425514B2 (ja) * 2009-04-16 2014-02-26 AzエレクトロニックマテリアルズIp株式会社 微細パターン形成方法
US8822347B2 (en) * 2009-04-27 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Wet soluble lithography
US8304179B2 (en) * 2009-05-11 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device using a modified photosensitive layer
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
CN102023476B (zh) * 2009-09-15 2013-06-12 中芯国际集成电路制造(上海)有限公司 用于形成微细尺寸结构的半导体光刻工艺方法
US20110129991A1 (en) * 2009-12-02 2011-06-02 Kyle Armstrong Methods Of Patterning Materials, And Methods Of Forming Memory Cells
US20110294075A1 (en) * 2010-05-25 2011-12-01 United Microelectronics Corp. Patterning method
US8815747B2 (en) * 2010-06-03 2014-08-26 Micron Technology, Inc. Methods of forming patterns on substrates
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
WO2012026286A1 (ja) * 2010-08-27 2012-03-01 東京エレクトロン株式会社 エッチング方法、基板処理方法、パターン形成方法、半導体素子の製造方法、および半導体素子
US8455341B2 (en) * 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
CN102082118A (zh) * 2010-09-29 2011-06-01 上海集成电路研发中心有限公司 制备双大马士革结构的方法
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
JP5818710B2 (ja) 2012-02-10 2015-11-18 東京応化工業株式会社 パターン形成方法
CN103390544B (zh) * 2012-05-11 2016-03-30 中芯国际集成电路制造(上海)有限公司 用于形成硬掩膜层的方法
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
JP5829994B2 (ja) * 2012-10-01 2015-12-09 信越化学工業株式会社 パターン形成方法
JP6136721B2 (ja) * 2013-08-01 2017-05-31 大日本印刷株式会社 パターン形成方法及びインプリントモールドの製造方法
US9330914B2 (en) 2013-10-08 2016-05-03 Micron Technology, Inc. Methods of forming line patterns in substrates
KR102198023B1 (ko) 2013-10-30 2021-01-05 삼성전자주식회사 반도체 소자의 패턴 형성방법
KR102366801B1 (ko) 2015-03-31 2022-02-25 삼성전자주식회사 반도체 소자의 제조 방법
US10515847B2 (en) * 2017-09-29 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming vias and method for forming contacts in vias
CN109227036A (zh) * 2018-08-17 2019-01-18 基准精密工业(惠州)有限公司 非晶合金精密零件的制造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63314547A (ja) * 1987-06-17 1988-12-22 Nec Corp 薄膜パタ−ン上のネガレジスト除去方法
DE3908764C2 (de) * 1989-03-17 1994-08-11 Basf Ag Entwickler für die Herstellung photopolymerisierter flexographischer Reliefdruckformen
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
JP3317582B2 (ja) * 1994-06-01 2002-08-26 菱電セミコンダクタシステムエンジニアリング株式会社 微細パターンの形成方法
TW329539B (en) 1996-07-05 1998-04-11 Mitsubishi Electric Corp The semiconductor device and its manufacturing method
KR100197673B1 (en) 1996-12-20 1999-06-15 Hyundai Electronics Ind Copolymers containing n-vinyllactam derivatives, preparation methods thereof and photoresists therefrom
KR100211548B1 (ko) 1996-12-20 1999-08-02 김영환 원자외선용 감광막 공중합체 및 그 제조방법
KR100265597B1 (ko) 1996-12-30 2000-09-15 김영환 Arf 감광막 수지 및 그 제조방법
US6180316B1 (en) 1998-01-16 2001-01-30 Jsr Corporation Radiation sensitive resin composition
JP3924910B2 (ja) * 1998-03-31 2007-06-06 三菱電機株式会社 半導体装置の製造方法
KR100376984B1 (ko) 1998-04-30 2003-07-16 주식회사 하이닉스반도체 포토레지스트중합체및이를이용한미세패턴의형성방법
KR100419028B1 (ko) 1998-05-13 2004-07-19 주식회사 하이닉스반도체 옥사비시클로화합물,이화합물이도입된포토레지스트중합체및이를이용한포토레지스트미세패턴의형성방법
US6235447B1 (en) 1998-10-17 2001-05-22 Hyundai Electronics Industries Co., Ltd. Photoresist monomers, polymers thereof, and photoresist compositions containing the same
KR100400291B1 (ko) 1998-11-27 2004-02-05 주식회사 하이닉스반도체 신규의포토레지스트용단량체,그의공중합체및이를이용한포토레지스트조성물
JP2004014652A (ja) 2002-06-04 2004-01-15 Ricoh Co Ltd 微細パターンの形成方法
JP2004087744A (ja) * 2002-08-27 2004-03-18 Hitachi Ltd 半導体装置の製造方法
JP2004177952A (ja) 2002-11-20 2004-06-24 Rohm & Haas Electronic Materials Llc 多層フォトレジスト系
TW569305B (en) 2002-11-22 2004-01-01 United Microelectronics Corp Method for shrinking critical dimension of semiconductor devices
JP2004179254A (ja) 2002-11-25 2004-06-24 Renesas Technology Corp 半導体装置の製造方法
JP4045430B2 (ja) * 2002-12-24 2008-02-13 信越化学工業株式会社 パターン形成方法及びパターン形成材料
JP4105036B2 (ja) * 2003-05-28 2008-06-18 信越化学工業株式会社 レジスト下層膜材料ならびにパターン形成方法
JP2005003840A (ja) 2003-06-11 2005-01-06 Clariant Internatl Ltd 微細パターン形成材料および微細パターン形成方法
US7064078B2 (en) 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
KR100640587B1 (ko) * 2004-09-23 2006-11-01 삼성전자주식회사 반도체 소자 제조용 마스크 패턴 및 그 형성 방법과 미세패턴을 가지는 반도체 소자의 제조 방법
US7696101B2 (en) * 2005-11-01 2010-04-13 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
KR100811431B1 (ko) * 2005-12-28 2008-03-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7790357B2 (en) * 2006-09-12 2010-09-07 Hynix Semiconductor Inc. Method of forming fine pattern of semiconductor device

Also Published As

Publication number Publication date
US7959818B2 (en) 2011-06-14
US20080064213A1 (en) 2008-03-13
JP2008072101A (ja) 2008-03-27

Similar Documents

Publication Publication Date Title
DE102007033866A1 (de) Verfahren zur Bildung einer Feinstruktur für eine Halbleitervorrichtung
US7790357B2 (en) Method of forming fine pattern of semiconductor device
CN101145515B (zh) 形成半导体器件的精细图案的方法
US8067146B2 (en) Method for forming a fine pattern in a semicondutor device
JP5313030B2 (ja) 酸拡散を利用するダブルパターニング工程による半導体素子の微細パターン形成方法
DE4300983C2 (de) Ätzverfahren für die Herstellung einer Halbleitervorrichtung
DE2529054A1 (de) Verfahren zur herstellung eines negativresistbildes
DE19843179A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtungund dadurch hergestellte Halbleitervorrichtung
JPH0620062B2 (ja) 半導体デバイスの製造方法
DE102010000033A1 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE10361257B4 (de) Verfahren zur Herstellung von feinen Mustern
EP0492256B1 (de) Photolithographische Strukturerzeugung
KR100861172B1 (ko) 반도체 소자의 미세패턴 형성방법
DE10120673B4 (de) Verfahren zur Strukturierung einer Photolackschicht
DE10134501A1 (de) Verfahren zum Bilden von Mikromustern eines Halbleiterbauelementes
DE10243159A1 (de) Verfahren zum Bilden eines Photolack-Musters und Verfahren zum Herstellen einer Halbleitervorrichtung
DE4410505A1 (de) Verfahren zum Herstellen eines Reliefbildes im Submikrometerbereich
DE10120661A1 (de) Photolackzusammensetzung und Verfahren zur Strukturierung einer Photolackschicht
DE10054121B4 (de) Verfahren zur Strukturierung einer Photolackschicht
US7064075B2 (en) Method for manufacturing semiconductor electronics devices
EP0195315A2 (de) Verfahren zum Herstellen von Photoresist-Strukturen
DE102018123498B4 (de) Photoresistzusammensetzung für tiefes ultraviolettes Licht und Verfahren zur Herstellung einer Halbleitervorrichtung
DE10131144B4 (de) Verstärkung von Resiststrukturen aus fluorierten Resistpolymeren durch strukturelles Aufwachsen der Strukturen mittels gezieltem chemischem Anbinden von fluorierten Oligomeren
DE19857094A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und dadurch hergestellte Halbleitervorrichtung
DE4133742C2 (de) Verfahren zur Herstellung eines Reliefbildes

Legal Events

Date Code Title Description
R012 Request for examination validly filed

Effective date: 20140508

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee