DE102007001643A1 - Halbleitervorrichtung - Google Patents
Halbleitervorrichtung Download PDFInfo
- Publication number
- DE102007001643A1 DE102007001643A1 DE102007001643A DE102007001643A DE102007001643A1 DE 102007001643 A1 DE102007001643 A1 DE 102007001643A1 DE 102007001643 A DE102007001643 A DE 102007001643A DE 102007001643 A DE102007001643 A DE 102007001643A DE 102007001643 A1 DE102007001643 A1 DE 102007001643A1
- Authority
- DE
- Germany
- Prior art keywords
- insulator
- trench
- electric field
- field strength
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000012212 insulator Substances 0.000 title claims abstract description 265
- 230000015556 catabolic process Effects 0.000 title claims abstract description 221
- 239000004065 semiconductor Substances 0.000 title claims abstract description 205
- 238000009413 insulation Methods 0.000 title claims abstract description 142
- 230000005669 field effect Effects 0.000 title description 4
- 229910044991 metal oxide Inorganic materials 0.000 title 1
- 230000005684 electric field Effects 0.000 claims abstract description 255
- 239000000463 material Substances 0.000 claims abstract description 55
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 121
- 238000011049 filling Methods 0.000 claims description 37
- 239000007787 solid Substances 0.000 claims description 32
- 239000011810 insulating material Substances 0.000 claims description 17
- 210000000746 body region Anatomy 0.000 claims description 10
- 239000013078 crystal Substances 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 3
- 230000001902 propagating effect Effects 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 70
- 238000009792 diffusion process Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 247
- 229910010271 silicon carbide Inorganic materials 0.000 description 116
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 85
- 238000000034 method Methods 0.000 description 75
- 238000005530 etching Methods 0.000 description 31
- 239000000047 product Substances 0.000 description 31
- 238000013461 design Methods 0.000 description 28
- 239000005380 borophosphosilicate glass Substances 0.000 description 24
- 230000008569 process Effects 0.000 description 23
- 230000003647 oxidation Effects 0.000 description 21
- 238000007254 oxidation reaction Methods 0.000 description 21
- 239000007789 gas Substances 0.000 description 20
- 230000014509 gene expression Effects 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 229920005591 polysilicon Polymers 0.000 description 18
- 230000015572 biosynthetic process Effects 0.000 description 17
- 230000000694 effects Effects 0.000 description 17
- 238000009826 distribution Methods 0.000 description 16
- 238000001020 plasma etching Methods 0.000 description 15
- 230000007480 spreading Effects 0.000 description 15
- 238000003892 spreading Methods 0.000 description 15
- 238000000151 deposition Methods 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 230000009467 reduction Effects 0.000 description 11
- 238000000137 annealing Methods 0.000 description 10
- 230000008021 deposition Effects 0.000 description 10
- 239000012535 impurity Substances 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 230000004907 flux Effects 0.000 description 6
- 238000009616 inductively coupled plasma Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 238000011835 investigation Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 239000002904 solvent Substances 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 230000000704 physical effect Effects 0.000 description 4
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- 239000000370 acceptor Substances 0.000 description 3
- -1 aluminum ions Chemical class 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000010992 reflux Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 241001354791 Baliga Species 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000012512 characterization method Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 2
- 239000012774 insulation material Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- HMUNWXXNJPVALC-UHFFFAOYSA-N 1-[4-[2-(2,3-dihydro-1H-inden-2-ylamino)pyrimidin-5-yl]piperazin-1-yl]-2-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)ethanone Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)N1CCN(CC1)C(CN1CC2=C(CC1)NN=N2)=O HMUNWXXNJPVALC-UHFFFAOYSA-N 0.000 description 1
- 241000981791 Androya Species 0.000 description 1
- 101100346656 Drosophila melanogaster strat gene Proteins 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910000807 Ga alloy Inorganic materials 0.000 description 1
- 241000220317 Rosa Species 0.000 description 1
- 229910018540 Si C Inorganic materials 0.000 description 1
- 229910008284 Si—F Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000010000 carbonizing Methods 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 125000004437 phosphorous atom Chemical group 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 238000005488 sandblasting Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000010583 slow cooling Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Composite Materials (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
In einem Halbleiterbasiskörper, in welchem eine Feldstoppschicht 47, eine Driftschicht 32, eine Stromausbreitungsschicht 48, eine Körperzone 33 und eine Sourcekontaktzone 34 in dieser Reihenfolge auf einem Substrat 31 geschichtet sind, wird ein Graben 41 gebildet, der die Feldstoppschicht 47 oder das Substrat 31 erreicht. Eine Gateelektrode 37 ist in dem Abschnitt der oberen Hälfte im Graben 41 ausgebildet. In einem tieferen Abschnitt als die Position der Gateelektrode 37 im Graben 41 ist ein Isolator 46 vergraben, der einen Normalwert der elektrischen Feldstärke beim Isolationsdurchschlag gleich oder größer als der Wert der elektrischen Feldstärke beim Isolationsdurchschlag des Halbleitermaterials des Basiskörpers hat. Das verhindert einen Kurzschluß zwischen einem Gate und einem Drain infolge Isolationsdurchschlags einer Isolatorschicht am Boden des Grabens 41 und ermöglicht so die Realisierung einer hohen Durchschlagspannung in eine Halbleitervorrichtung, die ein Halbleitermaterial wie SiC verwendet.
Description
- HINTERGRUND DER ERFINDUNG
- 1. Gebiet der Erfindung
- Die Erfindung betrifft eine Halbleitervorrichtung, welche ein Halbleitermaterial wie SiC (Siliciumcarbid) verwendet, dessen Bandlücke größer als die Bandlücke von Silicium ist. Besonders betrifft die Erfindung eine Halbleitervorrichtung, die einen vertikalen MISFET (einen Feldeffekttransistor mit einer Metall-Isolator-Halbleiter-Struktur: Field Effect Transistor with a Metal-Insulator-Semiconductor structure = MISFET) mit einer Grabengatestruktur (trench gate structure) bildet.
- 2. Beschreibung des Standes der Technik
- Es wurde bereits darauf hingewiesen, daß eine Leistungsvorrichtung mit hoher Durchschlagspannung, die unter Verwendung von SiC hergestellt ist, eine erhebliche Verringerung des Ein-Widerstands (On-Widerstands) ermöglichen kann. Beispielsweise soll nach einer Pressemitteilung der Rohm Co., Ltd. ein von Rohm Co., Ltd. in Serienproduktion hergestelltes MOSFET (Feldeffekttransistor mit Metall-Oxid-Halbleiter-Struktur) von SiC einen Ein-Widerstand haben, der die Hälfte des Ein-Widerstands eines IGBT (Bipolarer Transistor mit isoliertem Gate: Insulated Gate Bipolar Transistor) von Si der gleichen Durchschlagspannungsklasse beträgt (siehe „An SiC power MOSFET has been developed with a less power loss of 1/40 of conventional one!." [Im Internet], [heruntergeladen am 30. Juni 2005] <URL:http://www.rohm.co.ip/news/sicpower-i.html>).
- Ein MOSFET mit hoher Durchschlagspannung mit SiC als ein Hauptmaterial wird voraussichtlich von jedem Hersteller von Halbleitervorrichtungen in den nächsten ein oder zwei Jahren angeboten werden. Es wird angenommen, daß die meisten der IGBTs von Si als Inverter-Teile ersetzt werden durch IGBTs von SiC bei der künftigen billigeren Herstellung und Verbesserung der elektrischen Charakteristika der Vorrichtungen.
- Bei der Großserienherstellung von SiC-Vorrichtungen ist es jedoch ein Problem, daß ein SiC-Wafer sehr teuer ist im Vergleich mit einem Si-Wafer. Gegenwärtig beträgt der Preis pro Flächeneinheit eines SiC-Wafers das mehrere Zehnfache des Preises pro Flächeneinheit eines Si-Wafers. Daher ist es bei der Entwicklung einer SiC-Vorrichtung sehr wichtig, die Stromtreibfähigkeit pro Flächeneinheit zu erhöhen.
- Zur Zeit ist die Bedingung an einer SiO2/SiC-Grenzfläche nicht so gut wie die Bedingung an einer SiO2/Si-Grenzfläche. Daher beträgt die Ladungsträgermobilität in einem MOS-Kanal an einer SiO2/SiC-Grenzfläche in der Größenordnung von mehreren zehn cm2/V, das ist etwa eine Größenordnung kleiner als die Trägermobilität in einem MOS-Kanal an einer SiO2/Si-Grenzfläche. Daher ist es in einer SiC-Vorrichtung mit hoher Durchschlagspannung wichtig, den auf einen MOS-Kanal zurückgehenden Widerstand im Ein-Zustand (ON state) zu verringern.
- Ferner ist in einer SiC-Vorrichtung der Widerstand in einer Driftzone sehr klein im Vergleich mit dem in einer Si-Vorrichtung. Das hat zur Folge, daß der Widerstand in einem MOS-Kanal (Kanalwiderstand) den größten Teil des Widerstands in der Vorrichtung ausmacht. Daher wird die Stromtreibfähigkeit einer SiC-Vorrichtung hauptsächlich durch eine Kanaldichte pro Flächeneinheit der Vorrichtung bestimmt.
- Die Strukturen von vertikalen MISFETs, wie vertikalen MOSFETs, können grob unterteilt werden in DMOSFET-Typen, von denen ein Beispiel in
15 gezeigt ist, und Graben-MOSFET-Typen, von denen ein Beispiel in16 gezeigt ist. In jeder der Figuren bezeichnet die Bezugszahl1 ein Substrat, das eine Drain-Zone sein soll. Die Bezugszahlen2 ,3 ,4 ,5 ,6 ,7 ,8 ,9 und10 bezeichnen jeweils eine Driftzone, eine Körperzone, eine Source-Kontaktzone, eine Körperkontaktzone, eine Gateoxidschicht, eine Gateelektrode, eine Isolatorschicht als Zwischenschicht, eine Sourceelektrode und eine Drainelektrode. In16 bezeichnet die Bezugszahl11 einen Graben. - In jeder der
15 und16 ist eine Struktur mit einer Gateelektrode als eine Struktureinheit gezeigt. In einer wirklichen Vorrichtung sind jedoch viele der Struktureinheiten wiederholt angeordnet. In jeder der Figuren ist ein Abschnitt, der in tatsächlicher Größe eine haarfeine Linie ist, übertrieben mit einer von der tatsächlichen Skala verschiedenen Skala dargestellt (das Gleiche ist in anderen Zeichnungen der Fall). Im übrigen sind in der Beschreibung und den beigefügten Zeichnungen die gleichen Bestandteile mit den gleichen Bezugszahlen bezeichnet, um überflüssige Erläuterungen derselben zu vermeiden. - Wie in
15 in einem DMOSFET-Typ gezeigt, fließen in einem Ein-Zustand Elektronen, welche durch einen MIS-(„MOS", wenn die Isolatorschicht6 eine Oxidschicht ist)Kanal12 geströmt sind, der an der Grenzfläche mit der Gateoxidschicht6 in der Körperzone3 gebildet ist, durch die Driftzone2 in einer JFET-Zone13 zwischen den Körperzonen3 zum Substrat1 . In einem Aus-Zustand kommt die JFET-Zone13 im Grunde in einen Abklemm(pinch-off)zustand, wobei der größte Teil der angelegten Spannung von einem p-n-Übergang zwischen der Körperzone3 und der Driftzone2 getragen wird. Daher ist die elektrische Feldstärke um die Gateelektrode7 herum erheblich verringert. - In der in
15 gezeigten Struktur bewirkt jedoch das Vorhandensein von p-n-Übergängen an beiden Seiten der JFET-Zone13 eine Verarmungsschicht, die sich von jedem der p-n-Übergänge in Richtung auf die JFET-Zone13 um eine Länge erstreckt, die der eingebauten (built-in) Spannung jedes der p-n-Übergänge entspricht, was zu einem verengten Stromweg führt. Das erhöht den Widerstand in der JFET-Zone13 (hiernach als „JFET-Widerstand" bezeichnet). - Eine Verringerung der Breite der in
15 gezeigten Struktureinheit, das heißt die Verringerung eines Zellabstands, um die Stromtreibfähigkeit pro Flächeneinheit zu steigern, verringert die Breite der JFET-Zone13 . Jedoch bleibt die Größe der Verengung im Stromweg wegen des JFET-Effekts unverändert. Das führt zu einer Verringerung des Anteils eines Abschnitts mit urverengtem Stromweg in der JFET-Zone13 und damit Steigerung des JFET-Widerstandes. - Eine solche Steigerung des JFET-Widerstandes ist ungünstig, da sie einen Verlust in einem Einschaltzustand erhöht. Ferner führt eine zu geringe Breite der JFET-Zone
13 zu einem Abklemmen der JFET-Zone13 durch das eingebaute Potential jedes der p-n-Übergänge, was einen plötzlichen Anstieg des JFET-Widerstandes bewirkt. Daher gibt es eine bestimmte Untergrenze für die Breite der JFET-Zone13 , so daß auch eine untere Grenze im Zellabstand besteht. - Der in
16 gezeigte Graben-MOSFET-Typ hat keine JFET-Zone. So treten in einem Einschaltzustand die Elektronen, nachdem sie durch den MIS(MOS)-Kanal12 hindurchgegangen sind, sofort in die Driftzone2 ein, um das Substrat1 zu erreichen. Eine so fehlende JFET-Zone liefert keinen JFET-Widerstand, was eine stärkere Verringerung des Zellabstandes erlaubt als beim DMOSFET-Typ. Daher kann beim Graben-MOSFET-Typ eine Stromtreibfähigkeit pro Flächeneinheit mehr gesteigert werden als beim DMOSFET-Typ. - In der Graben-MOSFET-Typstruktur wird in einem Abschaltzustand die elektrische Feldstärke am höchsten in der Nähe der Grenzfläche des von der Körperzone
3 und der Driftschicht2 gebildeten p-n-Übergangs. Außerdem tritt im Abschaltzustand ein elektrischer Fluß in eine Isolatorschicht zwischen der Gateelektrode7 und der Driftschicht2 am Boden des Grabens11 mit einer Dichte ein, die etwa gleich der Dichte eines elektrischen Flusses in der Nähe des von der Körperzone3 und der Driftschicht2 gebildeten p-n-Übergangs ist. Was hier im gesamten Halbleiter und der Isolationsschicht gleich wird, ist nicht die elektrische Feldstärke sondern eine elektrische Flußdichte oder ein Produkt einer relativen Influenzkonstante (permittivity) und der elektrischen Feldstärke (hiernach bezeichnet als „Produkt von elektrischer Feldstärke und relativer Dielektrizitätskonstante"). - In Si beträgt die elektrische Feldstärke bei Isolationsdurchschlag in der Größenordnung von 0,3 MV/cm und eine relative Dielektrizitätskonstante in der Größenordnung von 12. Dagegen beträgt in SiO2, das hauptsächlich als eine Isolatorschicht verwendet wird, ein normaler Wert der elektrischen Feldstärke bei Isolationsdurchschlag (hiernach bezeichnet als „normale elektrische Feldstärke bei Isolationsdurchschlag") 2,5 bis 3 MV/cm und eine relative Dielektrizitätskonstante ungefähr etwas weniger als 4. Daher beträgt bei Verwendung von Si als ein Halbleiter das Produkt von elektrischer Feldstärke und relativer Dielektrizitätskonstante wegen des in das SiO2 als eine Isolatorschicht eintretenden elektrischen Flusses weniger als 3,6 MV/cm falls keine elektrische Feldkonzentration (crowding) eintritt. Der Wert entspricht etwa in der Größenordnung von 1 MV/cm oder weniger an elektrischer Feldstärke, was kein besonderes Problem bildet.
- Der Grund zum Gebrauch normaler elektrischer Feldstärke bei Isolationsdurchschlag bei SiO2 ist wie folgt. Ein Isolator, besonders ein Isolator in einem amorphen Zustand wie SiO2, der in einem Halbleiterverfahren verwendet wird, zeigt keinen Durchschlag selbst wenn ein elektrisches Feld mit hoher Feldstärke momentan angelegt wird. Wenn jedoch ein elektrisches Feld mit hoher Stärke an den Isolator über eine lange Zeit angelegt wird, zeigt der Isolator eine allmähliche Verschlechterung bis zu einem möglichen Isolationsdurchschlag.
- Damit also der Isolator als solcher während einer festgelegten Lebensdauer der Vorrichtung funktioniert, muß das Design der Vorrichtung mit einer festgelegten elektrischen Feldstärke erfolgen, welche geringer ist als die elektrische Feldstärke bei sofortigem Isolatordurchschlag, die als eine Obergrenze bestimmt ist, so daß kein elektrisches Feld mit einer Stärke höher als die Obergrenze an den Isolator angelegt wird. So wird die festgelegte elektrische Feldstärke niedriger als die elektrische Feldstärke beim sofortigen Isolatordurchschlag für die Design-Basis als die normale elektrische Feldstärke beim Isolatordurchschlag verwendet.
- Zur Vermeidung einer elektrischen Feldstärkenkonzentration in Si wird eine Struktur vorgeschlagen, in welcher SiO2 an einer angelegten Spannung teilhat, wie beispielsweise in
17 gezeigt (siehe Masahito Kodama, Eiko Hayashi, Yuji Nishibe und Tsutomu Uesugi „Temperature characteristics of a new 100 V rated power MOSFET, VLMOS (Vertical LOCOS MOS)", Proceedings of 2004 International Symposium on Power Semiconductor Devices & ICs, Seiten 463–466 (2004)). In der in17 gezeigten Struktur ist der Graben11 so tief ausgebildet, daß er das Substrat1 erreicht. Ferner ist eine RESURF-Struktur ausgebildet, in welcher die Gate-elektrode7 vom Substrat1 und der Driftzone2 durch eine Feldisolatorschicht14 einer dicken SiO2-Schicht isoliert ist. Die Feldisolatorschicht14 , die Gateelektrode7 und das Substrat1 als eine Drain-Zone werden selbstverständlich nahe beieinander ausgebildet. Das macht deutlich, daß ein elektrisches Feld mit höherer Stärke an das SiO2 angelegt wird im Vergleich mit der Stärke des an das Si angelegten Feldes. - Im allgemeinen ist es in einer Leistungsvorrichtung, wenn die Vorrichtung einen Durchschlag durch eine Überspannung erleidet, notwendig, den Kurzschluß zwischen dem Gate und dem Drain zu vermeiden, der eintritt, ohne daß die Source und der Drain kurzgeschlossen sind. Der Grund dafür ist wie folgt.
- Normalerweise werden sowohl im Hochspannungskreis der Source-Seite als auch dem der Drain-Seite Maßnahmen gegen den Kurzschluß zwischen der Source und dem Drain ergriffen. Sollte also ein Kurzschluß zwischen Source und Drain auftreten, brennt daher nur die Vorrichtung durch oder nur einige andere Leistungsvorrichtungen, die mit der Vorrichtung zusammenwirken, oder nur passive Elemente brennen durch.
- Im Vergleich damit ist in einem Steuerkreis auf der Gate-Seite dessen Durchschlagspannung im allgemeinen niedrig. Wenn also auf der Drain-Seite eine hohe Spannung an das Gate durch einen Kurzschluß zwischen dem Gate und dem Drain angelegt wird, wird der Steuerkreis auf der Gate-Seite beschädigt. Dann wird die zerstörende Hochspannung vom Steuerkreis zu den benachbarten Niederspannungskreisen von einem zum anderen übertragen, um möglicherweise völlige Zerstörungen des ganzen Systems zu verursachen, welches die Leistungsvorrichtung verwendet.
- Um eine solche Situation nicht zu verursachen ist es möglich, Maßnahmen zu ergreifen wie die Anfügung einer Zener-Diode mit einer genügend großen Kapazität an den Gatekreis. Das ist jedoch nicht nur wirtschaftlich unzweckmäßig sondern verursacht auch Nachteile, wie einen Anstieg beim Schaltverlust, Verringerung der Schaltgeschwindigkeit und Verzerrung der Steuersignalwellenform, welche zurückzuführen sind auf das Laden und Entladen der Zener-Diode, das bei jedem Schaltvorgang erfolgt.
- Im Hinblick auf das Vorangehende ist es nicht bevorzugt, ein Design so auszuführen, daß die Durchschlagspannung der Vorrichtung durch die Durchschlagspannung zwischen dem Gate und dem Drain bestimmt wird. So ist es zur Gewährleistung einer genügend hohen Durchschlagspannung zwischen dem Gate und dem Drain erforderlich, daß die Vorrichtung eine solche Struktur hat, daß eine hohe Durchschlagspannung zwischen dem Gate und dem Drain selbst in dem Fall gewährleistet werden kann, wo die elektrische Feldstärke beim Isolatordurchschlag des Halbleiters erheblich hoch ist.
- Übrigens ist der Grund dafür, daß durch Verwendung von SiC eine deutliche Verringerung im Ein-Widerstand möglich ist, der folgende. Da die elektrische Feldstärke von SiC beim Isolatordurchschlag höher ist als die von Si kann eine SiC-Vorrichtung, die mit einer gleichen Durchschlagspannung wie die einer Si-Vorrichtung realisiert wird, eine dünnere Driftschicht haben als die der Si-Vorrichtung. Ferner kann ein Dotierbetrag in der Driftschicht in der SiC-Vorrichtung höher gemacht werden als in der Si-Vorrichtung. So kann der Widerstand der Driftschicht der SiC-Vorrichtung um zwei Größenordnungen oder mehr verringert werden im Vergleich mit dem der Si-Vorrichtung.
- Jedoch verursacht ein vertikaler Graben-MISFET unter Verwendung von SiC, bei dem eine gleiche Struktur wie die Struktur der in
16 gezeigten SiC-Vorrichtung angewandt wird, das folgende Problem. SiC hat eine relative Dielektrizitätskonstante in der Größenordnung von 9,6 bis 10, die nicht sehr verschieden ist von der des Si. Im Vergleich damit ist die elektrische Feldstärke bei Isolationsdurchschlag des SiC 1,5 bis 2,5 MV/cm, was 5- bis 8-mal höher ist als die von Si. So ist es vom Wert des Produkts der elektrischen Feldstärke und der relativen Dielektrizitätskonstante in der am Boden des Grabens11 in der Struktur von16 gezeigten SiO2-Isolatorschicht bekannt, daß ein elektrisches Feld mit übermäßiger Stärke an die SiO2-Isolatorschicht angelegt werden soll. - Daher wird die Durchschlagspannung der Vorrichtung durch die normale elektrische Feldstärke bei Isolationsdurchschlag der Isolatorschicht am Boden des Grabens
11 bestimmt statt durch die Durchschlagspannung des p-n-Übergangs, der zwischen der Körperzone3 und der Driftschicht2 gebildet ist. Als eine Lösung für dieses Problem ist eine Struktur wie beispielsweise in18 bekannt, worin, wenn die Driftschicht2 von einem n-Typ ist, eine vergrabene p-Typzone15 am Boden des Grabens11 angeordnet ist, so daß die vergrabene p-Typzone15 am Sourcepotential gehalten wird (siehe beispielsweise US-Patent 6,180,958). - Als eine andere Struktur, die vermeidet, daß ein elektrisches Feld mit übermäßiger Stärke an eine Isolatorschicht am Boden des Grabens angelegt wird, wurde eine Struktur vorgeschlagen, in welcher die Isolatorschicht am Boden des Grabens verdickt ist (siehe beispielsweise JP-A-2-102579 und JP-A-7-326755). Als weitere andere Strukturen wurden vorgeschlagen eine Struktur, welche die Durchschlagspannung einer hauptsächlich aus einer Körperzone und einer Driftzone gebildeten p-n-Übergangsdiode herabsetzt, und eine Struktur, welche eine Konzentration des elektrischen Feldes in einem anderen Abschnitt als dem Boden eines Grabens bewirkt (siehe beispielsweise JP-A-10-308512).
- [Patentdokument 1] US-Patent 6,180,958
- [Patentdokument 2] JP-A-2-102579
- [Patentdokument 3] JP-A-7-326755
- [Patentdokument 4] JP-A-10-308512
- [Nicht-Patentdokument 1] „An SiC power MOSFET has been developed with a less power loss of 1/40 of conventional one!." [Online], [heruntergeladen am 30. Juni 2005], Internet <URL:http://www.rohm.co.jp/news/sicpower-j.html>)
- [Nicht-Patentdokument 2] Masahito Kodama, Eiko Hayashi, Yuji Nishibe und Tsutomu Uesugi „Temperature characteristics of a new 100 V rated power MOSFET, VLMOS (Vertical LOCOS MOS)", Proceedings of 2004 International Symposium on Power Semiconductor Devices & ICs, Seiten 463–466 (2004)).
- In der in
18 gezeigten Struktur bewirkt jedoch ein p-n-Übergang, der mit der vergrabenen p-Typzone15 und der Driftzone2 gebildet ist, daß eine Verarmungsschicht sich in die Driftzone2 um eine Strecke erstreckt, die ungefähr dem eingebauten Potential des p-n-Übergangs entspricht. Als Ergebnis wird ein Stromweg verengt, was den Widerstand der Vorrichtung erhöht. - Das Phänomen ist im Prinzip das Gleiche wie der JFET-Effekt. Die vergrabene p-Typzone
15 , die am Boden des Grabens vorgesehen ist, bewirkt nämlich, daß dieser JFET-Effekt wieder auftritt, der hätte vermieden werden sollen, indem man die Graben-MOSFET-Typstruktur verwendet. - Das zwingt wie im Fall der DMOSFET-Struktur zu einer Begrenzung der Verringerung eines Zellabstands. Daher wird, wie oben erläutert, in einer SiC-Vorrichtung, die eine teure SiC-Wafer verwendet, trotz der hohen Bedeutung der Verringerung des Zellabstands der Haupteffekt der Verringerung des Zellabstands verloren, der durch Wahl der Graben-MOSFET-Typstruktur erhalten wird.
- Außerdem ist in jeder der in JP-A-2-102579 und JP-A-7-326755 beschriebenen Strukturen deren Durchschlagspannung begrenzt durch die elektrische Feldstärke in der Isolatorschicht am Boden des Grabens statt durch die elektrische Feldstärke im SiC. So kann man nicht sagen, daß voller Gebrauch gemacht wird von einem hohen Wert der elektrischen Feldstärke des SiC beim Isolationsdurchschlag. Weiterhin hat die in JP-A-10-308512 beschriebene Struktur einen Nachteil darin, daß die Realisierung einer hohen Durchschlagspannung verhindert wird, die vom hohen Wert der elektrischen Feldstärke beim Isolationsdurchschlag des SiC zu erwarten wäre.
- Zur Lösung der oben erläuterten Probleme im Stand der Technik hat die Erfindung zum Ziel die Schaffung einer Halbleitervorrichtung, die einen Kurzschluß zwischen einem Gate und einem Drain wegen Brechen der Isolatorschicht am Boden eines Grabens verhindern kann und die Realisierung einer hohen Durchschlagspannung ermöglicht.
- ZUSAMMENFASSUNG DER ERFINDUNG
- Gemäß einem ersten Aspekt der Erfindung schafft diese eine Halbleitervorrichtung, welche aufweist:
einen Basiskörper aus einem Halbleitermaterial, der einen von seiner oberen Fläche her gebildeten Graben aufweist;
eine Source-Zone, die auf der Seite der oberen Fläche des Basiskörpers ausgebildet ist;
eine Drain-Zone, die auf der Seite der Bodenfläche des Basiskörpers ausgebildet ist;
eine Driftschicht, die im Basiskörper zwischen der Source-Zone und der Drain-Zone ausgebildet ist;
eine hoch dotierte Schicht, die wenigstens einen Teil der Drain-Zone bildet;
eine Gateisolatorschicht aus einem isolierenden Material, die an wenigstens einer Seitenwandfläche des Grabens ausgebildet ist; und
eine Gateelektrode, die im Graben ausgebildet ist, wobei die Gateisolatorschicht wenigstens zwischen den Seitenwandflächen des Grabens ausgebildet ist,
wobei ein Produkt eines Wertes der elektrischen Feldstärke beim Isolationsdurchschlag und eines Wertes einer relativen Dielektrizitätskonstante des den Basiskörper bildenden Halbleitermaterials größer als ein Produkt eines normalen Wertes der elektrischen Feldstärke beim Isolationsdurchschlag und eines Wertes der relativen Dielektrizitätskonstante des die Gateisolatorschicht bildenden Isoliermaterials ist, wobei die Halbleitervorrichtung dadurch gekennzeichnet ist, daß
der Graben von der oberen Fläche des Basiskörpers her mit einer solchen Tiefe ausgebildet ist, daß er die Driftzone durchdringt und die hochdotierte Schicht auf der Seite der Drain-Zone erreicht,
ein Abschnitt des Grabens, der tiefer als die Gateelektrode ist, mit einem Isolator gefüllt ist, der einen normalen Wert der elektrischen Feldstärke beim Isolationsdurchschlag hat, der gleich oder höher ist als der Wert der elektrischen Feldstärke beim Isolationsdurchschlag des Halbleitermaterials des Basiskörpers und
die Dicke des Isolators am Bodenende der Gateelektrode größer ist als die Dicke der Driftschicht. - Die Halbleitervorrichtung gemäß einem zweiten Aspekt der Erfindung ist dadurch gekennzeichnet, daß in erster Linie eine Halbleiterzone, die die Driftschicht wird, von einem n-Typ ist und das Vorzeichen von in dem den Graben füllenden Isolator vorhandenen festen Ladungen positiv ist.
- Die Halbleitervorrichtung nach einem dritten Aspekt der Erfindung ist dadurch gekennzeichnet, daß in erster Linie eine Halbleiterzone, welche zur Driftschicht wird, von einem p-Typ ist und das Vorzeichen von in dem den Graben füllenden Isolator vorhandenen festen Ladungen negativ ist.
- Die Halbleitervorrichtung nach einem vierten Aspekt der Erfindung ist dadurch gekennzeichnet, daß in irgendeinem der ersten bis dritten Aspekte, wenn ein elektrisches Feld an die Basiskörperseite einer Grenzfläche zwischen dem den Graben füllenden Isolator und dem Basiskörper so angelegt wird, daß es senkrecht zur Grenzfläche ist und seine Feldstärke den Wert
- Die Halbleitervorrichtung gemäß einem fünften Aspekt der Erfindung ist dadurch gekennzeichnet, daß man bei irgendeinem der ersten bis dritten Aspekte bei einem angenommenen Wert der elektrischen Feldstärke beim Isolationsdurchschlag Es und einem Wert der relativen Dielektrizitätskonstante εS des den Basiskörper bildenden Halbleitermaterials und beim angenommenen normalen Wert der elektrischen Feldstärke beim Isolationsdurchschlag von EI und einem Wert der relativen Dielektrizitätskonstante εI des den Graben füllenden Isolators dann, wenn ein elektrisches Feld an die Basiskörperseite einer Grenzfläche zwischen dem den Graben füllenden Isolator und dem Basiskörper in einer solchen Weise angelegt wird, daß es senkrecht zur Grenzfläche eine Feldstärke von dem {(EI/ES)2 – 1}/{(εS/εI)2 – 1}-Fachen von ES erhält, die Drain-Zone und eine Halbleiterzone, die zu einer Körperzone im Basiskörper wird, solche Charakteristika haben, daß die Drain-Zone und die zur Körperzone werdende Halbleiterzone nicht vollständig voneinander isoliert sind durch eine Verarmungsschicht, die sich hinüber erstreckt in den den Graben füllenden Isolator und die Halbleiterzone im Basiskörper.
- Die Halbleitervorrichtung gemäß einem sechsten Aspekt der Erfindung ist dadurch gekennzeichnet, daß in irgendeinem der ersten bis fünften Aspekte das den Basiskörper bildende Halbleitermaterial SiC ist und sowohl die Gateisolatorschicht als auch der den Graben füllende Isolator ein Isolator ist, der als seinen hauptsächlichen Bestandteil SiO2 umfaßt.
- Die Halbleitervorrichtung nach einem siebten Aspekt der Erfindung ist dadurch gekennzeichnet, daß in einem der ersten bis fünften Aspekte das den Basiskörper bildende Halbleitermaterial 4H-SiC ist wobei wenn man die {0001}-Ebene desselben als eine Hauptfläche des Basiskörpers nimmt, der Normalwert der elektrischen Feldstärke beim Isolationsdurchschlag des den Graben füllenden Isolators 2,5 MV/cm oder mehr beträgt und das Produkt des Normalwertes der elektrischen Feldstärke beim Isolationsdurchschlag und des Wertes der relativen Dielektrizitätskonstante des Isolators 25 MV/cm oder weniger beträgt.
- Die Halbleitervorrichtung nach einem achten Aspekt der Erfindung ist dadurch gekennzeichnet, daß in irgendeinem der ersten bis fünften Aspekte das den Basiskörper bildende Halbleitermaterial 4H-SiC ist, wobei die
- Die Halbleitervorrichtung nach einem neunten Aspekt der Erfindung ist dadurch gekennzeichnet, daß in irgendeinem der ersten bis fünften Aspekte das den Basiskörper bildende Halbleitermaterial 3C-SiC ist, der Normalwert der elektrischen Feldstärke beim Isolationsdurchschlag des den Graben füllenden Isolators 1,5 MV/cm oder mehr beträgt und das Produkt des Normalwertes der elektrischen Feldstärke beim Isolationsdurchschlag und des Wertes der relativen Dielektrizitätskonstante des Isolators 15 MV/cm oder weniger beträgt.
- Die Halbleitervorrichtung nach einem zehnten Aspekt der Erfindung ist dadurch gekennzeichnet, daß in irgendeinem der ersten bis fünften Aspekte der Wert der elektrischen Feldstärke beim Isolationsdurchschlag des den Basiskörper bildenden Halbleitermaterials 3 MV/cm oder weniger beträgt, das Produkt des Wertes der elektrischen Feldstärke beim Isolationsdurchschlag und des Wertes der relativen Dielektrizitätskonstante des Halbleitermaterials 12 MV/cm oder mehr beträgt und der den Graben füllende Isolator SiO2 ist.
- Die Halbleitervorrichtung nach einem elften Aspekt der Erfindung ist dadurch gekennzeichnet, daß im siebten Aspekt eine Ebene des Halbleitermaterials den Basiskörper bildet, wobei die Ebene, die einen Abweichungswinkel von 10° oder weniger von der Kristallebene des Halbleitermaterials hat, als die Hauptfläche des Basiskörpers genommen wird.
- Die Halbleitervorrichtung nach einem zwölften Aspekt der Erfindung ist dadurch gekennzeichnet, daß in irgendeinem der ersten bis elften Aspekte der Wert der relativen Dielektrizitätskonstante der Gateisolatorschicht größer ist als der Wert der relativen Dielektrizitätskonstante des den Graben füllenden Isolators.
- Bei den hier verwendeten Miller-Bravais-Indizes bedeutet ein „-"-Zeichen einen Querstrich über der Zahl unmittelbar hinter dem Zeichen. Und zwar wenn das „-"-Zeichen angebracht ist unmittelbar vor der Zahl eines Miller-Bravais-Index bedeutet es, daß eine durch die Miller-Bravais-Indizes spezifizierte Ebene eine Koordinatenachse eines hexagonalen Gitters entsprechend der mit dem „-"-Zeichen versehenen Zahl auf der negativen Seite des Ursprungs schneidet.
- Erfindungsgemäß ist die normale elektrische Feldstärke beim Isolationsdurchschlag eines in einem Graben vergrabenen Isolators äquivalent zu oder größer als die elektrische Feldstärke beim Isolationsdurchschlag eines Halbleiters. Ferner wird ein elektrisches Feld, dessen Stärke etwa gleich dem anderen ist, an sowohl den Isolator im Graben als auch den Halbleiter angelegt, ohne Rücksicht auf deren große und kleine Werte der relativen Dielektrizitätskonstante. Daher tritt ein Isolationsdurchschlag früher auf der Halbleiterseite als im Isolator im Graben auf. So tritt ein Kurzschluß zwischen der Source und dem Drain auf bevor ein Kurzschluß zwischen dem Gate und dem Drain auftritt.
- Die erfindungsgemäße Halbleitervorrichtung kann einen Kurschluß zwischen dem Gate und dem Drain infolge Bruch der Isolationsschicht am Boden des Grabens verhindern. Das liefert den Effekt, eine Realisierung einer Vorrichtung mit einer hohen Durchschlagspannung zu ermöglichen.
- FIGURENBESCHREIBUNG
-
1 ist eine Ansicht eines Querschnitts einer Anordnung eines eindimensionalen Modells, worin ein Halbleiter und ein Isolator in Reihe angeordnet sind, und ein Diagramm der Charakteristika einer elektrischen Feldstärkenverteilung in der Tiefenrichtung des Modells; -
2 ist eine Querschnittansicht, die eine Anordnung eines eindimensionalen Modells zeigt, worin ein Halbleiter und ein Isolator parallel angeordnet sind; -
3-1 ist eine Querschnittansicht, die eine Struktur eines Hauptteils eines Graben-MOSFETs gemäß der Ausführungsform 1 der Erfindung zeigt; -
3-2 ist eine Querschnittansicht, die eine andere Struktur eines Hauptteils eines Graben-MOSFETs gemäß der Ausführungsform 1 der Erfindung zeigt; -
4-1 ist eine Querschnittansicht, die weiter eine andere Struktur eines Hauptteils eines Graben-MOSFETs gemäß der Ausführungsform 1 der Erfindung zeigt; -
4-2 ist eine Querschnittansicht, die noch eine andere Struktur eines Hauptteils eines Graben-MOSFETs gemäß der Ausführungsform 1 der Erfindung zeigt; -
5 ist ein Charakteristika-Diagramm, das eine elektrische Feldstärkenverteilung in der Tiefenrichtung in einer Driftschicht zeigt, wenn eine Donor-Konzentrationsverteilung darin gleichmäßig ist; -
6 ist ein Charakteristika-Diagramm, das eine elektrische Feldstärkenverteilung in der Tiefenrichtung in einem idealen Isolator zeigt; -
7 ist eine Querschnittansicht einer typischen Superübergangsstruktur; -
8 ist eine Querschnittansicht einer anderen verwandten Superübergangsstruktur; -
9 ist eine Querschnittansicht einer weiteren anderen verwandten Superübergangsstruktur; -
10 ist eine Draufsicht eines Beispiels der Formen der Gräben im Graben-MOSFET das in3-1 oder4-1 gezeigt ist; -
11 ist eine Draufsicht eines Beispiels der Grabenformen in einem Graben-MOSFET mit einer hexagonalen Zellstruktur; -
12 ist eine Querschnittansicht eines Beispiels einer Kantenabschlußstruktur; -
13 ist eine Querschnittansicht eines anderen Beispiels einer Kantenabschlußstruktur; -
14 ist eine Frontquerschnittansicht und eine Seitenquerschnittansicht einer Anordnung eines Hauptteils eines Graben-MOSFETs gemäß Ausführungsform 2 der Erfindung; -
15 ist eine Querschnittansicht eines Beispiels einer Struktur eines verwandten vertikalen MOSFET- oder DMOSFET-Typs; -
16 ist eine Querschnittansicht eines Beispiels einer Struktur eines verwandten vertikalen MOSFETs eines Graben-MOSFET-Typs; -
17 ist eine Querschnittansicht eines anderen Beispiels einer Struktur eines verwandten vertikalen MOSFETs eines Graben-MOSFET-Typs; und -
18 ist eine Querschnittansicht eines weiteren Beispiels einer Struktur eines verwandten vertikalen MOSFETs eines Graben-MOSFET-Typs. - BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
- Um das oben genannte Ziel zu erreichen, haben die Erfinder die folgenden Untersuchungen durchgeführt. Die Untersuchungen werden im folgenden unter der Annahme erläutert, daß die Hauptträger hier Elektronen sind.
- Der Grund dafür ist, daß in SiC die Mobilität von Elektronen größer ist als die von Löchern und daß vorzugsweise eine Vorrichtung verwendet wird, die mit Elektronen als Hauptträgern arbeitet. In einer Vorrichtung, die mit Löchern als Hauptträgern arbeitet, können Elektronen und n-Typ und Polaritätszeichen einer Ladung und ein elektrisches Potential jeweils ersetzt werden durch Löcher und p-Typ und umgekehrte Polaritätszeichen, wobei die Richtungen eines elektrischen Feldes, einer elektrischen Flußdichte und einer elektrischen Kraftlinie umgekehrt sind.
- In der Beschreibung werden Erläuterungen anhand eines beispielhaften Falles gegeben, worin 4H-SiC als ein Halbleitermaterial eines Basiskörpers und ein Material mit SiO2 als Hauptbestandteil als ein in einem Graben vergrabenes Isolationsmaterial verwendet werden. Jedoch ist die Erfindung nicht auf die Kombination begrenzt. Übrigens wird in einer verwandten Grabenstruktur, wenn ein Isolationsmaterial mit einer relativen Dielektrizitätskonstante kleiner im Vergleich mit der des Basiskörpers als in der obigen Kombination verwendet wird, ein elektrisches Feld mit übermäßiger Stärke an das Isolationsmaterial angelegt.
- Im Gegensatz dazu ist der wesentliche Punkt der Erfindung, daß ein elektrisches Feld, dessen Stärke etwa gleich der Stärke des an das Halbleitermaterial in der Vorrichtung angelegten Feldes ist, an das isolierende Material ohne Beachtung von großer und kleiner relativer Dielektrizitätskonstante durch eine Struktur angelegt wird, die so ausgewählt ist, daß guter Gebrauch von den elektromagnetischen Gesetzen gemacht wird. Vorausgesetzt, daß die normale elektrische Feldstärke beim Isolationsdurchschlag des Isolationsmaterials, das in einem Graben vergraben ist, gleich oder größer als die elektrische Feldstärke beim Isolationsdurchschlag des Halbleitermaterials ist, das ein Substrat sein soll, ist jede Kombination von Isolationsmaterial und Halbleitermaterial zulässig. Das ist der Fall in den weiter unten erläuterten Ausführungsformen.
- Von den Halbleitermaterialien, die im Handel verfügbar oder tatsächlich herstellbar sind, sind diejenigen, deren Werte der elektrischen Feldstärke beim Isolationsdurchschlag 2 bis 3 MV/cm oder mehr sind und bei denen die Steuerung ihrer Leitungstypen von sowohl p- als auch n-Typen verhältnismäßig leicht ist, begrenzt auf SiC und einige Verbundkristalle, bei denen jeweils ihre Hauptbestandteile ein Gruppe III-Nitridhalbleiter ist, beispielsweise GaN oder Ga-Legierungen. Die Gruppe III-Nitridhalbleiter, außer AlN, das im wesentlichen ein Isolationsmaterial ist, haben im allgemeinen kleinere Wärmeleitfähigkeiten als Si. Daher wird nicht bevorzugt, einen Gruppe III-Nitridhalbleiter allein als das Halbleitermaterial für eine vertikale Leistungsvorrichtung zu verwenden, in der ein Strom mit einer hohen Stromdichte fließen soll.
- Die Steigerung der Stromtreibfähigkeit pro Flächeneinheit führt zu einem Anstieg der Leistungsdichte pro Flächeneinheit. Das erhöht unvermeidbar die in der Vorrichtung pro Flächeneinheit erzeugte Wärmemenge. Das beruht darauf, daß ein Schaltverlust wegen der Kapazitanz zwischen einer Source und einem Drain und der Kapazitanz zwischen einem Gate und dem Drain nicht verringert werden kann obgleich der Ein-Widerstand, der direkt einen Leitungsverlust beeinflußt, verringert werden kann. In einer solchen Situation ist gegenwärtig SiC als Halbleitermaterial für eine vertikale Leistungsvorrichtung am besten geeignet.
- SiC kommt in zahlreichen Arten von Polytypen (Kristallstrukturen) vor. Im Handel verfügbare Polytypen von SiC sind nur 3C, 6H und 4H. Bekanntlich zeigen sowohl 6H-SiC als auch 4H-SiC starke Anisotropie sowohl der Elektronenmobilität und der elektrischen Feldstärke beim Isolationsdurchschlag. Man nimmt auch an, daß ihre relative Dielektrizitätskonstante eine geringe Anisotropie hat. Dagegen wird angenommen, daß 3C-SiC in den Werten seiner physikalischen Eigenschaften eine geringe Anisotropie hat.
- Die Werte der physikalischen Eigenschaften der Polytypen sind in Tabelle 1 angegeben. In einer vertikalen Leistungsvorrichtung ist jeweils die Richtung in welcher die Elektronen sich in einem Einschaltzustand bewegen und die Hauptrichtung eines elektrischen Feldes in einem Ausschaltzustand die ungefähr senkrecht zur Hauptfläche des Basiskörpers verlaufende Richtung. In Tabelle 1 sind daher die physikali schen Werte in der Richtung senkrecht zur Hauptfläche des Basiskörpers als die typischen Werte der physikalischen Eigenschaften angenommen.
- Tabelle 1
- In Tabelle 1 ist die Baliga-Wertzahl ein Wert, der durch Berechnung aus den Werten dreier physikalischer Eigenschaften, von Elektronenbeweglichkeit, elektrischer Feldstärke beim Isolationsdurchschlag und relativer Dielektrizitätskonstante erhalten wird, und sie ist proportional dem Umkehrwert des theoretischen unteren Grenzwerts des Ein-Widerstands zu einer angegebenen Durchschlagspannung. Daher ist eine höhere Baliga-Wertzahl mehr bevorzugt. Aus Tabelle 1 ist bekannt, daß 4H-SiC bevorzugt ist, da es eine große Elektronenbeweglichkeit und genügend große elektrische Feldstärke bei Isolationsdurchschlag in jeder Richtung der Ebene hat. Besonders wird die Verwendung von 4H-SiC, dessen {0001}-Ebene als Hauptfläche des Basiskörpers genommen wird, bevorzugt da der theoretische untere Grenzwert des Ein-Widerstands klein ist.
- Im übrigen muß ein im Graben vergrabenes isolierendes Material wenigstens die folgenden vier Bedingungen erfüllen. Erstens sollte das isolierende Material in dem Abschnitt, wo das Gate im Graben angeordnet wird, nicht an den Seitenwänden haften und selbst wenn das isolierende Material an dem Abschnitt haftet, sollte es in gut gesteuerter Weise leicht davon entfernbar sein, oder das Material selbst sollte zu einem Teil der Gateisolatorschicht werden oder diese ganz bilden. Zweitens sollte das isolierende Material in einem Graben vergraben werden, der bezogen auf die Breite seiner Öffnung eine erhebliche Tiefe aufweist und sollte in der vergrabenen Zone keinen Leerraum oder Riß aufweisen, welche die Durchschlagspannung herabsetzen würden.
- Drittens sollte das isolierende Material keine Kontaminierung der Gateisolatorschicht oder der Gateelektrode verursachen. Viertens sollte das isolierende Material in der Lage sein, den Lagerbedingungen und den Betriebsbedingungen der Vorrichtung zu widerstehen und sollte in der Lage sein, in sämtlichen Verfahrensschritten der Herstellung der Vorrichtung, die nach dem Vergraben des isolierenden Materials im Graben durchgeführt werden, thermisch und chemisch widerstandsfähig sein. Bedingungen für die relative Dielektrizitätskonstante und die elektrische Feldstärke beim Isolationsdurchschlag werden später erläutert. Es gibt nur eine recht begrenzte Anzahl von isolierenden Materialien, welche die Bedingungen erfüllen. Wenn das Halbleitermaterial SiC ist, kann SiO2 oder ein SiO2 als seinen Hauptbestandteil enthaltendes isolierendes Material die vier Bedingungen erfüllen.
- (Theoretische Untersuchung)
- Die Untersuchung einer Verteilung der elektrischen Feldstärke unter dem Boden des Grabens (an der Drain-Seite) wird vorgenommen, indem man ein eindimensionales Modell eines Systems aus Halbleiter und einem Isolator betrachtet. Angenommen daß die Dielektrizitätskonstante des Halbleiters höher als die des Isolators ist. Ferner sei angenommen, daß der Halbleiter ein n-Halbleitertyp mit einer geringen Donor-Konzentration (geringer Konzentration an Verunreinigungen) ist.
-
1 ist eine Querschnittansicht der Anordnung des eindimensionalen Modells.1 zeigt zusätzlich zur Querschnittansicht100 des eindimensionalen Modells ein Charakteristika-Diagramm110 , das die Verteilung der elektrischen Feldstärke in Richtung der Tiefe des Modells zeigt. Wie die Querschnittansicht100 zeigt, sind beim eindimensionalen Modell ein Halbleiter23 und ein Isolator24 in Reihe zwischen einem Paar von Metallelektroden21 und22 angeordnet. - Wenn eine Spannung senkrecht zur Grenzfläche zwischen dem Halbleiter
23 und dem Isolator24 angelegt wird, wird eine elektrische Flußdichte an der Grenzfläche konserviert. Darüber hinaus bewirkt die höhere Dielektrizitätskonstante des Halbleiters23 als die Dielektrizitätskonstante des Isolators24 , daß die elektrische Feldstärke im Isolator24 höher als die im Halbleiter23 ist, wie im Charakteristika-Diagramm110 gezeigt. Da der Halbleiter23 ein n-Typ mit einer geringen Donor-Dichte ist, wird die Veränderung in der elektrischen Feldstärke im Halbleiter23 als klein angesehen und vernachlässigt. - Wichtig ist hier, daß das Design ausgeführt werden muß im Hinblick darauf, daß Isolationsdurchschlag eintritt, wenn die elektrische Feldstärke im Halbleiter
23 die elektrische Feldstärke beim Isolationsdurchschlag erreicht oder wenn die elektrische Feldstärke im Isolator24 die normale elektrische Feldstärke für Isolationsdurchschlag erreicht. Beispielsweise erreicht die augenblickliche elektrische Feldstärke beim Isolationsdurchschlag einer durch thermische Oxidation von Si erhaltenen SiO2-Schicht einen hohen Wert von 10 MV/cm oder mehr. Wenn jedoch ein elektrisches Feld mit einer so hohen Stärke dauernd angelegt wird, kann die Lebensdauer der Vorrichtung nicht gewährleistet werden. Daher wird das Design gewöhnlich so ausgeführt, daß kein elektrisches Feld mit einer Stärke von mehr als 2,5 bis 3 MV/cm an SiO2 angelegt wird. - Um eine Durchschlagspannung der Vorrichtung zu erhalten, die nach der elektrischen Feldstärke des Isolationsdurchschlags im Halbleiter zu erwarten wäre, darf die elektrische Feldstärke im Isolator nicht die normale elektrische Feldstärke beim Isolationsdurchschlag übersteigen, wenn die elektrische Feldstärke im Halbleiter die elektrische Feldstärke des Isolationsdurchschlags erreicht. Wenn eine Spannung senkrecht zur Grenzfläche zwischen dem Halbleiter
23 und dem Isolator24 wie in1 gezeigt angelegt wird, werden die elektrischen Flußdichten im Halbleiter23 und Isolator24 einander gleich, wie oben erläutert. So werden die Produkte der elektrischen Feldstärke und der relativen Dielektrizitätskonstante im Halbleiter23 und Isolator24 einander gleich. - Wenn die elektrische Feldstärke im Halbleiter
23 die Feldstärke des Isolationsdurchschlags erreicht, werden das Produkt des elektrischen Feldes bei Isolationsdurchschlag im Halbleiter23 und der relativen Dielektrizitätskonstanten im Halbleiter23 (hiernach als „Produkt von elektrischer Feldstärke bei Isolationsdurchschlag und relativer Dielektrizitätskonstante") gleich dem Produkt von elektrischer Feldstärke bei Isolationsdurchschlag und relativer Dielektrizitätskonstante im Isolator24 . Wenn die elektrische Feldstärke im Isolator24 zu diesem Zeitpunkt die normale elektrische Feld stärke bei Isolationsdurchschlag übersteigt, nämlich wenn das Produkt von elektrischer Feldstärke bei Isolationsdurchschlag und relativer Dielektrizitätskonstante des Halbleiters23 größer als das Produkt von normaler elektrischer Feldstärke bei Isolationsdurchschlag und relativer Dielektrizitätskonstante (hiernach als „Produkt von normaler elektrischer Feldstärke bei Isolationsdurchschlag und relativer Dielektrizitätskonstante" bezeichnet) des Isolators24 ist, tritt möglicherweise zuerst Durchschlag des Isolators24 ein. Wenn also die Vorrichtung ein Graben-MISFET ist, tritt möglicherweise ein Kurzschluß zwischen dem Gate und dem Drain ein. - Wie im zuvor erläuterten SiO2 kann manchmal der Widerstand gegen Durchschlag aufrecht erhalten werden wenn eine mehrfache Differenz zwischen der elektrischen Feldstärke beim sofortigen Isolationsdurchschlag und der normalen elektrischen Feldstärke beim Isolationsdurchschlag des Isolators vorhanden ist, obgleich das Produkt von elektrischer Feldstärke beim Isolationsdurchschlag und relativer Dielektrizitätskonstante eines Halbleiters größer ist als das Produkt von normaler elektrischer Feldstärke beim Isolationsdurchschlag und der relativen Dielektrizitätskonstante eines Isolators. Jedoch kann die Beständigkeit nur eine kurze Zeit aufrechterhalten werden, so daß eine praktisch ausreichende Lebensdauer nicht stets gewährleistet ist.
- Als ein Beispiel sei der Fall betrachtet, worin der Halbleiter Si oder SiC ist und der Isolator SiO2 ist. Die Werte der elektrischen Feldstärke beim Isolationsdurchschlag, die relative Dielektrizitätskonstante und das Produkt von elektrischer Feldstärke beim Isolationsdurchschlag und der relativen Dielektrizitätskonstante von Si sind jeweils 0,3 MV/cm, 12 und 3,6 MV/cm. Die Werte der elektrischen Feldstärke beim Isolationsdurchschlag, die relative Dielektrizitätskonstante und das Produkt der normalen elektrischen Feldstärke beim Isolationsdurchschlag und der relativen Dielektrizitätskonstante von SiC sind jeweils 1,5 bis 2,5 MV/cm etwa 10 und 15 bis 25 MV/cm. Die Werte der normalen elektrischen Feldstärke beim Isolationsdurchschlag, die relative Dielektrizitätskonstante und das Produkt der normalen elektrischen Feldstärke beim Isolationsdurchbruch und der relativen Dielektrizitätskonstante von SiO2 sind jeweils 2,5 bis 3 MV/cm etwa 4 und 10 bis 12 MV/cm.
- Ein Vergleich von Si und SiO2 zeigt, daß das Produkt der elektrischen Feldstärke bei normalem Isolationsdurchschlag und der relativen Dielektrizitätskonstan te von SiO2 in der Größenordnung von dreimal oder mehr größer ist als das Produkt der elektrischen Feldstärke beim Isolationsdurchschlag und der relativen Dielektrizitätskonstante von Si. Daher ist im eindimensionalen Modell nicht zu befürchten, daß zuerst der Isolationsdurchschlag von SiO2 eintritt, selbst bei der in
1 als Querschnittsansicht100 gezeigten Anordnung. - Ein Vergleich von SiC und SiO2 zeigt jedoch, daß da Produkt der normalen elektrischen Feldstärke beim Isolationsdurchschlag und der relativen Dielektrizitätskonstante von SiO2 nur in der Größenordnung von 40 bis 80 Prozent des Produkts der elektrischen Feldstärke beim Isolationsdurchschlag und der relativen Dielektrizitätskonstante von SiC ist. Daher ist bei der in der Querschnittsansicht
100 in1 gezeigten Anordnung ein hohes Risiko, daß zuerst ein Isolationsdurchschlag des SiO2 eintritt. Mit anderen Worten, wenn man einen Halbleiter mit einem großen Produkt von elektrischer Feldstärke beim Isolationsdurchschlag und relativer Dielektrizitätskonstante wie SiC verwendet, muß eine Vorrichtungsstruktur vorgesehen sein, welche nicht die in1 als Querschnittsansicht100 gezeigte Anordnung hat. - Als nächstes sei der Fall betrachtet der in
2 gezeigt ist, worin der Halbleiter23 und der Isolator24 parallel zwischen einem Paar von Metallelektroden21 und22 gehalten sind, wobei eine Spannung parallel zur Grenzfläche zwischen dem Halbleiter23 und dem Isolator24 angelegt wird. In diesem Fall wird die Richtung des elektrischen Feldes parallel zur Grenzfläche zwischen dem Halbleiter23 und dem Isolator24 . Wenn man die Veränderung der Verteilung der elektrischen Feldstärke durch ionisierte Donatoren im Halbleiter23 außer acht läßt, nimmt die elektrische Feldstärke im Halbleiter23 und im Isolator24 gleiche Werte an, gleichgültig ob die Werte der relativen Dielektrizitätskonstante des Halbleiters23 und des Isolators24 groß oder klein sind. - Wenn nämlich die normale elektrische Feldstärke beim Isolationsdurchschlag des Isolators
24 größer als die elektrische Feldstärke beim Isolationsdurchschlag im Halbleiter23 ist, wird kein Kurzschluß zwischen einem Gate und einem Drain verursacht, da der Durchschlag des Isolators24 zuerst eintritt. In der Kombination von SiC und SiO2 ist die normale elektrisch Feldstärke beim Isolationsdurchschlag von SiO2 gleich oder größer als die elektrische Feldstärke beim Isolationsdurchschlag von SiC. Daher besteht bei der in2 gezeigten Anordnung keine Gefahr, daß zuerst ein Isolationsdurchschlag des SiO2 eintritt. - (Einbau des Isolators in die Struktur der Vorrichtung)
- Normalerweise ist in einem vertikalen MISFET eine hoch dotierte Schicht, die als eine Feldstoppschicht bekannt ist, auf der Drainseite vorgesehen. Nachdem die Driftschicht vollständig entleert wurde, nimmt die elektrische Feldstärke in der Feldstoppschicht plötzlich ab und wird fast Null. Der tiefer als diese liegende Abschnitt ist wie ein Teil einer Drainelektrode.
- Daher wird wie in beispielsweise
3-1 als eine Querschnittansicht einer Struktur eines Hauptteils eines Graben-MOSFET gemäß der Ausführungsform 1 der Erfindung gezeigt, die Tiefe eines Grabens41 so ausgeführt, daß die elektrische Feldstärke darin ungefähr Null wird, wenigstens bei einer Isolationsdurchschlagspannung auf der Halbleiterseite. Ferner wird in einem Abschnitt des Grabens in der Nähe eines MIS-Kanals42 , das heißt einem Abschnitt tiefer als eine Gateelektrode37 ein Isolator46 beerdigt gehalten. Eine solche Struktur ermöglicht die Realisierung der Anordnung wie in2 gezeigt. - Ferner, wenn die normale elektrische Feldstärke beim Isolationsdurchschlag des in einem tiefen Abschnitt im Graben
41 vergrabenen Isolators46 (hiernach als „vergrabener Isolator" bezeichnet) gleich oder größer ist als die elektrische Feldstärke beim Isolationsdurchschlag des Halbleiters wird der vergrabene Isolator46 zuerst Durchschlag verursachen, wodurch der Kurzschluß zwischen dem Gate und dem Drain verhindert werden kann. Wie in4-1 gezeigt, die eine Querschnittansicht einer weiteren anderen Struktur eines Hauptteils eines Graben-MOSFETs gemäß Ausführungsform1 der Erfindung ist, kann die Tiefe des Grabens41 tiefer gemacht werden als die Tiefe bei der die elektrische Feldstärke Null wird bei der Isolationsdurchschlagspannung auf der Halbleiterseite.4-1 zeigt ein Beispiel, bei welchem der Graben41 ein Substrat31 durchsetzt. - Der Isolator
46 kann aus einem anderen Material als die Gateisolatorschicht36 sein. Wenn beispielsweise ein Isolator, der im Graben41 vergraben ist, als seinen Hauptbestandteil SiO2 aufweist, kann die Gateisolatorschicht36 ein Material sein, dessen relative Dielektrizitätskonstante höher ist als die des Isolators im Graben41 . Ferner kann wenn die Gateisolatorschicht36 eine Isolatorschicht mit SiO2 als Hauptbestandteil ist, ein Isolatormaterial mit einer geringeren relativen Dielektrizitätskonstante als die der Gateisolatorschicht36 im Graben41 vergraben sein. - Dabei ist bevorzugt, daß die relative Dielektrizitätskonstante der Gateisolatorschicht
36 höher ist als die des vergrabenen Isolators46 . Der Grund dafür ist, daß die Kapazitanz zwischen dem Gate und dem Drain verringert werden kann, ohne die Stromtreibfähigkeit des Gates zu verringern. - Ferner kann direkt unter der Gateelektrode
37 ein Isolator aus dem gleichen Material wie das der Gateisolatorschicht36 vorgesehen sein, oder ein Isolator, dessen Material weder das der Gateisolatorschicht36 noch das des beerdigten Isolators46 ist, kann vorgesehen sein. Als eine weitere Möglichkeit kann der beerdigte Isolator46 so wie er ist in Kontakt mit der Gateelektrode37 gebracht sein. - Der beerdigte Isolator
46 kann aus einem Material von einer Art und einem Material aus mehreren Arten bestehen. Beispielsweise in einem Abschnitt, wo der beerdigte Isolator46 in Kontakt mit dem Halbleiter ist, kann eine Isolatorschicht mit SiO2 als Hauptbestandteil derselben vorhanden sein, und innerhalb des Abschnitts kann ein Material, dessen relative Dielektrizitätskonstante geringer als die des Isolators46 ist, beerdigt sein. - Anordnungen von anderen Bestandteilen als der beerdigte Isolator
46 sind nicht auf die in3.1 oder4-1 gezeigten begrenzt, sondern können in verschiedener Weise abgewandelt werden. Beispielsweise kann eine Feldstoppschicht47 ein Teil des Substrats31 sein. Auch kann eine Stromausbreitungsschicht48 weggelassen werden. Weiter können ein Sourcekontakt und ein Körperkontakt in anderer Weise als bei dem in3-1 oder4-1 gezeigten Beispiel vorgenommen werden. - Die Gateelektrode
37 kann in irgendeiner Weise angeordnet sein, vorausgesetzt daß ihr oberes Ende über der Grenzfläche zwischen einer Körperzone33 und einer Sourcekontaktzone34 angeordnet ist und daß ihr Bodenende unter der Grenzfläche zwischen der Körperzone33 und der Stromausbreitungsschicht48 (einer Drift schicht32 im Fall des Fehlens der Ausbreitungsschicht48 ) angeordnet ist, jedoch nicht an einer solchen unteren Position, daß ein elektrisches Feld mit übermäßiger Stärke an den vergrabenen Isolator46 angelegt wird. Weiterhin kann die Gateelektrode37 in irgendeiner Form ausgebildet sein, wenn die obigen Bedingungen erfüllt sind. - Im übrigen muß der Graben
41 in der Nähe des MIS-Kanals42 nicht etwa senkrecht zur Hauptfläche des Substrats31 sein. Besonders wird die Form des Grabens41 in der Nähe des MIS-Kanals42 so gewählt wie erforderlich, daß der Kanalwiderstand gering wird. So ermöglicht irgendeine Form des Grabens41 eine Realisierung einer Vorrichtung mit einer hohen Durchschlagspannung als Gegenstand der Erfindung. - (Untersuchungen von zwei- und dreidimensionalen Effekten)
- In einer wirklichen Vorrichtung liegen Donatoren in einer Driftschicht in einer Menge vor, die nicht vernachlässigbar ist. Das bewirkt, daß die elektrische Feldstärke in der Driftschicht nicht konstant ist sondern von der Körperzonenseite in Richtung auf das Substrat oder die Feldstoppschichtseite allmählich abnimmt.
5 zeigt ein Charakteristika-Diagramm der Verteilung einer elektrischen Feldstärke in der Tiefenrichtung in einer Driftschicht, worin eine Donorkonzentrationsverteilung gleichmäßig ist. Wie gezeigt, bewirkt eine gleichmäßige Donorkonzentration, daß die Verteilung der elektrischen Feldstärke in der Driftschicht von deren Oberfläche wie ein Trapezoid geformt ist, wobei eine Seite in einem bestimmten Winkel geneigt ist. Die Neigung ist proportional zur Donorkonzentration und umgekehrt proportional zur relativen Dielektrizitätskonstante. - Um den Ein-Widerstand zu minimieren wird es als bevorzugt angesehen, daß ein Design so ausgeführt wird, daß die elektrische Feldstärke an der Grenze zwischen der Driftschicht und der Feldstoppschicht ein Drittel der elektrischen Feldstärke an der Grenzfläche zwischen der Driftschicht und der Körperzone wird (gleich der elektrischen Feldstärke beim Isolationsdurchschlag des Halbleiters). In einem idealen Isolator ist keine feste Ladung vorhanden. So zeigt
6 ein Charakteristika-Diagramm der Verteilung der elektrischen Feldstärke in der Tiefenrichtung in einem idealen Isolator. Dort ist die Verteilung der elektrischen Feldstärke von der Oberfläche her gleichmäßig innerhalb eines idealen Isolators und zwar wie ein Rechteck. - Die Fläche des trapezoidförmigen gestrichelten Schnitts in
5 und des gestrichelten rechteckigen Schnitts in6 ist jeweils äquivalent zu einer angelegten Spannung. So sind diese beiden Flächen gleich. Das heißt, der Wert der elektrischen Feldstärke in dem im Graben vergrabenen Isolator ist gleich dem Durchschnittswert der elektrischen Feldstärke im Halbleiter. Entsprechend dem Design zur Minimierung des Ein-Widerstands erhält die elektrische Feldstärke in dem im Graben vergrabenen Isolator den Wert von zwei Dritteln der elektrischen Feldstärke beim Isolationsdurchschlag. - Da die Verteilung der elektrischen Feldstärke sowohl im Halbleiter als auch im Isolator gleichbleibend gehalten wird, entsteht eine elektrische Potentialdifferenz an der Grenzfläche zwischen Halbleiter und Isolator zwischen der Halbleiterseite und der Isolatorseite. So treten an der Grenzfläche die Linien der elektrischen Kraft allmählich von der Unterseite des Halbleiters zur Oberseite des Isolators in den Isolator ein, um die elektrischen Potentiale an der Grenzfläche von Halbleiterseite und Isolatorseite einander anzugleichen. Das ist eine Art von Konzentration des elektrischen Feldes. Jedoch wird nur zum Ausgleich der elektrischen Potentiale auf den beiden Seiten der Grenzfläche nur durch diesen Effekt kein elektrisches Feld mit höherer Feldstärke als die maximale elektrische Feldstärke auf der Halbleiterseite an den Isolator angelegt.
- In einer tatsächlichen Vorrichtung ist zu deren Betrieb als ein MISFET das Bodenende der Gateelektrode stets unter der Körperzone angeordnet. Daher muß der im Graben vergrabene Isolator mit einer kürzeren Länge als die des Halbleiters die gleiche Spannung tragen wie sie an den Halbleiter angelegt ist. Ferner ist bei einer hohen elektrischen Feldstärke beim Isolationsdurchschlag wie in SiC die Donorkonzentration in der Driftschicht so hoch, daß die Donorkonzentration nicht vernachlässigt werden kann im Vergleich mit der Akzeptordichte in der Körperzone.
- Das bewirkt, daß sich eine Verarmungsschicht beim Abschalten auch zur Körperzone ausdehnt. Als Ergebnis muß die Körperzone auch einen Teil der angelegten Spannung ertragen. Daher wird angenommen, daß ein elektrisches Feld mit einer weiteren großen Stärke anscheinend an den im Graben vergrabenen Isolator angelegt wird. Jedoch ist, wie später bei Ausführungsform erläutert, wenn wenigstens SiC verwendet wird, die von der Körperzone getragene Spannung gleich oder weniger als 5% der angelegten Spannung, ausgenommen den Fall, daß die Design-Durchschlagspannung sehr gering ist. So ist das Problem, dadurch einen Anstieg der elektrischen Feldstärke im Isolator zu bewirken, nicht so schwerwiegend.
- Wenn man eine Design-Durchschlagspannung als 1 kV oder mehr annimmt, muß die Driftschicht eine Dicke von 5 μm oder mehr haben. Obgleich man das Bodenende der Gateelektrode um etwa 0,5 μm tiefer als das obere Ende der Driftschicht anordnet, um als Ergebnis eines Spielraums bei der Herstellung näher beim Drain als das Bodenende der Körperzone zu liegen, beträgt ein Anstieg in der elektrischen Feldstärke 10% oder weniger. So ist also auch das Problem, daß im Isolator ein Anstieg der elektrischen Feldstärke verursacht wird, nicht so schwerwiegend.
- Aus dem Obigen ergibt sich, daß normalerweise die Rate des Anstiegs der elektrischen Feldstärke im Isolator mit 15% ausreichend abgeschätzt ist. Es wird angenommen, daß selbst eine Rate von 10% praktisch ausreicht. Wenn beispielsweise der Halbleiter SiC ist und der im Graben vergrabene Isolator SiO2 ist, beträgt die elektrische Feldstärke beim Isolationsdurchschlag 2,5 MV/cm.
- Wenn man den oben beschriebenen Einfluß beim Isolationsdurchschlag des SiC berücksichtigt, ergibt sich eine Möglichkeit, daß ein elektrisches Feld mit einer Stärke von etwas weniger als 2,9 MV/cm, 15% höher als die elektrische Feldstärke bei Isolationsdurchschlag des SiC an das SiO2 angelegt wird. Der Wert ist jedoch kleiner als 3 MV/cm, was die normale elektrische Feldstärke beim Isolationsdurchbruch des SiO2 ist. Daher tritt kein erster Durchschlag des SiO2 ein, was die Realisierung einer hohen Durchschlagspannung ermöglicht. Jedoch muß die Position des unteren Endes der Gateelektrode so eingestellt werden, daß der Abstand zwischen dem Bodenende der Gateelektrode und der Feldstoppschicht größer ist als wenigstens die Dicke der Driftschicht.
- Im Fall der Verwendung von SiC hat eine Design-Durchschlagspannung von angenommen 1 kV oder weniger einen Einfluß auf verschiedene Arten von Widerstand wie Kanalwiderstand, Kontaktwiderstand von sowohl Source als auch Drain und Widerstand eines Substrats, so daß sie bedeutender werden als der Einfluß des Widerstands einer Driftschicht. Daher ist es ohne Bedeutung, wenn man eine Designspannung als erheblich niedriger als 1 kV annimmt, da die Designspannung keine Wirkung der Absenkung des Ein-Widerstands hat.
- (Untersuchungen an festen Ladungen in einem Isolator)
- Einige Methoden der Bildung von Isolatoren bewirken die Bildung von festen Ladungen im Isolator. Beispielsweise wenn man SiO2 durch thermische Oxidation von Si bildet, wird angenommen, daß die in einer trockenen Atmosphäre ausgeführte thermische Oxidation wegen Sauerstoffmangel positive feste Ladungen erzeugen kann. Dagegen wird angenommen, daß eine in einer feuchten Atmosphäre durchgeführte thermische Oxidation infolge der im SiO2 eingeschlossenen Hydroxylgruppen negative feste Ladungen erzeugt.
- Die festen Ladungen verursachen Veränderungen in der Verteilung der elektrischen Feldstärke in einem Isolator wie Verarmung an ionisierten Donatoren oder Akzeptoren in einem Halbleiter. Die Verteilung der elektrischen Feldstärke im Fall der Anwesenheit von festen Ladungen in einem Isolator wird zu einer Verteilung mit einer gewissen Neigung wie die im Halbleiter in dem in
5 gezeigten Fall. Die Neigung ist proportional einer Dichte der festen Ladung und umgekehrt proportional einer relativen Dielektrizitätskonstante. - In einigen Fällen sind auf einer mikroskopischen Ebene sowohl positive als auch negative feste Ladungen in einem Isolator vorhanden. Soweit jedoch diese beiden Ladungen in einem Isolator gleichmäßig verteilt sind, ist nur eine Ladungsdichte von Bedeutung, die als Ergebnis der Summierung der Mengen an positiven und negativen Ladungen gegeben ist. In der folgenden Erläuterung ist eine Ladungsdichte, die als ein Ergebnis der Addition der Mengen von positiven und negativen festen Ladungen gegeben ist, als „feste Ladungsdichte" bezeichnet. Wenn die Mengen der positiven Ladungen überwiegen, wird es so betrachtet, daß die positiven festen Ladungen mit einer Menge, welche der festen Ladungsdichte entspricht, im Isolator vorhanden sind. Dagegen, wenn die Mengen der negativen Ladungen überwiegen, wird angenommen, daß die negativen festen Ladungen in einer Menge entsprechend der festen Ladungsdichte im Isolator vorhanden sind.
- Wenn, wie in
2 gezeigt, ein Halbleiter und ein Isolator parallel zueinander und in Kontakt miteinander angeordnet sind und die Neigungen der elektrischen Feldstärke in sowohl dem Halbleiter als auch dem Isolator einander gleich gemacht werden sollen, ist es erforderlich, daß ein Quotient, der durch Dividieren der Donorkonzentration im Halbleiter durch die relative Dielektrizitätskonstante des Halbleiters erhalten wird, gleich einem Quotienten wird, der durch Dividieren der festen Ladungsdichte im Isolator durch die relative Dielektrizitätskonstante des Isolators erhalten wird. Eine feste Ladungsdichte wird als „ausgeglichene Ladungsdichte" bezeichnet, wenn beide Quotienten einander gleich sind. - Jedoch müssen feste Ladungen im Isolator jene mit dem gleichen Vorzeichen wie die ionisierten Donatoren sein, das heißt die positiven festen Ladungen. Wenn die oben erläuterten Bedingungen nicht erfüllt sind, würde ein elektrisches Feld, dessen Richtung konstant über den Halbleiter und den Isolator ist, eine elektrische Potentialdifferenz zwischen der Halbleiterseite und der Isolatorseite an der Grenzfläche von Halbleiter und Isolator bewirken. So liegen in diesem Fall, um die elektrischen Potentiale auf beiden Seiten, der Halbleiterseite und der Isolatorseite an der Grenzfläche einander gleich zu machen, Linien der elektrischen Kraft vor, welche die Grenzfläche kreuzen.
- Wenn die Dichte von positiven festen Ladungen im Isolator größer als die ausgeglichene Ladungsdichte darin ist, treten Linien der elektrischen Kraft von unterhalb des Isolators in Richtung auf oberhalb des Halbleiters aus, um einen scharfen Abfall der elektrischen Feldstärke im Isolator zu kompensieren. Das verursacht anscheinend eine elektrische Feldkonzentration unterhalb des Isolators. Wenn jedoch das Verhalten der Linien der elektrischen Kraft nur dazu führt, die elektrischen Potentiale auf beiden Seiten des Halbleiters und des Isolators an der Grenzfläche zwischen dem Halbleiter und dem Isolator einander anzugleichen, wird unterhalb des Isolators kein elektrisches Feld angelegt, dessen Stärke größer als die Stärke des elektrischen Feldes im Halbleiter ist.
- Wenn dagegen die Dichte von positiven festen Ladungen im Isolator kleiner als die ausgeglichene Ladungsdichte in ihm ist, treten elektrische Kraftlinien von unterhalb des Halbleiters in oberhalb des Isolators ein, um eine scharfe Herabsetzung der elektrischen Feldstärke im Halbleiter zu kompensieren. Das scheint eine elektrische Feldkonzentration oberhalb des Isolators zu verursachen. Wenn jedoch das Verhalten der elektrischen Kraftlinien nur dazu dient, die elektrischen Potentiale an der Grenzfläche zwischen dem Halbleiter und dem Isolator auf beiden Seiten, dem Halbleiter und dem Isolator einander anzugleichen, wird oberhalb des Isolators kein elektrisches Feld angelegt, dessen Stärke größer als die Stärke des ursprünglichen elektrischen Feldes im Halbleiter ist.
- Jedoch tendiert im Grabentyp-MISFET, der jeweils in
3-1 und4-1 gezeigt ist, die elektrische Feldstärke im Isolator natürlicherweise zu einem hohen Wert abhängig von der gemeinsamen Spannung in der Körperzone und der Position des Bodenendes der Gateelektrode, wie oben erklärt. Das bewirkt möglicherweise, daß die elektrische Feldstärke am Bodenende der Gateelektrode die normale elektrische Feldstärke beim Isolationsdurchschlag übersteigt. - Wenn die Polarität der festen Ladungen im Isolator negativ ist, wird der Effekt bedeutender, daß die elektrische Feldstärke am Bodenende der Gateelektrode höher wird. Das ist darauf zurückzuführen, daß der negative feste Ladungen einschließende Isolator sich wie ein verarmter p-Typ Halbleiter verhält. Es wird nämlich durch den Isolator mit negativen festen Ladungen und einen eine Driftschicht bildenden n-Typ Halbleiter ein Zustand geschaffen, als ob eine bekannte Superübergangsstruktur gebildet wird. Die Superübergangsstruktur ist im allgemeinen eine wiederkehrende Struktur worin n-Typzonen, jede mit einer gesteigerten Verunreinigungskonzentration und p-Typzonen abwechselnd verbunden sind.
- Dieses Verfahren erzeugt ein laterales elektrisches Feld so daß es eine Übergangsgrenzfläche zwischen dem Isolator und dem Halbleiter kreuzt. Das elektrische Feld ist unnötig und hoch. In diesem Fall, wenn die elektrische Feldstärke beim Isolationsdurchschlag des Halbleiters und die normale elektrische Feldstärke beim Isolationsdurchschlag des Isolators nahe beieinander liegen, wie beispielsweise in der Kombination von SiC und SiO2, besteht eine hohe Wahrscheinlichkeit, daß der Isolator zuerst zusammenbricht, was in ungünstiger Weise einen Kurzschluß zwischen dem Gate und dem Drain verursacht.
- Wie oben erklärt, wenn der die Driftschicht bildende Halbleiter ein n-Typ ist, hat der im Graben vergrabene Isolator vorzugsweise positive feste Ladungen statt negativer Ladungen, da die elektrische Feldstärke nahe dem Bodenende der Gateelektrode verringert werden kann. Mehr bevorzugt ist es, daß der im Graben vergrabene Isolator positive feste Ladungen mit einer Dichte in der Größenordnung der ausgeglichenen Ladungsdichte derselben hat. Weiter ist bevorzugt, daß der Isolator positive feste Ladungen mit einer Dichte hat, welche die ausgeglichene Ladungsdichte desselben so weit ein wenig übersteigt, daß die elektrische Feldstärke am Bodenende der Gateelektrode verringert wird.
- (Unterschied von verwandten Strukturen)
- In einer typischen Superübergangsstruktur wie in
7 gezeigt, wird eine Spannung parallel zu einer Übergangsgrenzfläche einer n-Typzone25 und einer p-Typzone 26 angelegt. Die n-Typzone25 und die p-Typzone26 , die durch ein elektrisches Feld, das in einer Richtung senkrecht zur Übergangsgrenzfläche verarmt werden, das heißt durch ein laterales elektrisches Feld, ermöglichen die Realisierung einer hohen Durchschlagspannung der Struktur. - Obgleich in
7 weggelassen, ist ein Gate an der Superübergangsstruktur vorgesehen, damit die Vorrichtung als eine Schaltvorrichtung arbeitet. In der Struktur müssen nicht nur mit erheblicher Schwierigkeit die Ladungen in der n-Typzone25 und der p-Typzone26 ausgeglichen werden, sondern es muß auch wenigstens eine von n-Typzone25 und p-Typzone26 selektiv gebildet werden. Die Struktur ist daher schwierig herzustellen. - Es wird daher vorgeschlagen, wie in
8 gezeigt, daß ein Isolator27 anstelle der p-Typzone26 verwendet wird, um einen Ersatz für die Superübergangsstruktur zu schaffen. Die Struktur wird gebildet, indem man Gräben bildet, die durch eine Driftzone hindurchreichen, und jeden der Gräben mit einem Isolator27 füllt. Soweit keine negativen festen Ladungen in dem jeden der Gräben ganz ausfüllenden Isolator27 erzeugt werden, arbeitet die Struktur nicht als eine Superübergangsstruktur. Im folgenden wird die Struktur, auch unter Einschluß der substituierten Struktur als eine Superübergangsstruktur bezeichnet. - Wenn jedoch eine solche Struktur angewandt wird bei einem Grabentyp-MISFET, wird die elektrische Feldstärke am Bodenende der Gateelektrode, die hier nicht gezeigt wurde, hoch, wie oben erklärt. Wenn daher die elektrische Feldstärke beim Isolationsdurchschlag des Halbleiters und die normale elektrische Feldstärke beim Isolationsdurchschlag des Isolators nahe beieinander liegen, wie in der Kombination von beispielsweise SiC und SiO2, besteht eine hohe Wahrscheinlichkeit, daß der Isolator zuerst zusammenbricht, was in ungünstiger Weise einen Kurzschluß zwischen dem Gate und dem Drain verursacht.
- In der Superübergangsstruktur muß ein laterales elektrisches Feld, das erzeugt wird, so groß sein, daß die Driftschicht in der lateralen Richtung genügend verarmt wird. Wenn die relative Dielektrizitätskonstante des Isolators kleiner als die des Halbleiters ist, wird im Isolator ein laterales elektrisches Feld mit einer Stärke erzeugt, die größer als die des lateralen elektrischen Feldes des Halbleiters ist.
- Nach von den Erfindern vorgenommenen Berechnungen muß dafür, daß die maximale elektrische Feldstärke im Isolator nicht die normale elektrische Feldstärke beim Isolationsdurchschlag im Isolator übersteigt, der Anteil des lateralen elektrischen Feldes an der elektrischen Feldstärke beim Isolationsdurchschlag des Halbleiters kleiner werden als die Quadratwurzel des durch den folgenden Ausdruck (1) gegebenen Wertes. Ferner muß zur Realisierung einer Struktur mit einer Durchschlagspannung die höher als die einer gewöhnlichen Struktur ist, das Verhältnis kleiner als
- Wenn jedoch die elektrische Feldstärke beim Isolationsdurchschlag des Halbleiters mit dem an das laterale elektrische Feld abgegebenen Teil einen Wert hat, der gerade gleich oder fast gleich dem durch den Ausdruck (1) gegebenen Wert ist, besteht die Möglichkeit, daß die maximale elektrische Feldstärke im Isolator in ungünstiger Weise die normale elektrische Feldstärke beim Isolationsdurchschlag um einen kleinen Fehler übersteigt, der bei der Herstellung der Vorrichtung aufgetreten ist. Daher muß die Vorrichtung so ausgelegt werden, daß der an das laterale elektrische Feld abgegebene Anteil der elektrischen Feldstärke beim Isolationsdurchschlag des Halbleiters einen Wert erhält, der erheblich kleiner ist als der durch den obigen Ausdruck (1) gegebene Wert.
- Eine große elektrische Feldstärke beim Isolationsdurchschlag im Halbleiter läßt den durch den Ausdruck (1) gegebenen Wert klein werden. Wenn beispielsweise der Halbleiter Si und der Isolator SiO2 sind, wird der durch den Ausdruck (1) gegebene Wert 12 oder mehr. Da der Wert erheblich größer als 5/9 ist, besteht keine Gefahr, daß die elektrische Feldstärke im Isolator durch ein elektrisches Feld in der lateralen Richtung übermäßig groß wird. Wenn jedoch der Halbleiter 4H-SiC mit einer in der <0001>-Richtung angelegten Spannung und der Isolator SiO2 ist, liegt der durch den Ausdruck (1) gegebene Wert in der Größenordnung von 0,09.
- Wenn 3C-SiC verwendet wird, dessen elektrische Feldstärke beim Isolationsdurchschlag als kleinste angesehen wird, liegt der durch den Ausdruck (1) gegebene Wert in der Größenordnung von 0,58. Wenn daher die Superübergangsstruktur wie in
8 gezeigt mit einer Kombination von SiC und SiO2 gebildet wird, muß die Auslegung (das Design) mit Sorgfalt durchgeführt werden, so daß kein elektrisches Feld mit übermäßig hoher Stärke an den Isolator angelegt wird. - Wenn bei dem an den Halbleiter angelegten elektrischen Feld der an das laterale elektrische Feld abgegebene Anteil klein ist, muß zur Bildung der n-Typzone im verarmten Halbleiter die Donorkonzentration in Abhängigkeit von der Breite verringert werden (es wird hier der Fall einer eindimensionalen Wiederholung einer abwechselnden Anordnung von entweder n-Typ Halbleiter-Zone oder p-Typ Halbleiter-Zone und ein mit einem Isolator gefüllter Graben angenommen). Daher besteht im Vergleich mit einer gewöhnlichen Struktur mit der gleichen Durchschlagspannung die Möglichkeit, daß es unmöglich ist, den Ein-Widerstand herabzusetzen.
- Eine Verringerung der Wiederholungsabstände in der Superübergangsstruktur verringert auch die Breiten der n-Typzonen. Entsprechend von den Erfindern durchgeführten Berechnungen muß zur Herabsetzung des Ein-Widerstands im Vergleich mit dem einer gewöhnlichen Struktur mit der gleichen Durchschlagspannung in der einfachsten Weise der von der Isolationsdurchschlagspannung des Halbleiters an das laterale elektrische Feld abgegebene Anteil größer gemacht werden als der durch den folgenden Ausdruck (2) gegebene Wert. Wenn der durch den Ausdruck (2) gegebene Wert keine reelle Zahl ist, kann selbst bei einer Superübergangsstruktur der Ein-Widerstand nicht auf einen kleineren Wert als der einer gewöhnlichen Struktur verringert werden:worin ES, BVD und P jeweils die elektrische Feldstärke beim Isolationsdurchschlag des Halbleiters, die ausgelegte (Design) Durchschlagspannung und der Wiederholungsabstand des Superübergangs sind.
- Je größer eine elektrische Feldstärke beim Isolationsdurchschlag und je größer ein Wiederholungsabstand des Superübergangs ist, desto größer wird der Wert, der durch den Ausdruck (2) gegeben ist. Dagegen wird der durch den Ausdruck (2) gegebene Wert um so kleiner, je größer eine Design-Durchschlagspannung ist. Wenn beispielsweise eine Design-Durchschlagspannung 1 kV ist und eine Spannung an 4H-SiC etwa in dessen <0001>-Richtung angelegt wird, bewirkt ein als 8 μm angegebener Wiederholungsabstand des Superübergangs, daß der durch den Ausdruck (2) gegebene Wert 0,096 wird.
- Der Wert ist größer als der durch den Ausdruck (1) unter der gleichen Bedingung gegebene Wert (der in der Größenordnung von 0,08 liegt). Daher kann selbst mit der in
8 gezeigten Superübergangsstruktur ein Vorteilsausgleich zwischen einer Durchschlagspannung und dem Ein-Widerstand nicht verbessert werden. Eine Design- Durchschlagspannung von 2 kV läßt den durch den Ausdruck (2) gegebenen Wert zu 0,022 werden. So scheint es, daß unter einer so einfachen Annahme wie im Ausdruck (2) der Vorteilsausgleich zwischen einer Durchschlagspannung und dem Ein-Widerstand verbessert werden kann durch eine Superübergangsstruktur. - Tatsächlich beträgt jedoch im Fall einer Superübergangsstruktur eine angelegte Spannung 0 V und eine Verarmungsschicht breitet sich in gewissem Ausmaß in eine n-Typzone aus. Das verursacht einen Anstieg des Ein-Widerstands. In einigen Fällen wird die n-Typzone vollständig verarmt. Das ist das gleiche Phänomen wie im JFET-Effekt. Im Fall der die p-n-Übergänge verwendenden Superübergangsstruktur wie in
1 gezeigt, entspricht das Phänomen gerade dem JFET-Effekt, wodurch man den Ein-Widerstand um einen Betrag steigen läßt, der der ausgebreiteten Verarmungsschicht entspricht. - In dem Beispiel wo 4H-SiC verwendet wird und eine Design-Durchschlagspannung als 2 kV bestimmt wird, läßt man die Breite einer n-Typzone die Hälfte des Wiederholungsabstands im Superübergang sein und eine Verarmungsschicht sich über eine Länge ausbreiten, die einem eingebauten (built-in) Potential in der Größenordnung von 2,7 V entspricht, das heißt gleich dem im Fall der Verwendung von p-n-Übergängen. In diesem Fall wird bei einem Design, bei welchem der durch den Ausdruck (2) gegebene Wert näher beim obigen Wert 0,022 liegt, nahezu 30% der n-Typzone verarmt, wenn eine angelegte Spannung 0 V ist. Das führt zu einem Anstieg von sogar 30% oder mehr im tatsächlichen Ein-Widerstand im Vergleich mit dem Ein-Widerstand im Fall wo man keine Ausbreitung einer Verarmungsschicht zuläßt. Daher wird der Ein-Widerstand höher als der in einer üblichen Struktur.
- Entsprechend einer einfachen Abschätzung muß die Auslegung (das Design) so vorgenommen werden, daß der Wert, der äquivalent dem Quadrat des Wertes des Anteils der elektrischen Feldstärke beim Isolationsdurchschlag des Halbleiters ist, der an das laterale elektrische Feld abgegeben wird, das heißt der Wert, der direkt mit den durch die Ausdrücke (1) und (2) gegebenen Werten verglichen werden kann, die Größenordnung von 0,033 oder mehr erhält. Der Wert ist kleiner als 0,08, der durch den Ausdruck (1) gegebene Wert. Daher ist es mit dem Design, das so vorgenommen wurde, daß der Wert in den Bereich gelangt, nicht unmöglich, den Vorteilsausgleich zwi schen einer Durchschlagspannung und dem Ein-Widerstand durch die Superübergangsstruktur zu verbessern.
- Jedoch ist der zulässige Designbereich geringer als ±20% hinsichtlich der lateralen elektrischen Feldstärke. Selbst wenn die Steuerbarkeit im Bereich gewährleistet ist, kann der Ein-Widerstand nur in der Größenordnung von etwas mehr als 60% einer üblichen Struktur verringert werden. Im Fall von 4H-SiC beträgt in dieser Klasse der Durchschlagspannung der Beitrag des Ein-Widerstands einer Driftschicht zum gesamten Ein-Widerstand der Vorrichtung in der Größenordnung von 20% oder weniger. Obgleich eine Verringerung des Ein-Widerstands in diesem Ausmaß durch Bildung einer Driftschicht mit einer Superübergangsstruktur realisiert werden kann, kann kein Ein-Widerstand der Vorrichtung mehr als 10% herabgesetzt werden.
- Weiterhin läßt gemäß einer ähnlichen Abschätzung eine Design-Durchschlagspannung, die auf 1,25 kV oder weniger gebracht ist, den Wert, der äquivalent zum Quadrat des Wertes des Anteils der elektrischen Feldstärke beim Isolationsdurchschlag des Halbleiters ist, der an das laterale elektrische Feld abgegeben wird, größer werden als der durch den Ausdruck (1) gegebene Wert. So kann selbst bei einer Bildung einer Superübergangsstruktur der Ein-Widerstand nicht verringert werden. Wenn der Wiederholungsabstand des Superübergangs groß ist oder wenn die Breite der n-Typzone groß ist, kann, falls kein weiteres höheres Design der Durchschlagspannung durchgeführt wird, der Ein-Widerstand nicht verringert werden, obgleich eine Superübergangsstruktur gebildet wird.
- Wie im Vorangehenden erklärt, ist bei der in
8 gezeigten Superübergangsstruktur die Wirkung einer Ein-Widerstandsverringerung auf eine Design-Durchschlagspannung sehr gering, außer im Fall, daß eine erheblich höhere Durchschlagspannung gefordert ist, oder im Fall, daß ein genügend kleiner Wiederholungsabstand realisiert werden kann. Ferner kann kein Effekt erhalten werden, der der Bemühung zur Realisierung der Ein-Widerstandsverringerung gleich kommt. - Wenn der Halbleiter Si ist, um eine leichte Bildung einer Superübergangsstruktur mit p-n-Übergängen zu ermöglichen, wird eine Struktur wie in
9 gezeigt von R. van Dalen et al. vorgeschlagen (R. van Dalen and C. Rochfort, Proceedings of 2004 International Symposium on Power Semiconductor Devices & ICs, Kitakyushu, S. 451–454 (2004)). Die Struktur wird gebildet, indem man in einer Driftschicht Gräben bildet, um einen Drain zu erreichen, indem eine p-Typzone26 mit Verunreinigungen versehen wird, die man auf jede der Oberflächen der n-Typzone25 diffundieren läßt, und indem jeder der Gräben mit einem Isolator27 gefüllt wird. - Einige Dokumente bezeichnen die Struktur als eine Art von RESURF. Die Struktur ist jedoch die gleiche wie eine Superübergangsstruktur indem eine hohe Durchschlagspannung durch Verstärkung der Verarmung mit einem lateralen elektrischen Feld erhalten wird. Daher soll die in
9 gezeigte Struktur hier auch in die Superübergangsstruktur eingeschlossen sein. In dieser Struktur wird die laterale elektrische Feldstärke in der p-Typzone26 verringert. Daher wird die Anforderung an den durch den Ausdruck (1) erhaltenen Wert verringert in Abhängigkeit von der Breite der p-Typzone26 . Anscheinend ist jedoch die Struktur schwieriger zu bilden als die in8 gezeigte Struktur. - Besonders im Fall der Verwendung von SiC sind die Diffusionskoeffizienten von Verunreinigungen so klein, daß es nicht realistisch ist, Verunreinigungen durch ein Diffusionsverfahren nach Bildung des Grabens einzuführen, wie im Fall der Verwendung von Si. Daher muß die p-Typzone gebildet werden durch wiederum epitaktisches Wachstum oder Ionenimplantation. Wenn jedoch der Graben ein hohes Aspektverhältnis hat, ist es schwierig, die Struktur nach irgendeiner Methode zu bilden.
- Nun muß zur Realisierung des Vorteils der Superübergangsstruktur ein Wiederholungsabstand in einem Design mit hoher Durchschlagspannung klein gemacht werden, so daß das Aspektverhältnis des Grabens erheblich hoch wird. Wenn eine Kombination von SiC und SiO2 verwendet wird, ist daher die in
9 gezeigte Superübergangsstruktur nicht realistisch. Beispielsweise kann die erfindungsgemäße Struktur wie in den3-1 oder4-1 gezeigt vernünftigerweise verwendet werden. - Erfindungsgemäß ist es nicht erforderlich, einen Ladungsausgleich strikt einzuhalten und eine vollständige Verarmung der n-Typzone durch das laterale elektrische Feld zu erreichen. Daher können der Abstand des mit einem Isolator gefüllten Grabens oder die Form der Anordnung der Gräben von oben gesehen und die Donorkon zentration in der n-Typzone unabhängig gewählt werden. Das erlaubt eine große Freiheit im Aufbau (Design) und auch größere Toleranzen beim Verfahren der Herstellung einer Vorrichtung als bei verwandten Superübergangsstrukturen.
- Besonders kann erfindungsgemäß in einem vertikalen Graben-MISFET, obgleich dessen Struktur nicht mehr als eine Superübergangsstruktur arbeitet, die Struktur verhindern, daß ein elektrisches Feld mit übermäßiger Stärke an einen Isolator unter einer Gateelektrode angelegt wird, im Vergleich mit dem Fall wo man verhindert, daß ein Isolator unter einer Gateelektrode eine hochdotierte Schicht auf der Drainseite erreicht. Daher hat die Struktur den Vorteil, die Realisierung einer hohen Durchschlagspannung zu ermöglichen.
- Eine solche Struktur, die nicht mehr effektiv als eine Superübergangsstruktur arbeitet, wird im folgenden erläutert. Es wird nämlich senkrecht zur Grenzfläche zwischen einem einen Graben füllenden Isolator und einem Halbleiter ein elektrisches Feld an der Halbleiterseite angelegt. Der Wert der Stärke des elektrischen Feldes ist äquivalent zu einem kleineren des Werts, für welchen die elektrische Feldstärke beim Isolationsdurchschlag des Halbleiters mit
- Die Erfindung ist nicht begrenzt auf die Anordnung, bei der der Leitfähigkeitstyp der Driftschicht ein n-Typ ist und der den Graben füllende Isolator positive feste Ladungen hat. Beispielsweise kann der den Graben füllende Isolator negative feste Ladungen haben, wenn die Driftschicht eine p-Typleitfähigkeit hat.
- Ferner, wenn die Donorkonzentration in der n-Typ Driftschicht äquivalent zur Donorkonzentration ist, die abgeleitet ist von einem eindimensionalen Modell einer gewöhnlichen Struktur, welche nicht die Superübergangsstruktur hinsichtlich der gewünschten Durchschlagspannung ist, kann in dem Bereich, in welchem kein elektri sches Feld mit übermäßiger Stärke an das Bodenende der Gateelektrode angelegt wird, der den Graben füllende Isolator negative feste Ladungen haben. Das gleiche gilt für den Fall, wo der Leitfähigkeitstyp der Driftschicht ein p-Typ ist. In diesem Fall kann der den Graben füllende Isolator positive feste Ladungen haben.
- Ausführungsform 1
-
3-1 ist eine Querschnittansicht, welche die Struktur eines Hauptteils eines Graben-MOSFETs gemäß der Ausführungsform 1 der Erfindung zeigt. Wie in3-1 gezeigt, sind auf dem Substrat31 , das aus n-Typ 4H-SiC mit einer hohen Verunreinigungskonzentration hergestellt ist, wobei die (0001)Si-Ebene desselben als die Hauptfläche des Substrats1 angenommen wird, der Reihe nach geschichtet: die n-Typ Feldstoppschicht47 mit einer hohen Verunreinigungskonzentration, die n-Typ Driftschicht32 mit einer niedrigen Verunreinigungskonzentration, die n-Typ Stromausbreitungsschicht48 , die p-Typ Körperzone31 und die n-Typ Sourcekontaktzone34 mit einer hohen Verunreinigungskonzentration. - Von der Oberfläche der Sourcekontaktzone
34 her ist der Graben41 geformt, der durch die Körperzone33 , die Stromausbreitungsschicht48 und die Driftschicht32 hindurchdringt, um die Feldstoppschicht47 zu erreichen. Gegenüber der Seitenwandfläche des Grabens41 , welche einen Abschnitt der Körperzone33 , einen Abschnitt nahe der Körperzone33 in der Sourcekontaktzone34 und einen Abschnitt nahe der Körperzone33 in der Stromausbreitungszone48 einschließt, ist die Gateelektrode37 angeordnet, wobei die Gateisolatorschicht36 aus beispielsweise einem Oxidfilm dazwischen vorgesehen ist. - Im Graben
41 ist ein Abschnitt unterhalb der Gateelektrode37 mit dem vergrabenen Isolator46 gefüllt, der als seinen Hauptbestandteil SiO2 umfaßt. Ferner ist im Graben41 ein Abschnitt oberhalb der Gateelektrode37 und eines Teils der Fläche der Sourcekontaktzone34 eine Isolatorzwischenschicht38 gebildet. Der Rest der Oberfläche der Sourcekontaktzone34 ist in Kontakt mit einer Sourceelektrode39 . - Die Sourceelektrode
39 deckt die Isolatorzwischenschicht38 ab und ist in Kontakt mit einer Sourcekontaktzone in einer nicht gezeigten benachbarten Zelle. Ein Teil der Sourceelektrode39 ist in Kontakt mit einer p-Typ Körperkontaktzone35 mit einer hohen Verunreinigungskonzentration. Die Körperkontaktzone35 ist so gebildet, daß ein Teil derselben in die Körperzone33 eintritt. Auf der anderen Hauptfläche (der Bodenfläche) des Substrats31 ist eine Drainelektrode40 vorgesehen. - Die Hauptfläche des Substrats
31 kann die31 kann eine hohe Durchschlagspannung erhalten werden, falls nicht ein schwerwiegender Kristalldefekt, eine Unregelmäßigkeit unnötiger Weise an der Oberfläche oder an der Seitenfläche jeder Zone erzeugt oder die Steuerbarkeit einer Schichtdicke oder einer Dotierungskonzentration erheblich herabgesetzt ist. - Die Feldstoppschicht
47 und die Stromausbreitungsschicht48 können weggelassen werden. Wenn jedoch die Qualität des SiC-Substrats31 ungenügend ist, kann das Vorhandensein der Feldstoppschicht47 verhindern, daß ein elektrisches Feld mit hoher Stärke an das Substrat31 am Ende der Driftschicht32 angelegt wird, obgleich sich eine Verarmungsschicht in der gesamten Driftschicht32 erstreckt, wenn eine umgekehrte Spannung angelegt wird. Das ist vorzuziehen, da ein Auftreten von Isolationsdurchschlag infolge niedriger Substratqualität verhindert werden kann. - Da die Driftschicht
32 einen verhältnismäßig hohen Widerstand hat, tendiert der bei einem eingeschalteten Zustand im MIS-Kanal an der Grenzfläche zwischen der Körperzone33 und der Gateisolatorschicht36 fließende Strom dazu, nur in einem Abschnitt nahe dem Graben41 in der Driftschicht32 zu fließen. Das kann einen Anstieg im Ein-Widerstand wegen Stromkonzentration verursachen. Da die Stromausbreitungsschicht48 vorgesehen ist, fließt der Strom mit Ausbreitung in der breiten Zone in der Driftschicht32 , wodurch der Anstieg des Ein-Widerstands wegen Stromkonzentration mit Vorteil verhindert werden kann. - Der Graben
41 kann durch die Feldstoppschicht47 hindurch das Substrat31 erreichen. Weiterhin kann wie in4-1 gezeigt der Graben41 sich durch das Substrat31 erstrecken. Wenn ein tiefer Graben durch Ätzen gebildet wird, beginnt der Ätzvorgang schnell an der Ecke von Boden und Seitenwandfläche des Grabens. Das kann leicht dazu führen, daß der Graben eine Form mit einer tief weggeätzten Ecke hat. Wenn der Boden des Grabens in der Mitte der Driftschicht32 gebildet wird, ist anzunehmen, daß die Form des Grabenbodens die Charakteristika der Vorrichtung beeinträchtigt. Wenn jedoch der Graben so gebildet wird, daß er die Feldstoppschicht47 erreicht, wie in der Ausführungsform, hat die Form des Bodens des Grabens in günstiger Weise wenig Einfluß auf die Charakteristika der Vorrichtung. Ferner muß die Seitenwandfläche des Grabens41 nicht senkrecht zur Hauptfläche des Substrats31 sein. Besondere kann ein Abschnitt der Seitenwandfläche des Grabens41 , der in Kontakt mit der Gateisolatorschicht36 ist, einen solchen Winkel zur Hauptfläche des Substrats31 haben, daß der Kanalwiderstand verringert wird. Weiterhin, wie in3-2 , einer Querschnittsansicht einer anderen Struktur eines Hauptteils eines Graben-MOSFETs gemäß der Ausführungsform 1 der Erfindung gezeigt, kann die Seitenwandfläche des Grabens41 unterhalb der Gateelektrode37 keilförmig geneigt ausgebildet sein. Ferner, wie in4-2 , einer Querschnittsansicht einer anderen Struktur eines Hauptteils eines Graben-MOSFETs gemäß Ausführungsform 1 der Erfindung gezeigt, kann die gesamte Seitenwandfläche des Grabens41 keilförmig geneigt ausgebildet sein. Da auf diese Weise der Boden des Grabens41 verengt ist, kann der Graben obgleich er tief ist, leicht mit der Gateisolatorschicht36 gefüllt werden. - Außerdem muß die Seitenwandfläche des Grabens
41 nicht mit einer Kombination von nur flachen Oberflächen geformt sein. Die Seitenwandfläche des Grabens41 kann auch mit nur einer gebogenen Fläche oder mit einer Kombination von flachen und gebogenen Flächen geformt sein. - Auch kann die Gateelektrode
37 über die gesamte Dicke der Stromausbreitungsschicht48 oder längs eines Teils der Driftschicht32 mit der dazwischen angeordneten Gateisolatorschicht36 ausgebildet sein. Jedoch verursacht eine Ausdehnung der Gateelektrode37 nach unten bis zu einer Zone erheblich unter der Driftschicht32 , daß in ungünstiger Weise ein elektrisches Feld mit übermäßiger Stärke an die Gateisolatorschicht36 rings um die Zone angelegt wird. - Weiterhin müssen die Oberfläche der Sourcekontaktzone
34 und die Oberfläche der Körperkontaktzone35 nicht miteinander fluchtend gebildet sein, wenn die Sourceelektrode39 in Kontakt mit den Flächen dieser beiden Zonen ist. Beispielsweise kann die Oberfläche der Körperkontaktzone35 niedriger als die Fläche der Sourcekontaktzone34 vorgesehen sein. - In
3-1 und4-1 ist nur ein Graben gezeigt, um die Zeichnung zu vereinfachen. Tatsächlich hat jedoch die Vorrichtung eine Struktur, worin eine Anzahl der je in3-1 oder4-1 gezeigten Strukturen in der seitlichen Richtung der Zeichnung oder in manchen Strukturen und Anordnungen von Zellen in der Tiefenrichtung wiederholt sind. -
10 und11 sind Draufsichten, die je die Formen der Gräben in der Ebene zeigen, wenn der Graben-MOSFET von oberhalb der Sourceelektrode gesehen wird.10 ist eine Draufsicht, die ein Beispiel einer Streifenzellstruktur zeigt, worin keine Veränderung in der Richtung der Ebene in jedem der Gräben41 in der Tiefenrichtung in3-1 oder4-1 vorhanden ist.11 ist eine Draufsicht, die ein Beispiel einer hexagonalen Zellstruktur zeigt, worin alle Gräben41 und Zellen eine hexagonale Form haben. So ermöglicht jede Form der Zellen eine Realisierung einer hohen Durchschlagspannung der Vorrichtung. - In einem tatsächlichen Graben-MOSFET sind die Gateelektroden
37 am Ende der Vorrichtung zusammengefaßt zum Herausführen zur Oberfläche der Vorrichtung. Die An der Herausführung der Gateelektroden ist die gleiche wie in einem verwandten Graben-MOSFET von Si. - Ferner wird in einem tatsächlichen Graben-MOSFET zur Herabsetzung der Konzentration des elektrischen Feldes am Ende der Vorrichtung eine Eckenendstruktur gebildet.
12 und13 sind Querschnittansichten, die je ein Beispiel einer solchen Eckenendstruktur zeigen. In dem in12 gezeigten Beispiel ist zur Vermeidung einer Konzentration des elektrischen Feldes der Abschnitt von der Sourcekontaktzone34 zur Driftschicht32 (möglicherweise der Abschnitt bis zum Abschnitt nahe der Körperzone in der Stromausbreitungsschicht48 ) abgeschnitten, eine p-Typ Schutzringzone49 ist auf einem Teil der Oberfläche der exponierten Driftschicht32 (oder der exponierten Stromausbreitungsschicht48 ) gebildet und auf der Oberfläche des exponierten Halbleiters ist außerdem eine Isolatorschutzschicht50 gebildet. - In einem anderen, in
13 gezeigten Beispiel ist der Abschnitt zur Feldstoppschicht47 weiter abgeschnitten und eine Isolatorschutzschicht50 ist zum Schutz der exponierten Fläche des Halbleiters gebildet, wodurch eine sogenannte Mesa-Struktur gebildet wird. So ermöglicht jede Eckenendstruktur, eine hohe Durchschlagspannung der Vorrichtung zu erreichen, falls die Struktur nicht so ist, daß sie die Durchschlagspannung der Vorrichtung erheblich herabsetzt oder eine erhebliche Konzentration des elektrischen Feldes in der Vorrichtung verursacht. - Mit bezug auf den in
3-1 gezeigten Graben-MOSFET wird nun ein Verfahren zur Bildung desselben erläutert. Indem nacheinander durch epitaktisches Wachstum der Körperkontakt, eine Struktur zur Herabsetzung der elektrischen Feldstärke (JTE (Junction Termination Extension)), die vergrabene Oxidschicht, die Gateoxidschicht und die Gateelektrode gebildet werden, wird die Vorrichtung vollständig geschaffen. Im folgenden wird jeder Verfahrensschritt im einzelnen erläutert. - (Verfahren des epitaktischen Wachstums)
- Es wird beispielsweise ein n-Typ 4H-SiC-Substrat mit einer um 8° von der (0001)Si-Ebene abweichenden Ebene als dessen Hauptfläche oder ein n-Typ 4H-SiC-Substrat mit einer um 8° von der
- Neuerdings ist ein Substrat im Handel verfügbar, dessen Hauptfläche eine 4° Abweichungsorientierung hat. Wenn also ein epitaktisches Wachstum mit der Verwendung des Substrats möglich ist, kann das Substrat mit der Hauptfläche mit 4° Abweichungsorientierung verwendet werden. Die effektive Donorkonzentration des Substrats beträgt im Mittel beispielsweise in der Größenordnung von 1018 cm–3. Die Dicke des Substrats beträgt beispielsweise etwa 400 μm, weil die Dicke eines im Handel verfügbaren Substrats etwa 400 μm ist.
- Das epitaktische Wachstum wird durchgeführt, um auf dem Substrat die n-Typ Feldstoppschicht, die n-Typ Driftschicht, die n-Typ Stromausbreitungsschicht, die p-Typ Körperzone und eine n+-Typ Sourcekontaktschicht in dieser Reihenfolge abzuscheiden. Die Feldstoppschicht hat eine Donorkonzentration von beispielsweise 0,5 bis 10 × 1017 cm–3 und eine Dicke von beispielsweise etwa 2 μm.
- Die Driftschicht hat eine Donorkonzentration von beispielsweise etwa 1,6 × 1016 cm–3 und eine Dicke von beispielsweise etwa 5,7 μm. Die Stromausbreitungsschicht hat eine Donorkonzentration von beispielsweise etwa 1 × 1017 cm–3 und eine Dicke von beispielsweise etwa 0,4 μm. Die Körperzone hat eine Akzeptorkonzentration von etwa 2 × 1017 cm–3 und eine Dicke von beispielsweise etwa 1 μm.
- Die Sourcekontaktschicht hat eine Donorkonzentration von beispielsweise 10 × 1019 cm–3 und eine Dicke von beispielsweise etwa 0,3 μm. Eine Vorrichtung zur Durchführung des epitaktischen Wachstums um ein 4H-SiC-Substrat mit einer Ebene mit 4° Abweichungsorientierung von der {0001}-Ebene als der Hauptebene ist im Handel verfügbar. Daher wird eine genauere Erläuterung derselben weggelassen.
- Die Filmdicke und die Dotierungskonzentration jeder der oben erläuterten Schichten und Zonen sind nur ein Beispiel. Die Schichtdicke und die Dotierungskonzentration werden geeignet festgelegt je nach einer gewünschten Durchschlagspannung, anderen Charakteristika und einem tolerierbaren Verfahrensfehler. Ferner müssen jede der Schichten und Zonen nicht unbedingt eine gleichmäßige Dotierungskonzentration haben, so daß die Dotierungskonzentration längs der Richtung der Abscheidung variiert werden kann.
- Als ein Beispiel beträgt der zum Zellabstand in einer Streifenzellstruktur äquivalente Streifenabstand beispielsweise 14 μm und die Breite eines Grabens ist beispielsweise 2 μm. Im Hinblick auf den Abstand und die Donorkonzentration der Driftschicht ist es bekannt, daß die Struktur der Ausführungsform nicht effektiv als eine Superübergangsstruktur arbeitet. Die theoretische Durchschlagspannung des von der Driftschicht zusammen mit der Stromausbreitungsschicht und der Körperzone gebildeten p-n-Übergangs ist beispielsweise 1,1 kV.
- (Körperkontaktbildungsverfahren)
- Anschließend an das epitaktische Aufwachsverfahren wird Plasma-CVD mit TEOS und O2 als Sourcegasen durchgeführt, um SiO2 mit einer Dicke von beispielsweise etwa 2 μm auf der gesamten Fläche der Sourcekontaktschicht abzuscheiden. Dann wird mit einem Photolithographieverfahren ein Photoresistmaskenmuster zur Bildung der Körperkontaktzone gebildet. Danach wird Plasmaätzen durchgeführt mit beispielsweise CHF3, das als ein reaktives Gas verwendet wird, um ein Maskenmuster von SiO2 zu bilden.
- Anschließend werden unter Verwendung von O2-Plasma Abscheidungen entfernt, die bei der Durchführung des Ätzens von SiO2 und dem Photoresist entstanden sind, wodurch eine SiO2-Maske für eine Ionenimplantation geschaffen wird. Dann wird eine thermische Oxidation in einer feuchten Atmosphäre bei beispielsweise 1200°C beispielsweise 30 Minuten lang durchgeführt, um einen Schirmoxidfilm zu bilden. Anschließend wird die Probe auf beispielsweise 500°C erhitzt, um die Ionenimplantation mit Aluminiumionen von der Oberfläche bis zu einer Tiefe von beispielsweise 0,4 μm durchzuführen, so daß ein Kastenprofil mit einer durchschnittlichen Konzentration von 5 × 1021 cm–3 erhalten wird.
- Anschließend werden unter Verwendung von gepufferter Fluorwasserstoffsäure die Schirmoxidschicht und die SiO2-Maske entfernt. Sodann wird wieder ein Photoresist aufgebracht. Der aufgebrachte Photoresist wird bis auf beispielsweise etwa 800°C in einem Ar-Strom erhitzt und carbonisiert, um eine Kohlenstoffhaube zu bilden. Statt einen Photoresist zu carbonisieren, kann eine Kohlenstoffhaube auch durch Abscheidung von Kohlenstoff durch beispielsweise Sputtern gebildet werden.
- In diesem Zustand wird der Basiskörper in einem Ar-Strom bei beispielsweise etwa 1800°C 5 Minuten gehalten, wodurch eine Aktivierungstemperung zum Aktivieren des durch Ionenimplantation eingeführten Aluminiums erhalten wird. Danach wird der Basiskörper in einem O2-Strom bei beispielsweise etwa 800°C 1 Stunde lang gehalten, um die Kohlenstoffhaube zu entfernen. Durch das bis zu diesem Punkt durchgeführte Verfahren wird die Körperkontaktzone in einem Teil der Sourcekontaktschicht gebildet. Der Rest der Sourcekontaktschicht wird zur Sourcekontaktzone.
- (JTE-Formverfahren)
- Anschließend an das Verfahren zur Bildung des Körperkontakts wird Plasma-CVD durchgeführt, um SiO2 mit einer Dicke von beispielsweise etwa 2 μm auf der gesamten Fläche der Körperkontaktzonenseite auf dem Basiskörper abzuscheiden. Dann wird durch ein Photolithographieverfahren ein Photoresistmaskenmuster zur Isolation zwischen den Körperzonen mit den Source-Zonen gebildet. Danach wird Plasmaätzen mit beispielsweise CHF3 als einem reaktiven Gas durchgeführt, um ein Maskenmuster des SiO2 zu bilden.
- Anschließend werden unter Verwendung von O2-Plasma Abscheidungen beseitigt, die bei der Durchführungen des Ätzens von SiO2 und dem Photoresist entstanden sind, wodurch eine SiO2-Maske für RIE (Reactive Ion Etching = reaktives Ionenätzen) geschaffen wird. Dann wird das Plasmaätzen (RIE) durchgeführt, um den notwendigen Teil von der Sourcekontaktzone und der Körperzone zu belassen, während ein Teil des Restes von jeweils der Sourcekontaktzone, der Körperzone, der Stromausbreitungsschicht und der Driftschicht entfernt werden.
- Die Ätztiefe ist zu diesem Zeitpunkt beispielsweise etwas geringer als 2 μm und die Breite jeder der zu entfernenden Zonen und Schichten ist genügend groß. So können die Zonen und Schichten leicht entfernt werden. Das kann in einfacher Weise erfolgen durch beispielsweise ICP (induktiv gekoppeltes Plasma) mit SF6 und O2 als reaktiven Gasen.
- Anschließend wird wie bei der Bildung der Körperkontaktzone eine Ionenimplantation mit Aluminiumionen selektiv in einem Teil jeder der Zonen und Schichten durchgeführt, von denen ein Teil durch Ätzen entfernt wurde. Dann wird ein Aktivierungstempern für die implantierten Aluminiumionen durchgeführt. Zu diesem Zeitpunkt ist Aluminium bis zu einer Tiefe von beispielsweise 0,3 μm mit einer durchschnittlichen Konzentration von beispielsweise 0,9 × 1 × 101 cm–3 implantiert. Das Aktivierungstempern zur Bildung der Körperkontaktzone und das Aktivierungstempern zur Bildung des JTE können gleichzeitig durchgeführt werden.
- (Grabenbildungsverfahren)
- Anschließend an das JTE-Bildungsverfahren wird ein Plasma-CVD-Verfahren durchgeführt, um SiO2 mit einer Dicke von beispielsweise etwa 3,7 μm auf der gesamten Fläche des Basiskörpers auf der Seite der Körperkontaktzone abzuscheiden. Die Abscheidung einer so dicken SiO2-Schicht verursacht oft Risse. Jedoch kann eine genügend langsame Abkühlung nach der Abscheidung unter einer geeigneten Bedingung das Auftreten von Rissen im SiO2 verhindern.
- Anschließend daran wird durch ein Photolithographieverfahren ein Photoresistmaskenmuster zur Bildung eines Grabens auf dem SiO2 gebildet. Danach wird Plasmaätzen mit beispielsweise CHF3 als reaktivem Gas durchgeführt, um ein Maskenmuster des SiO2 zu bilden. Anschließend daran werden unter Verwendung von beispielsweise O2-Plasma Abscheidungen entfernt, die beim Ätzen des SiO2 und Photoresists entstanden sind, wodurch eine SiO2-Maske für RIE (Reactive Ion Etching = reaktives Ionenätzen) geschaffen wird.
- Anschließend daran wird ICP (RIE) mit beispielsweise SF6 und O2 als reaktive Gase durchgeführt, um einen Graben zu bilden, der die Feldstoppschicht erreicht. In der von den Erfindern verwendeten Ätzvorrichtung wurden die ICP-Leistung und die Leistungsvorgabe sowie auch die Flußrate und der Reaktionsdruck von SF6 und auch O2 auf einen niedrigen Druck und eine niedrige Flußrate geregelt, um so eine Rate (Selektivität) einer Ätzgeschwindigkeit von SiC zu einer Ätzgeschwindigkeit von SiO2 in der Größenordnung von höchstens 2,3 zu erhalten.
- Indem das Ätzen unter dieser Bedingung durchgeführt wird, kann ein Graben mit einer Tiefe von beispielsweise etwas weniger als 8 μm gebildet werden. So kann ein Graben, der die Feldstoppschicht erreicht, einfach gebildet werden. Der Graben kann auch durch andere Verfahren gebildet werden, beispielsweise kann als ein reaktives Gas Cl2 oder HBr statt SF6 oder CF4 oder NF3 verwendet werden. Diese Gase werden oft in einem Si-Verfahren verwendet.
- Außerdem kann eine Ätzvorrichtung eine solche vom Parallelplattentyp oder einem ECR (Electron Cyclotron Resonance)-Typ sein. Auch kann das Maskenmaterial ein Material mit großer Selektivität für ein verwendetes reaktives Gas sein. Wenn beispielsweise SF6 oder CF4 als reaktives Gas verwendet werden, kann ein Material wie ITO (Indiumzinnoxid) verwendet werden.
- Anschließend wird an dem zurückgebliebenen SiO2 eine thermische Oxidation unter einer trockenen Atmosphäre bei beispielsweise etwa 1150°C durchgeführt, um eine Opferoxidschicht mit einer Dicke von beispielsweise etwa 40 nm auf der Seitenwand des Grabens zu bilden. Dann werden unter Verwendung von gepufferter Fluorwasserstoffsäure die Opferoxidschicht und die SiO2-Maske entfernt. Zu diesem Zeitpunkt kann die SiO2-Maske auch unvollständig entfernt belassen werden. Indem die Bildung und Entfernung der Opferoxidschicht durchgeführt werden, können bei RIE an der Seitenwand des Grabens erzeugte Schäden beseitigt werden.
- (Bildung der vergrabenen Oxidschicht)
- Anschließend an den Grabenbildungsprozeß werden SiO2 oder ein SiO2 als Hauptbestandteil enthaltender Isolator im Graben vergraben. Als Methoden werden die folgenden zwei erläutert, die Methoden sind jedoch nicht auf diese beiden begrenzt.
- Bei einer ersten Methode zum Vergraben eines Isolators im Graben wird zuerst auf der Hauptfläche und an der Seitenwand des Grabens dünn SiO2 oder ein SiO2 als Hauptbestandteil enthaltender Isolator gebildet. Der dünne Isolator, der zu einem Teil des im Graben vergrabenen Isolators wird (der vergrabene Isolator
46 in3-1 ) muß so gebildet sein, daß die normale elektrische Feldstärke beim Isolationsdurchschlag desselben höher wird als die elektrische Feldstärke beim Isolationsdurchschlag des Halbleiters. - Ferner muß ein Isolator, der auf der Hauptfläche gebildet wird (zur Vereinfachung hier nachstehend als SiO2 bezeichnet), der zu einem Ätzstopp wird, wenn im späteren Verfahren Polysilicium einem Rückätzen unterworfen wird, eine Dicke haben, die zu dessen Selektivität paßt. Ferner bewirken im Isolator erzeugte negative feste Ladungen, daß ein elektrisches Feld mit übermäßiger Stärke in ungünstiger Weise an den Isolator nahe dem Bodenende der Gateelektrode angelegt wird. Daher sollen im Isolator so wenig negative Ladungen wie möglich erzeugt werden.
- Um einen solchen dünnen Isolator zu bilden, ist es nur erforderlich, daß die SiO2-Maske im Grabenbildungsverfahren belassen wird, ohne daß sie vollständig herausgeätzt wurde, und dann einer thermischen Oxidation wiederum in einer trockenen Atmosphäre bei beispielsweise 1150°C unterworfen wird. An der Oberfläche der Seitenwand des Grabens wird eine thermische Oxidschicht mit einer Dicke von beispielsweise 40 nm gebildet. Der dünne Isolator muß jedoch nicht notwendigerweise so gebildet werden. Beispielsweise kann das folgende Verfahren durchgeführt werden, wobei Plasma-CVD mit TEOS und O2 als Sourcegasen zur Abscheidung von SiO2 mit einer genügenden Schichtdicke durchgeführt wird, das während einer passenden Zeit getempert wird mit einer geeigneten Atmosphäre, beispielsweise mit 10% N2O verdünnt mit N2 bei 1300°C.
- Anschließend wird wie oft in einem Si-Verfahren Polysilicium, das eine hohe Konzentration von Phosphor enthält, auf dünnem SiO2 durch beispielsweise LPCVD abgeschieden. Zu diesem Zeitpunkt wird das Polysilicium an der Seitenwandfläche des Grabens mit einer Schichtdicke von in der Größenordnung 50 bis 70% der Grabenbreite abgeschieden. Die am besten geeignete Schichtdicke des Polysiliciums hängt von dessen Dichte ab. Das Polysilicium kann Bor zusätzlich zu Phosphor enthalten.
- Anschließend wird wie oft in einem Si-Verfahren anisotropes Ätzen des Polysiliciums durch Plasmaätzen durchgeführt, wobei beispielsweise Cl2 oder HBr als reaktives Gas verwendet werden. Zu diesem Zeitpunkt wird das Rückätzen des Polysiliciums so durchgeführt, daß das obere Ende der Oxidschicht, die durch die anschließende thermische Oxidation gebildet wird, niedriger liegt als das Bodenende der Körperzone. Wenn jedoch das obere Ende des Oxidfilms nach der anschließenden thermischen Oxidation zu niedrig angeordnet ist, wird in ungünstiger Weise beim Abschalten der Vorrichtung ein elektrisches Feld von übermäßiger Stärke an die Oxidschicht angelegt.
- Wenn die zuvor auf der Bodenfläche des Grabens gebildete SiO2-Schicht zu dünn ist im Vergleich mit der Dicke der zu ätzenden SiO2-Schicht, was von der Selektivität des Polysiliciums gegen SiO2 abhängt, wird die SiO2-Schicht auf dem Boden des Grabens zusammen mit der Feldstoppschicht und dem Substrat aus SiC unter dem Boden des Grabens dem Ätzen unterworfen. Übrigens ist die Geschwindigkeit der thermischen Oxidation der (0001)Si-Ebene signifikant kleiner als die der anderen Ebenen. Wenn die SiO2-Schicht durch thermische Oxidation der (0001)Si-Ebene als der Hauptfläche des Substrats gebildet wird, wird daher eine wesentlich dünnere SiO2-Schicht am Boden des Grabens gebildet. Das führt besonders zu der oben erläuterten Situation, wo die dünne SiO2-Schicht herausgeätzt wird, um auch die darunterliegenden Schichten zu ätzen.
- In der Feldstoppschicht und dem Substrat hat jedoch eine kleine Veränderung in der Form des Grabens keinen Einfluß auf die Durchschlagspannung soweit wenigstens ein in SiC vergrabener Isolator geätzt wird. Jedoch muß man dafür Sorge tragen, daß die Sourcekontaktzone und die Körperkontaktzone nicht übermäßig geätzt werden.
- Anschließend daran wird das zurückgebliebene Polysilicium einer thermischen Oxidation in einer trockenen Atmosphäre unterworfen, wodurch der Graben mit dem vergrabenen Isolator aus einer Oxidschicht gefüllt wird. Indem die thermische Oxidation in trockener Atmosphäre durchgeführt wird, besteht die Tendenz, daß einer thermischen Oxidschicht Sauerstoff fehlt, um positive feste Ladungen in der Oxidschicht zu bilden. Wenn dagegen die thermische Oxidation in einer feuchten Atmosphäre durchgeführt wird, werden Hydroxylgruppen in die thermische Oxidschicht aufgenommen und bilden dort in ungünstiger Weise negative feste Ladungen.
- Polysilicium enthält eine hohe Konzentration an Phosphor bevor es der thermischen Oxidation unterworfen wird. Daher wird aus Polysilicium eine sogenannte PSG (Phosphorsilicatglas)-Schicht (eine BPSG (Bor-phosphorsilicatglas)-Schicht wenn auch Bor enthalten ist) mit einer niedrigen Erweichungstemperatur. Wenn das ursprüngliche Polysilicium Bor enthält, wird aus Polysilicium eine BPSG-Schicht. Daher können beim Tempern, das bei einer hohen Temperatur von beispielsweise 1000°C durchgeführt wird, Zwischenräume, die am Boden des Grabens beim Ätzen des SiC erzeugt wurden, durch einen Rückflußeffekt gefüllt werden.
- Die thermische Oxidation und das Tempern des Polysilicium können gleichzeitig erfolgen. Auch erlaubt eine niedrige Erweichungstemperatur der gebildeten PSG-Schicht, daß die Wärmespannungen in der PSG-Schicht weiter bis zu einer niedri geren Temperatur verringert werden. Das führt zu einer verringerten Restspannung in dem im Graben vergrabenen Isolator, wenn die Vorrichtung vervollständigt wird. Das ist auch bekannt in einer Grabenfülltechnologie für ein Si-DRAM (Dynamic Random Access Memory).
- Weiter kann nach dem Durchführen der thermischen Oxidation des Polysiliciums SiN auf dem den Graben füllenden SiO2 abgeschieden werden. Beispielsweise bewirkt die Abscheidung des SiN durch LPCVD oder Plasma-CVD, daß das SiN dicker auf dem Boden des Grabens abgeschieden wird (hier dem oberen Ende des den Graben füllenden SiO2) als an dessen Seitenwand. Daher kann durch Eintauchen der Vorrichtung in heiße Phosphorsäure nach Abscheiden des SiN das an der Seitenwand des Grabens abgeschiedene SiN entfernt werden, so daß nur auf dem SiO2 im Graben SiN verbleibt.
- Bei einem zweiten Verfahren zum Vergraben eines Isolators im Graben wird beispielsweise LPCVD oder Plasma-CVD durchgeführt, um direkt eine PSG-Schicht oder eine BPSG-Schicht auf der Seitenwandfläche des Grabens abzuscheiden. Statt dessen kann auch LPCVD mit TEOS und O2 als Sourcegasen oder Plasma-CVD durchgeführt werden, um SiO2 abzuscheiden, wobei Phosphor und Bor anschließend eingebracht werden.
- Jedoch verursacht jede der Methoden, wenn sie zur Abscheidung einer Oxidschicht zu einer Zeit durchgeführt wird, manchmal im Graben verbleibende Zwischenräume. So wird nach dem Abscheiden einer Oxidschicht bis auf eine gewisse Dicke die abgeschiedene Oxidschicht getempert und ihr Rückfluß bei hoher Temperatur von beispielsweise 1000°C bewirkt. Auf diese Weise wird durch wiederholtes Abscheiden und Rückfließen der Oxidschicht, so daß kein Zwischenraum in der Nähe des Bodens des Grabens verbleibt, eine vergrabene Oxidschicht ohne Zwischenraum nacheinander vom Boden des Grabens her gebildet.
- Das Bilden der vergrabenen Oxidschicht ohne Zwischenraum im gesamten Graben durch das Verfahren verursacht manchmal eine erhebliche Unregelmäßigkeit auf der Oberfläche der Oxidschicht. In diesem Fall wird ein Polieren zur Planierung der Fläche mit der Hauptfläche des SiC beispielsweise als ein Ätzstopp durchgeführt. Bei der Planierung unter Verwendung von beispielsweise Siliciumdioxid als ein Schleifmittel wird die abgeschiedene Oxidschicht, die weicher als Siliciumdioxid ist, abgeschliffen.
- Damit verglichen wird SiC, das weit härter als Siliciumdioxid ist, wenig abgeschliffen. Jedoch wird durch den beim Schleifen auftretenden Temperaturanstieg der Oberfläche des SiC diese Oberfläche oxidiert, wodurch die Oberfläche geschliffen werden kann. So ist es erforderlich, die Oberfläche vor übermäßigem Temperaturanstieg zu schützen. Wenn die Fläche der Oxidschicht genügend flach ist, besteht keine Notwendigkeit, ein Abschleifen zur Planierung durchzuführen.
- Schließlich wird das Rückätzen des SiO2 im Graben bis auf eine festgelegte Tiefe durchgeführt, wodurch die Bildung des im Graben vergrabenen Isolators vervollständig wird. Beim Rückätzen kann Plasmaätzen mit beispielsweise CHF3 als reaktivem Gas durchgeführt werden. Es gibt einige Ätzbedingungen, daß die Selektivität von SiO2 zu SiC 40 oder mehr sein kann. Wenn daher Plasmaätzen unter Einhaltung einer solchen Bedingung durchgeführt wird, tritt kein Problem auf, obgleich SiC auf der Hauptfläche exponiert ist.
- Jedoch wird auf der Fläche des SiC manchmal eine polymerisierte Schicht mit CHF3 gebildet. In diesem Fall muß die polymerisierte Schicht durch O2-Plasma entfernt werden. Danach kann wie in der zuvor erläuterten ersten Methode SiN auf dem im Graben vergrabenen SiO2 abgeschieden werden.
- (Bildung der Gateoxidschicht)
- Anschließend an den Schritt der Bildung der vergrabenen Oxidschicht wird Plasma-CVD mit beispielsweise TEOS und O2 als Sourcegasen durchgeführt, um eine SiO2-Schicht mit einer Dicke von beispielsweise 100 nm auf der Seitenwandfläche des Grabens zu bilden. Darauffolgend wird Tempern während beispielsweise 1 Stunde mit beispielsweise 10% N2O verdünnt mit N2 bei 1300°C durchgeführt, um die SiO2-Schicht an der Seitenwandfläche des Grabens als eine Gateoxidschicht herzustellen.
- Die Gateoxidschicht kann auch durch ein anderes Verfahren gebildet werden. Beispielsweise indem man nur einfach eine thermische Oxidation durchführt. Au ßerdem kann nach dem Abscheiden von SiO2 nach einem von dem obigen verschiedenen Verfahren das Tempern durch das gleiche Verfahren wie oben oder nach einer von der obigen verschiedenen Methode durchgeführt werden.
- Jedoch muß die Gateisolatorschicht so gebildet sein, daß eine festgelegte Gatedurchschlagspannung erhalten wird und die Kanalmobilität gesteigert ist. In dem Gateoxidschichtbildungsverfahren wird eine Schutzisolatorschicht für Eckenabschluß zusammen mit der Gateoxidschicht gebildet.
- Das oben erläuterte Tempern bei 1300°C führt in günstiger Weise zu einer erhöhten Durchschlagspannung und verbesserten Grenzflächencharakteristika nicht nur bei der Gateisolatorschicht sondern auch dem im Graben vergrabenen SiO2, nämlich dem vergrabenen Isolator und dem auf der Hauptfläche vor der Abscheidung der Gateoxidschicht belassenen SiO2. Ferner hat wenn SiN auf dem im Graben vergrabenen SiO2 vorhanden ist, das SiN in günstiger Weise eine Wirkung der Verzögerung der Diffusion von Phosphoratomen oder Boratomen in die Gateoxidschicht von dem im Graben vergrabenen SiO2.
- (Bilden der Gateelektrode zum Vervollständigen der Vorrichtung)
- Die hierauf folgenden Verfahrensschritte sind, ausgenommen daß ein Kontakt aus Ni mit dem SiC gebildet wird und daß ein Hochtemperaturtempern bei beispielsweise in der Größenordnung von 1000°C durchgeführt wird, fast die gleichen wie beim Herstellungsverfahren eines Graben-MOSFETs von Si. Anschließend an das Verfahren der Bildung der Gateoxidschicht wird Polysilicium mit einer hohen Phosphorkonzentration abgeschieden, um den Graben zu füllen.
- Dann wird das Polysilicium zurückgeätzt bis auf eine bestimmte Tiefe, um als die Gateelektrode zu dienen. Danach wird die Zwischenschicht-Isolatorschicht aus beispielsweise SiO2 abgeschieden. Anschließend wird durch Ätzen der Zwischenschicht-Isolatorschicht und von Schichten wie SiO2, die auf der Hauptfläche in den bisherigen Verfahrensschritten zurückgeblieben sind, ein Sourcekontaktloch gebildet. Zu diesem Zeitpunkt werden sowohl die Sourcekontaktzone als auch die Körperkontaktzone im Sourcekontaktloch exponiert.
- Anschließend wird eine Ni-Schicht auf der Zwischenschicht-Isolatorschicht durch Sputtern abgeschieden. Die Musterbildung der Ni-Schicht wird dann durch Naßätzen oder Trockenätzen durchgeführt, wobei die Ni-Schicht etwas breiter als das Kontaktloch gemustert ist. Statt dessen kann eine sogenannte Lift-Off-Methode durchgeführt werden. Bei dieser wird der bei der Bildung des Kontaktlochs verwendete Photoresist belassen, Sputtern zum Abscheiden einer Ni-Schicht durchgeführt und dann der überflüssige Teil der Ni-Schicht zusammen mit dem Photoresist entfernt.
- Nach der Musterbildung des Ni-Films, der die Sourceelektrode bilden soll, wird SiO2 von der Bodenfläche des Substrats entfernt und ein Ni-Film auf der Bodenfläche des Substrats durch Sputtern aufgebracht. Danach wird Kontakttempern bei einer Temperatur in der Größenordnung von beispielsweise 1000°C durchgeführt. Schließlich wird ein Kontaktloch in einem Gatekontaktfeld gebildet und ein Al-Film wird auf der Oberfläche der Sourceelektrodenseite durch Sputtern abgeschieden. Der abgeschiedene Al-Film wird dann der Musterbildung unterworfen, wodurch die Vorrichtung vervollständigt wird.
- (Charakterisierung der Vorrichtung)
- Im folgenden werden Ergebnisse von Charakterisierungen erläutert, die an den Graben-MOSFETs durchgeführt wurden, die nach den oben erläuterten verschiedenen Herstellungsmethoden hergestellt waren unter Verwendung eines n-Typ 4H-SiC-Substrats mit einer Ebene mit 8° Abweichung von der (0001)Si-Ebene als Hauptebene und eines n-Typ 4H-SiC-Substrats mit einer um 8° von der
- Die Ein-Charakteristika der Vorrichtung lagen in der Größenordnung von 7 mΩcm2. Ferner lag bei Verwendung irgendeines Substrats bei den nach den meisten der Verfahren hergestellten Vorrichtungen der Durchschnittswert der Durchschlagspannungen beim Abschalten in der Größenordnung von 1050 V. Außerdem wurde ein positiver Temperaturkoeffizient der Durchschlagspannung beim Abschalten gefunden. Dar aus wird geschlossen, daß an der Grenzfläche zwischen der Körperzone und der Stromausbreitungsschicht ein etwa gleichmäßiger Lawinendurchschlag erfolgt.
- Jedoch wurde bei der oben erläuterten ersten Methode der Bildung des vergrabenen Oxidfilms ein ungünstiges Ergebnis wie unten erläutert bei den Vorrichtungen erhalten, bei denen Polysilicium in einer feuchte Atmosphäre oxidiert wurde. Obgleich nämlich einige Vorrichtungen Durchschlagspannungen von mehr als ungefähr 1000 V beim Abschalten erreichten, hatten die meisten der Vorrichtungen niedrige Durchschlagspannungen mit großen Schwankungen. Ferner wenn man die an jede der Vorrichtungen angelegte Spannung allmählich von 0 V erhöhte, zeigten viele der Vorrichtungen jeweils plötzlich ansteigende Leckströme im Verlauf der Erhöhung der angelegten Spannungen, was zu Isolationsdurchschlag führte.
- In vielen solcher Vorrichtungen stieg der Leckstrom an, obgleich die angelegte Spannung zum Zeitpunkt des Anstiegs konstant gehalten wurde, und der ansteigende Leckstrom führte schließlich zum Isolationsdurchschlag. Eine solche Erscheinung wie Schwankung mit der Zeit wird oft beobachtet in amorphem Material wie SiO2. Weiterhin wurde gefunden, daß die Vorrichtung eine Tendenz zur Verringerung ihrer Durchschlagspannung bei einem Anstieg in der gemessenen Temperatur zeigte.
- Die elektrische Feldstärke beim Isolationsdurchschlag des SiC steigt mit steigender Temperatur. Jedoch ist bekannt, daß die normale elektrisch Feldstärke beim Isolationsdurchschlag des SiO2 bei einem Anstieg der Temperatur abnimmt. Daraus wird geschlossen, daß die Herabsetzung der Durchschlagspannung durch einen Isolationsdurchschlag verursacht wird, der in dem im Graben vergrabenen Oxidfilm auftritt. Ferner wird geschlossen, daß die Schwankung in der Durchschlagspannung durch eine Schwankung in der Dichte der negativen festen Ladung im Oxidfilm verursacht wird. Es ist also ungünstig, wenn der im Graben vergrabene Isolator eine große Menge von negativen festen Ladungen aufweist.
- Zum Vergleich wurden auch Vorrichtungen hergestellt, bei denen jeweils ein Graben vorgesehen war, der nicht so tief geformt war, daß seine Tiefe direkt unter eine Gateelektrode reichte. In jeder der Vergleichsvorrichtungen wurde eine Gateoxidschicht durch Plasma-CVD mit TEOS und O2 als Sourcegasen abgeschieden. So wur den Oxidschichten mit untereinander etwa gleicher Dicke jeweils auf der Seitenwandfläche und der Bodenfläche des Grabens gebildet. In einer solchen Vorrichtung lag die Durchschlagspannung nur in der Größenordnung von 600 bis 800 V oder weniger mit großen Schwankungen.
- In einigen der Vergleichsvorrichtungen verursachte ein dauerndes Anlegen einer Spannung nahe der Durchschlagspannung für eine lange Zeit einen allmählichen Anstieg im Leckstrom, der zu einem endgültigen Isolationsdurchschlag führte. Es wird angenommen, daß in einer solchen Vorrichtung eine der Ursachen des Isolationsdurchschlags die Struktur der Vorrichtung ist, welche zuläßt, daß eine Konzentration des elektrischen Feldes im Oxidfilm nahe dem Boden des Grabens auftritt. Der andere in Betracht gezogene Grund ist, daß die relative Dielektrizitätskonstante des Oxidfilms kleiner als die von SiC ist und daher zuläßt, daß ein elektrisches Feld, dessen Stärke größer als die Stärke des elektrischen Feldes im SiC ist, an den Oxidfilm angelegt wird. Daher wird wie in der Ausführungsform 1 in günstiger Weise eine Struktur vorgesehen, bei der ein Graben ausgebildet ist, der eine Feldstoppschicht erreicht, wobei ein Isolator in einem Abschnitt unter einer Gateelektrode vergraben ist.
- Gemäß der Ausführungsform 1 erreicht der Graben
41 die Feldstoppschicht47 als eine hoch dotierte Schicht auf der Drainseite. Das ermöglicht, daß elektrische Felder von etwa gleicher Stärke jeweils an den Halbleiter und den vergrabenen Isolator46 im Graben41 angelegt werden, ohne Berücksichtigung von großer und kleiner relativer Dielektrizitätskonstante entsprechend den elektromagnetischen Gesetzen. Daher ist, obgleich das Produkt der elektrischen Feldstärke beim Isolationsdurchschlag und der relativen Dielektrizitätskonstante des Halbleiters größer als das Produkt der normalen elektrischen Feldstärke beim Isolationsdurchschlag und der relativen Dielektrizitätskonstante des Isolators ist, die normale elektrische Feldstärke beim Isolationsdurchschlag gleich oder etwas größer als die elektrische Feldstärke beim Isolationsdurchschlag des Halbleiters. Das ermöglicht die Realisierung einer hohen Durchschlagspannung ohne daß ein erster Isolationsdurchschlag des Isolators auftritt, der einen Kurzschluß zwischen dem Gate und dem Drain verursacht. - Ausführungsform 2
-
14 ist eine Ansicht eines Frontquerschnitts und eines Seitenquerschnitts einer Anordnung eines Hauptteils eines Graben-MOSFETs gemäß Ausführungsform 2 der Erfindung. Wie im Frontquerschnitt bei1400 der14 gezeigt, ist die Vorrichtung gemäß Ausführungsform 2 eine solche, bei welcher der Graben41 durch die Feldstoppschicht47 hindurch bis zu einem tieferen Abschnitt im Substrat31 reicht. - Ferner ist, wie im seitlichen Querschnitt
1410 der14 gezeigt in der Ausführungsform 2 die Bodenflächenseite des Substrats31 weiter teilweise abgeschnitten (nicht gezeigt), um so den Ein-Widerstand zu verringern. Weiterhin wird von einem Teil der abgeschnittenen Bodenfläche ein hinterer Graben51 gebildet, der nicht parallel zum Graben41 ist. - Indem man den hinteren Graben
51 und den Graben41 so ausbildet, daß sie einander kreuzen, wird eine Öffnung an der Bodenfläche des Grabens41 gebildet. Durch die Öffnung ist die innere Wandfläche des Grabens41 kontinuierlich mit der inneren Wandfläche des hinteren Grabens51 verbunden. So ist die innere Wandfläche des Grabens41 mit der Bodenfläche des Substrats31 durch die innere Wandfläche des hinteren Grabens51 verbunden. - Der hintere Graben
51 ist mit einem Isolator56 gefüllt. Indem man eine solche Anordnung vorsieht, kann das Verfahren des Füllens des Grabens41 und des hinteren Grabens51 mit dem Isolator56 vereinfacht werden. Wie in14 gezeigt, können der Graben41 und der hintere Graben51 so ausgebildet sein, daß sie etwa senkrecht zueinander verlaufen. Außerdem brauchen der Graben41 und der rückseitige Graben51 , wenn sie so ausgebildet sind, daß sie einfach einander kreuzen, nicht zueinander senkrecht sein. Die anderen Anordnungen sind die gleichen wie in Ausführungsform 1 und werden daher mit den gleichen Bezugszahlen wie dort bezeichnet, die nicht weiter erläutert werden. - Im folgenden werden Erläuterungen eines Verfahrens zur Bildung des in
14 gezeigten Graben-MOSFETs gegeben. Die Vorrichtung wird geschaffen, indem man nacheinander epitaktisches Wachstum, Bilden des Körperkontakts, Verdünnen der Bodenflächenseite und Formen des rückseitigen Grabens, Formen einer Struktur zur Verringerung der elektrischen Feldstärke (JTE), Bilden des Grabens, Bilden der vergra benen Oxidschicht, Bilden der Gateoxidschicht und Bilden der Gateelektrode durchführt. Im folgenden wird jeder der Verfahrensschritte im einzelnen erläutert. - (Verfahren des epitaktischen Wachstums und der Bildung des Körperkontakts)
- Ein epitaktisches Aufwachsverfahren und ein Körperkontaktbildungsverfahren werden in dieser Reihenfolge durchgeführt. Die beiden Verfahren sind die gleichen wie in der Ausführungsform 1 und werden daher hier nicht nochmals erläutert. Jedoch wird in der Ausführungsform 2 beispielsweise ein n-Typ 4H-SiC-Substrat mit einer Hauptebene verwendet, die 8° von der (0001)Si-Ebene abweicht.
- (Verdünnen der Bodenflächenseite und Bilden des rückseitigen Grabens)
- Anschließend an das Körperkontaktbildungsverfahren wird eine Al-Schicht mit einer Dicke von beispielsweise 4 μm auf der Bodenfläche des Substrats abgeschieden. Dann wird von der Hauptfläche nur etwa ein Bereich nahe dem Abschnitt, wo der Graben
41 gebildet wird, geätzt, um eine Maske zum Ätzen des SiC zu liefern. Darauf folgend wird das Ätzen des SiC durch hochdichtes ICP mit beispielsweise SF6 und O2 als reaktiven Gasen durchgeführt. Die Abscheidung der Al-Schicht und das Ätzen des SiC werden wiederholt durchgeführt. Eine Genauigkeit der Ausrichtung braucht zu dieser Zeit nicht so streng zu sein wie die Genauigkeit der Ausrichtung mit einem Muster auf der Hauptflächenseite. - Bei Verwendung des hochdichten Plasmas erhält man eine Ätzgeschwindigkeit des SiC von beispielsweise 18 μm/Minute oder mehr. Die Selektivität gegen Al ist so hoch, daß 15 oder mehr, beispielsweise 60 μm SiC bei einmaliger Al-Abscheidung und Ätzen geätzt werden können. So wird erreicht, indem der Verfahrensschritt beispielsweise sieben- bis achtmal wiederholt wird, daß die Dicke des Restes an SiC beispielsweise 50 μm in der Zone nahe dem Abschnitt erreicht, wo der Graben
41 von der Hauptfläche her gebildet wird. - Die Bodenflächenseite des Substrats kann nach einem anderen Verfahren dünner gemacht werden. Beispielsweise kann statt Al ein Material mit hoher Selektivi tät, wie ITO auf der Bodenfläche des Substrats abgeschieden werden. Ferner kann als Ersatz für das Plasmaätzverfahren ein Ätzverfahren wie FIB (Focused Ion Beam = fokussierter Ionenstrahl)-Verfahren oder Sandstrahlen verwendet werden. Statt dessen kann wenn die Bodenfläche des Substrats etwa die der
- Nach Dünnermachen der Bodenoberflächenseite des Substrats durch Verwendung der gemusterten Al-Schicht als eine zur Bildung des rückseitigen Grabens gemusterte Maske wird das Ätzen wie beim oben erläuterten Verfahren des Dünnermachens der Bodenflächenseite durchgeführt, wodurch der rückseitige Graben
51 mit einer Breite von beispielsweise etwa 20 μm und einer Tiefe von beispielsweise etwa 30 μm gebildet wird. Der rückseitige Graben51 braucht nicht so fein wie der auf der Hauptflächenseite gebildete Graben41 sein. Außerdem kann dadurch, daß der rückseitige Graben51 nicht parallel zum Graben41 auf der Hauptflächenseite ist, eine Öffnung am Boden des Grabens41 auf der Hauptflächenseite geschaffen werden. Daher ist eine genaue Orientierung des rückseitigen Grabens51 nicht erforderlich. - (JTE-Bildungsverfahren)
- Das JTE-Bildungsverfahren ist das Gleiche wie in der Ausführungsform 1, weshalb eine weitere Erläuterung desselben hier entfällt.
- (Grabenbildungsverfahren)
- Nach dem JTE-Bildungsverfahren wird der Graben
41 von der Hauptfläche her gebildet. Damit der Graben41 den rückseitigen Graben51 erreicht, muß das Ätzen bis zu einer Tiefe in der Größenordnung von 20 μm durchgeführt werden. Das erfordert, daß eine Ätztechnik mit höherer Selektivität als in der Vorrichtung der Ausführungsform 1 angewandt wird. Die Verwendung eines Fluor enthaltenden Gases, wie SF6 als reaktives Gas, erschwert es, die Selektivität für SiO2 zu erhöhen. - Der Grund dafür ist, daß die Bindungsstärke der Si-F-Bindung und die der Si-C-Bindung etwa gleich sind. Obgleich ein Material mit hoher Selektivität wie ITO auf der Hauptflächenseite abgeschieden wird, erschwert das nur die Mikrofabrikation. Dagegen wird angenommen, daß die Verwendung eines Materials mit einer erheblich geringeren Bindungsfestigkeit zu Si, ein Material wie beispielsweise Br, die Selektivität gegenüber SiO2 erhöhen kann. Daher wird mit ICP unter Verwendung von HBr und O2 als reaktiven Gasen hier das Ätzen unter einer Bedingung mit schwacher Sputterwirkung durchgeführt.
- Das unter dieser Bedingung durchgeführte Ätzen erreicht eine Selektivität in der Größenordnung von 10. Ein ähnliches Verfahren zum Ätzen von polykristallinem SiC wird beschrieben von Di Gao et al. (Di Gao, Roger T. Howe und Roya Maboudian, Applied Physics Letters, Vol. 82, Nr. 11, 17 March 2003, Seiten 1742–1744 (2003)). Die anderen Verfahrensmaßnahmen bei der Grabenbildung sind die gleichen wie bei der Ausführungsform 1. So werden die Erläuterungen hier weggelassen.
- (Verfahren zur Bildung der vergrabenen Oxidschicht)
- Anschließend an das Grabenbildungsverfahren werden SiO2-Schichten wie folgt auf der Hauptfläche, der Seitenwandfläche und der Bodenfläche (ausgenommen den Abschnitt, wo der Graben
14 mit dem rückseitigen Graben51 verbunden wird, um für Abwesenheit von SiC zu sorgen) des Grabens41 und der Seitenwandfläche und der Bodenfläche des rückseitigen Grabens51 gebildet (die Bodenfläche wird zur oberen Fläche des rückseitigen Grabens51 in der Seitenschnittansicht1410 in14 ). - Zuerst wird die thermische Oxidation in einer trockenen Atmosphäre bei beispielsweise 1150°C durchgeführt, wodurch ein SiO2-Film mit hoher thermischer Oxidationsgeschwindigkeit auf der Bodenfläche des Substrats mit einer bestimmten Dicke von beispielsweise 40 nm gebildet wird, da die Bodenfläche des Substrats die
41 die (0001)Si-Ebene ist, schreitet die Oxidation auf der Hauptfläche und der Bodenfläche des Grabens41 wenig voran. - Auf der Bodenfläche des Grabens
41 wird eine SiO2-Schicht mit einer Dicke in der Größenordnung von beispielsweise 4 nm gebildet. Auf der Hauptfläche ist dadurch, daß die beim Grabenbildungsverfahren gebildete SiO2-Maske belassen wurde, ohne vollständig abgeätzt zu werden, eine SiO2-Schicht vorhanden, die dicker als die SiO2-Schicht auf der Bodenfläche des Grabens41 ist. Auf der Seitenfläche des Grabens41 ist eine SiO2-Schicht vorhanden, deren Dicke zwischen der SiO2-Schicht auf der (0001)Si-Ebene und der SiO2-Schicht auf der (0001 )C-Ebene liegt. - Anschließend wird BPSG gelöst in einem Lösungsmittel von der Bodenseitenfläche des Substrats zugeführt, indem man es auf die Bodenfläche tropft und dabei ein Absaugen über die gesamte Fläche auf der Hauptflächenseite durchführt. Solches BPSG ist im Handel verfügbar. Das Vorhandensein von SiO2-Schichten auf der Hauptfläche und der Seitenwand und Bodenfläche des Grabens
41 und des rückseitigen Grabens51 erlaubt dem BPSG ein Fließen längs der SiO2-Schichten, um allmählich den Graben41 und den rückseitigen Graben51 von der Bodenfläche des Substrats her in Richtung auf die Hauptfläche zu füllen. - Durch den allmählichen Anstieg der BPSG-Konzentration im Lösungsmittel können der Graben
41 und der rückseitige Graben51 allmählich mit BPSG gefüllt werden, dessen Konzentration allmählich ansteigt. Zu diesem Zeitpunkt kann man die BPSG-Konzentration allmählich oder stufenweise ansteigen lassen. Ein plötzlicher Anstieg der Viskosität des auf der Bodenfläche des dünner gemachten Substrats angesammelten BPSG verursacht jedoch manchmal eine Unterbrechung des Flusses des BPSG oder des Zulaufs des BPSG und Verhinderung des Eintritts des BPSG in den Graben41 und rückseitigen Graben51 . Daher muß sorgfältig darauf geachtet werden, keinen solchen plötzlichen Anstieg der Viskosität des BPSG zu verursachen. - Eine zu geringe Konzentration des BPSG im Lösungsmittel verursacht dagegen mögliche Nachteile, indem Risse in der Schicht beim späteren Wärmehärten auftreten oder es unmöglich wird, eine bestimmte elektrische Feldstärke beim Isolationsdurchschlag zu erhalten. Daher ist es ungünstig, die Verkapselung mit BPSG mit einer übermäßig geringen Konzentration vorzunehmen.
- Darauf folgend wird die Anwendung des Absaugens über die Hauptfläche beendet und mit einer ähnlichen Methode wie Schleuderbeschichtung bewirkt man, daß das BPSG gleichmäßig um die Hauptfläche herum fließt. Zu diesem Zeitpunkt wird eine Saugwirkung vorzugsweise von der Bodenseite des Substrats her angewandt. Zu diesem Zeitpunkt muß das Saugen jedoch sorgfältig durchgeführt werden, so daß es nicht zu einer umgekehrten Saugwirkung auf das BPSG kommt. Danach wird das BPSG wärmegehärtet.
- Anschließend daran wird durch Verwendung von beispielsweise gepufferter Fluorwasserstoffsäure das auf der Bodenfläche des Substrats angesammelte BPSG entfernt. Weiterhin kann Ätzen durch CHF3-Plasma und Reinigen durch O2-Plasma durchgeführt werden. Darauf folgend wird in der gleichen Weise wie in der Ausführungsform 1 das SiO2 von der Hauptfläche auf eine bestimmte Tiefe zurückgeätzt, wodurch die Bildung des im Graben
41 vergrabenen Isolators46 und des im rückseitigen Graben51 vergrabenen Isolators56 vervollständigt werden. Ferner kann SiN auf dem im Graben41 vergrabenen Isolator46 abgeschieden werden. - (Verfahren zur Bildung der Gateoxidschicht zur Vervollständigung der Vorrichtung)
- Die anschließenden Verfahren der Bildung der Gateoxidschicht zur Vervollständigung der Vorrichtung sind die gleichen wie in der Ausführungsform 1. Weitere Erläuterungen werden daher weggelassen.
- (Bewertung der Vorrichtung)
- Anschließend werden nun die Ergebnisse der Prüfung erläutert, die an den Graben-MOSFETs durchgeführt wurden, die nach dem oben erläuterten Herstellungsverfahren nach Ausführungsform 2 unter Verwendung von n-Typ 4H-SiC-Substraten hergestellt waren, wobei jeweils eine um 8° von der (0001)Si-Ebene abweichende Ebene als deren Hauptebene genommen wurde. Die hergestellten Vorrichtungen zeigten gute Ein-Charakteristika von MOSFETs. Der Ein-Widerstand von jeder der Vorrichtungen lag in der Größenordnung von 5 mΩcm2, was in der Größenordnung von 70% von der der Vorrichtung nach Ausführungsform 1 ist. Als Grund wird angenommen, daß das verdünnte Substrat deren Widerstand verringerte.
- Der Durchschnittswert der Durchschlagspannungen der Vorrichtungen beim Abschalten war in der Größenordnung von 1050 V, also etwa gleich dem in Ausführungsform 1. Wenn jedoch das im Graben
41 vergrabene BPSG unter Verwendung einer Lösung gebildet wurde, in der BPSG in einem Lösungsmittel mit einer zu geringen Konzentration gelöst war, traten einige Chargen auf, in denen der durchschnittliche Wert der Durchschlagspannungen der Vorrichtungen beim Abschalten 300 V oder weniger betrug. Als Grund dafür wird angenommen, daß BPSG, das eine zu geringe Konzentration im Lösungsmittel hat, eine erhebliche Herabsetzung nicht nur der normalen elektrischen Feldstärke beim Isolationsdurchschlag, sondern auch eine elektrische Feldstärke mit sofortigem Isolationsdurchschlag verursacht. - Mit Ausführungsform 2 kann wie mit Ausführungsform 1 ein Effekt erhalten werden, der das Auftreten von Kurzschluß zwischen Gate und Drain verhindert, so daß eine hohe Durchschlagspannung realisiert werden kann. Ferner kann man, indem die Bodenflächenseite des Substrats dünner gemacht wird, ein Abschnitt dünner gemacht werden, in dem ein Strom an der Bodenflächenseite des Substrats fließt, wodurch der Ein-Widerstand verringert werden kann. Da in der Zone außerhalb der Vorrichtung, wo kein Strom fließt, das dicke Substrat
31 mit unveränderter Dicke belassen wird, kann die mechanische Festigkeit der Vorrichtung aufrecht erhalten werden. Außerdem kann im Graben ein Isolator leicht vergraben werden, da die innere Wandfläche des Grabens41 mit der Bodenfläche des Substrats31 durch die innere Wandfläche des rückseitigen Grabens51 verbunden ist. - In dem Vorangehenden ist die Erfindung nicht auf die oben beschriebenen Ausführungsformen begrenzt, sondern kann in verschiedener Weise abgewandelt werden. Beispielsweise kann das Material des Substrats
31 4H-SiC oder 6H-SiC sein, deren46 1,8 MV/cm oder mehr und das Produkt der normalen elektrischen Feldstärke beim Isolationsdurchschlag und der relativen Dielektrizitätskonstante beträgt 18 MV/cm oder weniger. - Ferner kann das Material des Substrats
31 3C-SiC sein. In diesem Fall beträgt die normale elektrische Feldstärke bei Isolationsdurchschlag des vergrabenen Isolators46 1,5 MV/cm oder mehr und das Produkt der normalen elektrischen Feldstärke beim Isolationsdurchschlag und der relativen Dielektrizitätskonstante beträgt 15 MV/cm oder weniger. Daher läßt sich die Erfindung wirksam nicht nur bei einer Vorrichtung des SiO2/SiC-Systems, sondern auch bei einer Vorrichtung des SiO2/GaN-Systems und einer Low-k (low permittivity material = Material mit niedriger Dielektrizitätskonstante)/SiC-System-Vorrichtung anwenden. - Wie oben erläutert, ist die erfindungsgemäße Halbleitervorrichtung nützlich für eine SiC-Vorrichtung und besonders geeignet für einen vertikalen Graben-MISFET.
- Obgleich die vorliegende Erfindung besonders dargestellt und beschrieben wurde mit Bezug auf bevorzugte Ausführungsformen derselben ist es für den Fachmann ersichtlich, daß die obigen und andere Veränderungen in Form und Einzelheiten vorgenommen werden können, ohne den Rahmen der Erfindung zu verlassen.
Claims (12)
- Halbleitervorrichtung, welche aufweist: – einen Basiskörper aus Halbleitermaterial mit einem von seiner oberen Fläche her gebildeten Graben; – eine Körper-Zone, die auf der Seite der oberen Fläche des Basiskörpers ausgebildet ist; – eine Source-Zone, die auf der Seite der oberen Fläche der Körper-Zone ausgebildet ist; – eine Drain-Zone, die auf der Seite der Bodenfläche des Basiskörpers ausgebildet ist; – eine Driftschicht, die im Basiskörper zwischen der Source-Zone und der Drain-Zone ausgebildet ist; – eine hoch dotierte Schicht, die wenigstens ein Teil der Drain-Zone bildet; – eine aus isolierendem Material gebildete Gateisolatorschicht, die wenigstens an einer Seitenwandfläche des Grabens ausgebildet ist, und – eine im Graben ausgebildete Gateelektrode, wobei der Gateisolatorfilm wenigstens zwischen der Seitenwandfläche des Grabens und der Gateelektrode ausgebildet ist, wobei ein Produkt eines Wertes einer Feldstärke beim Isolationsdurchschlag und eines Wertes einer relativen Dielektrizitätskonstante des Halbleitermaterials, das den Basiskörper bildet, größer ist als ein Produkt eines normalen Wertes einer elektrischen Feldstärke beim Isolationsdurchschlag und eines Wertes der relativen Dielektrizitätskonstante des die Gateisolatorschicht bildenden isolierenden Materials, dadurch gekennzeichnet, daß – der Graben von der oberen Fläche des Basiskörpers her mit einer solchen Tiefe ausgebildet ist, daß er durch die Driftschicht hindurch die hoch dotierte Schicht auf der Seite der Drain-Zone erreicht, und – ein Abschnitt des Grabens, der tiefer als die Gateelektrode ist, mit einem Isolator gefüllt ist, der einen normalen Wert der elektrischen Feldstärke beim Isola tionsdurchschlag gleich oder höher als der Wert der elektrischen Feldstärke beim Isolationsdurchschlag des Halbleitermaterials des Basiskörpers hat und – die Dicke des Isolators am Bodenende der Gateelektrode größer als die Dicke der Driftschicht ist.
- Halbleitervorrichtung nach Anspruch 1, worin eine zur Driftschicht werdende Halbleiterzone von einem n-Typ ist und das Vorzeichen der in dem den Graben füllenden Isolator vorhandenen festen Ladungen positiv ist.
- Halbleitervorrichtung nach Anspruch 1, worin eine zur Driftschicht werdende Halbleiterzone von einem p-Typ ist und das Vorzeichen der in dem den Graben füllenden Isolator vorhandenen festen Ladungen negativ ist.
- Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, worin, wenn ein elektrisches Feld an die Basiskörperseite einer Grenzfläche zwischen dem den Graben füllenden Isolator und dem Basiskörper in einer solchen Weise angelegt wird, daß es senkrecht zur Grenzfläche mit einer Stärke verläuft, deren Wert das
- Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei wenn man den Wert der elektrischen Feldstärke beim Isolationsdurchschlag mit ES und den Wert der relativen Dielektrizitätskonstante des den Basiskörper bildenden Halbleitermaterials mit εS bezeichnet, und den Normalwert der elektrischen Feldstärke beim Isolationsdurchschlag mit EI und den Wert der relativen Dielektrizitätskonstante des den Graben füllenden Isolators mit εI bezeichnet, dann, wenn ein elektrisches Feld an die Basiskörperseite einer Grenzfläche zwischen dem den Graben füllenden Isolator und dem Basiskörper in einer solchen Weise angelegt wird, daß es senkrecht zur Grenzfläche ist und seine Feldstärke das {(EI/ES)2 – 1}/{(εS/εI)2 – 1)-Fache von ES ist, die Drain-Zone und eine Halbleiterzone, die zu einer Körperzone im Basiskörper wird, Charakteristika haben, daß die Drain-Zone und die Halbleiterzone, welche die Körperzone wird, nicht vollständig voneinander isoliert sind durch eine Verarmungsschicht, die sich in den den Graben füllenden Isolator und die Halbleiterzone im Basiskörper erstreckt.
- Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, worin das den Basiskörper bildende Halbleitermaterial SiC ist und die Gateisolatorschicht und der den Graben füllende Isolator beide ein Isolator sind, der als einen Hauptbestandteil SiO2 enthält.
- Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, worin das den Basiskörper bildende Halbleitermaterial 4H-SiC ist, wobei die {0001}-Ebene desselben als eine Hauptfläche des Basiskörpers genommen wird, der Normalwert der elektrischen Feldstärke beim Isolationsdurchschlag des den Graben füllenden Isolators 2,5 MV/cm oder mehr beträgt und das Produkt des Normalwerts der elektrischen Feldstärke beim Isolationsdurchschlag und des Wertes der relativen Dielektrizitätskonstante des Isolators 25 MV/cm oder weniger beträgt.
- Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, worin das den Basiskörper bildende Halbleitermaterial 4H-SiC ist, wobei dessen
- Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, worin das den Basiskörper bildende Halbleitermaterial 3C-SiC ist, der Normalwert der elektrischen Feldstärke beim Isolationsdurchschlag des den Graben füllenden Isolators 1,5 MV/cm oder mehr beträgt und das Produkt des Normalwertes des elektrischen Feldes beim Isolationsdurchschlag und des Wertes der relativen Dielektrizitätskonstante des Isolators 15 MV/cm oder weniger beträgt.
- Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, worin der Wert der elektrischen Feldstärke beim Isolationsdurchschlag des den Basiskörper bildenden Halbleitermaterials 3 MV/cm oder weniger beträgt, das Produkt des Wertes der elektrischen Feldstärke beim Isolationsdurchschlag und des Wertes der relativen Dielektrizitätskonstante des Halbleitermaterials 12 MV/cm oder mehr beträgt und der den Graben füllende Isolator SiO2 ist.
- Halbleitervorrichtung nach Anspruch 7, worin eine Ebene des den Basiskörper bildenden Halbleitermaterials, die einen Abweichungswinkel von 10° oder weniger von der Kristallebene des Halbleitermaterials hat, als die Hauptfläche des Basiskörpers genommen wird.
- Halbleitervorrichtung nach einem der Ansprüche 1 bis 11, worin der Wert der relativen Dielektrizitätskonstante der Gateisolatorschicht größer als der Wert der relativen Dielektrizitätskonstante des den Graben füllenden Isolators ist.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006-008995 | 2006-01-17 | ||
| JP2006008995A JP5017865B2 (ja) | 2006-01-17 | 2006-01-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE102007001643A1 true DE102007001643A1 (de) | 2007-07-19 |
| DE102007001643B4 DE102007001643B4 (de) | 2015-07-16 |
Family
ID=38190219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE102007001643.5A Expired - Fee Related DE102007001643B4 (de) | 2006-01-17 | 2007-01-11 | Halbleitervorrichtung |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US20070187695A1 (de) |
| JP (1) | JP5017865B2 (de) |
| DE (1) | DE102007001643B4 (de) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102012221690B4 (de) * | 2011-11-28 | 2015-10-08 | Hitachi, Ltd. | 4H-SiC-Halbleiterelement und Halbleitervorrichtung |
| DE112014000679B4 (de) | 2013-02-05 | 2019-01-17 | Mitsubishi Electric Corporation | Isolierschichtsiliciumcarbidhalbleiterbauteil und Verfahren zu dessen Herstellung |
| DE102009014583B4 (de) | 2008-03-24 | 2019-09-05 | Fuji Electric Co., Ltd. | Siliziumcarbid-MOS-Halbleitervorrichtung |
| DE102020201997A1 (de) | 2020-02-18 | 2021-08-19 | Robert Bosch Gesellschaft mit beschränkter Haftung | Vertikaler fin-feldeffekttransistor, fin-feldeffekttransistor-anordnung und verfahren zum bilden eines vertikalen fin-feldeffekttransistors |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4938531B2 (ja) * | 2007-04-09 | 2012-05-23 | 株式会社豊田中央研究所 | 半導体装置 |
| JP5394025B2 (ja) * | 2007-09-20 | 2014-01-22 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2009206413A (ja) * | 2008-02-29 | 2009-09-10 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
| JP2009302510A (ja) | 2008-03-03 | 2009-12-24 | Fuji Electric Device Technology Co Ltd | トレンチゲート型半導体装置およびその製造方法 |
| JP2009212365A (ja) * | 2008-03-05 | 2009-09-17 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
| US7807576B2 (en) * | 2008-06-20 | 2010-10-05 | Fairchild Semiconductor Corporation | Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices |
| JP5452003B2 (ja) | 2008-09-23 | 2014-03-26 | 三菱電機株式会社 | 半導体チップの製造方法および半導体モジュールの製造方法 |
| JP2010087397A (ja) * | 2008-10-02 | 2010-04-15 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置 |
| JP5721351B2 (ja) | 2009-07-21 | 2015-05-20 | ローム株式会社 | 半導体装置 |
| WO2011027523A1 (ja) * | 2009-09-03 | 2011-03-10 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| WO2011061918A1 (ja) * | 2009-11-17 | 2011-05-26 | パナソニック株式会社 | 半導体素子及びその製造方法 |
| US8198678B2 (en) * | 2009-12-09 | 2012-06-12 | Infineon Technologies Austria Ag | Semiconductor device with improved on-resistance |
| EP2549528B1 (de) * | 2010-03-19 | 2018-12-19 | Fujitsu Limited | Verbundhalbleiterbauelement und herstellungsverfahren dafür |
| WO2012008027A1 (ja) | 2010-07-14 | 2012-01-19 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP2012124344A (ja) * | 2010-12-09 | 2012-06-28 | Sanken Electric Co Ltd | 半導体装置の製造方法 |
| US8598654B2 (en) * | 2011-03-16 | 2013-12-03 | Fairchild Semiconductor Corporation | MOSFET device with thick trench bottom oxide |
| US9018101B2 (en) | 2011-03-17 | 2015-04-28 | Georgia Tech Research Corporation | Patterned graphene structures on silicon carbide |
| WO2013049144A1 (en) | 2011-09-27 | 2013-04-04 | Georgia Tech Research Corporation | Graphene transistor |
| JP5751146B2 (ja) * | 2011-11-24 | 2015-07-22 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
| EP2602829A1 (de) * | 2011-12-07 | 2013-06-12 | Nxp B.V. | Trench-Gate-RESURF-Halbleitervorrichtung und Herstellungsverfahren |
| JP5884617B2 (ja) | 2012-04-19 | 2016-03-15 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
| JP5751213B2 (ja) | 2012-06-14 | 2015-07-22 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
| JP2014056913A (ja) | 2012-09-12 | 2014-03-27 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置 |
| JP6056292B2 (ja) * | 2012-09-12 | 2017-01-11 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| JP5811973B2 (ja) | 2012-09-12 | 2015-11-11 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| JP6120525B2 (ja) * | 2012-10-30 | 2017-04-26 | 三菱電機株式会社 | 炭化珪素半導体装置 |
| WO2014171048A1 (ja) * | 2013-04-16 | 2014-10-23 | パナソニック株式会社 | 炭化珪素半導体装置およびその製造方法 |
| WO2014178094A1 (ja) * | 2013-04-30 | 2014-11-06 | パナソニックＩｐマネジメント株式会社 | 半導体装置及びその製造方法 |
| JP6077385B2 (ja) * | 2013-05-17 | 2017-02-08 | トヨタ自動車株式会社 | 半導体装置 |
| US9331197B2 (en) * | 2013-08-08 | 2016-05-03 | Cree, Inc. | Vertical power transistor device |
| KR20150031668A (ko) * | 2013-09-16 | 2015-03-25 | 삼성전기주식회사 | 전력 반도체 소자 |
| US10600903B2 (en) | 2013-09-20 | 2020-03-24 | Cree, Inc. | Semiconductor device including a power transistor device and bypass diode |
| US10868169B2 (en) | 2013-09-20 | 2020-12-15 | Cree, Inc. | Monolithically integrated vertical power transistor and bypass diode |
| JP5721868B2 (ja) * | 2014-01-06 | 2015-05-20 | ローム株式会社 | 半導体装置およびその製造方法 |
| US9601659B2 (en) * | 2015-01-06 | 2017-03-21 | Apple Inc. | LED structures for reduced non-radiative sidewall recombination |
| US9484492B2 (en) * | 2015-01-06 | 2016-11-01 | Apple Inc. | LED structures for reduced non-radiative sidewall recombination |
| US9865772B2 (en) * | 2015-01-06 | 2018-01-09 | Apple Inc. | LED structures for reduced non-radiative sidewall recombination |
| US9472664B1 (en) * | 2015-07-19 | 2016-10-18 | Inotera Memories, Inc. | Semiconductor device and manufacturing method thereof |
| DE102016113129B3 (de) | 2016-07-15 | 2017-11-09 | Infineon Technologies Ag | Halbleitervorrichtung, die eine Superjunction-Struktur in einem SiC-Halbleiterkörper enthält |
| JP6237845B1 (ja) | 2016-08-24 | 2017-11-29 | 富士電機株式会社 | 縦型ｍｏｓｆｅｔおよび縦型ｍｏｓｆｅｔの製造方法 |
| CN106952957B (zh) * | 2017-02-09 | 2020-02-04 | 香港商莫斯飞特半导体有限公司 | 一种纵向型氮化镓基半导体器件及制造方法 |
| US20190386124A1 (en) * | 2018-06-13 | 2019-12-19 | Purdue Research Foundation | Mos devices with increased short circuit robustness |
| CN108878534B (zh) * | 2018-06-29 | 2020-11-24 | 上海华虹宏力半导体制造有限公司 | 超结结构及其制造方法 |
| JP7476485B2 (ja) | 2019-05-17 | 2024-05-01 | 富士電機株式会社 | 窒化物半導体装置 |
| JP7337756B2 (ja) * | 2020-07-30 | 2023-09-04 | 株式会社東芝 | 半導体装置 |
| JP7512920B2 (ja) | 2021-02-05 | 2024-07-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP7447038B2 (ja) | 2021-03-09 | 2024-03-11 | 株式会社東芝 | 半導体装置 |
Family Cites Families (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4546367A (en) * | 1982-06-21 | 1985-10-08 | Eaton Corporation | Lateral bidirectional notch FET with extended gate insulator |
| US4577208A (en) * | 1982-09-23 | 1986-03-18 | Eaton Corporation | Bidirectional power FET with integral avalanche protection |
| US4542396A (en) * | 1982-09-23 | 1985-09-17 | Eaton Corporation | Trapped charge bidirectional power FET |
| US4541001A (en) * | 1982-09-23 | 1985-09-10 | Eaton Corporation | Bidirectional power FET with substrate-referenced shield |
| US4553151A (en) * | 1982-09-23 | 1985-11-12 | Eaton Corporation | Bidirectional power FET with field shaping |
| US4636931A (en) * | 1985-06-28 | 1987-01-13 | Shikoku Denryoku Kabushiki Kaisha | Photovoltaic power control system |
| JPH02102579A (ja) | 1988-10-12 | 1990-04-16 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP3471473B2 (ja) | 1994-04-06 | 2003-12-02 | 株式会社デンソー | 半導体装置及びその製造方法 |
| JP3291957B2 (ja) * | 1995-02-17 | 2002-06-17 | 富士電機株式会社 | 縦型トレンチｍｉｓｆｅｔおよびその製造方法 |
| JP3158973B2 (ja) * | 1995-07-20 | 2001-04-23 | 富士電機株式会社 | 炭化けい素縦型ｆｅｔ |
| US5637898A (en) * | 1995-12-22 | 1997-06-10 | North Carolina State University | Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance |
| US5814858A (en) * | 1996-03-15 | 1998-09-29 | Siliconix Incorporated | Vertical power MOSFET having reduced sensitivity to variations in thickness of epitaxial layer |
| JPH10120497A (ja) * | 1996-10-17 | 1998-05-12 | Denso Corp | 炭化珪素基板およびその製造方法 |
| US6180958B1 (en) * | 1997-02-07 | 2001-01-30 | James Albert Cooper, Jr. | Structure for increasing the maximum voltage of silicon carbide power transistors |
| JP3719323B2 (ja) | 1997-03-05 | 2005-11-24 | 株式会社デンソー | 炭化珪素半導体装置 |
| US6057558A (en) * | 1997-03-05 | 2000-05-02 | Denson Corporation | Silicon carbide semiconductor device and manufacturing method thereof |
| JP2000106428A (ja) * | 1998-09-28 | 2000-04-11 | Toshiba Corp | 半導体装置 |
| JP2000324716A (ja) * | 1999-04-30 | 2000-11-24 | Haneda Hume Pipe Co Ltd | 太陽電池装置 |
| US6433385B1 (en) * | 1999-05-19 | 2002-08-13 | Fairchild Semiconductor Corporation | MOS-gated power device having segmented trench and extended doping zone and process for forming same |
| EP1858085A3 (de) * | 1999-10-27 | 2008-01-23 | The Kansai Electric Power Co., Inc. | Halbleiterbauelement |
| US6573659B2 (en) * | 2000-03-31 | 2003-06-03 | Carmanah Technologies, Inc. | Solar-powered light assembly with automatic light control |
| JP2002043572A (ja) | 2000-07-26 | 2002-02-08 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP4285899B2 (ja) | 2000-10-10 | 2009-06-24 | 三菱電機株式会社 | 溝を有する半導体装置 |
| US6608350B2 (en) | 2000-12-07 | 2003-08-19 | International Rectifier Corporation | High voltage vertical conduction superjunction semiconductor device |
| JP4089185B2 (ja) | 2001-08-29 | 2008-05-28 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
| US6555873B2 (en) * | 2001-09-07 | 2003-04-29 | Power Integrations, Inc. | High-voltage lateral transistor with a multi-layered extended drain structure |
| JP4230869B2 (ja) | 2003-09-25 | 2009-02-25 | 株式会社東芝 | 高耐圧半導体装置 |
| DE102005017814B4 (de) * | 2004-04-19 | 2016-08-11 | Denso Corporation | Siliziumkarbid-Halbleiterbauelement und Verfahren zu dessen Herstellung |
| JP5017768B2 (ja) * | 2004-05-31 | 2012-09-05 | 富士電機株式会社 | 炭化珪素半導体素子 |
| CN103094348B (zh) * | 2005-06-10 | 2016-08-10 | 飞兆半导体公司 | 场效应晶体管 |
| WO2007086472A1 (ja) * | 2006-01-27 | 2007-08-02 | Sharp Kabushiki Kaisha | 電力供給システム |
| JP2008016747A (ja) * | 2006-07-10 | 2008-01-24 | Fuji Electric Holdings Co Ltd | トレンチｍｏｓ型炭化珪素半導体装置およびその製造方法 |
| US7798669B2 (en) * | 2006-10-11 | 2010-09-21 | Automatic Power, Inc. | Marine lantern controlled by GPS signals |
| US20080266846A1 (en) * | 2007-04-24 | 2008-10-30 | Computime, Ltd. | Solar Lamp with a Variable Display |
| US7965049B2 (en) * | 2008-06-23 | 2011-06-21 | King Enertech Systems Corp. | Electric energy control circuit for solar power illumination system |
-
2006
- 2006-01-17 JP JP2006008995A patent/JP5017865B2/ja not_active Expired - Fee Related
-
2007
- 2007-01-11 DE DE102007001643.5A patent/DE102007001643B4/de not_active Expired - Fee Related
- 2007-01-17 US US11/624,160 patent/US20070187695A1/en not_active Abandoned
-
2009
- 2009-10-07 US US12/574,805 patent/US8178920B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102009014583B4 (de) | 2008-03-24 | 2019-09-05 | Fuji Electric Co., Ltd. | Siliziumcarbid-MOS-Halbleitervorrichtung |
| DE102012221690B4 (de) * | 2011-11-28 | 2015-10-08 | Hitachi, Ltd. | 4H-SiC-Halbleiterelement und Halbleitervorrichtung |
| DE112014000679B4 (de) | 2013-02-05 | 2019-01-17 | Mitsubishi Electric Corporation | Isolierschichtsiliciumcarbidhalbleiterbauteil und Verfahren zu dessen Herstellung |
| US10510843B2 (en) | 2013-02-05 | 2019-12-17 | Mitsubishi Electric Corporation | Insulated gate silicon carbide semiconductor device and method for manufacturing same |
| DE102020201997A1 (de) | 2020-02-18 | 2021-08-19 | Robert Bosch Gesellschaft mit beschränkter Haftung | Vertikaler fin-feldeffekttransistor, fin-feldeffekttransistor-anordnung und verfahren zum bilden eines vertikalen fin-feldeffekttransistors |
Also Published As
| Publication number | Publication date |
|---|---|
| US8178920B2 (en) | 2012-05-15 |
| JP5017865B2 (ja) | 2012-09-05 |
| US20100019250A1 (en) | 2010-01-28 |
| DE102007001643B4 (de) | 2015-07-16 |
| JP2007194283A (ja) | 2007-08-02 |
| US20070187695A1 (en) | 2007-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE102007001643B4 (de) | Halbleitervorrichtung | |
| DE102018104581B4 (de) | Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren | |
| DE102014117780B4 (de) | Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung | |
| DE102013224134B4 (de) | Halbleiterbauelement und Verfahren zu seiner Herstellung | |
| DE102017108738B4 (de) | SiC-HALBLEITERVORRICHTUNG MIT EINEM VERSATZ IN EINEM GRABENBODEN UND HERSTELLUNGSVERFAHREN HIERFÜR | |
| DE112014000679B4 (de) | Isolierschichtsiliciumcarbidhalbleiterbauteil und Verfahren zu dessen Herstellung | |
| DE102007023885B4 (de) | Siliziumcarbid-Halbleitervorrichtung vom Graben-MOS-Typ und Verfahren zur Herstellung derselben | |
| DE112013006303B4 (de) | Siliciumcarbid-Halbleitervorrichtung und Verfahren zum Herstellen derselben | |
| DE102014107325A1 (de) | Halbleiterbauelement | |
| DE112016003510T5 (de) | HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG | |
| DE112011103230B4 (de) | Non-Punch-Through-Bipolarleistungshalbleiterbauelement und ein Verfahren zum Herstellen eines derartigen Halbleiterbauelements | |
| DE112013006262T5 (de) | Siliciumcarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung | |
| DE10297349T5 (de) | Halbleiterstruktur mit verbesserten geringeren Durchlassspannungsverlusten und höherer Sperrfähigkeit | |
| DE102013010245A1 (de) | Halbleitervorrichtung | |
| DE102008032547A1 (de) | Grabenisoliertes Gate-MOS-Halbleiterbauelement | |
| DE112015004492T5 (de) | Halbleitervorrichtung | |
| DE112014003637B4 (de) | Hochspannungs-Halbleitervorrichtung und Herstellungsverfahren derselben | |
| DE102015121100B4 (de) | Halbleiterbauelement mit grabenrandabschluss | |
| DE102012004085B4 (de) | MOSFET-Vorrichtung mit dickem Grabenbodenoxid | |
| DE112019000863T5 (de) | Halbleitervorrichtung | |
| DE102012221690B4 (de) | 4H-SiC-Halbleiterelement und Halbleitervorrichtung | |
| DE102017122634A1 (de) | Siliziumcarbid-Halbleitervorrichtung mit Graben-Gatestruktur und vertikalem Pn-Übergang zwischen einem Bodygebiet und einer Driftstruktur | |
| DE112017002379T5 (de) | Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung | |
| DE102014110648A1 (de) | Halbleitervorrichtung mit randabschluss | |
| DE102018106967B3 (de) | SILIZIUMCARBID HALBLEITERBAUELEMENT und Halbleiterdiode |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8127 | New person/name/address of the applicant |
Owner name: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP |
|
| R081 | Change of applicant/patentee |
Owner name: FUJI ELECTRIC CO., LTD., JP Free format text: FORMER OWNER: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP Effective date: 20111006 Owner name: FUJI ELECTRIC CO., LTD, JP Free format text: FORMER OWNER: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP Effective date: 20111006 |
|
| R082 | Change of representative |
Representative=s name: BOEHMERT & BOEHMERT ANWALTSPARTNERSCHAFT MBB -, DE Effective date: 20111006 Representative=s name: BOEHMERT & BOEHMERT, DE Effective date: 20111006 |
|
| R012 | Request for examination validly filed |
Effective date: 20120410 |
|
| R016 | Response to examination communication | ||
| R016 | Response to examination communication | ||
| R018 | Grant decision by examination section/examining division | ||
| R020 | Patent grant now final | ||
| R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |