JPH10120497A - 炭化珪素基板およびその製造方法 - Google Patents
炭化珪素基板およびその製造方法Info
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- JPH10120497A JPH10120497A JP27513296A JP27513296A JPH10120497A JP H10120497 A JPH10120497 A JP H10120497A JP 27513296 A JP27513296 A JP 27513296A JP 27513296 A JP27513296 A JP 27513296A JP H10120497 A JPH10120497 A JP H10120497A
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- silicon carbide
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Abstract
(57)【要約】
【課題】 オリエーテンションフラットを用いることな
く、ＳｉＣ基板の結晶方位を精度よく決める。 【解決手段】 ＳｉＣの半導体基板上にｎ型エピタキシ
ャル層、ｐ型エピタキシャル層を積層してＳｉＣ基板１
００を形成する。このとき、半導体基板の対向する両側
それぞれには窪み１ａが等間隔で形成されており、それ
ぞれの窪み１ａ内に形成されたｎ型エピタキシャル層
２、ｐ型エピタキシャル層３は、ＳｉＣの結晶方位に準
じた結晶面（図２（ｂ）示すＭ1 〜Ｍ6 ）を有する。こ
の結晶面により囲まれた六角形のマーカーＭのうち１辺
が略同一線（図中のＡ−Ａ線）上にある２つのマーカー
の結晶面を用いてＳｉＣ基板１００の結晶方位を決定す
る。
く、ＳｉＣ基板の結晶方位を精度よく決める。 【解決手段】 ＳｉＣの半導体基板上にｎ型エピタキシ
ャル層、ｐ型エピタキシャル層を積層してＳｉＣ基板１
００を形成する。このとき、半導体基板の対向する両側
それぞれには窪み１ａが等間隔で形成されており、それ
ぞれの窪み１ａ内に形成されたｎ型エピタキシャル層
２、ｐ型エピタキシャル層３は、ＳｉＣの結晶方位に準
じた結晶面（図２（ｂ）示すＭ1 〜Ｍ6 ）を有する。こ
の結晶面により囲まれた六角形のマーカーＭのうち１辺
が略同一線（図中のＡ−Ａ線）上にある２つのマーカー
の結晶面を用いてＳｉＣ基板１００の結晶方位を決定す
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、炭化珪素基板およ
びその製造方法に関する。
びその製造方法に関する。
【０００２】
【従来の技術】従来、炭化珪素（以下、ＳｉＣという）
半導体装置をトレンチゲート型ＳｉＣパワーＭＯＳＦＥ
Ｔに用いたものが、特開平７−３２６７５５号公報、あ
るいは特開平８−７０１２４号公報に開示されている。
このトレンチゲート型ＳｉＣパワーＭＯＳＦＥＴは、低
オン抵抗、高耐圧等の優れた特性を有するものである。
図５に、その断面構成を示す。
半導体装置をトレンチゲート型ＳｉＣパワーＭＯＳＦＥ
Ｔに用いたものが、特開平７−３２６７５５号公報、あ
るいは特開平８−７０１２４号公報に開示されている。
このトレンチゲート型ＳｉＣパワーＭＯＳＦＥＴは、低
オン抵抗、高耐圧等の優れた特性を有するものである。
図５に、その断面構成を示す。
【０００３】表面の面方位が（０００１−）カーボン面
である六方晶系の低抵抗層としてのｎ+ 型単結晶ＳｉＣ
の半導体基板１上に、高抵抗層としてのｎ- 型エピタキ
シャル層２と半導体層としてのｐ型エピタキシャル層３
が順次積層されている。エピタキシャル層は、エピタキ
シャル成長膜（薄膜）である。ｐ型エピタキシャル層３
内には、ｎ+ ソース領域５が形成され、このｎ+ ソース
領域５とｐ型エピタキシャル層３を貫通しｎ- 型エピタ
キシャル層２に達するトレンチ６が形成されている。ト
レンチ６内には、ゲート熱酸化膜７が形成され、その上
にゲート電極層８（８ａ、８ｂ）が形成されている。さ
らに、層間絶縁膜９、ソース領域５の表面、およびｐ型
エピタキシャル層３の表面には、ソース電極層１０が形
成され、半導体基板１の裏面には、ドレイン電極層１１
が形成されている。
である六方晶系の低抵抗層としてのｎ+ 型単結晶ＳｉＣ
の半導体基板１上に、高抵抗層としてのｎ- 型エピタキ
シャル層２と半導体層としてのｐ型エピタキシャル層３
が順次積層されている。エピタキシャル層は、エピタキ
シャル成長膜（薄膜）である。ｐ型エピタキシャル層３
内には、ｎ+ ソース領域５が形成され、このｎ+ ソース
領域５とｐ型エピタキシャル層３を貫通しｎ- 型エピタ
キシャル層２に達するトレンチ６が形成されている。ト
レンチ６内には、ゲート熱酸化膜７が形成され、その上
にゲート電極層８（８ａ、８ｂ）が形成されている。さ
らに、層間絶縁膜９、ソース領域５の表面、およびｐ型
エピタキシャル層３の表面には、ソース電極層１０が形
成され、半導体基板１の裏面には、ドレイン電極層１１
が形成されている。
【０００４】上記構成において、トレンチ６の側面６ａ
でのｐ型エピタキシャル層３の表面がチャネルとなって
おり、ゲート電極８に正電圧が印加されてチャネルが形
成されると、ソース・ドレイン間に電流が流れる。上記
したトレンチゲート型ＳｉＣパワーＭＯＳＦＥＴの製造
工程の概要を、図６〜図１０を用いて説明する。
でのｐ型エピタキシャル層３の表面がチャネルとなって
おり、ゲート電極８に正電圧が印加されてチャネルが形
成されると、ソース・ドレイン間に電流が流れる。上記
したトレンチゲート型ＳｉＣパワーＭＯＳＦＥＴの製造
工程の概要を、図６〜図１０を用いて説明する。
【０００５】まず、図６に示すように、表面の面方位が
（０００１−）カーボン面であるｎ + 型単結晶ＳｉＣの
半導体基板１を用意する。そして、その半導体基板１の
表面に、ＣＶＤ法を用いてｎ- 型エピタキシャル層２と
ｐ型エピタキシャル層３を順次積層して、ＳｉＣ基板
（ウェハ）１００を形成する。続いて、図７に示すよう
に、ｐ型エピタキシャル層３に対しマスク材１２を用い
てイオン注入法によりｎ+ ソース領域５を形成する。次
に、マスク材１２を除去した後、図８に示すように、マ
スク材１３を用いて反応性イオンエッチング（ＲＩＥ）
法により、ｎ+ ソース領域５とｐ型エピタキシャル層３
を貫通しｎ- 型エピタキシャル層２に達するトレンチ６
を形成する。
（０００１−）カーボン面であるｎ + 型単結晶ＳｉＣの
半導体基板１を用意する。そして、その半導体基板１の
表面に、ＣＶＤ法を用いてｎ- 型エピタキシャル層２と
ｐ型エピタキシャル層３を順次積層して、ＳｉＣ基板
（ウェハ）１００を形成する。続いて、図７に示すよう
に、ｐ型エピタキシャル層３に対しマスク材１２を用い
てイオン注入法によりｎ+ ソース領域５を形成する。次
に、マスク材１２を除去した後、図８に示すように、マ
スク材１３を用いて反応性イオンエッチング（ＲＩＥ）
法により、ｎ+ ソース領域５とｐ型エピタキシャル層３
を貫通しｎ- 型エピタキシャル層２に達するトレンチ６
を形成する。
【０００６】次に、図９に示すように、熱酸化法により
ゲート熱酸化膜７を形成する。そして、図１０に示すよ
うに、トレンチ６内を、第１及び第２ポリシリコン層８
ａ、８ｂにより順次埋め戻す。この後、ＣＶＤ法により
層間絶縁層９を形成し、ソースコンタクト予定位置のｎ
+ ソース領域５とｐ型エピタキシャル層３の表面上にあ
るゲート熱酸化膜７と層間絶縁層９を除去する。そし
て、ｎ+ ソース領域５とｐ型エピタキシャル層３及び層
間絶縁層９上にソース電極層１０を形成するとともに、
半導体基板１の裏面にドレイン電極層１１を形成して、
図５に示すトレンチゲート型ＳｉＣパワーＭＯＳＦＥＴ
を完成させる。
ゲート熱酸化膜７を形成する。そして、図１０に示すよ
うに、トレンチ６内を、第１及び第２ポリシリコン層８
ａ、８ｂにより順次埋め戻す。この後、ＣＶＤ法により
層間絶縁層９を形成し、ソースコンタクト予定位置のｎ
+ ソース領域５とｐ型エピタキシャル層３の表面上にあ
るゲート熱酸化膜７と層間絶縁層９を除去する。そし
て、ｎ+ ソース領域５とｐ型エピタキシャル層３及び層
間絶縁層９上にソース電極層１０を形成するとともに、
半導体基板１の裏面にドレイン電極層１１を形成して、
図５に示すトレンチゲート型ＳｉＣパワーＭＯＳＦＥＴ
を完成させる。
【０００７】
【発明が解決しようとする課題】この種の半導体装置の
製造方法においては、通常、ウェハには、結晶方位を決
定するためのオリエーテンションフラットが形成されて
おり、このオリエーテンションフラットを利用して、Ｓ
ｉＣ基板の結晶方位とマスクパターン方位を合わせ、Ｍ
ＯＳＦＥＴのチャネル面の方位を正確に合わせるように
している。
製造方法においては、通常、ウェハには、結晶方位を決
定するためのオリエーテンションフラットが形成されて
おり、このオリエーテンションフラットを利用して、Ｓ
ｉＣ基板の結晶方位とマスクパターン方位を合わせ、Ｍ
ＯＳＦＥＴのチャネル面の方位を正確に合わせるように
している。
【０００８】しかしながら、オリエーテンションフラッ
トには、例えば±１０°の誤差があり、このため、結晶
方位の合わせ誤差が大きくなるという問題がある。上記
したトレンチゲート型ＳｉＣパワーＭＯＳＦＥＴにおい
ては、トレンチ６の側面が＜１１２−０＞方向に形成さ
れるが、上記した結晶方位の合わせ誤差によりトレンチ
６の側面方向にずれが生じると、電子の移動度が変化
し、性能が低下する。
トには、例えば±１０°の誤差があり、このため、結晶
方位の合わせ誤差が大きくなるという問題がある。上記
したトレンチゲート型ＳｉＣパワーＭＯＳＦＥＴにおい
ては、トレンチ６の側面が＜１１２−０＞方向に形成さ
れるが、上記した結晶方位の合わせ誤差によりトレンチ
６の側面方向にずれが生じると、電子の移動度が変化
し、性能が低下する。
【０００９】そこで、本発明は、オリエーテンションフ
ラットを用いることなく、ＳｉＣ基板の結晶方位を精度
よく決めることができるようにすることを目的とする。
ラットを用いることなく、ＳｉＣ基板の結晶方位を精度
よく決めることができるようにすることを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、ＳｉＣよりなる
半導体基板（１）の表面にエピタキシャル層（２、３）
が形成されてなるＳｉＣ基板において、ＳｉＣの結晶方
位に準じた結晶面により囲まれた結晶欠陥（４）がエピ
タキシャル層に形成されていることを特徴としている。
め、請求項１に記載の発明においては、ＳｉＣよりなる
半導体基板（１）の表面にエピタキシャル層（２、３）
が形成されてなるＳｉＣ基板において、ＳｉＣの結晶方
位に準じた結晶面により囲まれた結晶欠陥（４）がエピ
タキシャル層に形成されていることを特徴としている。
【００１１】上記した結晶欠陥は、ＳｉＣの結晶方位に
準じた結晶面により囲まれているので、その結晶面を用
いることによりＳｉＣ基板の結晶方位を精度よく決める
ことができる。この場合、請求項２に記載の発明のよう
に、結晶欠陥は、半導体基板に機械的加工によって形成
された窪み（１ｂ）によりエピタキシャル層の形成時に
生成されたものとすることができる。
準じた結晶面により囲まれているので、その結晶面を用
いることによりＳｉＣ基板の結晶方位を精度よく決める
ことができる。この場合、請求項２に記載の発明のよう
に、結晶欠陥は、半導体基板に機械的加工によって形成
された窪み（１ｂ）によりエピタキシャル層の形成時に
生成されたものとすることができる。
【００１２】請求項３に記載の発明においては、ＳｉＣ
よりなる半導体基板（１）の表面にエピタキシャル層
（２、３）が形成されてなるＳｉＣ基板において、半導
体基板の表面に窪み（１ａ）が形成されており、この窪
みの内面に形成されたエピタキシャル層が、ＳｉＣの結
晶方位に準じた結晶面を有することを特徴としている。
従って、窪みの内面に形成されたエピタキシャル層の結
晶面を用いることによりＳｉＣ基板の結晶方位を精度よ
く決めることができる。
よりなる半導体基板（１）の表面にエピタキシャル層
（２、３）が形成されてなるＳｉＣ基板において、半導
体基板の表面に窪み（１ａ）が形成されており、この窪
みの内面に形成されたエピタキシャル層が、ＳｉＣの結
晶方位に準じた結晶面を有することを特徴としている。
従って、窪みの内面に形成されたエピタキシャル層の結
晶面を用いることによりＳｉＣ基板の結晶方位を精度よ
く決めることができる。
【００１３】この場合、窪みの形状としては、請求項４
に記載の丸形形状のもの、あるいは請求項５に記載の対
辺が平行な多角形とすることができる。また、エピタキ
シャル層としては、請求項６に記載の発明のように、半
導体基板と同一導電型の第１のエピタキシャル層（２）
と、逆導電型の第２のエピタキシャル層（３）から構成
することができる。このような２層のエピタキシャル層
を用いることにより、例えばトレンチゲート型のＳｉＣ
パワーＭＯＳＦＥＴのような縦型パワーＭＯＳＦＥＴの
製造に用いることができる。
に記載の丸形形状のもの、あるいは請求項５に記載の対
辺が平行な多角形とすることができる。また、エピタキ
シャル層としては、請求項６に記載の発明のように、半
導体基板と同一導電型の第１のエピタキシャル層（２）
と、逆導電型の第２のエピタキシャル層（３）から構成
することができる。このような２層のエピタキシャル層
を用いることにより、例えばトレンチゲート型のＳｉＣ
パワーＭＯＳＦＥＴのような縦型パワーＭＯＳＦＥＴの
製造に用いることができる。
【００１４】請求項７に記載の発明においては、ＳｉＣ
よりなる半導体基板（１）の表面に窪み（１ａ、１ｂ）
を形成する工程と、半導体基板の表面にエピタキシャル
層（２、３）を形成し、前記窪みによりＳｉＣの結晶方
位に準じた結晶面を生成させる工程とを有して、ＳｉＣ
基板を製造することを特徴としている。この場合、窪み
が小さければ、請求項１に記載の発明のように結晶欠陥
（４）を形成することができ、窪みが大きければ請求項
３に記載の発明のように窪み内にエピタキシャル層によ
る結晶面を形成することができる。
よりなる半導体基板（１）の表面に窪み（１ａ、１ｂ）
を形成する工程と、半導体基板の表面にエピタキシャル
層（２、３）を形成し、前記窪みによりＳｉＣの結晶方
位に準じた結晶面を生成させる工程とを有して、ＳｉＣ
基板を製造することを特徴としている。この場合、窪み
が小さければ、請求項１に記載の発明のように結晶欠陥
（４）を形成することができ、窪みが大きければ請求項
３に記載の発明のように窪み内にエピタキシャル層によ
る結晶面を形成することができる。
【００１５】請求項８に記載の発明においては、結晶面
により囲まれた形状が多角形になる２つのマーカー
（Ｍ）の結晶面を用いてＳｉＣ基板の結晶方位を決定す
ることを特徴としている。２つのマーカー（Ｍ）の結晶
面を用いることによりＳｉＣ基板の結晶方位を精度よく
決定することができる。
により囲まれた形状が多角形になる２つのマーカー
（Ｍ）の結晶面を用いてＳｉＣ基板の結晶方位を決定す
ることを特徴としている。２つのマーカー（Ｍ）の結晶
面を用いることによりＳｉＣ基板の結晶方位を精度よく
決定することができる。
【００１６】また、請求項９に記載の発明のように、エ
ピタキシャル層の表面において対向する両側それぞれに
マーカーを等間隔で複数形成しておき、１辺が略同一線
上にある２つのマーカーの結晶面を用いてＳｉＣ基板の
結晶方位を決定するようにすれば、一層、結晶方位を精
度よく決定することができる。
ピタキシャル層の表面において対向する両側それぞれに
マーカーを等間隔で複数形成しておき、１辺が略同一線
上にある２つのマーカーの結晶面を用いてＳｉＣ基板の
結晶方位を決定するようにすれば、一層、結晶方位を精
度よく決定することができる。
【００１７】
（第１実施形態）本発明の第１実施形態に係るＳｉＣ基
板１００の形成方法について説明する。まず、図１
（ａ）に示すように、表面の面方位が（０００１−）カ
ーボン面であるｎ+ 型単結晶ＳｉＣの半導体基板１を用
意し、フォトリソグラフィ工程を用いて、半導体基板１
の表面に複数の窪み１ａを形成する。この後、ＣＶＤ法
を用いてｎ型エピタキシャル層２とｐ型エピタキシャル
層３を順次積層し、ＳｉＣ基板１００を形成する。
板１００の形成方法について説明する。まず、図１
（ａ）に示すように、表面の面方位が（０００１−）カ
ーボン面であるｎ+ 型単結晶ＳｉＣの半導体基板１を用
意し、フォトリソグラフィ工程を用いて、半導体基板１
の表面に複数の窪み１ａを形成する。この後、ＣＶＤ法
を用いてｎ型エピタキシャル層２とｐ型エピタキシャル
層３を順次積層し、ＳｉＣ基板１００を形成する。
【００１８】図２（ａ）に、ＳｉＣ基板１００の上面図
を示す。上記した図１（ａ）の工程では、半導体基板１
の対向する両側それぞれに、６０°の角度範囲内で複数
の窪み１ａが１°毎の等間隔で形成されており、ｎ型エ
ピタキシャル層２、ｐ型エピタキシャル層３を積層した
ときに、それぞれの窪み１ａ内に形成されたｎ型エピタ
キシャル層２、ｐ型エピタキシャル層３は、ＳｉＣの結
晶方位に準じた結晶面（晶壁）を有する。
を示す。上記した図１（ａ）の工程では、半導体基板１
の対向する両側それぞれに、６０°の角度範囲内で複数
の窪み１ａが１°毎の等間隔で形成されており、ｎ型エ
ピタキシャル層２、ｐ型エピタキシャル層３を積層した
ときに、それぞれの窪み１ａ内に形成されたｎ型エピタ
キシャル層２、ｐ型エピタキシャル層３は、ＳｉＣの結
晶方位に準じた結晶面（晶壁）を有する。
【００１９】従って、ＳｉＣ基板１００の表面において
は、図２（ａ）に示すように、結晶面により囲まれた形
状が六角形になる複数のマーカーＭが、ＳｉＣ基板１０
０の対向する両側それぞれに等間隔で形成されることに
なる。この場合、図２（ｂ）に示すように、マーカーＭ
の６つの結晶面Ｍ1 〜Ｍ6 のうち結晶面Ｍ1 は（１１−
００）面となる。
は、図２（ａ）に示すように、結晶面により囲まれた形
状が六角形になる複数のマーカーＭが、ＳｉＣ基板１０
０の対向する両側それぞれに等間隔で形成されることに
なる。この場合、図２（ｂ）に示すように、マーカーＭ
の６つの結晶面Ｍ1 〜Ｍ6 のうち結晶面Ｍ1 は（１１−
００）面となる。
【００２０】そして、図中のＡ−Ａ線で示すように、六
角形の１辺が略同一線上にある２つのマーカーの結晶面
Ｍ1 を用いてＳｉＣ基板１００の結晶方位を決定する。
なお、１つのマーカーＭを用いて結晶方位を決定するこ
ともできるが、マーカーＭ自体はサイズが小さいため、
ＳｉＣ基板１００の両側に形成された２つのマーカーを
用いることにより、結晶方位決定の精度を上げることが
できる。この場合、マーカーＭが１°毎の等間隔で形成
されているため、結晶方位の合わせ誤差を±１°にする
ことができる。
角形の１辺が略同一線上にある２つのマーカーの結晶面
Ｍ1 を用いてＳｉＣ基板１００の結晶方位を決定する。
なお、１つのマーカーＭを用いて結晶方位を決定するこ
ともできるが、マーカーＭ自体はサイズが小さいため、
ＳｉＣ基板１００の両側に形成された２つのマーカーを
用いることにより、結晶方位決定の精度を上げることが
できる。この場合、マーカーＭが１°毎の等間隔で形成
されているため、結晶方位の合わせ誤差を±１°にする
ことができる。
【００２１】このようにして結晶方位が決定されたＳｉ
Ｃ基板１００を用いて、図７以後の工程により、トレン
チゲート型ＳｉＣパワーＭＯＳＦＥＴを製造するように
すれば、トレンチ６の側面が＜１１２−０＞方向に精度
よく形成されるため、ＭＯＳＦＥＴの性能を良好にする
ことができる。なお、本実施形態において、窪み１ａ
は、長方形に限らず、正方形、菱形、平行四辺形、六角
形等の対辺が平行な多角形を用いることができ、また、
円、楕円等の丸形形状のものも用いることができる。
Ｃ基板１００を用いて、図７以後の工程により、トレン
チゲート型ＳｉＣパワーＭＯＳＦＥＴを製造するように
すれば、トレンチ６の側面が＜１１２−０＞方向に精度
よく形成されるため、ＭＯＳＦＥＴの性能を良好にする
ことができる。なお、本実施形態において、窪み１ａ
は、長方形に限らず、正方形、菱形、平行四辺形、六角
形等の対辺が平行な多角形を用いることができ、また、
円、楕円等の丸形形状のものも用いることができる。
【００２２】また、トレンチゲート型ＳｉＣパワーＭＯ
ＳＦＥＴのソース・ドレイン間耐圧は、ｎ型エピタキシ
ャル層２、ｐ型エピタキシャル層３の膜厚ｔに依存する
ので、耐圧設定上、膜厚ｔの精度を上げる必要がある。
この場合、窪み１ａと結晶面Ｍ1 間の距離ｌと膜厚ｔと
の間には一定の比率関係があるので、距離ｌを測定すれ
ば、ｔ＝ａ×ｌ（但し、ａは定数で３〜１０の値）によ
り、膜厚ｔを得ることができる。
ＳＦＥＴのソース・ドレイン間耐圧は、ｎ型エピタキシ
ャル層２、ｐ型エピタキシャル層３の膜厚ｔに依存する
ので、耐圧設定上、膜厚ｔの精度を上げる必要がある。
この場合、窪み１ａと結晶面Ｍ1 間の距離ｌと膜厚ｔと
の間には一定の比率関係があるので、距離ｌを測定すれ
ば、ｔ＝ａ×ｌ（但し、ａは定数で３〜１０の値）によ
り、膜厚ｔを得ることができる。
【００２３】さらに、トレンチ６はｐ型エピタキシャル
層３を貫通しｎ型エピタキシャル層２に達する深さにす
る必要があるため、ｐ型エピタキシャル層３の膜厚を知
る必要がある。この場合、ｎ型エピタキシャル層２を形
成した後に、結晶面と窪み１ａとの距離ｌ1 を測定し、
さらにｐ型エピタキシャル層３を形成した後に、結晶面
と窪み１ａとの距離ｌを測定すれば、ｌ−ｌ1 により、
ｐ型エピタキシャル層３の膜厚を知ることができる。 （第２実施形態）本発明の第２実施形態に係るＳｉＣ基
板１００の形成方法について説明する。
層３を貫通しｎ型エピタキシャル層２に達する深さにす
る必要があるため、ｐ型エピタキシャル層３の膜厚を知
る必要がある。この場合、ｎ型エピタキシャル層２を形
成した後に、結晶面と窪み１ａとの距離ｌ1 を測定し、
さらにｐ型エピタキシャル層３を形成した後に、結晶面
と窪み１ａとの距離ｌを測定すれば、ｌ−ｌ1 により、
ｐ型エピタキシャル層３の膜厚を知ることができる。 （第２実施形態）本発明の第２実施形態に係るＳｉＣ基
板１００の形成方法について説明する。
【００２４】まず、図３（ａ）に示すように、表面の面
方位が（０００１−）カーボン面であるｎ+ 型単結晶Ｓ
ｉＣの半導体基板１を用意し、機械的加工によって窪み
１ｂを形成する。例えば、ダイヤペンによりノッチを形
成する。この後、ＣＶＤ法を用いてｎ型エピタキシャル
層２とｐ型エピタキシャル層３を順次積層し、ＳｉＣ基
板１００を形成する。このエピタキシャル層２、３の形
成時に、窪み１ｂによりＳｉＣの結晶方位に準じた結晶
面により囲まれた結晶欠陥４が生成される。
方位が（０００１−）カーボン面であるｎ+ 型単結晶Ｓ
ｉＣの半導体基板１を用意し、機械的加工によって窪み
１ｂを形成する。例えば、ダイヤペンによりノッチを形
成する。この後、ＣＶＤ法を用いてｎ型エピタキシャル
層２とｐ型エピタキシャル層３を順次積層し、ＳｉＣ基
板１００を形成する。このエピタキシャル層２、３の形
成時に、窪み１ｂによりＳｉＣの結晶方位に準じた結晶
面により囲まれた結晶欠陥４が生成される。
【００２５】図４に、このようにして形成されたＳｉＣ
基板１００の上面図を示す。結晶欠陥４は、上面から見
た場合、図４に示すように、結晶面により囲まれた形状
が六角形になるマーカーＭとなる。なお、本実施形態に
おいても、図３（ａ）の工程で、半導体基板１の対向す
る両側それぞれに、６０°の角度範囲内で複数の窪み１
ｂが１°毎の等間隔で形成されているため、第１実施形
態と同様、ＳｉＣ基板１００両側６０°の角度範囲内で
複数のマーカーＭが形成される。
基板１００の上面図を示す。結晶欠陥４は、上面から見
た場合、図４に示すように、結晶面により囲まれた形状
が六角形になるマーカーＭとなる。なお、本実施形態に
おいても、図３（ａ）の工程で、半導体基板１の対向す
る両側それぞれに、６０°の角度範囲内で複数の窪み１
ｂが１°毎の等間隔で形成されているため、第１実施形
態と同様、ＳｉＣ基板１００両側６０°の角度範囲内で
複数のマーカーＭが形成される。
【００２６】従って、第１実施形態と同様、六角形の１
辺が略同一線（図４中のＡ−Ａ線）上になる２つのマー
カーの結晶面を用いて、ＳｉＣ基板１００の結晶方位を
決定することができる。上述した第１、第２実施形態の
ように、ＳｉＣ基板１００に複数のマーカーＭを形成し
て結晶方位を決定するようにすれば、ＳｉＣ基板１００
にオリエーテンションフラットを形成することが不要に
なるため、コスト的にも大きなメリットがある。
辺が略同一線（図４中のＡ−Ａ線）上になる２つのマー
カーの結晶面を用いて、ＳｉＣ基板１００の結晶方位を
決定することができる。上述した第１、第２実施形態の
ように、ＳｉＣ基板１００に複数のマーカーＭを形成し
て結晶方位を決定するようにすれば、ＳｉＣ基板１００
にオリエーテンションフラットを形成することが不要に
なるため、コスト的にも大きなメリットがある。
【００２７】なお、本明細書において、六方晶系ＳｉＣ
の面方位等を表す場合、本来ならば図面に示すように所
要の数字の上にバーを付した表現をとるべきであるが、
表現手段に制約があるため、所要の数字の上にバーを付
す表現の代わりに、所要数字の後ろに「−」を付して表
現している。また、六方晶系の半導体基板１としては、
４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣの結晶型のものを用いるこ
とができ、また、六方晶系に限らず立方晶系の半導体基
板（例えば３Ｃ−ＳｉＣ）を用いることもできる。
の面方位等を表す場合、本来ならば図面に示すように所
要の数字の上にバーを付した表現をとるべきであるが、
表現手段に制約があるため、所要の数字の上にバーを付
す表現の代わりに、所要数字の後ろに「−」を付して表
現している。また、六方晶系の半導体基板１としては、
４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣの結晶型のものを用いるこ
とができ、また、六方晶系に限らず立方晶系の半導体基
板（例えば３Ｃ−ＳｉＣ）を用いることもできる。
【００２８】さらに、上述した第１、第２実施形態で
は、半導体基板１上に２つのエピタキシャル層２、３を
形成するものを示したが、１つのエピタキシャル層を形
成して半導体装置を製造する場合にも本発明を適用する
ことができる。
は、半導体基板１上に２つのエピタキシャル層２、３を
形成するものを示したが、１つのエピタキシャル層を形
成して半導体装置を製造する場合にも本発明を適用する
ことができる。
【図１】本発明の第１実施形態に係るＳｉＣ基板１００
の形成工程を示す図である。
の形成工程を示す図である。
【図２】図１に示す工程により形成されたＳｉＣ基板１
００の上面図である。
００の上面図である。
【図３】本発明の第２実施形態に係るＳｉＣ基板１００
の形成工程を示す図である。
の形成工程を示す図である。
【図４】図３に示す工程により形成されたＳｉＣ基板１
００の上面図である。
００の上面図である。
【図５】トレンチゲート型ＳｉＣパワーＭＯＳＦＥＴの
断面構成を示す図である。
断面構成を示す図である。
【図６】図５に示すトレンチゲート型ＳｉＣパワーＭＯ
ＳＦＥＴの製造工程を説明するための断面図である。
ＳＦＥＴの製造工程を説明するための断面図である。
【図７】図６に続く製造工程を説明するための断面図で
ある。
ある。
【図８】図７に続く製造工程を説明するための断面図で
ある。
ある。
【図９】図８に続く製造工程を説明するための断面図で
ある。
ある。
【図１０】図９に続く製造工程を説明するための断面図
である。
である。
【符号の説明】 １…ｎ+ 型単結晶半導体基板、１ａ、１ｂ…窪み、２…
ｎ- 型エピタキシャル層、３…ｐ型エピタキシャル層、
４…結晶欠陥、５…ソース領域、６…トレンチ、７…ゲ
ート熱酸化膜、８…ゲート電極層、１０…ソース電極
層、１１…ドレイン電極層、１００…ＳｉＣ基板。
ｎ- 型エピタキシャル層、３…ｐ型エピタキシャル層、
４…結晶欠陥、５…ソース領域、６…トレンチ、７…ゲ
ート熱酸化膜、８…ゲート電極層、１０…ソース電極
層、１１…ドレイン電極層、１００…ＳｉＣ基板。
Claims (9)
- 【請求項１】 炭化珪素よりなる半導体基板（１）の表
面にエピタキシャル層（２、３）が形成されてなる炭化
珪素基板において、 炭化珪素の結晶方位に準じた結晶面により囲まれた結晶
欠陥（４）が前記エピタキシャル層に形成されているこ
とを特徴とする炭化珪素基板。 - 【請求項２】 前記結晶欠陥は、前記半導体基板に機械
的加工によって形成された窪み（１ｂ）により前記エピ
タキシャル層の形成時に生成されたものであることを特
徴とする請求項１に記載の炭化珪素基板。 - 【請求項３】 炭化珪素よりなる半導体基板（１）の表
面にエピタキシャル層（２、３）が形成されてなる炭化
珪素基板において、 前記半導体基板の表面に窪み（１ａ）が形成されてお
り、この窪みの内面に形成された前記エピタキシャル層
が、炭化珪素の結晶方位に準じた結晶面を有することを
特徴とする炭化珪素基板。 - 【請求項４】 前記窪みの形状は、丸形形状であること
を特徴とする請求項３に記載の炭化珪素基板。 - 【請求項５】 前記窪みの形状は、対辺が平行な多角形
であることを特徴とする請求項３に記載の炭化珪素基
板。 - 【請求項６】 前記エピタキシャル層は、前記半導体基
板の表面に形成され前記半導体基板と同一導電型の第１
のエピタキシャル層（２）と、この第１のエピタキシャ
ル層の表面に形成され前記第１のエピタキシャル層と逆
導電型の第２のエピタキシャル層（３）からなることを
特徴とする請求項１乃至５のいずれか１つに記載の炭化
珪素基板。 - 【請求項７】 炭化珪素よりなる半導体基板（１）の表
面に窪み（１ａ、１ｂ）を形成する工程と、 前記半導体基板の表面にエピタキシャル層（２、３）を
形成し、前記窪みにより炭化珪素の結晶方位に準じた結
晶面を生成させる工程とを有することを特徴とする炭化
珪素基板の製造方法。 - 【請求項８】 請求項１乃至６のいずれか１つに記載の
炭化珪素基板の結晶方位を決定する方法であって、 前記エピタキシャル層の表面において前記結晶面により
囲まれた形状が多角形になるマーカー（Ｍ）が少なくと
も２つ形成されており、少なくとも２つのマーカーの結
晶面を用いて前記炭化珪素基板の結晶方位を決定するこ
とを特徴とする炭化珪素基板の結晶方位決定方法。 - 【請求項９】 前記エピタキシャル層の表面において対
向する両側それぞれに前記マーカーが等間隔で複数形成
されており、１辺が略同一線上にある２つのマーカーの
結晶面を用いて前記炭化珪素基板の結晶方位を決定する
ことを特徴とする請求項８に記載の炭化珪素基板の結晶
方位決定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27513296A JPH10120497A (ja) | 1996-10-17 | 1996-10-17 | 炭化珪素基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27513296A JPH10120497A (ja) | 1996-10-17 | 1996-10-17 | 炭化珪素基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10120497A true JPH10120497A (ja) | 1998-05-12 |
Family
ID=17551150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27513296A Pending JPH10120497A (ja) | 1996-10-17 | 1996-10-17 | 炭化珪素基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10120497A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194283A (ja) * | 2006-01-17 | 2007-08-02 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| WO2013161450A1 (ja) * | 2012-04-27 | 2013-10-31 | 富士電機株式会社 | 炭化珪素半導体素子の製造方法 |
| WO2014054228A1 (ja) * | 2012-10-02 | 2014-04-10 | 株式会社デンソー | 炭化珪素半導体基板およびその製造方法 |
| JP2018037560A (ja) * | 2016-08-31 | 2018-03-08 | 富士電機株式会社 | 炭化珪素半導体基体、炭化珪素半導体基体の結晶軸合わせ方法および炭化珪素半導体装置の製造方法 |
| JP2019056726A (ja) * | 2017-09-19 | 2019-04-11 | 株式会社デンソー | 炭化珪素半導体基板およびそれを用いた炭化珪素半導体装置の製造方法 |
| CN109957838A (zh) * | 2017-12-22 | 2019-07-02 | 昭和电工株式会社 | SiC锭的制造方法 |
| JP2020202288A (ja) * | 2019-06-10 | 2020-12-17 | 昭和電工株式会社 | ＳｉＣエピタキシャルウェハ、ＳｉＣ基板及びＳｉＣエピタキシャルウェハの評価方法、及びＳｉＣデバイスの製造方法 |
-
1996
- 1996-10-17 JP JP27513296A patent/JPH10120497A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194283A (ja) * | 2006-01-17 | 2007-08-02 | Fuji Electric Holdings Co Ltd | 半導体装置 |
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| JP2020202288A (ja) * | 2019-06-10 | 2020-12-17 | 昭和電工株式会社 | ＳｉＣエピタキシャルウェハ、ＳｉＣ基板及びＳｉＣエピタキシャルウェハの評価方法、及びＳｉＣデバイスの製造方法 |
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