DE10136503B4

DE10136503B4 - Abtastverstärkerschaltung und Ausgabedatenverstärker eines Halbleiterbauelementes

Info

Publication number: DE10136503B4
Application number: DE10136503A
Authority: DE
Inventors: Jong-hyoung Suwon Lim; Kyoung-woo Suwon Kang; Dong-ho Suwon Hyun
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2000-08-09
Filing date: 2001-07-20
Publication date: 2007-04-05
Anticipated expiration: 2021-07-21
Also published as: JP3979802B2; US6617885B2; KR100360405B1; KR20020012861A; US20020021147A1; JP2002135089A; DE10136503A1

Abstract

Integrierte Abtastverstärkerschaltung mit
– einem Paar von Eingangs-Differenzsignalleitungen (IN, INB) und einem Paar von Ausgangs-Differenzsignalleitungen (CSAO, CSAOB) und
– einem Stromverstärker (110) mit einer elektrisch an das Paar von Eingangs-Differenzsignalleitungen gekoppelten Eingangsstufe und einer elektrisch an das Paar von Ausgangs-Differenzsignalleitungen gekoppelten Ausgangsstufe, wobei die Eingangsstufe und/oder die Ausgangsstufe des Stromverstärkers (110) auf ein erstes Steuersignal (XCON) ansprechen, welches die Verstärkung des Stromverstärkers verringert, wenn es wirkt,
dadurch gekennzeichnet, dass
– die Eingangsstufe eine Lastschaltung (112) aufweist, die elektrisch an das Paar von Eingangs-Differenzsignalleitungen und eine erste Referenzsignalleitung gekoppelt ist und auf das erste Steuersignal und ein zweites Steuersignal (READB) anspricht, wobei während eines Abtast- und Verstärkungszeitintervalls die Impedanz einer von der Lastschaltung bereitgestellten Last für das Paar von Eingangs-Differenzsignalleitungen von einem Pegel, wenn das zweite Steuersignal wirkt und das erste Steuersignal nicht wirkt, auf einen demgegenüber höheren Pegel ansteigt, wenn das erste und das zweite Steuersignal...

Description

Die Erfindung bezieht sich auf eine integrierte Abtastverstärkerschaltung nach dem Oberbegriff des Anspruchs 1 und auf einen zugehörigen Ausgabedatenverstärker für ein Halbleiterbauelement.

Entsprechend dem gegenwärtigen Trend hin zu hoher Leistungsfähigkeit und Miniaturisierung wurde die Betriebsgeschwindigkeit von Halbleiterspeicherbauelementen deutlich gesteigert, während die Gesamtabmessung dieser Bauelemente reduziert wurde. Das Abtasten und Verstärken von Daten, die in diesen Speicherbauelementen gespeichert sind, ist typischerweise eine der Hauptfunktionen, die von diesen Bauelementen ausgeführt werden. Da die meisten Halbleiterspeicherbauelemente analoge Techniken zur Datenabtastung verwenden, ist es in hohem Maß wünschenswert, das Abtastverfahren zu optimieren, das in Verbindung mit diesen Hochgeschwindigkeits-Halbleiterspeicherbauelementen eingesetzt wird.

Ein herkömmlicher Datenverstärker besitzt typischerweise eine feste Verstärkung während des normalen Betriebs des Halbleiterspeicherbauelementes. Es gibt auch einige herkömmliche Datenverstärker mit einer Verstärkung, die je nach Betriebsart des Halbleiterspeicherbauelementes variiert. Dabei ist es wegen Änderungen im Pegel und in der Phase des einem Datenverstärker zugeführten Eingangspotentials schwierig, einen stabilen Ausgangssignalverlauf zu erzeugen. Im allgemeinen liegt das Frequenzband eines Datenverstärkers in der Größenordnung von einigen Hundert Megahertz (MHz). Daher müssen das Eingangspotential und die Impedanz geeignet berücksichtigt werden. Wenn eine Fehlanpassung zwischen diesen Faktoren vorliegt, kann sich die Ausgangsverstärkung reduzieren, und/oder der Ausgangssignalverlauf kann oszillieren. Dies kann die Betriebsgeschwindigkeit eines Halbleiterbauelementes herabsetzen, und es können ungültige Daten resultieren. Außerdem wird mit weiterer Verringerung der Abmessung dieser Halbleiterbauelemente der Abstand zwischen Übertragungsleitungen für Eingangssignale typischerweise geringer, was das Auftreten von Rauschen aufgrund von Übersprechen zwischen benachbarten Übertragungsleitungen verursachen kann, und dies erhöht die Gefahr, dass ungültige Daten abgegeben werden.

In dem Zeitschriftenaufsatz K. Lee et al., Low-Voltage, High-Speed Circuit Designs for Gigabit DRAM's, IEEE Journal of Solid-State Circuits, Band 32, Nr. 5, Mai 1997, S. 642 ist eine gattungsgemäße integrierte Abtastverstärkerschaltung vom kreuzgekoppelten Stromspiegeltyp beschrieben, bei der die Ausgangsstufe eines Stromverstärkers und speziell zwei Lasttransistoren derselben auf ein Steuersignal ansprechen und dazu dienen, eine Selbsteinstellung der Ausgangslastimpedanz zu bewirken und temperaturabhängige Ausgangssignalschwankungen zu minimieren, um auf diese Weise die Verstärkung über einen weiten Temperaturbereich hinweg konstant zu halten.

In der Patentschrift US 4.464.590 ist ein Stromabtastverstärker mit einem einzelnen Eingang und einem einzelnen Ausgang für ein Speichersystem beschrieben, der eingangsseitig an ein Speicherelement des Speichersystems angekoppelt ist und ausgangsseitig einen für den Inhalt des Speicherelements indikativen Spannungszustand abgibt. Dieser Verstärker weist kaskadenförmig zwei Inverter-Gatestufen und eine ausgangs seitige, nicht-invertierende Pufferverstärkerstufe sowie zwei Rückkopplungsmittel auf, die in die zweite Inverter-Gatestufe bzw. die Pufferverstärkerstufe eingekoppelt sind.

In der Patentschrift US 5.347.183 ist ein Abtastverstärker für ein komplementäres Signalleitungspaar mit zwei parallelen Differenzverstärkerstufen und einer Spannungshubbegrenzerstufe beschrieben, wobei letztere durch einen Widerstand oder durch einen von einer festen Gleichspannung gesteuerten MOS-Transistor oder durch ein diodenverschaltetes, vom differentiellen Ausgangssignalpaar gesteuertes MOS-Transistorpaar gebildet ist.

Der Erfindung liegt als technisches Problem die Bereitstellung einer integrierten Abtastverstärkerschaltung und eines Ausgabedatenverstärkers eines Halbleiterbauelementes der eingangs genannten Art zugrunde, mit denen sich die oben genannten Schwierigkeiten herkömmlicher Komponenten dieser Art reduzieren lassen und insbesondere die oben erwähnte Gefahr der Erzeugung von Signaloszillationen deutlich verringert werden kann.

Die Erfindung löst dieses Problem durch die Bereitstellung einer integrierten Abtastverstärkerschaltung mit den Merkmalen des Anspruchs 1 oder 4 und eines Ausgabedatenverstärkers mit den Merkmalen des Anspruchs 5 oder 13.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte Ausführungsformen der Erfindung sowie ein zu deren besserem Verständnis aufgenommenes herkömmliches Ausführungsbeispiel sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Dabei zeigen:
1 ein Schaltbild eines erfindungsgemäßen Abtastverstärkers eines Halbleiterbauelementes,
2 ein Ablaufdiagramm mit Signalverläufen, die zu Signalen des Abtastverstärkers von 1 gehören,
3 ein Schaltbild eines herkömmlichen Ausgabedatenverstärkers eines Halbleiterbauelementes,
4 ein Ablaufdiagramm mit Signalverläufen, die zu Signalen des herkömmlichen Ausgabedatenverstärkers von 3 gehören,
5 ein Schaltbild eines weiteren erfindungsgemäßen Abtastverstärkers,
6 ein Schaltbild noch eines weiteren erfindungsgemäßen Abtastverstärkers und
7 ein Schaltbild einer im erfindungsgemäßen Abtastverstärker verwendeten Erzeugungseinheit.
Der in 1 gezeigte Abtastverstärker umfasst ein Paar von Eingangs-Differenzsignalleitungen IN, INB, eine Eingangs-Stromverstärkungseinheit 110, d.h., einen Stromverstärker, und eine Pufferverstärkungseinheit 120. Die Eingangs-Stromverstärkungseinheit 110 kann Daten, die auf dem Eingangs-Differenzsignalleitungspaar IN, INB empfangen werden, in Abhängigkeit von einem Abtastverstärker-Freigabesignal SAEN abtasten und verstärken. Das Abtastverstärker-Freigabesignal SAEN ist ein Signal, das aktiviert wird, wenn das Halbleiterbauelement in einen Lesemodus geht. Die Pufferverstärkungseinheit 120 tastet die Spannungspegeldifferenz von Daten, die von der Eingangs-Stromverstärkungseinheit 110 auf einem Paar von Ausgangs-Differenzsignalleitungen CSAO, CSAOB abgegeben werden, ab und verstärkt selbige.
Die Eingangs-Stromverstärkungseinheit 110 kann beispielsweise eine Lastschaltung 112, einen ersten und zweiten Ausgabetransistor PA1, PA2, einen ersten und zweiten Lastwiderstand RA1, RA2 sowie ein Schaltelement SWA beinhalten. Die Lastschaltung 112 kann die Menge an durch die Eingangs-Stromverstärkungseinheit 110 fließendem Strom IA1, IA2 steuern. Mit anderen Worten kann die Menge an durch die Eingangs-Stromverstärkungseinheit 110 fließendem Strom IA1, IA2 in Abhängigkeit von der Impedanz der Lastschaltung 112 variieren.
Die Lastschaltung 112 kann beispielsweise mit einem ersten bis vierten Lasttransistor PL1, PL2, PL3, PL4 ausgerüstet sein. Die Transistoren PL1 bis PL4 können beispielsweise als PMOS-Transistoren mit gleichartigen elektrischen Eigenschaften implementiert sein. Sie sind mit den anderen Komponenten der Lastschaltung 112 gekoppelt, speziell mit einer Speisespannung VCC und den Eingangs-Differenzsignalleitungen IN, INB, wie in 1 gezeigt. An die Gate-Elektrode des ersten und des vierten Lasttransistors PL1, PL4 wird ein erstes Steuersignal XCON angelegt, während an die Gate-Elektrode des zweiten und des dritten Lasttransistors PL2, PL3 ein zweites Steuersignal READB angelegt wird.
Der erste und der zweite Ausgabetransistor PA1, PA2 können als PMOS-Transistoren mit gleichartigen elektrischen Eigenschaften implementiert sein. Sie sind mit dem Paar von Eingangs-Differenzsignalleitungen INB, IN und mit Ausgangsknoten NA2, NA1 der Eingangs-Spannungsverstärkungseinheit 110 verbunden, wie in 1 gezeigt.
Weiter ist aus 1 ersichtlich, dass Anschlüsse auf der einen Seite des ersten und zweiten Lastwiderstands RA1, RA2, welche denselben Widerstandswert haben können, mit jeweils einem der Ausgangsknoten NA2, NA1 verbunden sind, während Anschlüsse auf der anderen Seite derselben mit einem gemeinsamen Source-Knoten NCS verbunden sind. Das Schaltelement SWA kann als ein NMOS-Transistor implementiert sein, der an seiner Gate-Elektrode vom Abtastverstärker-Freigabesignal SAEN gesteuert wird. Die Drain-Elektrode des NMOS-Transistors SWA ist mit dem gemeinsamen Source-Knoten NCS verbunden, während seine Source-Elektrode an eine Massespannung VSS angeschlossen ist.
Die Verstärkung der oben erläuterten Eingangs-Stromverstärkungseinheit 110 kann durch die Dimensionierung der Transistoren und Widerstände festgelegt werden, die zum Aufbau der Eingangs-Stromverstärkungseinheit 110 verwendet werden. Beispielsweise kann die Verstärkung der Eingangs-Stromverstärkungseinheit 110 durch Erhöhen der Abmessung für den ersten und zweiten Ausgabetransistor PA1, PA2 gesteigert werden. Allerdings kann bei zu großer Abmessung des ersten und zweiten Ausgabetransistors PA1, PA2 eine Oszillation auf den Ausgangs-Differenzsignalleitungen CSAO, CSAOB auftreten, was die Wahrscheinlichkeit für das Ausgeben ungültiger Daten erhöht. Daher wird die Abmessung des ersten und zweiten Ausgabetransistors PA1, PA2 zweckmäßigerweise geeignet begrenzt, um solche Oszillationen zu vermeiden.
Die Erfindung stellt, um Oszillationen auf den Ausgangs-Differenzsignalleitungen CSAO CSAOB bei gleichzeitiger Aufrechterhaltung einer ausreichenden Verstärkung zu vermeiden, die Eingangs-Stromverstärkungseinheit 110 zur Verfügung, die im Verlauf eines normalen Datenlesevorgangs variierbare Verstärkungseigenschaften besitzt, z.B. eine erste Verstärkung während eines ersten Teils eines Abtast- und Verstärkungszeitintervalls und eine zweite Verstärkung während eines zweiten Teils des Abtast- und Verstärkungszeitintervalls. Eine ausführliche Beschreibung eines Stromverstärkers mit Verstärkungseigenschaften, die Oszillationen verhindern, ist in der US-Patentanmeldung Nr. 09/470.765 vom 23.12.1999 mit dem Titel „Current Sense Amplifiers Having Equalization Circuits Therein That Inhibit Signal Oscillations During Active Modes" enthalten, deren Inhalt insoweit durch Verweis hierin aufgenommen wird.
In einigen erfindungsgemäßen Ausführungsformen kann vorgesehen sein, die Last der Lastschaltung 112 zu steuern. Eine Möglichkeit zur Steuerung der Verstärkung der Eingangs-Stromverstärkungseinheit 110. besteht darin, die Transistoren der Lastschaltung 112 wahlweise leitend und sperrend zu schalten, um eine gewünschte Verstärkung zu erzeugen. Beispielsweise kann während eines ersten Teils eines Abtast- und Verstärkungszeitintervalls ein Spaltenauswahlleitungssignal CSL, auch kurz als Spaltenauswahlsignal bezeichnet, auf einem hohen Logikpegel aktiviert sein, und die Transistoren PL1 bis PL4 der Lastschaltung 112 sind sämtlich leitend geschaltet, um für den ersten Teil des Abtast- und Verstärkungszeitintervalls eine erste Verstärkung bereitzustellen. Während eines zweiten Teils des Abtast- und Verstärkungszeitintervalls ist das Spaltenauswahlleitungssig nal CSL auf einem niedrigen Logikpegel deaktiviert, und einige der Transistoren der Lastschaltung 112, beispielsweise der erste und vierte Lasttransistor PL1, PL4, sind sperrend geschaltet, um eine niedrigere, zweite Verstärkung für den zweiten Teil des Abtast- und Verstärkungszeitintervalls bereitzustellen, das auf den ersten Teil desselben folgt. Auf diese Weise wird eine Oszillation auf den Ausgangs-Differenzsignalleitungen CSAO, CSAOB durch temporäres Verringern der Verstärkung der Eingangs-Stromverstärkungseinheit 110 während des zweiten Teils des Abtast- und Verstärkungszeitintervalls verhindert.
Wie oben erläutert, wird zwecks Bereitstellung der ersten Verstärkung und der zweiten Verstärkung für die Eingangs-Stromverstärkungseinheit 110 an die Gate-Elektroden des ersten und vierten Lasttransistors PL1, PL4 ein erstes Steuersignal XCON angelegt, während an die Gate-Elektroden des zweiten und dritten Lasttransistors PL2, PL3 ein zweites Steuersignal READB angelegt wird. Mit anderen Worten wird die Lastschaltung 112 in eine durch das erste Steuersignal XCON gesteuerte erste Transistorgruppe und eine durch das zweite Steuersignal READB gesteuerte zweite Transistorgruppe unterteilt. Die Impedanz der Lastschaltung 112 wird daher durch das erste und das zweite Steuersignal XCON, READB gesteuert. Die Prozesse zur Steuerung der Impedanz der Lastschaltung 112 durch das erste und zweite Steuersignal XCON, READB und zur Steuerung der Verstärkung der Eingangs-Stromverstärkungseinheit 110 in Abhängigkeit von der Last werden unten unter Bezugnahme auf das Ablaufdiagramm von 2 näher erläutert.
Die Pufferverstärkungseinheit 120 kann gemäß 1 einen ersten bis vierten Lasttransistor PM1, PM2, MN1, MN2, einen ersten und zweiten Treibertransistor ND1, ND2 sowie ein Pufterschaltelement SWL enthalten. Der erste und der zweite Lasttransistor PM1, PM2 können als PMOS-Transistoren implementiert sein. Die Source-Elektroden des ersten und zweiten Lasttransistors PM1, PM2 sind an die Speisespannung VCC angeschlossen, während deren Drain-Elektroden an einen zweiten bzw. einen ersten Zwischenspeicherknoten NL2, NL1 angeschlossen sind. Ihre Gate- und Drain-Elektroden sind in der gezeigten Weise über Kreuz gekoppelt. Der dritte und vierte Lasttransistor MN1, MN2 können als NMOS-Transistoren implementiert sein. Die Drain-Elektroden des dritten und vier ten Lasttransistors MN1, MN2 sind mit dem ersten bzw. zweiten Zwischenspeicherknoten NL1, NL2 verbunden, und ihre Source-Elektroden sind mit der jeweiligen Drain-Elektrode des ersten bzw. zweiten Treibertransistors ND1, ND2 verbunden. Des weiteren sind ihre Gate- und Drain-Elektroden über Kreuz gekoppelt. Die Gate-Elektrode des ersten Lasttransistors PM1, die Gate-Elektrode des dritten Lasttransistors MN1, die Drain-Elektrode des zweiten Lasttransistors PM2 und die Drain-Elektrode des vierten Lasttransistors MN2 bilden folglich eine gemeinsame Anbindung an den ersten Zwischenspeicherknoten NL1. Die Gate-Elektrode des zweiten Lasttransistors PM2, die Gate-Elektrode des vierten Lasttransistors MN2, die Drain-Elektrode des ersten Lasttransistors PM1 und die Drain-Elektrode des dritten Lasttransistors MN1 bilden eine gemeinsame Anbindung an den zweiten Zwischenspeicherknoten NL2.
Die Gate-Elektroden des ersten und zweiten Treibertransistors ND1, ND2 sind mit den Ausgangsknoten NA1 bzw. NA2 verbunden. Die Drain-Elektroden des ersten und zweiten Treibertransistors ND1, ND2 sind mit den Source-Elektroden des dritten bzw. vierten Lasttransistors MN1, MN2 verbunden, und die Source-Elektroden des ersten und zweiten Treibertransistors ND1, ND2 sind gemeinsam an das Pufferschaltelement SWL gekoppelt. Das Pufterschaltelement SWL kann als ein NMOS-Transistor implementiert sein, der an seiner Gate-Elektrode durch ein Treibersignal LATCH für die Pufferverstärkungseinheit gesteuert werden kann. Dabei ist die Drain-Elektrode des NMOS-Transistors SWL gemeinsam mit den Source-Elektroden des ersten und zweiten Treibertransistors ND1, ND2 gekoppelt, und seine Source-Elektrode ist an die Massespannung VSS angeschlossen. Das Pufferschaltelement SWL steuert den Betrieb der Pufferverstärkungseinheit 120. Mit anderen Worten wird, wenn das Treibersignal LATCH der Pufferverstärkungseinheit auf einem hohen Logikpegel aktiviert ist, die Pufferverstärkungseinheit 120 freigegeben, während sie deaktiviert wird, wenn das zugehörige Treibersignal LATCH auf einem niedrigen Logikpegel deaktiviert ist.
Die Betriebsweise des erfindungsgemäßen Abtastverstärkers von 1 wird nun unter zusätzlicher Bezugnahme auf 2 erläutert, die ein Ablaufdiagramm mit Signalverläufen zeigt, welche zu Signalen des oben beschriebenen Abtastverstärkers von 1 gehören. Wenn ein Lesebefehls signal des Halbleiterspeicherbauelementes aktiviert wird, wird das Abtastverstärker-Freigabesignal SAEN auf einen hohen Logikpegel aktiviert. Wenn das Abtastverstärker-Freigabesignal SAEN aktiviert ist, ist das Schaltelement SWA leitend geschaltet. Des weiteren werden der zweite und dritte Lasttransistor PL2, PL3 in Abhängigkeit von einem komplementären Lesebefehlssignal READB leitend geschaltet, welches das zweite Steuersignal darstellt. In diesem Fall werden der erste und vierte Lasttransistor PL1, PL4 in Abhängigkeit vom ersten Steuersignal XCON leitend geschaltet. Auf diese Weise wird zwischen der Speisespannung VCC und der Massespannung VSS ein Strompfad gebildet.
Wenn das komplementäre Lesebefehlssignal READB, welches das zweite Steuersignal darstellt, auf hohen Logikpegel aktviert wird, wird der Pegel des Lesebefehlssignals niedrig. Daher ist, während die Eingangs-Stromverstärkungseinheit 110 Daten auf dem Paar von Eingangs-Differenzsignalleitungen IN, INB abtastet und verstärkt, das komplementäre Lesebefehlssignal READB auf niedrigem Logikpegel, so dass der zweite und dritte Lasttransistor PL2, PL3 während des gesamten Abtast- und Verstärkungszeitintervalls der Eingangs-Stromverstärkungseinheit 110 leitend geschaltet sind. Wenngleich diese Beschreibung einer erfindungsgemäßen Realisierung das komplementäre Signal READB des Lesebefehlssignals als das zweite Steuersignal verwendet, versteht es sich, dass in gleicher Weise direkt das Lesebefehlssignal hierfür verwendet werden kann.
Das erste Steuersignal XCON kann eine logische Summe (ODER) des komplementären Lesebefehlssignals READB und eines Verstärkungssteuersignals IOSEQ sein, wie in 1 gezeigt. Das Verstärkungssteuersignal IOSEQ wird, nachdem eine vorgegebene Zeitdauer TD nach Aktivierung eines Spaltenauswahldeaktivierungssignals CSLD verstrichen ist, welches die Zeitsteuerung der Deaktivierung des Spaltenauswahlsignals CSL bestimmt, auf hohen Pegel aktiviert und, wenn es für eine vorgegebene Zeitdauer TP aktiviert war, automatisch auf niedrigen Pegel deaktiviert. Es kann wünschenswert sein, dass das Verstärkungssteuersignal IOSEQ nach Aktivierung auf hohen Pegel während eines Intervalls a aktiviert bleibt, während dem sich das Spaltenauswahlsignal CSL auf niedrigem Pegel befindet. Außerdem kann es wünschenswert sein, das Verstärkungssteuersignal IOSEQ für eine vorgegebene Zeitdauer vor der Aktivie rung des nächsten Treibersignals LATCH der Pufferverstärkungseinheit zu deaktivieren, d.h. am Ende eines Intervalls b. Der erste und vierte Lasttransistor PL1, PL4 sind sperrend geschaltet, während sich das erste Steuersignal XCON auf hohem Pegel befindet.
Das Spaltenauswahlsignal CSL ist ein Signal, das zum Abgeben von Daten auf einem Paar von Bitleitungen BL, BLB verwendet wird, die in einer Bitleitungsverstärkungseinheit 130 auf dem Paar von Eingangs-Difterenzsignalleitungen IN, INB verstärkt werden. Das Aktivieren des Spaltenauswahlsignals CSL bewirkt, dass Daten von der Bitleitungsverstärkungseinheit 130 zu dem Paar von Eingangsdatenleitungen IN, INB übertragen werden. Wenn z.B. bei erzeugtem Strompfad der Eingangs-Stromverstärkungseinheit 110 Daten auf einem hohen Logikpegel an die Eingangs-Differenzsignalleitung IN und Daten auf niedrigem Logikpegel an die komplementäre Eingangs-Differenzsignalleitung INB abgegeben werden, erhöht sich der Widerstand des ersten Ausgabetransistors PA1, während sich der Widerstand des zweiten Ausgabetransistors PA2 verringert. Dies kann zu einer Differenz zwischen dem über den ersten Ausgabetransistor PA1 fließenden ersten Strom IA1 und dem über den zweiten Ausgabetransistor PA2 fließenden zweiten Strom IA2 führen.
Da der erste und der zweite Lastwiderstand RA1, RA2 gleichartige elektrische Eigenschaften haben können und die Anschlüsse auf der einen Seite des ersten und zweiten Lastwiderstands RA1, RA2, die an den gemeinsamen Source-Knoten NCS angeschlossen sind, denselben Spannungspegel haben, tritt die Differenz zwischen Spannungen, in denen sich der Unterschied zwischen dem ersten und zweiten Strom IA1, IA2 widerspiegelt, an den Anschlüssen auf der anderen Seite des ersten und zweiten Lasttransistors RA1, RA2 auf. Da im vorliegenden Beispiel der zweite Strom IA2 stärker als der erste Strom IA1 ansteigt, erhöht sich der Pegel der Spannung am ersten Ausgangsknoten NA1 etwas mehr als der Pegel der Spannung am zweiten Ausgangsknoten NA2. Mit anderen Worten werden die Signale der Eingangs-Difterenzsignalleitungen IN, INB abgetastet und verstärkt, um an den Ausgangsknoten NA1, NA2 zu erscheinen.
Das Treibersignal LATCH für die Pufferverstärkungseinheit wird aktiviert, um die Ausgangs-Differenzsignalleitungen CSAO, CSAOB an den Aus gangsknoten NA1, NA2 zwischenzuspeichern. Wenn das Treibersignal LATCH für die Pufferverstärkungseinheit auf einen hohen Logikpegel aktiviert wird, wird die Pufferverstärkungseinheit 120 freigegeben. Da der Spannungspegel der Ausgangs-Differenzsignalleitung CSAO höher als derjenige der komplementären Ausgangs-Differenzsignalleitung CSAOB ist, wird der erste Treibertransistor ND1 leitend geschaltet, und der Spannungspegel der Drain-Elektrode des ersten Treibertransistors ND1 sinkt. Dadurch wird der dritte Lasttransistor MN1 leitend geschaltet, und der Spannungspegel der Drain-Elektrode des dritten Lasttransistors MN1, d.h. des zweiten Zwischenspeicherknotens NL2, verringert sich. Mit niedrig werdender Spannung des zweiten Zwischenspeicherknotens NL2 wird der zweite Lasttransistor PM2 stärker leitend geschaltet als der vierte Lasttransistor MN2, so dass die Spannung des ersten Zwischenspeicherknotens NL1 auf hohen Pegel gelangt. Aufgrund eines solchen Abtast- und Verstärkungsbetriebs werden die Spannungen am ersten und zweiten Zwischenspeicherknoten NL1, NL2 auf einen Speisespannungspegel VCC bzw. einen Massespannungspegel VSS verstärkt. Daten auf den Zwischenspeicherknoten NL1, NL2 werden als Ausgabedaten des Abtastverstärkers abgegeben und zu einem nicht gezeigten, peripheren Schaltkreis übertragen.
Wieder bezugnehmend auf 2 ist dort ein Beispiel für die Betriebsabläufe erfindungsgemäßer Realisierungen des Abtastverstärkers veranschaulicht, wobei erste und zweite Daten auf der Eingangs-Differenzsignalleitung IN mit „/D" und dritte Daten auf der Eingangsdatenleitung IN mit „D" bezeichnet sind. In diesem Fall ist zur einfacheren Erläuterung angenommen, dass „D" und „/D" Daten mit hohem bzw. mit niedrigem Pegel bezeichnen. Jedes Mal, wenn das Spaltenauswahlsignal CSL aktiviert wird, sind Daten auf dem Paar von Eingangs-Difterenzsignalleitungen IN, INB vorhanden. Im ersten Teil des Abtast- und Verstärkungszeitintervalls der Stromverstärkungseinheit 110, d.h. bevor das Verstärkungssteuersignal IOSEQ aktiviert wird, werden Daten auf der Eingangs-Differenzsignalleitung IN ausreichend verstärkt und als das Ausgangssignal CSAO der Eingangs-Stromverstärkungseinheit 110 abgegeben, da die Verstärkung der Eingangs-Stromverstärkungseinheit 110 hoch ist. Wenn das Verstärkungssteuersignal IOSEQ aktiviert ist, oszilliert das Ausgangssignal CSAO der Eingangs-Stromverstärkungseinheit 110 nicht, da die Verstärkung der Eingangs-Stromverstärkungseinheit 110 reduziert wird. Die Oszillation im zweiten Teil eines Abtast- und Verstärkungszeitintervalls kann einen Fehler in anschließenden Daten verursachen. Daher wird die Verstärkung im zweiten Teil eines Abtast- und Verstärkungszeitintervalls herabgesetzt, was die Gefahr einer Erzeugung ungültiger Daten deutlich reduziert. Wie in 2 veranschaulicht, werden Ausgabedaten LSAO der Pufferverstärkungseinheit 120, die Ausgangssignale „/D", „/D" und „D" mit denselben Werten als Daten auf der Eingangs-Differenzsignalleitung IN abgibt, kontinuierlich zwischengespeichert.
Die Funktionalität eines herkömmlichen Ausgabedatenverstärkers wird nun unter Bezugnahme auf 3 erläutert. Die Verstärkung der Eingangs-Stromverstärkungseinheit bleibt während des normalen Betriebs eines herkömmlichen Halbleiterbauelementes üblicherweise unverändert. Der Ausgabedatenverstärker von 3 beinhaltet ein Paar von Eingangs-Difterenzsignalleitungen IN, INB, eine Eingangs-Stromverstärkungseinheit 310 und eine Pufferverstärkungseinheit 320. Das Paar von Eingangs-Difterenzsignalleitungen IN, INB und die Pufferverstärkungseinheit 320 können von derselben Konfiguration sein wie die entsprechenden, in 1 dargestellten Komponenten.
Die Eingangs-Stromverstärkungseinheit 310 entspricht der Eingangs-Stromverstärkungseinheit 110 von 1, wobei sie jedoch eine andere Lastschaltung 312, einen ersten und zweiten Ausgabetransistor PA1, PA2, einen ersten und zweiten Lastwiderstand RA1, RA2 und ein Schaltelement SWA aufweist. Die Lastschaltung 312 ist mit einem ersten und zweiten Lasttransistor PL1, PL2 ausgerüstet, die als PMOS-Transistoren implementiert sein können. Der erste und zweite Lasttransistor PL1, PL2 sind an eine Speisespannung VCC und an das Paar von Eingangs-Difterenzsignalleitungen IN, INB gekoppelt, wie in 3 gezeigt. Ein komplementäres Lesebefehlssignal READB wird an die Gate-Elektrode jedes von dem ersten und zweiten Lasttransistor PL1, PL2 angelegt.
Die Betriebsweise des herkömmlichen Ausgabedatenverstärkers von 3 lässt sich anhand von 4 erläutern, die ein Ablaufdiagramm mit Signalverläufen zeigt, die zu Signalen dieses herkömmlichen Ausgabedatenverstärkers gehören. Wenn ein Lesebefehlssignal des Halbleiterbauelementes aktiviert wird, wird ein Abtastverstärkerfreigabesignal SAEN auf hohen Logikpegel aktiviert, wodurch das Schaltelement SWA leitend geschaltet wird. In Reaktion auf ein komplementäres Lesebefehlssignal READB werden der erste und zweite Lasttransistor PL1, PL2 leitend geschaltet. Letztere sind daher typischerweise während eines gesamten Abtast- und Verstärkungsintervalls der Eingangs-Stromverstärkungseinheit 310 leitend geschaltet, und die Verstärkung der Eingangs-Stromverstärkungseinheit 310 bleibt normalerweise unverändert. Daher besteht im zweiten Teil des Abtast- und Verstärkungszeitintervalls, wenn ein Spaltenauswahlsignal CSL deaktiviert ist, eine hohe Gefahr, dass eine Oszillation auf den Ausgangs-Differenzsignalleitungen CSAO, CSAOB auftritt. Insbesondere besteht, wenn die auf der Eingangs-Differenzsignalleitung IN empfangenen kontinuierlichen Daten denselben Logikwert besitzen, eine hohe Gefahr, dass aufgrund einer Oszillation auf der Ausgangs-Differenzsignalleitung CSAO ungültige Daten erzeugt werden.
Erste und zweite Daten auf der Eingangs-Differenzsignalleitung IN sind mit „/D" bezeichnet, während dritte Daten auf der Eingangs-Differenzsignalleitung IN mit „D" bezeichnet sind. Wie in 4 wiedergegeben, oszillieren die Ausgabedaten LSAO während des zweiten Teils des Abtast- und Verstärkungszeitintervalls, in welchem die ersten Daten /D auf der Eingangsdatenleitung IN verstärkt werden, wodurch ungültige Daten erzeugt werden. Erfindungsgemäße Realisierungen können im Vergleich zu herkömmlichen Datenausgabeverstärkern des Typs gemäß der Schaltung von 3 die Gefahr verringern, dass die Ausgabedaten der Eingangs-Stromverstärkungseinheit eines Verstärkers oszillieren. Dementsprechend ist die Gefahr der Erzeugung ungültiger Daten bei Verwendung des erfindungsgemäßen Abtastverstärkers reduziert.
5 veranschaulicht einen weiteren erfindungsgemäßen Abtastverstärker eines Halbleiterbauelementes, welcher ein Paar von Eingangs-Differenzsignalleitungen IN, INB, eine Eingangs-Stromverstärkungseinheit 510 und eine Pufferverstärkungseinheit 520 umfasst. Die Funktion jeder dieser Komponenten entspricht derjenigen der oben in Verbindung mit 1 erläuterten Komponenten, und die Konfiguration des Paares von Eingangs-Differenzsignalleitungen IN, INB und der Pufferverstärkungseinheit 520 gleicht ebenfalls derjenigen der entsprechenden Komponenten in 1, so dass insoweit eine nochmalige Erläuterung entbehrlich ist.
Die Eingangs-Stromverstärkungseinheit 510 beinhaltet eine Lastschaltung 512, einen ersten und zweiten Ausgabetransistor PA1, PA2, einen ersten und zweiten Lastwiderstand RA1, RA2 sowie ein Schaltelement SWA. Die Lastschaltung 512 ist mit einem ersten und zweiten Lasttransistor PL1, PL2 ausgerüstet, die als PMOS-Transistoren implementiert sein können und gleichartige elektrische Eigenschaften aufweisen. Der erste und zweite Lasttransistor PL1, PL2 sind an eine Speisespannung VCC und an das Paar von Eingangs-Differenzsignalleitungen INB, IN angeschlossen, wie in 5 gezeigt. Ein komplementäres Lesebefehlssignal READB wird an die Gate-Elektrode jedes von dem ersten und zweiten Lasttransistor PL1, PL2 angelegt. Der erste und zweite Ausgabetransistor PA1, PA2 weisen bevorzugt dieselben elektrischen Eigenschaften auf und können ebenfalls als PMOS-Transistoren implementiert sein. Die Source-Elektroden des ersten und zweiten Ausgabetransistors PA, PA2 sind mit jeweils einer von dem Paar von Eingangs-Differenzsignalleitungen INB, IN verbunden, während ihre Gate- und Drain-Elektroden über Kreuz gekoppelt sind. Ihre Drain-Elektroden sind an jeweils einen Ausgangsknoten NA2, NA1 der Eingangs-Stromverstärkungseinheit 510 gekoppelt.
Anschlüsse auf einer Seite des ersten und zweiten Lastwiderstands RA1, RA2 sind mit je einem Ausgangsknoten NA2, NA1 verbunden, während Anschlüsse auf deren anderen Seite an einen gemeinsamen Source-Knoten NCS angeschlossen sind. Der erste und zweite Lastwiderstand RA1, RA2 können denselben Widerstandswert besitzen. Das Schaltelement SWA kann durch einen ersten und zweiten Schalttransistor NW1, NW2 implementiert sein, die NMOS-Transistoren sein können, deren Drain-Elektroden gemeinsam mit dem Source-Knoten NCS verbunden sind, während ihre Source-Elektroden gemeinsam an eine Massespannung VSS angeschlossen sind. Der erste und zweite Schalttransistor NW1, NW2 werden an ihren Gate-Elektroden durch ein Abtastverstärkerfreigabesignal SAEN bzw. ein Steuersignal XCON gesteuert. Dabei ist das Steuersignal XCON ein logisches NOR-Signal des komplementären Lesebefehlssignals READB und des Verstärkungssteuersignals IOSEQ. Wie das oben in Verbindung mit 1 erläuterte Verstärkungssteuersignal IOSEQ wird das Verstärkungssteuersignal IOSEQ im Fall von 5 auf einen hohen Pegel aktiviert, wenn nach der Aktivierung eines Spaltenauswahlsignaldeaktivierungssignals CSLD, welches den Deaktivierungszeitpunkt eines Spaltenauswahlsignals CSL festlegt, eine vorgegebene Zeitspanne verstrichen ist, und es wird automatisch auf einen niedrigen Pegel deaktiviert, nachdem es während einer vorgegebenen Zeitspanne aktiviert war. Daher wird im ersten Teil des Abtast- und Verstärkungszeitintervalls, in welchem das komplementäre Lesebefehlssignal READB und das Verstärkungssteuersignal IOSEQ auf niedrigen Pegel gesteuert werden, der zweite Schalttransistor NW2 leitend geschaltet, während im zweiten Teil des Abtast- und Verstärkungszeitintervalls, in welchem das Verstärkungssteuersignal IOSEQ auf hohen Pegel gesteuert wird, der zweite Schalttransistor NW2 sperrend geschaltet wird.
Somit ist die Spannung am gemeinsamen Source-Knoten NCS im ersten Teil anders als im zweiten Teil des jeweiligen Abtast- und Verstärkungszeitintervalls. Dadurch sind im ersten Teil des Abtast- und Verstärkungszeitintervalls der erste und zweite Schalttransistor NW1, NW12 leitend geschaltet, so dass eine hohe Verstärkung der Eingangs-Stromverstärkungseinheit 510 vorliegt, während im zweiten Teil des Abtast- und Verstärkungszeitintervalls der erste Schalttransistor NW1 leitend und der zweite Schalttransistor NW2 sperrend geschaltet sind, so dass die Verstärkung des Eingangs-Stromverstärkers 510 verglichen mit dem ersten Teil des Abtast- und Verstärkungszeitintervalls verringert ist. Als Folge davon stellt die Eingangs-Stromverstärkungseinheit 510 unterschiedliche Verstärkungen für den ersten und zweiten Teil jedes Abtast- und Verstärkungszeitintervalls bereit, was die Gefahr von Oszillationen der Ausgabedaten beträchtlich reduziert.
Eine weitere erfindungsgemäße Realisierung eines Abtastverstärkers eines Halbleiterbauelementes ist in 6 dargestellt. Dieser Abtastverstärker beinhaltet ein Paar von Eingangs-Differenzsignalleitungen IN, INB, eine Eingangs-Stromverstärkungseinheit 610 und eine Pufferverstärkungseinheit 620. Die Funktionen dieser Komponenten entsprechen den oben beschriebenen Funktionen der gleichartigen Komponenten von 1, worauf verwiesen werden kann. Da die Konfigurationen des Paares von Eingangs-Differenzsignalleitungen IN, INB und der Pufferverstärkungseinheit 620 gleich denen der entsprechenden, oben in Verbindung mit 1 beschriebenen Komponenten sind, bedürfen diese keiner nochmaligen Erläuterung.
Die Eingangs-Stromverstärkungseinheit 610 beinhaltet eine Lastschaltung 612, einen ersten und zweiten Ausgabetransistor PA1, PA2, einen ersten und zweiten Lastwiderstand RA1, RA2, eine Ausgangsspannungs-Stabilisierungsschaltung 614 und ein Schaltelement SWA. Die Eingangs-Stromverstärkungseinheit 610 weist eine der Eingangs-Stromverstärkungseinheit 110 von 3 entsprechende Konfiguration mit der Ausnahme derjenigen für die Ausgangsspannungs-Stabilisierungsschaltung 614 auf. Die Ausgangsspannungs-Stabilisierungsschaltung 614 kann durch einen NMOS-Transistor NM implementiert sein, dessen Drain- und Source-Elektrode mit je einem der Ausgangsknoten NA1, NA2 verbunden sind. An die Gate-Elektrode des NMOS-Transistors NM in der Ausgangsspannungs-Stabilisierungsschaltung 614 wird ein Steuersignal XCON angelegt. Das Steuersignal XCON stellt hierbei ein logisches NOR-Signal eines komplementären Lesebefehlssignals READB und eines Verstärkungssteuersignals IOSEQ dar, wie das oben in Verbindung mit 5 erwähnte Steuersignal XCON. Der NMOS-Transistor NM der Ausgangsspannungs-Stabilisierungsschaltung 614 wird im früheren Teil der Verstärkung sperrend geschaltet, in welchem sich das komplementäre Lesebefehlssignal READB und das Verstärkungssteuersignal IOSEQ auf einem niedrigen Pegel befinden. Der NMOS-Transistor NM wird leitend geschaltet, wenn das Verstärkungssteuersignal IOSEQ auf hohem Pegel aktiviert wird.
Da im zweiten Teil des Abtast- und Verstärkungszeitintervalls der Eingangs-Stromverstärkungseinheit 610 der NMOS-Transistor NM der Ausgangsspannungs-Stabilisierungsschaltung 614 leitend geschaltet ist, gibt es eine Begrenzung für die Spannungsdifferenz zwischen den Ausgangsknoten NA1 und NA2. Dadurch kann eine extreme Verstärkung der Spannungspegel an den Ausgangsknoten NA1, NA2 unterdrückt werden, so dass ein stabiler Verstärkungsbetrieb erreicht wird.
7 veranschaulicht eine Erzeugungseinheit zur Verwendung in erfindungsgemäßen Ausführungsformen eines Abtastverstärkers bzw. Ausgabedatenverstärkers. Wie in 7 dargestellt, empfängt eine Verstärkungs steuersignal-Erzeugungseinheit 70 ein Spaltenauswahldeaktivierungssignal CSLD. Die Verstärkungssteuersignal-Erzeugungseinheit 70 umfasst einen ersten bis sechsten Inverter IV1 bis IV6, Widerstände R1 und R2, MOS-Transistoren MN und MP sowie ein NAND-Gatter ND.
Das Spaltenauswahldeaktivierungssignal CSLD verzweigt sich nach Durchlaufen des ersten und zweiten Inverters IV1, IV2. Ein Zweig wird als Signal DS direkt dem NAND-Gatter ND zugeführt, während der andere Zweig einer Pulsbreitenbestimmungseinheit 710 zugeführt wird. Die Pulsbreitenbestimmungseinheit 710 stellt eine Schaltung dar, welche die Pulsbreite eines Verstärkungssteuersignals IOSEQ, d.h. einer Aktivierungsdauer desselben, ermittelt und hierzu den dritten bis fünften Inverter IV3, IV4, IV5 sowie die Widerstände R1 und R2 und die MOS-Transistoren MN, MP beinhaltet, von denen jeder als ein Kondensator wirkt. Somit verzögert die Pulsbreitenbestimmungseinheit 710 ein Eingangssignal um eine vorgegebene Zeitdauer, invertiert das Signal und gibt das resultierende Signal ab. Dieses Ausgangssignal DEL der Pulsbreitenbestimmungseinheit 710 wird dem NAND-Gatter ND zugeführt. Dadurch wird das Verstärkungssteuersignal IOSEQ aktiviert, nachdem es um etwas mehr als das Spaltenauswahldeaktivierungssignal CSLD verzögert wurde, wobei es eine Pulsbreite, d.h. Aktivierungsdauer, entsprechend der Verzögerungszeit in der Pulsbreitenbestimmungseinheit 710 aufweist. Dementsprechend kann die Aktivierungsdauer des Verstärkungssteuersignals IOSEQ in Abhängigkeit von Kapazitätswerten durch die Widerstände R1 und R2 und die MOS-Transistoren MP und MN gesteuert werden.
Die erfindungsgemäßen Realisierungen integrierter Schaltkreisspeicherbauelemente stellen somit einen Abtastverstärker dar, der ein Paar von Eingangs-Differenzsignalleitungen, ein Paar von Ausgangs-Differenzsignalleitungen und einen Stromverstärker umfasst. Der Stromverstärker besitzt eine elektrisch an das Paar von Eingangs-Differenzsignalleitungen gekoppelte Eingangsstufe und eine elektrisch an das Paar von Ausgangs-Differenzsignalleitungen gekoppelte Ausgangsstufe. Die Eingangsstufe und/oder die Ausgangsstufe spricht auf ein erstes Steuersignal an, welches die Verstärkung des Stromverstärkers herabsetzt, wenn es zur Wirkung kommt.
In weiteren Ausführungsbeispielen der Erfindung kann die Eingangsstufe des Stromabtastverstärkers eine Lastschaltung beinhalten, die elektrisch an das Paar von Eingangs-Differenzsignalleitungen und eine erste Referenzsignalleitung gekoppelt ist. Die Lastschaltung kann auf das erste Steuersignal und ein zweites Steuersignal ansprechen. Während eines Abtast- und Verstärkungszeitintervalls kann die Impedanz einer von der Lastschaltung bereitgestellten Last für das Paar von Eingangs-Difterenzsignalleitungen von einem ersten Pegel, wenn das zweite Steuersignal wirkt und das erste Steuersignal nicht wirkt, auf einen demgegenüber höheren zweiten Pegel ansteigen, wenn sowohl das erste als auch das zweite Steuersignal wirken.
In weiteren erfindungsgemäßen Ausführungsformen kann die Ausgangsstufe eine Freigabeschaltung enthalten, die elektrisch an das Paar von Ausgangs-Differenzsignalleitungen und eine zweite Referenzsignalleitung gekoppelt ist. Die Freigabeschaltung kann auf das erste Steuersignal und ein Freigabesignal ansprechen. Während eines Abtast- und Verstärkungszeitintervalls kann die Impedanz einer von der Freigabeschaltung bereitgestellten Last für das Paar von Ausgangs-Differenzsignalleitungen von einem dritten Pegel, wenn das Freigabesignal wirkt und das erste Steuersignal nicht wirkt, auf einen demgegenüber höheren vierten Pegel ansteigen, wenn sowohl das erste Steuersignal als auch das Freigabesignal wirken.
In noch weiteren Ausführungsformen der Erfindung kann die Ausgangsstufe eine Stabilisierungsschaltung enthalten, die elektrisch an das Paar von Ausgangs-Differenzsignalleitungen und eine dritte Referenzsignalleitung gekoppelt ist. Die Stabilisierungsschaltung kann auf das erste Steuersignal ansprechen. Während eines Abtast- und Verstärkungszeitintervalls kann die Höhe einer von der Stabilisierungsschaltung bereitgestellten Last für das Paar von Ausgangs-Differenzsignalleitungen von einem fünften Pegel auf einen sechsten Pegel ansteigen, wenn das erste Steuersignal wirkt.
Wie oben erläutert, vermag die erfindungsgemäß realisierte Abtastverstärkerschaltung die Gefahr der Erzeugung von Oszillationen im Ausgangsdatenverstärker des Halbleiterbauelementes signifikant zu verringern. Die Stabilität von Ausgabedaten kann eine Fehlfunktion des Halbleiterbauelementes verhindern.

Claims

Integrierte Abtastverstärkerschaltung mit – einem Paar von Eingangs-Differenzsignalleitungen (IN, INB) und einem Paar von Ausgangs-Differenzsignalleitungen (CSAO, CSAOB) und – einem Stromverstärker (110) mit einer elektrisch an das Paar von Eingangs-Differenzsignalleitungen gekoppelten Eingangsstufe und einer elektrisch an das Paar von Ausgangs-Differenzsignalleitungen gekoppelten Ausgangsstufe, wobei die Eingangsstufe und/oder die Ausgangsstufe des Stromverstärkers (110) auf ein erstes Steuersignal (XCON) ansprechen, welches die Verstärkung des Stromverstärkers verringert, wenn es wirkt, dadurch gekennzeichnet, dass – die Eingangsstufe eine Lastschaltung (112) aufweist, die elektrisch an das Paar von Eingangs-Differenzsignalleitungen und eine erste Referenzsignalleitung gekoppelt ist und auf das erste Steuersignal und ein zweites Steuersignal (READB) anspricht, wobei während eines Abtast- und Verstärkungszeitintervalls die Impedanz einer von der Lastschaltung bereitgestellten Last für das Paar von Eingangs-Differenzsignalleitungen von einem Pegel, wenn das zweite Steuersignal wirkt und das erste Steuersignal nicht wirkt, auf einen demgegenüber höheren Pegel ansteigt, wenn das erste und das zweite Steuersignal wirken.
Integrierte Abtastverstärkerschaltung nach Anspruch 1, weiter dadurch gekennzeichnet, dass die Ausgangsstufe eine Freigabeschaltung beinhaltet, die elektrisch an das Paar von Ausgangs-Differenzsignalleitungen und eine zweite Referenzsignalleitung gekoppelt ist.
Integrierte Abtastverstärkerschaltung nach Anspruch 2, weiter dadurch gekennzeichnet, dass die Freigabeschaltung auf das erste Steuersignal und ein Freigabesignal (SAEN) anspricht, wobei während eines Abtast- und Verstärkungszeitintervalls die Impedanz einer von der Freigabeschaltung bereitgestellten Last für das Paar von Ausgangs-Differenzsignalleitungen von einem Pegel, wenn das Freigabesignal wirkt und das erste Steuersignal nicht wirkt, auf einen demgegenüber höheren Pegel ansteigt, wenn das erste Steuersignal und das Freigabesignal wirken.
Integrierte Abtastverstärkerschaltung, insbesondere nach einem der Ansprüche 1 bis 3, mit – einem Paar von Eingangs-Differenzsignalleitungen (IN, INB) und einem Paar von Ausgangs-Differenzsignalleitungen (CSAO, CSAOB) und – einem Stromverstärker (110) mit einer elektrisch an das Paar von Eingangs-Differenzsignalleitungen gekoppelten Eingangsstufe und einer elektrisch an das Paar von Ausgangs-Differenzsignalleitungen gekoppelten Ausgangsstufe, wobei die Eingangsstufe und/oder die Ausgangsstufe des Stromverstärkers (110) auf ein erstes Steuersignal (XCON) ansprechen, welches die Verstärkung des Stromverstärkers verringert, wenn es wirkt, dadurch gekennzeichnet, dass – die Ausgangsstufe eine Stabilisierungsschaltung (614) mit einem MOS-Transistor enthält, der zwischen das Paar von Ausgangs-Differenzsignalleitungen eingeschleift ist und durch das erste Steuersignal (XCON) gategesteuert wird, wobei während eines Abtast- und Verstärkungszeitintervalls die Impedanz einer von der Stabilisierungsschaltung bereitgestellten Last für das Paar von Ausgangs-Differenzsignalleitungen von einem Pegel, wenn das erste Steuersignal nicht wirkt, auf einen anderen Pegel ansteigt, wenn das erste Steuersignal wirkt.
Ausgabedatenverstärker eines Halbleiterbauelementes, mit – einem Paar von Eingabedatenleitungen (IN, INB), – einer Eingangs-Stromverstärkungseinheit (110) zum Abtasten und Verstärken der Pegeldifferenz zwischen Signalen auf dem Paar von Eingabedatenleitungen und zum Abgeben des resultierenden Signals als ein Spannungspegel und – einer Pufferverstärkungseinheit (120) zum Abtasten des von der Eingangs-Stromverstärkungseinheit abgegebenen Spannungspegels und Verstärken des Spannungspegels auf einen zum Übertragen zu einem peripheren Schaltkreis ausreichenden Pegel, dadurch gekennzeichnet, dass – die Verstärkung der Eingangs-Stromverstärkungseinheit (110) während eines früheren Zeitabschnitts eines jeweiligen Datenlese- und Verstärkungsvorgangs einen ersten Wert größer null und für einen späteren Zeitabschnitt desselben einen vom ersten verschiedenen zweiten Wert größer null hat und die Eingangs-Stromverstärkungseinheit einen ersten und zweiten Ausgabetransistor (PA1, PA2), deren Source-Elektroden mit je einer von dem Paar von Eingangsdatenleitungen verbunden sind, deren Gate- und Drain-Elektroden über Kreuz gekoppelt sind und deren Drain-Elektroden einen ersten bzw. zweiten Ausgangsknoten (NA2, NA1) bilden, und eine Lastschaltung (112) zwischen einer Versorgungsspannung (VCC) und den Source-Elektroden des ersten und zweiten Ausgabetransistors aufweist, um die Menge an über die Eingangs-Stromverstärkungseinheit fließendem Strom zu steuern, – wobei die Lastschaltung eine erste PMOS-Transistorgruppe (PL1, PL4), die durch ein erstes Steuersignal (XCON) gategesteuert wird, wobei ihre Source-Elektroden an die Versorgungsspannung und ihre Drain-Elektroden an je eine von dem Paar von Eingabedatenleitungen angeschlossen sind, und eine zweite PMOS-Transistorgruppe (PL2, PL3) aufweist, die durch ein zweites Steuersignal (READB) gategesteuert wird, wobei ihre Source-Elektroden an die Versorgungsspannung angeschlossen sind und ihre Drain-Elektroden an je eine von dem Paar von Eingabedatenleitungen angeschlossen sind, und – wobei jeweils Transistoren in der ersten PMOS-Transistorgruppe und Transistoren in der zweiten PMOS-Transistorgruppe parallel geschaltet sind und als das erste Steuersignal ein Signal verwendet wird, das aktiviert wird, wenn nach einem Spaltenauswahldeaktivierungssignal zur Deaktivierung eines Spaltenauswahlsignals eine vorgegebene Zeitdauer verstrichen ist, und automatisch deaktiviert wird, wenn eine vorgegebene Zeitdauer nach Beginn seiner Aktivierung verstrichen ist, und das zweite Steuersignal ein Lesebefehlssignal des Halbleiterbauelementes ist.
Ausgabedatenverstärker nach Anspruch 5, weiter dadurch gekennzeichnet, dass die Lastschaltung (112) die Menge an über die Eingangs-Stromverstärkungseinheit fließendem Strom steuert und die Last der Lastschaltung mittels eines der Lastschaltung zugeführten Steuersignals (XCON) für den früheren Zeitabschnitt eines jeweiligen Datenlese- und Verstärkungsvorgangs verschieden von derjenigen für den späteren Zeitabschnitt des Datenlese- und Verstärkungsvorgangs eingestellt wird.
Ausgabedatenverstärker nach Anspruch 6, weiter dadurch gekennzeichnet, dass die Lastschaltung ein Signal verwendet, das aktiviert wird, wenn nach Aktivierung eines Spaltenauswahldeaktivierungssignals zum Deaktivieren eines Spaltenauswahlsignals eine vorgegebene Zeitdauer verstrichen ist, und automatisch deaktiviert wird, wenn seit Beginn seiner Aktivierung eine vorgegebene Zeitdauer verstrichen ist, um die Last im späteren Zeitabschnitt des Verstärkungsvorgangs von derjenigen im früheren Zeitabschnitt des Verstärkungsvorgangs verschieden zu machen.
Ausgabedatenverstärker nach Anspruch 5, weiter dadurch gekennzeichnet, dass die Eingangs-Stromverstärkungseinheit (110) des Weiteren folgende Elemente enthält: – einen ersten und zweiten Lastwiderstand (RA1, RA2) mit gleichen elektrischen Eigenschaften, deren Anschlüsse auf einer Seite mit dem ersten bzw. zweiten Ausgangsknoten verbunden sind, während ihre Anschlüsse auf der anderen Seite an einen gemeinsamen Source-Knoten (NCS) angeschlossen sind, und – ein Schaltelement (SWA) zwischen dem gemeinsamen Source-Knoten und einer Massespannung (VSS), das durch ein Abtastverstärkungsfreigabesignal (SAEN) aktiviert wird, wenn das Halbleiterbauelement in einen Lesemodus geht.
Ausgabedatenverstärker nach Anspruch 8, weiter dadurch gekennzeichnet, dass sich der Spannungspegel des gemeinsamen Source-Knotens im späteren Zeitabschnitt des Datenlese- und Verstärkungsvorgangs von demjenigen im früheren Zeitabschnitt des Datenlese- und Verstärkungsvorgangs unterscheidet.
Ausgabedatenverstärker nach Anspruch 9, weiter dadurch gekennzeichnet, dass die Eingangs-Stromverstärkungseinheit des weiteren einen parallel eingeschleiften Schalttransistor aufweist, der durch ein Steuersignal gategesteuert wird, wobei die Lastschaltung PMOS-Transistoren enthält, die durch ein komplementäres Signal eines Lesebefehlssignals gategesteuert werden, wobei die Source-Elektroden an die Speisespannung und die Drain-Elektroden mit je einer von dem Paar von Eingabedatenleitungen verbunden sind, und als das Steuersignal ein Signal verwendet wird, das aktiviert wird, wenn nach Aktivierung eines Spaltenauswahldeaktivierungssignal zur Deaktivierung eines Spaltenauswahlsignals eine vorgegebene Zeitdauer verstrichen ist, und automatisch deaktiviert wird, wenn nach Beginn seiner Aktivierung eine vorgegebene Zeitdauer verstrichen ist.
Ausgabedatenverstärker nach einem der Ansprüche 5 bis 10, weiter dadurch gekennzeichnet, dass die Eingangs-Stromverstärkungseinheit eine Ausgangsspannungs-Stabilisierungsschaltung aufweist, die zwischen den ersten und zweiten Ausgangsknoten (NA2, NA1) eingeschleift ist und durch ein Steuersignal gesteuert wird, wobei die Spannungspegeldifferenz zwischen dem ersten und zweiten Ausgangsknoten bei Betrieb der Ausgangsspannungs-Stabilisierungsschaltung innerhalb eines vorgegebenen Bereichs begrenzt wird.
Ausgabedatenverstärker nach Anspruch 11, weiter dadurch gekennzeichnet, dass die Ausgangsspannungs-Stabilisierungsschaltung (614) einen durch ein Steuersignal gategesteuerten MOS-Transistor beinhaltet, dessen Drain-Elektrode mit einem von dem ersten und zweiten Ausgangsknoten und dessen Source-Elektrode mit dem anderen der beiden Ausgangsknoten verbunden sind, wobei als das Steuersignal ein Signal verwendet wird, das aktiviert wird, wenn nach Aktivierung eines Spaltenauswahldeaktivierungssignals zum Deaktivieren eines Spaltenauswahlsignals eine vorgegebene Zeitdauer verstrichen ist, und automatisch deaktiviert wird, wenn nach Beginn seiner Aktivierung eine vorgegebene Zeitdauer verstrichen ist.
Ausgabedatenverstärker eines Halbleiterbauelementes, mit – einem Paar von Eingabedatenleitungen (IN, INB), – einer Eingangs-Stromverstärkungseinheit (610) zum Abtasten und Verstärken der Pegeldifferenz zwischen Signalen auf dem Paar von Eingabedatenleitungen und zum Abgeben des resultierenden Signals als ein Spannungspegel und – einer Pufferverstärkungseinheit (620) zum Abtasten des von der Eingangs-Stromverstärkungseinheit abgegebenen Spannungs pegels und Verstärken des Spannungspegels auf einen zum Übertragen zu einem peripheren Schaltkreis ausreichenden Pegel, dadurch gekennzeichnet, dass – die Eingangs-Stromverstärkungseinheit (620) eine Ausgangsspannungs-Stabilisierungsschaltung (614) zur Begrenzung des von der Eingangs-Stromverstärkungseinheit abgegebenen Spannungspegels beinhaltet, wobei die Ausgangsspannungs-Stabilisierungsschaltung einen MOS-Transistor mit einer Drain-Elektrode, die mit einem ersten Ausgangsknoten der Eingangs-Stromverstärkungseinheit verbunden ist, und einer mit einem zweiten Ausgangsknoten verbundenen Source-Elektrode beinhaltet, der durch ein Steuersignal gategesteuert wird, wobei als das Steuersignal ein Signal verwendet wird, das aktiviert wird, wenn eine vorgegebene Zeitdauer nach Aktivierung eines Spaltenauswahldeaktivierungssignals zum Deaktivieren eines Spaltenauswahlsignals verstrichen ist, und automatisch deaktiviert wird, wenn seit seiner Aktivierung eine vorgegebene Zeitdauer verstrichen ist.