KR20020012861A - 출력 안정도를 개선하는 반도체 장치의 데이터 출력용증폭 회로 및 이를 구비하는 반도체 장치 - Google Patents

출력 안정도를 개선하는 반도체 장치의 데이터 출력용증폭 회로 및 이를 구비하는 반도체 장치 Download PDF

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Abstract

출력 안정도를 개선하는 반도체 장치의 데이터 출력용 증폭 회로가 개시된다. 본 발명의 데이터 출력용 증폭 회로는 입력 데이터 라인쌍, 전류 입력 증폭부 및 래치 증폭부를 구비한다. 전류 입력 증폭부는 입력 데이터 라인쌍의 신호 레벨차를 감지하고 증폭하여 전압 레벨로서 출력한다. 래치 증폭부는 전류 입력 증폭부에서 출력되는 전압 레벨을 감지하고 주변회로부로 전달될 수 있는 정도의 레벨로 증폭하여 래치한다. 본 발명의 특징은 전류 입력 증폭부에서의 증폭 초반부의 증폭률과 증폭 후반부의 증폭률이 서로 다른 것에 있다. 본 발명의 다른 특징은 전류 입력 증폭부에서 출력되는 전압 레벨을 일정 수준으로 제한하는데 있다. 본 발명에 의하여, 반도체 장치의 데이터 출력용 증폭 회로의 증폭 동작이 안정적이며, 발진 가능성도 크게 감소된다. 따라서, 출력 데이터의 안정도가 개선되어 반도체 장치의 오동작이 방지될 수 있다.

Description

출력 안정도를 개선하는 반도체 장치의 데이터 출력용 증폭 회로 및 이를 구비하는 반도체 장치{Output data amplifier of semiconductor device for improving output stability and semiconductor device having the same}
본 발명은 반도체 장치에 관한 것으로서, 특히, 데이터를 감지, 증폭하는 반도체 장치의 데이터 출력용 증폭 회로에 관한 것이다.
최근의 반도체 장치에 있어서, 고성능 및 소형화의 요구 추세에 따라, 반도체 장치의 동작 속도는 더욱 증가되고, 크기는 더욱 감소되는 경향이 있다. 반도체 장치가 고속화됨에 따라, 반도체 장치의 내부에 저장되어 있는 유효한 데이터의 감지(sensing) 및 증폭은 반도체 장치의 주요한 동작 과정으로 고려된다.
더욱이, 대부분의 반도체 장치가 감지 방법으로 아날로그적인 방식을 사용하므로, 반도체 장치의 고속화에 따른 감지 방법의 최적화가 더욱 요구된다.
종래 기술에 의한 반도체 장치의 데이터 출력용 증폭 회로는 반도체 장치의 동작시의 증폭률(gain)이 고정되어 있다. 종래 기술에 의한 반도체 장치의 데이터 출력용 증폭 회로 중에서 일부는 동작 모드에 따라, 증폭 회로의 증폭률을 달리 하기도 한다. 그러나, 반도체 장치의 정상 동작 과정에서는 증폭률이 고정된다. 따라서, 데이터 출력용 증폭 회로로 입력되는 입력 전위의 레벨 및 위상의 변화에 따른 출력 파형의 안정도를 확보하기가 어렵다. 일반적으로, 반도체 장치의 고속 동작에 의해 데이터 출력용 증폭 회로의 주파수 대역은 수백 ㎒대의 고주파대역이다. 따라서, 입력 전위 및 입력 라인의 저항과 기생 커패시턴스에 의한 임피던스 등을 적절히 고려하여야 한다. 그런데, 이들 요소들이 부정합(miss-match)시 출력 증폭률의 감소 또는 출력 파형의 발진 등이 발생하여, 반도체 장치의 동작 속도의 저하 및불량 데이터(invalid data)가 출력되는 등의 문제점이 발생한다.
또한, 반도체 장치가 소형화됨에 따라, 데이터 출력용 증폭 회로로 입력되는 입력 신호의 전송선간의 거리가 보다 가까워져, 인접 전송선 간의 간섭(crosstalk)에 의한 입력 전위의 잡음 발생이 유발된다. 따라서, 데이터 출력용 증폭 회로의 불량 데이터의 출력 가능성이 높아지는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 출력 데이터의 안정도를 개선하여 반도체 장치의 오동작을 줄이는 반도체 장치의 데이터 출력용 증폭 회로를 제공하는데 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 데이터 출력용 증폭 회로를 나타내는 도면이다.
도 2는 도 1에 도시된 반도체 장치의 데이터 출력용 증폭 회로의 주요 신호들의 파형을 도시하는 신호 파형도이다.
도 3은 도 1에 도시된 실시예에 대비되는 비교예를 설명하기 위한 도면이다.
도 4는 도 3에 도시된 반도체 장치의 데이터 출력용 증폭 회로의 주요 신호들의 파형을 도시하는 신호 파형도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 데이터 출력용 증폭 회로를 나타내는 도면이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치의 데이터 출력용 증폭 회로를 나타내는 도면이다.
도 7은 제1 내지 제3 실시예에서 사용되는 증폭 제어 신호의 발생부를 나타내는 도면이다.
상기 기술적 과제를 이루기 위한 본 발명의 일면은 반도체 장치의 데이터 출력용 증폭 회로에 관한 것이다. 바람직한 일 실시예에 따른 반도체 장치의 데이터 출력용 증폭 회로는 입력 데이터 라인쌍; 상기 입력 데이터 라인쌍의 신호 레벨차를 감지하고 증폭하여 전압 레벨로서 출력하는 전류 입력 증폭부; 및 상기 전류 입력 증폭부에서 출력되는 전압 레벨을 감지하고 주변회로부로 전달될 수 있는 정도의 레벨로 증폭하는 래치 증폭부를 구비한다. 그리고, 상기 전류 입력 증폭부는 증폭 초반부의 증폭률과 증폭 후반부의 증폭률이 서로 다른 것을 특징으로 한다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 일면도 반도체 장치의 데이터 출력용 증폭 회로에 관한 것이다. 바람직한 다른 일 실시예에 따른 반도체 장치의 데이터 출력용 증폭 회로는 입력 데이터 라인쌍; 상기 입력 데이터 라인쌍의 신호 레벨차를 감지하고 증폭하여 전압 레벨로서 출력하는 전류 입력 증폭부; 및 상기 전류 입력 증폭부에서 출력되는 전압 레벨을 감지하고 주변회로부로 전달될 수 있는 정도의 레벨로 증폭하는 래치 증폭부를 구비한다. 그리고, 상기 전류 입력 증폭부는 상기 전류 입력 증폭부에 흐르는 전류량을 조절하는 부하부를 포함하고, 상기 부하부는 증폭 초반부의 부하량과 증폭 후반부의 부하량이 서로 다른 것을 특징으로 한다.
상기 기술적 과제를 이루기 위한 본 발명의 또 다른 일면도 반도체 장치의 데이터 출력용 증폭 회로에 관한 것이다. 바람직한 또 다른 일 실시예에 따른 반도체 장치의 데이터 출력용 증폭 회로는 입력 데이터 라인쌍; 상기 입력 데이터 라인쌍의 신호 레벨차를 감지하고 증폭하여 전압 레벨로서 출력하는 전류 입력 증폭부; 및 상기 전류 입력 증폭부에서 출력되는 전압 레벨을 감지하고 주변회로부로 전달될 수 있는 정도의 레벨로 증폭하는 래치 증폭부를 구비한다. 그리고, 상기 전류 입력 증폭부는 상기 전류 입력 증폭부에서 출력되는 전압 레벨을 제한하기 위한 출력 전압 회로 안정화부를 포함하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 본 명세서에서는, 설명의 편의상, 각 도면을 통하여 동일한 역할을 수행하는 신호와 구성 요소는 동일한 참조 부호 및 참조 번호로 나타낸다.
일 실시예
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 데이터 출력용 증폭 회로를 나타내는 도면이다. 이를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치의 데이터 출력용 증폭 회로는 입력 데이터 라인쌍(IN, INB), 전류 입력 증폭부(110) 및 래치 증폭부(120)를 구비한다.
전류 입력 증폭부(110)는 센스앰프 인에이블 신호(SAEN)에 응답하여, 입력 데이터 라인쌍(IN,INB)의 데이터를 감지 증폭한다. 센스앰프 인에이블 신호(SAEN)는, 반도체 장치가 독출(read) 모드로 진입하면 활성하는 신호이다.
래치 증폭부(120)는 전류 입력 증폭부(110)로부터 출력되는 데이터의 전압 레벨 차이를 감지 증폭하여 래치한다.
도 1을 참조하여, 전류 입력 증폭부(110)와 래치 증폭부(120)를 보다 구체적으로 살펴보기로 한다.
먼저, 전류 입력 증폭부(110)는 부하부(112), 제1 및 제2 출력 트랜지스터(PA1,PA2)와 제1 및 제2 로드 저항(RA1,RA2) 및 스위치(SWA)를 구비한다.
부하부(112)는 전류 입력 증폭부(110)에 흐르는 전류(IA1,IA2)의 양을 조절하는 역할을 한다. 즉, 부하부(112)의 부하량에 의해 전류 입력 증폭부(110)에 흐르는 전류(IA1,IA2)의 양이 달라진다.
부하부(112)는 제1 내지 제4 로드 트랜지스터(PL1,PL2,PL3,PL4)를 포함한다. 제1 내지 제4 로드 트랜지스터(PL1,PL2,PL3,PL4)는 PMOS 트랜지스터로 구현될 수 있다. 제1 및 제2 로드 트랜지스터(PL1,PL2)의 소오스는 서로 공통 접속되어, 전원 전압(VCC)에 연결되고, 드레인은 서로 공통 접속되어 상보 입력 데이터 라인(INB)에 연결된다. 그리고, 제3 및 제4 로드 트랜지스터(PL3,PL4)의 소오스는 서로 공통 접속되어, 전원 전압(VCC)에 연결되고, 드레인은 서로 공통 접속되어, 입력 데이터 라인(IN)에 연결된다. 제1 및 제4 로드 트랜지스터(PL1,PL4)의 각 게이트로는 제1 제어 신호(XCON)가 인가되고, 제2 및 제3 로드 트랜지스터(PL2,PL3)의 게이트로는 제2 제어 신호(READB)가 인가된다.
제1 및 제4 로드 트랜지스터(PL1,PL4)는 서로 동일한 전기적 특성을 가지며, 제2 및 제3 로드 트랜지스터(PL2,PL3)도 서로 동일한 전기적 특성을 가진다.
제1 및 제2 출력 트랜지스터(PA1,PA2)는 PMOS 트랜지스터로 구현될 수 있으며, 각각은 동일한 전기적 특성을 가진다. 제1 및 제2 출력 트랜지스터(PA1,PA2)의 소오스는 입력 데이터 라인쌍(INB,IN) 각각에 연결되고, 그 게이트와 드레인은 크로스 커플(cross-couple)된다. 그리고, 각각의 드레인은 전류 입력 증폭부(110)의 출력 노드(NA2,NA1)에 접속된다.
제1 및 제2 로드 저항(RA1,RA2)은 도시된 바와 같이, 일 단자는 각각 출력 노드(NA2,NA1)에 연결되고, 다른 일 단자는 모두 공통 소스 노드(NCS)에 연결된다. 그리고, 제1 및 제2 로드 저항(RA1,RA2)은 서로 동일한 저항값을 가진다.
스위치(SWA)는, 센스앰프 인에이블신호(SAEN)에 의해 게이팅되는 NMOS 트랜지스터로 구현될 수 있다. NMOS 트랜지스터(SWA)의 드레인은 공통 소스 노드(NCS)에 접속되며, 그 소오스는 접지 전압(VSS)에 연결된다.
상기와 같이 구성되는 전류 입력 증폭부(120)에서의 증폭률은 전류 입력 증폭부(120)를 구성하는 트랜지스터들의 크기와 제1 및 제2 로드 저항 등에 의해 결정된다. 전류 입력 증폭부의 증폭률을 크게 하기 위하여, 제1 및 제2 출력 트랜지스터(PA1,PA2)의 크기를 크게 하면, 증폭률은 증가하나, 출력 데이터(CSAO,CSAOB)의 발진에 기인하여 불량 데이터가 발생될 가능성이 크다. 따라서, 현실적으로 제1 및 제2 출력 트랜지스터(PA1,PA2)의 크기는 제한을 받게 된다.
따라서, 충분한 증폭률을 보장하면서 출력 데이터(CSAO,CSAOB)의 발진을 방지하기 위하여, 본 발명에서는 전류 입력 증폭부가 입력 데이터를 감지 증폭하는 정상 데이터 독출 동작 과정에서 증폭 전반부와 증폭 후반부의 증폭률을 다르게 조절한다.
제1 실시예에서는, 부하부(112)의 부하량을 조절한다. 즉 부하부(112)의 트랜지스터들의 턴온/턴오프를 조절함으로써, 궁극적으로 전류 입력 증폭부(110)의 증폭률을 조절한다. 칼럼 선택 신호(CSL)가 "하이"레벨로 활성화된 후 전류 입력 증폭부(110)가 감지 증폭한 입력 데이터(IN,INB)를 래치 증폭부(120)가 래치해 가는 증폭 초반부에서는, 부하부(112)의 제1 내지 제4 로드 트랜지스터(PL1,PL2,PL3,PL4)를 모두 사용하여, 충분한 증폭률을 보장한다. 그리고, 칼럼 선택 신호(CSL)가 "로우"레벨로 비활성화된 후인 증폭 후반부에서는, 부하부(112)의 일부 트랜지스터, 여기서는 제1 및 제4 로드 트랜지스터(PL1,PL4)를턴오프한다. 그리하여, 전류 입력 증폭부(110)의 증폭률을 일시적으로 낮춤으로써, 출력 데이터(CSAO,CSAOB)의 발진 가능성을 방지한다.
상기와 같이, 전류 입력 증폭부의 증폭률을 이원화하기 위하여, 제1 및 제4 로드 트랜지스터(PL1,PL4)의 게이트로 입력되는 제1 제어 신호(XCON)와 제2 및 제3 로드 트랜지스터(PL2,PL3)의 게이트로 입력되는 제2 제어 신호(READB)가 별도로 제공된다. 즉, 제1 제어 신호(XCON)에 의해 제어되는 제1 트랜지스터 그룹과 제2 제어 신호(READB)에 의해 제어되는 제2 트랜지스터 그룹으로 나누어진다. 이렇게 함으로써, 부하부(112)의 부하량이 제1 및 제2 제어 신호(XCON,READB)에 의하여 조절된다. 제1 및 제2 제어 신호(XCON,READB)에 의한 부하부(112)의 조절 및 이로 인한 전류 입력 증폭부(110)의 증폭률에 대한 조절 과정에 대해서는, 본 실시예의 동작 설명에서 다시 상세히 설명하기로 한다.
래치 증폭부(120)의 구성을 보면, 래치 증폭부(120)는 제1 내지 제4 로드 트랜지스터(PM1,PM2, MN1, MN2), 제1 및 제2 드라이빙 트랜지스터(ND1,ND2) 및 래치 스위치(SWL)를 구비한다.
제1 및 제2 로드 트랜지스터(PM1,PM2)는 PMOS 트랜지스터로 구현될 수 있으며, 그 소오스는 전원 전압(VCC)에 연결되고, 그 드레인은 래치 노드(NL1,NL2)에 연결된다. 그리고, 그 게이트와 드레인은 크로스 커플된다. 제3 및 제4 로드 트랜지스터(MN1,MN2)는 NMOS 트랜지스터로 구현될 수 있다. 제3 및 제4 로드 트랜지스터(MN1,MN2)의 각각의 드레인은 래치 노드(NL1,NL2)에 연결되고, 각각의 소오스는 제1 및 제2 드라이빙 트랜지스터(ND1,ND2)의 드레인에 연결된다. 그리고, 그 게이트와 드레인은 크로스 커플된다. 따라서, 제1 로드 트랜지스터(PM1)의 게이트, 제3 로드 트랜지스터(MN1)의 게이트, 제2 로드 트랜지스터(PM2)의 드레인 및 제4 로드 트랜지스터(MN2)의 드레인이 단일 노드를 형성하여, 제1 래치 노드(NL1)가 된다. 그리고, 제2 로드 트랜지스터(PM2)의 게이트, 제4 로드 트랜지스터(MN2)의 게이트, 제1 로드 트랜지스터(PM1)의 드레인 및 제3 로드 트랜지스터(NM3)의 드레인이 단일 노드를 형성하여, 제2 래치 노드(NL2)가 된다.
제1 및 제2 드라이빙 트랜지스터(ND1,ND2)의 게이트는 전류 입력 증폭부(110)의 출력 노드(NA1,NA2)에 연결된다. 제1 및 제2 드라이빙 트랜지스터(ND1,ND2)의 드레인은 제2 및 제4 로드 트랜지스터(MN1,MN2)의 소오스에 각각 연결되고, 그 소오스는 공통 접속되어 래치 스위치(SWL)에 연결된다.
래치 스위치(SWL)는 래치 증폭부 구동 신호(LATCH)에 의해 게이팅되는 NMOS 트랜지스터로 구현될 수 있다. 여기서, NMOS 트랜지스터(SWL)의 드레인은 상기 제1 및 제2 드라이빙 트랜지스터(ND1,ND2)의 소오스에 공통으로 접속되며, 그 소오스는 접지 전압(VSS)에 연결된다. 래치 스위치(SWL)는 래치 증폭부(120)의 동작을 제어한다. 즉, 래치 증폭부 구동 신호(LATCH)가 "하이" 레벨로 활성하면 래치 증폭부(120)는 인에이블되고, "로우"레벨로 비활성하면 디스에이블된다.
도 1 및 도 2를 참조하여, 제1 실시예에 따른 반도체 장치의 데이터 출력용 증폭 회로의 동작을 살펴보기로 한다. 도 2는 도 1에 도시된 반도체 장치의 데이터 출력용 증폭 회로의 주요 신호들의 파형을 도시하는 신호 파형도이다.
반도체 장치의 독출 명령 신호의 활성화와 함께, 센스앰프인에이블신호(SAEN)가 "하이" 레벨로 활성한다. 센스앰프 인에이블신호(SAEN)가 활성함에 따라, 스위치(SWA)가 턴온된다. 그리고, 제2 제어 신호인 상보 독출 명령 신호(READB)에 응답하여, 제2 및 제3 로드 트랜지스터(PL2,PL3)가 턴온된다. 이 때, 제1 및 제4 로드 트랜지스터(PL1,Pl4)도 제1 제어 신호(XCON)에 의하여 턴온된다. 따라서, 전원 전압(VCC)과 접지(VSS) 사이에 전류 경로가 형성된다.
제2 제어 신호인 상보 독출 명령 신호(READB)는 독출 명령 신호가 '하이'레벨로 활성화하면, '로우'레벨로 되는 독출 명령 신호의 상보(complementary) 신호이다. 그러므로, 전류 입력 증폭부(110)가 입력 데이터(IN,INB)를 감지증폭하는 동안에 상보 독출 명령 신호(READB)는 '로우'레벨이고, 따라서, 제2 및 제3 로드 트랜지스터(PL2,PL3)는 전류 입력 증폭부(110)의 증폭 동작시 항상 턴온 상태가 된다. 본 실시예에서는, 제2 제어 신호가 독출 명령 신호의 상보 신호(READB)이지만, 독출 명령 신호가 바로 이용될 수도 있다.
제1 제어 신호(XCON)는 상보 독출 명령 신호(READB)와 증폭 제어 신호(IOSEQ)의 논리합(OR)이다. 증폭 제어 신호(IOSEQ)는 칼럼 선택 신호(CSL)의 디스에이블을 결정하는 칼럼 선택 디스에이블 신호(CSLD)가 활성화된 시점에서 소정의 시간(TD) 후에 '하이'레벨로 활성화되고, 소정의 시간(TP) 동안 활성화된 후 자동으로 '로우'레벨로 비활성화되는 것을 특징으로 한다. 증폭 제어 신호(IOSEQ)는 '하이'레벨로 활성화 된후, 칼럼 선택 신호(CSL)의 '로우'레벨 구간(구간 a)에서는 계속하여 활성화되는 것이 바람직하다. 그리고, 증폭 제어 신호(IOSEQ)는 다음 래치 증폭부 구동 신호(LATCH)의 활성화 시점 (구간 b의 끝시점) 전에 소정의마진을 두고서 비활성화되는 것이 바람직하다. 제1 및 제4 로드 트랜지스터(PL1,PL4)는 제1 제어 신호(XCON)가 '하이'레벨인 동안에는 턴오프된다.
칼럼 선택 신호(CSL)는 비트 라인 증폭부(130)에서 증폭된 비트 라인쌍(BL, BLB)의 데이터를 입력 데이터 라인쌍(IN, INB)으로 출력하기 위한 신호이다. 칼럼 선택 신호(CSL)의 활성화에 의해, 입력 데이터 라이쌍(IN, INB)에 비트 라인 증폭부의 출력 데이터가 실리게 된다. 예를 들어, 입력 데이터 라인(IN)과 상보 입력 데이터 라인(INB) 각각에 "하이" 및 "로우" 레벨의 데이터가 실려있는 경우를 가정하면, 전류 입력 증폭부(110)의 전류 경로가 형성됨에 따라 제1 출력 트랜지스터(PA1)의 저항값은 증가하고 제2 출력 트랜지스터(PA2)의 저항값은 감소하게 된다. 이에 의해, 제1 출력 트랜지스터(PA1)를 통해 흐르는 제1 전류(IA1)와 제2 출력 트랜지스터(PA2)를 통해 흐르는 제2 전류(IA2)간의 차이가 발생한다.
제1 및 제2 로드 저항(RA1,RA2)은 동일한 전기적 특성을 가지므로, 제1 및 제2 로드 저항(RA1,RA2)의 양단에는 제1 및 제2 전류값의 차이가 반영된 전압값의 차이가 발생된다. 제2 전류(IA2)가 제1 전류(IA1)보다 증가하므로, 제2 로드 저항(RA2)의 양단 전압인 제1 출력 노드(NA1)의 전압 레벨이 제1 로드 저항(RA1)의 양단 전압인 제2 출력 노드(NA2)의 전압 레벨에 비해 약간 증가된다. 즉, 입력 데이터(IN,INB)가 감지 증폭되어, 출력 노드(NA1,NA2)에 실리게 된다.
그러면, 출력 노드(NA1,NA2)에 실린 데이터(CSAO,CSAOB)를 래치하기 위해, 래치 증폭부 구동신호(LATCH)가 활성화된다. 래치 증폭부 구동신호(LATCH)가 "하이" 레벨로 활성하면 래치 증폭부(120)가 인에이블된다. 출력 데이터(CSAO)의 전압레벨이 상보 출력 데이터(CSAOB)의 전압 레벨보다 높으므로, 제1 드라이빙 트랜지스터(ND1)가 턴-온되고 제1 드라이빙 트랜지스터(ND1)의 드레인의 전압 레벨이 낮아진다. 이에 따라, 제3 로드 트랜지스터(MN1)가 턴온되고, 제3 로드 트랜지스터(MN1)의 드레인, 즉 제2 래치 노드(NL2)의 전압 레벨이 낮아진다. 제2 래치 노드(NL2)의 전압 레벨이 낮아짐에 따라 제2 로드 트랜지스터(PM2)는 더 턴온되고, 제4 로드 트랜지스터(MN2)는 제2 로드 트랜지스터(PM2)에 비해 상대적으로 덜 턴온되어, 제1 래치 노드(NL1)의 전압 레벨은 높아진다. 이러한 감지 증폭 동작에 의해, 궁극적으로 제1 래치 노드(NL1)의 전압은 전원전압(VCC) 레벨로 증폭되고, 제2 래치 노드(NL2)의 전압은 접지 전압(VSS)레벨로 증폭된다. 래치 노드(NL1,NL2)에 실린 데이터(LSAO,LSAOB)가 궁극적으로 데이터 출력용 증폭 회로의 출력 데이터로서 출력되어, 주변 회로로 전달된다.
도 2를 다시 참조하면, 상기와 같은 데이터 출력용 증폭 회로의 동작을 통하여 입력 데이터가 증폭되어 출력되는 예가 도시되어 있다.
도 2에서는, 첫 번째, 두 번째 입력 데이터(IN)는 '/D'이고, 세 번째 입력 데이터(IN)는 'D'인 경우이다. 여기서, 설명의 편의상, 'D'는 '하이'레벨 데이터를 의미하고, '/D'는 '로우'레벨 데이터를 의미하는 것으로 가정한다. 칼럼 선택 신호(CSL)가 활성화 될 때마다, 입력 데이터 라인쌍(IN,INB)에 데이터가 실린다. 전류 입력 증폭부(110)의 증폭 초반부, 즉 증폭 제어 신호(IOSEQ)가 활성화되기 전까지는, 증폭률이 크므로 입력 데이터(IN)가 충분히 증폭되어, 전류 입력 증폭부(110)의 출력 신호(CSAO)로서 출력된다. 그러다가, 증폭 제어 신호(IOSEQ)가활성화되면, 전류 입력 증폭부(110)의 증폭률이 감소되므로, 전류 입력 증폭부(110)의 출력 신호(CSAO)의 발진이 일어나지 않는다. 증폭 후반부의 발진은 연속하여 출력되는 다음 데이터에 오류를 발생시킬 수 있다. 따라서, 본 실시예에서처럼, 증폭 후반부의 증폭률을 억제함으로써 불량 데이터의 발생 가능성이 크게 감소된다. 도 2의 래치 증폭부(120)의 출력 데이터(LSAO)를 보면, 입력 데이터(IN)를 동일한 출력 신호, '/D', '/D', 'D'가 연속적으로 래치됨을 알 수 있다.
이러한 본 발명의 효과는 후술되는 비교예를 통해서 더욱 명백해진다.
비교예
도 3은 도 1에 도시된 제1 실시예에 대비되는 비교예를 설명하기 위한 도면으로서, 전류 입력 증폭부의 증폭률이 고정되어 있는 반도체 장치의 데이터 출력용 증폭 회로를 보여준다. 도 3의 데이터 출력용 증폭 회로는 입력 데이터 라인쌍(IN,INB), 전류 입력 증폭부(310) 및 래치 증폭부(320)를 구비한다. 입력 데이터 라인쌍(IN,INB)과 래치 증폭부(320)의 구성은 도 1에 도시된 입력 데이터 라인쌍 (IN,INB) 및 래치 증폭부(120)와 동일한 구성을 가진다.
전류 입력 증폭부(310)는 부하부(312)를 제외하고는 도 1에 도시된 전류 입력 증폭부(110)와 마찬가지로, 제1 및 제2 출력 증폭부(PA1,PA2), 제1 및 제2 로드 저항(RA1,RA2) 및 스위치(SWA)를 구비한다. 여기서의 부하부(312)는 제1 및 제2 로드 트랜지스터(PL1, PL2)를 포함한다. 제1 및 제2 로드 트랜지스터(PL1,PL2)는 PMOS 트랜지스터로 구현될 수 있다. 제1 및 제2 로드 트랜지스터(PL1,PL2)의 소오스는 서로 공통 접속되어, 전원 전압(VCC)에 연결되고, 그 드레인은 각각 입력 데이터 라인쌍(INB,IN)에 연결된다. 제1 및 제2 로드 트랜지스터(PL1,PL2)의 각 게이트로는 상보 독출 명령 신호(READB)가 인가된다.
도 3의 데이터 출력용 증폭 회로의 동작은 도 4를 같이 참조하여 설명하기로 한다. 도 4는 도 3에 도시된 반도체 장치의 데이터 출력용 증폭 회로의 주요 신호들의 파형을 도시하는 신호 파형도이다.
반도체 장치의 독출 명령 신호의 활성화와 함께, 센스앰프 인에이블신호(SAEN)가 "하이" 레벨로 활성한다. 센스앰프 인에이블신호(SAEN)가 활성함에 따라, 스위치(SWA)가 턴온된다. 그리고, 상보 독출 명령 신호(READB)에 응답하여, 제1 및 제2 로드 트랜지스터(PL1,PL2)가 턴온된다. 따라서, 제1 및 2 로드 트랜지스터(PL1,PL2)는 전류 입력 증폭부(310)의 증폭 동작 과정에서 항상 턴온되어 있으며, 증폭률도 고정적이다. 그러므로, 칼럼 선택 신호(CSL)가 디스에이블되는 증폭 후반부에서, 전류 입력 증폭부(310)의 출력 데이터(CSAO,CSAOB)가 발진할 가능성이 크다. 특히, 연속하는 입력 데이터(IN)가 동일 레벨인 경우에 출력 데이터(CSAO)의 발진이 생기면, 불량 데이터가 발생할 가능성이 크다.
도 4를 다시 참조하면, 도 2의 경우와 마찬가지로, 첫 번째, 두 번째 입력 데이터(IN)는 '/D'이고, 세 번째 입력 데이터(IN)는 'D'이다. 그런데, 출력 데이터(LSAO)를 보면, 첫 번째 입력 데이터를 증폭하는 증폭 후반부에서 발진이 생겨, 불량 데이터가 발생함을 알 수 있다. 따라서, 제1 실시예의 경우 비교예에 비해, 데이터 출력용 증폭 회로의 전류 입력 증폭부의 발진 가능성이 줄어든다. 따라서, 데이터 출력용 증폭 회로의 출력 데이터의 오류 가능성이 감소된다.
본 발명의 데이터 출력용 증폭 회로는 다른 다양한 형태로 구현 가능하다. 계속하여, 본 발명의 다른 실시예들이 설명된다.
다른 실시예들
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 데이터 출력용 증폭 회로를 나타내는 도면이다. 이를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치의 데이터 출력용 증폭 회로는 입력 데이터 라인쌍(IN,INB), 전류 입력 증폭부 (510) 및 래치 증폭부(520)를 구비한다.
각 구성 요소들의 역할 및 기능은 제1 실시예에서 설명한 바와 동일하므로, 여기서 상세한 설명은 생략하기로 한다. 그리고, 입력 데이터 라인쌍(IN,INB)과 래치 증폭부(520)의 구성은 제1 실시예의 입력 데이터 라인쌍(IN,INB) 및 래치 증폭부(120)와 동일하므로, 여기서 상세한 설명은 생략한다.
전류 입력 증폭부(510)의 구성을 보면, 전류 입력 증폭부(510)는 부하부(512), 제1 및 제2 출력 증폭부(PA1,PA2), 제1 및 제2 로드 저항(RA1,RA2) 및 스위치부(SWA)를 구비한다.
부하부(512)는 제1 및 제2 로드 트랜지스터(PL1,PL2)를 포함한다. 제1 내지 제2 로드 트랜지스터(PL1,PL2)는 PMOS 트랜지스터로 구현될 수 있다. 제1 및 제2 로드 트랜지스터(PL1,PL2)의 소오스는 서로 공통 접속되어, 전원 전압(VCC)에 연결되고, 그 드레인은 각각 입력 데이터 라인쌍(INB,IN)에 연결된다. 제1 및 제2 로드트랜지스터(PL1,PL2)의 각 게이트로는 상보 독출 명령 신호(READB)가 인가된다.
제1 및 제2 로드 트랜지스터(PL1,PL2)는 서로 동일한 전기적 특성을 가진다.
제1 및 제2 출력 트랜지스터(PA1,PA2)는 PMOS 트랜지스터로 구현될 수 있으며, 각각은 동일한 전기적 특성을 가진다. 제1 및 제2 출력 트랜지스터(PA1,PA2)의 소오스는 입력 데이터 라인쌍(INB,IN) 각각에 연결되고, 그 게이트와 드레인은 크로스 커플된다. 그리고, 각각의 드레인은 전류 입력 증폭부(510)의 출력 노드(NA2,NA1)에 접속된다.
제1 및 제2 로드 저항(RA1,RA2)은 도시된 바와 같이, 일 단자는 각각 출력 노드(NA2,NA1)에 연결되고, 다른 일 단자는 각각 공통 소스 노드(NCS)에 연결된다. 그리고, 제1 및 제2 로드 저항(RA1,RA2) 각각은 동일한 저항값을 가진다.
스위치부(SWA)는 그 드레인은 공통 소스 노드(NCS)에 공통으로 접속되고, 그 소오스는 접지 전압(VSS)에 공통 연결되는 NMOS 트랜지스터인 제1 및 제2 스위칭 트랜지스터들(NW1,NW2)로 구현될 수 있다. 제1 스위칭 트랜지스터(NW1)는 센스앰프 인에이블신호(SAEN)에 의해 게이팅된다. 제2 스위칭 트랜지스터(NW2)는 제어 신호(XCON)에 의해 게이팅된다. 여기서, 제어 신호(XCON)는 상보 독출 명령 신호(READB)와 증폭 제어 신호(IOSEQ)의 부정논리합(NOR)인 신호이다. 증폭 제어 신호(IOSEQ)는 제1 실시예에서의 증폭 제어 신호(IOSEQ)와 마찬가지로, 칼럼 선택 신호(CSL)의 디스에이블을 결정하는 칼럼 선택 디스에이블 신호(CSLD)가 활성화된 시점에서 소정의 시간 후에 '하이'레벨로 활성화되고, 소정의 시간 동안 활성화된 후 자동으로 '로우'레벨로 비활성화되는 것을 특징으로 한다. 그러므로, 제2 스위칭 트랜지스터(NW2)는 상보 독출 명령 신호(READB)와 증폭 제어 신호(IOSEQ)가 모두 '로우'레벨인 증폭 초반부에서는 턴온되고, 증폭 제어 신호(IOSEQ)가 '하이'레벨로 되는 증폭 후반부에서는 턴오프된다.
그러므로, 증폭 초반부와 증폭 후반부의 공통 소오스 노드(NCS)의 전압이 달라진다. 따라서, 전류 입력 증폭부(510)의 증폭 초반부에서는, 제1 및 제2 스위칭 트랜지스터((NW1,NW2)가 모두 턴온되어, 전류 입력 증폭부(510)의 증폭률이 크다. 그리고, 전류 입력 증폭부(510)의 증폭 후반부에서는, 제2 스위칭 트랜지스터(NW2)가 턴오프되고, 제1 스위칭 트랜지스터(NW1)만 턴온 상태이므로, 증폭 초반부에 비하여, 전류 입력 증폭부(510)의 증폭률이 감소된다. 그러므로, 본 실시예에서도, 제1 실시예에서처럼, 전류 입력 증폭부(510)의 증폭률이 이원화되어 출력되는 데이터의 발진 가능성을 크게 줄일 수 있다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치의 데이터 출력용 증폭 회로를 나타내는 도면이다. 이를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치의 데이터 출력용 증폭 회로는 입력 데이터 라인쌍(IN,INB), 전류 입력 증폭부(610) 및 래치 증폭부(620)를 구비한다.
각 구성 요소들의 역할 및 기능은 제1 실시예에서 설명한 바와 동일하므로, 여기서 상세한 설명은 생략하기로 한다. 그리고, 입력 데이터 라인쌍(IN,INB)과 래치 증폭부(620)의 구성은 제1 실시예의 입력 데이터 라인쌍(IN,INB) 및 래치 증폭부(120)와 동일하므로, 여기서 상세한 설명은 생략한다.
전류 입력 증폭부(610)의 구성을 보면, 전류 입력 증폭부(610)는부하부(612),제1 및 제2 출력 증폭부(PA1,PA2), 제1 및 제2 로드 저항(RA1,RA2), 출력 전압 안정화 회로부(614) 및 스위치(SWA)를 구비한다. 이는, 출력 전압 안정화 회로(612)를 제외하고는 도 3에 도시된 비교예의 전류 입력 증폭부(310)의 구성과 동일하다.
출력 전압 안정화 회로부(612)는, 그 드레인과 소오스가 각각 출력 노드(NA1,NA2)에 접속되는 NMOS 트랜지스터(NM)로 구현될 수 있다. 출력 전압 안정화 회로부(612)의 NMOS 트랜지스터(NM)의 게이트로는 제어 신호(XCON)가 인가된다. 여기서, 제어 신호(XCON)는 제2 실시예의 제어 신호(XCON)와 마찬가지로, 상보 독출 명령 신호(READB)와 증폭 제어 신호(IOSEQ)의 부정논리합(NOR)인 신호이다. 출력 전압 안정화 회로부(612)의 NMOS 트랜지스터(NM)는 상보 독출 명령 신호(READB)와 증폭 제어 신호(IOSEQ)가 모두 '로우'레벨인 증폭 초반부에는 턴온되고, 증폭 제어 신호(IOSEQ)가 '하이'레벨로 활성화되면 턴오프된다.
따라서, 전류 입력 증폭부(610)의 증폭 초반부에서는, 출력 전압 안정화 회로부(612)의 NMOS 트랜지스터(NM)가 턴온되어, 출력 노드(NA1,NA2)간의 전압 차이가 제한되게 된다. 그러므로, 출력 노드(NA1,NA2)의 전압 레벨의 과도한 증폭이 방지되어, 안정된 증폭 동작이 이루어진다.
도 7은 제1 내지 제3 실시예에서 사용되는 증폭 제어 신호를 발생하는 발생부의 일 예를 보여주는 도면이다. 이를 참조하면, 증폭 제어 신호 발생부(70)는 칼럼 선택 디스에이블 신호(CSLD)를 수신한다. 증폭 제어 신호 발생부(70)는 제1 내지 제6 인버터들(IV1 내지 IV6), 저항 소자들(R1,R2), MOS 트랜지스터들(MN,MP) 및부정논리곱 게이트(ND)를 구비한다.
칼럼 선택 디스에이블 신호(CSLD)는 제1 및 제2 인버터들(IN1,IN2)를 거친 후 분기된다. 분기된 하나의 신호(DS)는 직접 부정논리곱 게이트(ND)로 입력된다. 그리고, 분기된 다른 하나의 신호는 펄스폭 결정부(710)로 입력된다. 펄스폭 결정부(710)는 증폭 제어 신호(IOSEQ)의 펄스폭, 즉 활성 시간을 결정하는 회로로서, 제3 내지 제5 인버터들(IN3,IN4,IN5), 저항들(R1,R2) 및 MOS 트랜지스터들(MN,MP)을 포함한다. MOS 트랜지스터(MN,MP) 각각은 커패시터의 역할을 한다. 따라서, 펄스폭 결정부(710)는 입력되는 신호를 소정의 시간만큼 지연하고, 반전하여 출력하게 된다. 펄스폭 결정부(710)의 출력 신호(DEL)는 부정논리곱 게이트(ND)로 입력된다. 그러므로, 증폭 제어 신호(IOSEQ)는 칼럼 선택 디스에이블 신호(CSLD)에 비해 조금 지연되어 활성화되고, 펄스폭 결정부(710)에서의 지연 시간만큼의 펄스폭, 즉 활성 시간을 가진다. 따라서, 펄스폭 결정부(710)에서의 저항(R1,R2) 및 MOS 트랜지스터(MP,MN)에 의한 커패시턴스 값을 조절함으로써, 증폭 제어 신호(IOSEQ)의 활성 시간을 조절할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상세히 전술한 바와 같이, 본 발명에 의하면, 반도체 장치의 데이터 출력용증폭 회로의 발진 가능성이 크게 감소된다. 따라서, 출력 데이터의 안정도가 개선되어 반도체 장치의 오동작이 방지될 수 있다.

Claims (11)

  1. 입력 데이터 라인쌍;
    상기 입력 데이터 라인쌍의 신호 레벨차를 감지하고 증폭하여 전압 레벨로서 출력하는 전류 입력 증폭부; 및
    상기 전류 입력 증폭부에서 출력되는 전압 레벨을 감지하고 주변회로부로 전달될 수 있는 정도의 레벨로 증폭하는 래치 증폭부를 구비하며,
    상기 전류 입력 증폭부는 증폭 초반부의 증폭률과 증폭 후반부의 증폭률이 서로 다른 것을 특징으로 하는 반도체 장치의 데이터 출력용 증폭 회로.
  2. 제1항에 있어서, 상기 전류 입력 증폭부는,
    그 소오스가 상기 입력 데이터 라인쌍의 각 라인에 연결되고, 그 게이트와 드레인이 서로 크로스 커플되며, 각각의 드레인이 제1 및 제2 출력 노드로 제공되는 제1 및 제2 출력 트랜지스터;
    전원 전압과 상기 제1 및 상기 제2 출력 트랜지스터의 소오스 사이에 위치하여 상기 전류 입력 증폭부에 흐르는 전류량을 조절하는 부하부;
    그 일 단자가 상기 제1 및 제2 출력 노드에 각각 연결되고, 다른 일 단자는 공통 소스 노드에 접속되며, 동일한 전기적 특성을 가지는 제1 및 제2 로드 저항;및
    상기 공통 소스 노드와 접지 전압 사이에 형성되고, 상기 반도체 장치가 독출 모드로 진입하면 활성하는 센스앰프 인에이블신호에 의해 제어되는 스위치를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 출력용 증폭 회로.
  3. 제2항에 있어서,
    상기 부하부는
    그 소오스가 상기 전원 전압에 연결되고, 그 드레인이 상기 입력 데이터 라인쌍에 각각 연결되며, 제1 제어 신호에 의해 게이팅되는 제1 PMOS 트랜지스터 그룹; 및
    그 소오스가 상기 전원 전압에 연결되고, 그 드레인이 상기 입력 데이터 라인쌍에 각각 연결되며, 제2 제어 신호에 의해 게이팅되는 제2 PMOS 트랜지스터 그룹을 포함하며,
    상기 제1 PMOS 트랜지스터 그룹의 각 트랜지스터와 상기 제2 PMOS 트랜지스터 그룹의 각 트랜지스터는 병렬로 연결되고,
    상기 제1 제어 신호는 칼럼 선택 신호를 디스에이블하기 위한 신호인 칼럼 선택 디스에이블 신호의 활성화 시점에서 소정 시간 후에 활성되고, 상기 활성 시점에서 소정 시간 후에 자동적으로 비활성화되는 신호를 이용하며,
    상기 제2 제어 신호는 반도체 장치의 독출 명령 신호인 것을 특징으로 하는 반도체 장치의 데이터 출력용 증폭 회로.
  4. 제2항에 있어서,
    상기 공통 소스 노드의 전압 레벨이 상기 증폭 초반부와 상기 증폭 후반부에 있어서 서로 다른 것을 특징으로 하는 반도체 장치의 데이터 출력용 증폭 회로.
  5. 제4항에 있어서,
    상기 전류 입력 증폭부는, 상기 공통 소스 노드와 접지 전압 사이에서 상기 스위치에 병렬로 연결되고 제어 신호에 의해 게이팅되는 스위칭 트랜지스터를 더 구비하며,
    상기 부하부는 그 소오스가 상기 전원 전압에 연결되고, 그 드레인이 상기 입력 데이터 라인쌍에 각각 연결되며, 명령 독출 신호의 상보 신호에 의해 게이팅되는 PMOS 트랜지스터들을 포함하고,
    상기 제어 신호는 칼럼 선택 신호를 디스에이블하기 위한 신호인 칼럼 선택 디스에이블 신호의 활성화 시점에서 소정 시간 후에 활성되고, 상기 활성 시점에서 소정 시간 후에 자동적으로 비활성화되는 신호를 이용하는 것을 특징으로 하는 반도체 장치의 데이터 출력용 증폭 회로.
  6. 제2항에 있어서,
    상기 전류 입력 증폭부는, 상기 제1 및 제2 출력 노드 사이에 연결되고, 제어 신호에 의해 제어되는 출력 전압 안정화 회로부를 더 구비하며,
    상기 출력 전압 안정화 회로부의 동작시에는 상기 제1 및 상기 제2 출력 노드의 전압 레벨의 차이를 소정 범위 내로 제한하는 것을 특징으로 하는 반도체 장치의 데이터 출력용 증폭 회로.
  7. 제6항에 있어서,
    상기 출력 전압 안정화 회로는, 그 드레인이 상기 제1 및 상기 제2 출력 노드의 어느 하나의 노드에 연결되고, 그 소오스는 상기 제1 및 상기 제2 출력 노드의 다른 하나의 노드에 연결되며, 상기 제어 신호에 의해 게이팅되는 MOS 트랜지스터이며,
    상기 제어 신호는 칼럼 선택 신호를 디스에이블하기 위한 신호인 칼럼 선택 디스에이블 신호의 활성화 시점에서 소정 시간 후에 활성되고, 상기 활성 시점에서 소정 시간 후에 자동적으로 비활성화되는 신호를 이용하는 것을 특징으로 하는 반도체 장치의 데이터 출력용 증폭 회로.
  8. 입력 데이터 라인쌍;
    상기 입력 데이터 라인쌍의 신호 레벨차를 감지하고 증폭하여 전압 레벨로서 출력하는 전류 입력 증폭부; 및
    상기 전류 입력 증폭부에서 출력되는 전압 레벨을 감지하고 주변회로부로 전달될 수 있는 정도의 레벨로 증폭하는 래치 증폭부를 구비하며,
    상기 전류 입력 증폭부는 상기 전류 입력 증폭부에 흐르는 전류량을 조절하는 부하부를 포함하고,
    상기 부하부는 증폭 초반부의 부하량과 증폭 후반부의 부하량이 서로 다른 것을 특징으로 하는 반도체 장치의 데이터 출력용 증폭 회로.
  9. 제8항에 있어서, 상기 부하부는
    상기 증폭 후반부의 부하량을 상기 증폭 초반부의 부하량과 다르게 하기 위하여, 칼럼 선택 디스에이블 신호의 활성화 시점에서 소정 시간 후에 활성되고, 상기 활성 시점에서 소정 시간 후에 자동적으로 비활성화되는 신호를 이용하는 것을 특징으로 하는 반도체 장치의 데이터 출력용 증폭 회로.
  10. 입력 데이터 라인쌍;
    상기 입력 데이터 라인쌍의 신호 레벨차를 감지하고 증폭하여 전압 레벨로서 출력하는 전류 입력 증폭부; 및
    상기 전류 입력 증폭부에서 출력되는 전압 레벨을 감지하고 주변회로부로 전달될 수 있는 정도의 레벨로 증폭하는 래치 증폭부를 구비하며,
    상기 전류 입력 증폭부는 상기 전류 입력 증폭부에서 출력되는 전압 레벨을 제한하기 위한 출력 전압 안정화 회로부를 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력용 증폭 회로.
  11. 제10항에 있어서,
    상기 출력 전압 안정화 회로는, 그 드레인은 상기 전류 입력 증폭부의 출력 노드 중의 어느 하나의 노드에 연결되고, 그 소오스는 상기 전류 입력 증폭부의 출력 노드 중의 다른 하나의 노드에 연결되며, 제어 신호에 의해 게이팅되는 MOS 트랜지스터이며,
    상기 제어 신호는 칼럼 선택 신호를 디스에이블하기 위한 신호인 칼럼 선택 디스에이블 신호의 활성화 시점에서 소정 시간 후에 활성되고, 상기 활성 시점에서 소정 시간 후에 자동적으로 비활성화되는 신호를 이용하는 것을 특징으로 하는 반도체 장치의 데이터 출력용 증폭 회로.
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