CN209572247U - 电子部件及电子设备 - Google Patents
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Abstract
本实用新型涉及电子部件及电子设备。电子部件(101)具备层叠体(10),其将多个绝缘性基材(L1~L4)等层叠并具有与层叠方向垂直的第一主面(S1)及第二主面(S2),在这些多个绝缘性基材之中的一个绝缘性基材(L1)形成有由导体构成的对准标记(AM)。层叠体(10)具有:位于比对准标记(AM)更靠第一主面(S1)侧的位置的第一层区域(LA1)、和位于比对准标记(AM)更靠第二主面(S2)侧的位置的第二层区域(LA2)。第一层区域(LA1)的绝缘性基材的透光性比第二层区域(LA2)的绝缘性基材的透光性高。再有,对准标记的剖面形状是在层叠方向上与第二主面(S2)侧相比第一主面(S1)侧为大面积的梯形状。
Description
技术领域
本实用新型涉及具备绝缘性基材的层叠体的电子部件、及安装有该电子部件的电子设备。
背景技术
以往,电路基板的制造时、部件向电路基板的安装时、或者电路基板向其他构件的安装时,大多在电路基板设置对位用的对准标记。
专利文献1中公开了:为了以透射型拍摄对准标记,提高电路基板的对准标记的形成位置的透光性的结构。
在先技术文献
专利文献
专利文献1:日本特开2003-304041号公报
实用新型内容
-实用新型所要解决的技术问题-
如专利文献1所示,在将对准标记夹入的绝缘性基材全部为透光性的情况下,虽然能够以透射型检测对准标记,但在形成对准标记的绝缘性基材的透光性较低的情况下,需要以反射型进行检测。
可是,在以导体图案形成了对准标记的情况下,对准标记具有与其他布线图案等相同的厚度,也进行侧面或上表面的边缘处的光的反射。在此,在图7中表示对准标记的侧面或上表面的边缘处的光的反射的例子。本例中,在电子部件的第一主面S1形成对准标记。在图像传感器拍摄电子部件的对准标记之际,会接受对准标记的来自侧面或上表面的边缘的反射光 (散射光)。这样,在以反射型检测对准标记的情况下,受到上述散射光的影响,存在正确检测对准标记与绝缘性基材的边界较为困难的情况。
上述的课题不只是存在于电路基板,也是与电子部件普遍对应的事项。
因而,本实用新型的目的在于,提供一种即便使用透光性低的绝缘性基材、也能同时提高了对准标记的位置检测精度的电子部件、及安装有该电子部件的电子设备。
-用于解决技术问题的手段-
(1)本实用新型的电子部件的特征在于,具备层叠体,其将多个绝缘性基材层叠且具有与层叠方向垂直的第一主面及第二主面,在这些多个绝缘性基材之中的一个绝缘性基材形成有由导体构成的对准标记。层叠体至少在层叠方向上观察到的对准标记的形成范围内,具有:位于比对准标记更靠第一主面侧的位置的第一层区域;和位于比对准标记更靠第二主面侧的位置的第二层区域。而且,第一层区域的绝缘性基材的透光性比第二层区域的绝缘性基材的透光性高,对准标记在所述层叠方向上的剖面形状为第一主面侧的底边比第二主面侧的底边长的梯形状。
根据上述结构,通过将对准标记的大面积侧(成为剖面形状的梯形的较长的底边的一侧的面)利用为对准用的像,从而对准标记的侧面处的反射光不会被拍摄。由此,对准标记的位置检测精度提高。再有,对准标记在层叠体的内部,难以剥离,因此针对碰撞或摩擦等外力的耐性较高。
(2)优选所述多个绝缘性基材之中的第一层区域的绝缘性基材包括与第二层区域的绝缘性基材相同材料的绝缘性基材。根据该结构,能容易地在包含相同的材料的绝缘性基材的层叠体形成对准标记。特别是,与在对准标记的形成面形成包含与第二层区域的绝缘基材不同的材质的保护膜的情况相比,不易产生物性差或需要经由与第二层区域不同的工艺而造成的剥离、成为气泡的内包的情况,不易发生散射光。
(3)优选在所述绝缘性基材形成导体图案,该导体图案形成电路或电路的一部分,对准标记能由与导体图案相同的材料构成。根据该结构,没有必要利用用于形成对准标记的特别材料来形成图案,还有制造也变得容易,能实现低成本化。
(4)所述导体图案及对准标记,例如通过被粘合在绝缘性基材的铜箔的蚀刻而被图案化。根据该结构,可容易地构成剖面梯形状的对准标记。
(5)优选所述第一层区域的绝缘性基材与第二层区域的绝缘性基材由相同的材料构成,第一层区域的厚度比第二层区域的厚度薄。根据该构造,各绝缘性基材为相同的材料,同时能更容易地使第一层区域的透光性比第二层区域的透光性提高。
(6)优选在所述第二层区域包括使该第二层区域的绝缘性基材与所述第一层区域的绝缘性基材接合的粘接层的情况、或者包括使所述第二层区域的绝缘性基材彼此接合的粘接层的情况下,粘接层的透光率比第一层区域的绝缘性基材的透光率低。根据该构造,各绝缘性基材为相同的材料,同时使第一层区域的透光性与第二层区域的透光性相比,相对而言能更容易提高。
(7)本实用新型的电子设备具备电路基板和被安装在该电路基板的电子部件。该电子部件具有向电路基板的安装用端子,是上述(1)~(6) 中任一项所述的构造的电子部件。
根据上述结构,可构成利用电子部件的对准标记以高位置精度被安装到电路基板的电子设备。
-实用新型效果-
根据本实用新型,即便使用透光性低的绝缘性基材,也能得到提高了对准标记的位置检测精度的电子部件,还有,可构成以高的位置精度将该电子部件安装到电路基板的电子设备。
附图说明
图1(A)是第一实施方式所涉及的电子部件101的俯视图,图1(B) 是图1(A)中的X-X部分处的电子部件101的剖视图。
图2(A)、图2(B)是针对形成于一个绝缘性基材L1的导体图案加以表示的剖视图。
图3(A)是分别形成有导体图案CP1~CP4的绝缘性基材L1~L4 的层叠前的剖视图。图3(B)是形成有各导体图案的绝缘性基材L1~L4 被层叠、被加热压制后的状态下的剖视图。图3(C)是在层叠体10形成有阻挡膜RF的状态下的剖视图。
图4是表示向电路基板201安装电子部件101的方法的图。
图5是在电路基板201安装了电子部件101的状态下的剖视图。
图6(A)是第二实施方式所涉及的电子部件102所包含的绝缘性基材的层叠前的状态下的剖视图。图6(B)是绝缘性基材L1~L3被层叠、被加热压制后的状态下的剖视图。图6(C)是在层叠体10形成了阻挡膜 RF的状态下的剖视图。
图7是表示在层叠体的表面形成有对准标记的情况下的、对准标记的侧面或上表面的边缘处的光的反射的例子的图。
具体实施方式
《第一实施方式》
图1(A)是第一实施方式所涉及的电子部件101的俯视图,图1(B) 是图1(A)中的X-X部分的电子部件101的剖视图。其中,图1(B) 中,以虚线表征相邻的绝缘性基材的虚拟的边界面。
本实施方式的电子部件101具备多个绝缘性基材L1~L4等被层叠且具有与层叠方向垂直的第一主面S1及第二主面S2的层叠体10。在这些多个绝缘性基材L1~L4之中的一个绝缘性基材L1形成有导体所构成的对准标记AM。
层叠体10至少在层叠方向(Z轴向)上观察到的对准标记AM的形成范围内,具有位于比对准标记AM更靠第一主面S1侧的位置的第一层区域LA1、和位于比对准标记AM更靠第二主面S2侧的位置的第二层区域LA2。
在层叠体10形成导体图案CP1~CP4。再有,本例中,在层叠体10 的第二主面S2形成阻挡膜RF。
导体图案CP1、CP2、CP3例如是线圈图案或布线图案。导体图案 CP4是安装用端子。
对准标记AM能由俯视形状为矩形框状图案和被配置在其中心的矩形图案构成。
需要说明的是,虽然在图1(B)中并未表示,但在层叠体10的内部也形成有将形成于不同的层的导体图案彼此连接的层间连接导体。
以下,依次对电子部件101的各部的结构及制造方法进行说明。
图2(A)、图2(B)是针对形成于一个绝缘性基材L1的导体图案加以表示的剖视图。图2(B)是在绝缘性基材L1的一个面形成了导体图案CP1及对准标记AM的状态下的剖视图。图2(A)是导体图案及对准标记形成前的阶段的剖视图。
绝缘性基材L1例如是被粘贴了铜箔CF的液晶聚合物(LCP)等的热塑性树脂片。通过光刻对该铜箔CF进行图案化,由此形成上述导体图案CP1及对准标记AM。例如,在铜箔CF的表面涂敷光致阻挡膜,进行预烘,使用规定图案的曝光掩模进行曝光、显影、后烘烤、湿式蚀刻,除去光致阻挡膜。
上述蚀刻的工序中,被侧面蚀刻,导体图案CP1及对准标记AM的剖面形状如图2(B)所示,成为将绝缘性基材L1的表面作为“较长的底边”的梯形状。导体图案CP2~CP4向其他绝缘性基材L2~L4的形成方法及材料也同样。
图3(A)是通过上述工序分别形成了导体图案CP1~CP4的绝缘性基材L1~L4的层叠前的剖视图。如上述,在绝缘性基材L1形成导体图案CP1及对准标记AM。在绝缘性基材L2形成导体图案CP2,在绝缘性基材L3形成导体图案CP3,在绝缘性基材L4形成导体图案CP4。
图3(B)是形成了各导体图案的绝缘性基材L1~L4被层叠、被加热压制后的状态下的剖视图。其中,在本图中以虚线表征相邻的绝缘性基材的虚拟的边界面。这样能形成层叠体10。
图3(C)是在层叠体10形成了阻挡膜RF的状态下的剖视图。这样,通过在层叠体10的安装用端子CP4的形成面(第二主面S2)涂敷形成阻焊剂等的阻挡膜RF,从而能构成图1(A)、图1(B)示出的电子部件101。
也可以对上述安装用端子CP4的表面赋予Ni/Au、Ni/Sn等的镀膜。
需要说明的是,在图3(A)、图3(B)、图3(C)中,虽然针对单一的电子部件进行了图示、且针对其一部分进行了图示,但实际上通过在集合基板状态下被制造并在最后的工序中被分割为单个,从而能同时制造多个电子部件。
图4是表示向电路基板201安装上述电子部件101的方法的图。在电路基板201形成电路基板侧端子(焊盘)21,并在其表面涂敷形成膏状焊料SO。该电路基板201被固定于规定的位置,图像传感器1对电子部件 101的对准标记AM的X-Y面方向的位置进行检测。
图像传感器1利用从电子部件101的第一主面S1侧观察的反射法来检测电子部件101的对准标记AM,根据该检测到的电子部件101的位置,将该电子部件101向电路基板201的规定位置固定。即,将电子部件101 固定于电路基板201上,以使得电子部件101的安装用端子CP4和电路基板侧端子21的位置一致。
图5是电子部件101被安装在电路基板201的状态下的剖视图。在上述固定之后,通过回流焊接工序,将电子部件101的安装用端子CP4焊接于电路基板201的电路基板侧端子21。由此,能构成电子设备301。
由于层叠体10的第一层区域LA1的绝缘性基材的透光性(不是“透光率”而是“透光性”。)比第二层区域LA2的绝缘性基材的透光性高,故能以高对比度拍摄层叠体10内部的对准标记AM。再有,对准标记AM 在层叠方向(Z轴向)上的剖面形状是第一主面S1侧的底边比第二主面 S2侧的底边长的梯形状,因此对准标记AM的侧面或上表面的边缘处的散射光不会被拍摄。由此,可高精度地检测对准标记AM的位置。
《第二实施方式》
第二实施方式中,表示具备包括粘接层的层叠体的电子部件的例子。
图6(A)是第二实施方式所涉及的电子部件102所包含的绝缘性基材层叠前的状态下的剖视图。在绝缘性基材L1形成导体图案CP1及对准标记AM。绝缘性基材L2是粘接层。在绝缘性基材L3的一面形成导体图案CP2,在另一面形成导体图案CP3、CP4。
图6(B)是上述绝缘性基材L1~L3被层叠、被加热压制后的状态下的剖视图。绝缘性基材L1、L3经由作为粘接层的绝缘性基材L2而被粘接。这样能形成层叠体10。
图6(C)是在层叠体10形成了阻挡膜RF的状态下的剖视图。这样,通过在层叠体10的安装用端子CP4的形成面(第二主面S2)涂敷形成阻焊剂等的阻挡膜RF,从而能构成电子部件102。
层叠体10具有位于比对准标记AM更靠第一主面S1侧的位置的第一层区域LA1和位于比对准标记AM更靠第二主面S2侧的位置的第二层区域LA2。作为粘接层的绝缘性基材L2能由透光率低的材料构成。因此,相对而言,层叠体10的第一层区域LA1的绝缘性基材的透光性比第二层区域LA2的绝缘性基材的透光性高。
本实施方式中,也能以高对比度拍摄层叠体10内部的对准标记AM。再有,对准标记AM在层叠方向(Z轴向)上的剖面形状是第一主面S1 侧的底边比第二主面S2侧的底边长的梯形状,因此对准标记AM的侧面或上表面的边缘处的散射光不会被拍摄。由此,可高精度地检测对准标记 AM的位置。
图6(A)、图6(B)、图6(C)中,虽然示出了在第二层区域形成有将第二层区域的绝缘性基材L3与第一层区域的绝缘性基材L1接合的粘接层的例子,但也可同样适用于第二层区域具备将存在于第二层区域的绝缘性基材彼此接合的粘接层的情况。换句话说,该情况下通过使粘接层的透光率低于第一层区域的绝缘性基材的透光率,从而使第一层区域的透光性与第二层区域的透光性相比,相对而言更能容易提高。
《其他实施方式》
在图1(A)等中,示出了能由俯视形状为矩形框状图案和被配置在其中心的矩形图案构成的对准标记AM,但能够使用十字形状、双十字形状、L字形状、交叉阴影线形状、矩形、圆形等各种形状的图案,均都能起到同样的作用效果。
以上示出的实施方式中,通过湿式蚀刻对铜箔进行图案化,由此形成了导体图案,但对准标记在层叠方向上的剖面形状如果是第一主面侧的底边比第二主面侧的底边长的梯形状,那么即便通过其他图案形成法也能起到同样的作用效果。
以上示出的各实施方式中,例示了在层叠体的第二主面形成有安装用端子的电子部件,但对于在层叠体的第一主面形成有安装用端子的电子部件也同样能适用。
图1(A)、图1(B)、图6(A)、图6(B)、图6(C)等中,针对电子部件的一部分进行了图示,但只要上述第一层区域LA1、第二层区域LA2至少处于在层叠方向上观察到的对准标记AM的形成范围内即可。关于在层叠方向上观察到的对准标记AM的形成范围外,无需特别区别上述第一层区域LA1及第二层区域LA2。
-符号说明-
AM...对准标记
CF...铜箔
CP1~CP4...导体图案
CP4...安装用端子
L1~L4...绝缘性基材
LA1...第一层区域
LA2...第二层区域
RF...阻挡膜
SO...焊料
S1...第一主面
S2...第二主面
1...图像传感器
10...层叠体
21...电路基板侧端子
101、102...电子部件
201...电路基板
301...电子设备。
Claims (7)
1.一种电子部件,其特征在于,具备:
层叠体,其将多个绝缘性基材层叠且具有与层叠方向垂直的第一主面及第二主面,在所述多个绝缘性基材之中的一个绝缘性基材,形成有由导体构成的对准标记,
所述层叠体至少在所述层叠方向上观察到的所述对准标记的形成范围内,具有:位于比所述对准标记更靠所述第一主面侧的位置的第一层区域;和位于比所述对准标记更靠所述第二主面侧的位置的第二层区域,
所述第一层区域的所述绝缘性基材的透光性比所述第二层区域的所述绝缘性基材的透光性高,
所述对准标记在所述层叠方向上的剖面形状为所述第一主面侧的底边比所述第二主面侧的底边长的梯形状。
2.根据权利要求1所述的电子部件,其特征在于,
所述多个绝缘性基材之中,所述第一层区域的绝缘性基材包括与所述第二层区域的绝缘性基材相同材料的绝缘性基材。
3.根据权利要求1所述的电子部件,其特征在于,
在所述绝缘性基材形成有导体图案,该导体图案形成电路或电路的一部分,
所述对准标记由与所述导体图案相同的材料构成。
4.根据权利要求3所述的电子部件,其特征在于,
所述导体图案及所述对准标记是通过被粘合在所述绝缘性基材的铜箔的蚀刻而被图案化的。
5.根据权利要求1~4中任一项所述的电子部件,其特征在于,
所述第一层区域的绝缘性基材与所述第二层区域的绝缘性基材由相同的材料构成,
所述第一层区域的厚度比所述第二层区域的厚度薄。
6.根据权利要求1~4中任一项所述的电子部件,其特征在于,
所述第二层区域包括使该第二层区域的绝缘性基材与所述第一层区域的绝缘性基材接合的粘接层、或者使所述第二层区域的绝缘性基材彼此接合的粘接层,
所述粘接层的透光率低于所述第一层区域的绝缘性基材的透光率。
7.一种电子设备,其特征在于,
权利要求1~6中任一项所述的电子部件具有向电路基板的安装用端子,
该电子设备具备:
所述电路基板;和
被安装在该电路基板的所述电子部件。
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WO2021025073A1 (ja) | 2019-08-08 | 2021-02-11 | 株式会社村田製作所 | 多層基板の製造方法及び多層基板 |
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JPS54132773A (en) * | 1978-04-06 | 1979-10-16 | Nippon Electric Co | Ceramic substrate for hybrid thin film integrated cirucit |
JPS6188525A (ja) * | 1984-10-08 | 1986-05-06 | Oki Electric Ind Co Ltd | 集積回路の製造方法 |
JPH0639476Y2 (ja) * | 1988-10-11 | 1994-10-12 | 日本電気株式会社 | 多層印刷配線板 |
JPH0770856B2 (ja) * | 1989-02-27 | 1995-07-31 | 太陽誘電株式会社 | 混成集積回路基板の位置検出方法 |
JP3258221B2 (ja) * | 1995-12-26 | 2002-02-18 | 沖電気工業株式会社 | 位置合わせ用の認識マークおよびその形成方法、認識マークおよび発光部の形成の兼用マスク、位置合わせ用の認識マークを用いた位置合わせ方法 |
US6237218B1 (en) * | 1997-01-29 | 2001-05-29 | Kabushiki Kaisha Toshiba | Method and apparatus for manufacturing multilayered wiring board and multi-layered wiring board |
JP3638781B2 (ja) * | 1998-03-12 | 2005-04-13 | イビデン株式会社 | 多層プリント配線板 |
JPH11284292A (ja) * | 1998-03-30 | 1999-10-15 | Mitsubishi Electric Corp | フレキシブルプリント配線基板およびその接続方法および接続体 |
JP2000165039A (ja) * | 1998-11-26 | 2000-06-16 | Nippon Carbide Ind Co Inc | プリント配線板の製造方法 |
EP1990833A3 (en) * | 2000-02-25 | 2010-09-29 | Ibiden Co., Ltd. | Multilayer printed circuit board and multilayer printed circuit board manufacturing method |
JP3870018B2 (ja) * | 2000-10-12 | 2007-01-17 | 日本アビオニクス株式会社 | 多層プリント配線板およびその製造方法 |
JP3492350B2 (ja) * | 2002-04-12 | 2004-02-03 | 新藤電子工業株式会社 | 回路基板および回路基板の製造方法 |
JP2004193504A (ja) * | 2002-12-13 | 2004-07-08 | Kyocera Corp | 多数個取り配線基板 |
JP4085925B2 (ja) * | 2003-08-07 | 2008-05-14 | 株式会社デンソー | プリント基板の製造方法 |
JP3105790U (ja) * | 2004-06-09 | 2004-11-25 | 日本メクトロン株式会社 | プリント回路基板 |
JP2006024699A (ja) * | 2004-07-07 | 2006-01-26 | Cmk Corp | 多層プリント配線板の製造方法 |
JP2007019280A (ja) * | 2005-07-08 | 2007-01-25 | Fuji Electric Fa Components & Systems Co Ltd | 位置認識マークおよび位置認識マーク付きプリント基板 |
TW200746964A (en) * | 2006-01-27 | 2007-12-16 | Ibiden Co Ltd | Method of manufacturing printed wiring board |
JP2008159819A (ja) * | 2006-12-22 | 2008-07-10 | Tdk Corp | 電子部品の実装方法、電子部品内蔵基板の製造方法、及び電子部品内蔵基板 |
JP2008227309A (ja) * | 2007-03-14 | 2008-09-25 | Shinko Electric Ind Co Ltd | 配線基板およびその製造方法 |
US7588993B2 (en) * | 2007-12-06 | 2009-09-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Alignment for backside illumination sensor |
JPWO2009118950A1 (ja) * | 2008-03-27 | 2011-07-21 | イビデン株式会社 | 多層プリント配線板の製造方法 |
JP2010021293A (ja) * | 2008-07-09 | 2010-01-28 | Nec Electronics Corp | 半導体装置および半導体装置の製造方法 |
JP5511597B2 (ja) * | 2010-09-06 | 2014-06-04 | 日東電工株式会社 | 配線回路基板の製造方法 |
JP5609513B2 (ja) * | 2010-10-05 | 2014-10-22 | 株式会社ニコン | 露光装置、露光方法、及びデバイス製造方法 |
JP6118017B2 (ja) * | 2011-08-03 | 2017-04-19 | 大日本印刷株式会社 | サスペンション用基板、サスペンション、素子付サスペンション、ハードディスクドライブおよび支持枠付サスペンション用基板 |
JP6279828B2 (ja) * | 2012-07-09 | 2018-02-14 | 大日本印刷株式会社 | サスペンション用基板、サスペンション、素子付サスペンション、ハードディスクドライブおよびサスペンション用基板の製造方法 |
KR102059026B1 (ko) * | 2012-11-26 | 2019-12-26 | 삼성디스플레이 주식회사 | 표시 기판의 얼라인 장치 및 방법 |
JP2015185564A (ja) * | 2014-03-20 | 2015-10-22 | イビデン株式会社 | プリント配線板及びプリント配線板の製造方法 |
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