CN1671273A - 具有通孔互连的装置及其制造方法 - Google Patents

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Abstract

一种具有改进的电连接的装置，包括第一基板，其包括第一侧和第二侧；功能元件，其在所述第一基板的第一侧；被电连接到所述功能元件的垫；以及通孔互连，其被提供在从第一侧延伸通过所述第一基板到第二侧的孔中，所述通孔互连包括第一导电材料并且被电连接到所述垫，以及导电区，其被沿所述孔的内表面的一部分提供，并且由与第一导电材料不同的第二导电材料制成。

Description

具有通孔互连的装置及其制造方法
相关申请的交叉引用
此申请是基于2004年3月16日提交的日本专利申请号2004-74325，2004年10月15日提交的日本专利申请号2004-301919，并且要求其优先权，其全部内容被结合在这里以供参考。
技术领域
本发明涉及一种包括通孔互连的装置，所述通孔互连电连接到已经提供在基板上的功能元件，以及用于制造该装置的方法。本发明适用于提供在基板上的装置，例如，发光元件如半导体激光器，或光接收元件例如固态图像传感装置等，作为功能元件。
背景技术
近年来采用了一项技术，其中通孔互连从基板上的一侧穿过基板到达基板的另一侧，在基板上提供有功能元件，以减小电子器件或光学器件的尺寸或者增加功能性，所述电子器件是诸如IC(集成电路)或LSI(大规模集成电路)等，所述光学器件是诸如OEIC(光电子集成电路)或光学拾取器等。
用于形成通孔互连的相关的技术方法可以根据通孔形成的方向分成两类。图11A到11E是示意性的截面图，其示意性地说明了根据第一方法的制作过程。在第一方法中，在提供有元件的基板上形成从第一侧(前侧)向第二侧(后侧)的小孔。一旦导电材料被填充到所述孔中，那么所述基板的两侧被抛光以便形成通孔互连(例如，见未审查的日本专利申请，第一版号2001-351997，以及2002 ICEP Proceedings，327页)。图12A到12C是示意性的截面图，其示意性地说明了根据第二方法的制作过程。在该第二方法中，在其上提供有元件的基板的第一侧(前侧)上提供垫，并且形成从基板的第二侧(后侧)向该垫的小孔形成。然后，导电材料被填充到那些小孔中以形成通孔互连。
在第一种方法中，提供例如在其第一侧(图中的上侧)上具有功能元件212的平行板基板211(图11A)。然后，在由抗蚀剂或类似物制成的保护膜215被提供以覆盖至少该功能元件212之后，例如圆柱形小孔(孔)216从所述基板211的第一侧形成(图11B)。这里，参考数字216’指示所述多个孔的内侧壁。然后，导电材料217被设置成覆盖所述基板211的第一侧以及填充到所述孔216中(图11C)。在导电材料217中，由参考数字217a指示的部分是填充所述孔216的导电材料217的一部分，由参考数字217b指示的部分是覆盖所述基板211的第一侧的导电材料217的部分。然后，所述基板211的两侧经历抛光以使填充孔216部分217a的一部分(下文中称为“通孔互连”)217c保留(图11D)。参考数字211’指示抛光后的基板。在上述过程中，获得通孔互连217c，其从第一侧到第二侧(图中的下侧)穿透所述基板211’。然后，在抛光之后，覆盖至少所述通孔互连217c并电连接到所述通孔互连217c的垫213以及电连接在垫213以及功能元件212之间的电路214被提供在所述基板211’的第一侧上(图11E)。根据所述第一方法，由于功能元件212以及通孔互连217通过所述电路214以及垫213电连接，功能元件212能够具有在所述基板212’的第二侧上的电连接端子。需要注意的是覆盖所述基板211的第一侧的部分217b的部分可以被留下，所以在上述抛光步骤中所述留下的部分可以被用作电路。
但是，所述第一方法具有如下缺点：
在第一方法中，等离子体处理被用于提供基板211的第一侧中的孔216。在此步骤中，基板211和保护膜215被直接暴露于等离子体，并且被由所述等离子体导致的热或外力所影响。结果，功能元件212以及基板211受到穿过基板211或保护膜215的等离子体的某种程度的影响。
另外，抛光过程被用于形成通孔互连217c以使填充到孔216中的导电材料217的部分217a被暴露于基板211’的两侧。在此抛光过程中，基板211的厚度被减小以获得基板211’，并且覆盖提供在所述基板的第一侧的功能元件212的保护膜215同时被去除。结果，功能元件212在某种程度上受到所述基板所受到的热和外力。
这样的热和外力可能影响功能元件212的功能和性能。
(2)在第一方法中，基板211的两侧被抛光以将基板211’的厚度减小到最终产品的厚度，并且用以形成从其第一侧到第二侧穿透基板211’的所述通孔互连217c。因此，在第一方法中所述抛光过程是不可缺少的，这趋向于增加装置制造成本。
作为所述第一方法的缺点(1)和(2)的解决方案，第二种方法由本发明人提出。在第二方法中，有可能在已经在其第一侧上提供了功能元件312、垫313和电路(接线)314的基板311中形成通孔互连，并且在所述基板上所述功能元件312被电连接到垫313或者通过电路314电连接到垫313。
图12A到12C是截面图，其示意性地说明了根据第二方法的制造过程。在所述第二方法中，在例如其第一侧上具有垫313的基板311被提供(图12A)。随后，圆柱形孔316被从所述基板311的第二侧(图中的下侧)形成直到垫313的后侧(在该孔形成前已经与所述基板311接触的侧)被暴露(图12B)。这里，参考数字316’指示该孔的内侧壁。随后，导电材料317(下文中称为“通孔互连”)被提供以填充孔316(图12C)。
根据第二方法，垫313和被置于所述垫之间并与其电连接的各种器件(没有示出)可以被预先提供在基板311的第一侧上。因此，通过简单地形成所述通孔互连317有可能给基板311的第一侧上的器件提供基板311的第二侧上的电连接端子。另外，不同于第一方法，由于没有必要在形成所述通孔互连之后抛光基板311，没有材料被浪费，并且额外的制作步骤可以省略。因此第二方法的有利之处在于其可提供成本降低。
但是，第二方法缺点如下：
(1)不对在已经从基板311的第二侧形成的孔316的内侧壁316’进行特殊的处理。因此，所填充的导电材料317和基板311之间的附着力(adhesion)是差的。作为结果，可能在导电材料317和内侧壁316’之间形成间隙，或者包含在导电材料317中的元素可能趋向于扩散到基板311。
(2)在将导电材料317填充进孔316之前，孔316的底部即垫313的后侧(在该孔形成之前已经与基板311接触的侧)被作成暴露的。对于垫313，铝基金属被优选地使用。由于铝基金属容易被氧化，一个不均匀的氧化区320将紧跟在孔316形成之后形成在所述金属的这样暴露的表面上。作为结果，氧化区320充当电阻挡并且可能阻止或者使导电材料317与垫313之间的电连接不稳定，这使长期可靠性方面的改进成为困难。
因此，在第二方法中，需要一种新设计的装置以及其制造方法，其可解决形成间隙的问题，材料扩散的问题，或者发生在是孔316的内壁的部分的侧壁316’上或者垫313的后侧上的氧化问题。
发明内容
本发明是考虑到上述背景而构思的，并且其目的是提供一种装置及其制造方法，其可减少间隙的形成，材料的扩散，或者发生在孔的内壁以及由填充在小孔(孔)中的导电材料制成的通孔互连之间的氧化，并且可稳定垫和通孔互连之间的电连接。
根据本发明第一方面的装置包括第一基板，其包括第一侧和第二侧；功能元件，其在所述第一基板的第一侧上；垫，其通过第一电路电连接到所述功能元件；以及通孔互连，其被提供于从第一侧延伸通过第一基板到第二侧的孔中，所述通孔互连包括电连接到所述垫的第一导电材料；以及导电区，其被提供于所述第一传导材料和所述内表面之间的孔的内表面的一部分处，并且是由不同于第一导电材料的第二导电材料制成。
在上述装置中，由不同于所述通孔互连的第一导电材料的第二导电材料制成的所述导电区被提供在所述孔的内表面的至少一部分上，即所述孔的内侧壁以及底部的至少一个上。因此，所述通孔互连通过所述导电区在所述导电区被提供的地方接触所述孔的内表面。通过使用具有关于第一导电材料具有极好可湿性的材料作为第二导电材料，通过填充第一导电材料而形成的第一基板和通孔互连之间的附着力可被增强。因此，第一基板和第一导电材料之间的间隙的形成被防止。通过使用具有极好扩散阻挡特性(钝化)的材料作为第二导电材料，包括在第一导电材料中的元素被防止扩散到第一基板或者所述垫。因此，可以防止所述装置的特性的恶化。通过使用一种抵抗氧化的材料作为第二导电材料，在所述垫的表面上垫的氧化被防止。因此，所述垫和所述通孔互连之间的电连接被稳定。
在上述装置中，所述导电区可以被提供在限定所述孔的底部的所述垫的后侧上。
在上述装置中，所述导电区可以是增强第一导电材料与垫之间的附着力的材料制成的。
在上述装置中，所述导电区可以被提供在所述孔的侧壁上。
在上述装置中，第一导电材料可以包含至少一种元素，并且所述导电区可以防止包含在所述第一导电材料中的所述至少一种元素扩散到第一基板。
在上述装置中，所述导电区可以被提供在限定所述孔的底部的所述垫的后侧以及所述孔的侧壁上。
在上述装置中，所述导电区可以由增强孔的内壁与垫之间的附着力的材料制成。
在上述装置中，第一导电材料可以包含至少一种元素，并且所述导电区可以防止包含在所述第一导电材料中的所述至少一种元素扩散到第一基板。
在上述装置中，可能优选的是通孔互连与垫之间的接触区的周边是在垫与第一基板之间的接触区的周边内。
在上述装置中，所述导电区可以包括至少两层，并且所述至少两层是由不同的材料制成的。
在上述装置中，绝缘电介质区可以形成在所述第一导电材料与所述第一基板之间的所述孔的内侧壁上；并且第一基板可以是由导电材料形成的。
在上述装置中，所述绝缘电介质区可在第一基板的所述第二侧处从所述孔延伸，以覆盖第一基板的第二侧的部分；所述导电区可以在第一基板的所述第二侧处从所述孔延伸并且覆盖从所述孔延伸的绝缘电介质区的部分；以及，所述通孔互连可以在第一基板的所述第二侧处从所述孔延伸并且覆盖从所述孔延伸的所述导电区的部分。
在上述装置中，所述通孔互连可以完全地覆盖从所述孔延伸的导电区的末端。
上述装置可以还包括第二基板，其被接合到所述第一基板的第一侧的部分。
在上述装置中，所述绝缘电介质区可以在第一基板的所述第二侧处从所述孔延伸，并且覆盖第一基板的所述第二侧的部分；第二电路可以在第一基板的第二侧处被提供于所述通孔互连的末端；并且凸块可以被提供在第二电路上。
在上述装置中，所述第二电路可以是多层的电路，并且所述电路的层间可以被插入第二绝缘层。
在上述装置中，所述多层电路可以包括两层的结构，并且所述两层可以由通过所述第二绝缘层形成的第二通孔互连而连接。
本发明的第二方面是制作装置的方法，包括步骤：提供包括第一侧和第二侧的第一基板，提供在第一基板的第一侧上的功能元件，以及电连接到所述功能元件的垫；以及从第一基板的第二侧形成孔直到所述垫被暴露为止；在所述孔的内表面的至少一部分上形成由第二传导材料制成的导电区；以及将第一导电材料填充到所述孔中以限定通孔互连，其中所述第二导电材料不同于所述第一导电材料。
在上述方法中，在形成所述孔的步骤之后，在所述孔的内表面的至少一部分上形成由不同于第一导电材料的第二导电材料制成的导电区的步骤在填充第一导电材料到所述孔中以限定通孔互连的步骤之前被执行。因此，有可能提供由第二导电材料制成的导电区，所述第二导电材料不同于制成所述孔的内表面的至少一部分与所述通孔互连之间的通孔互连的第一传导材料。通过控制用于形成此导电区的方法和条件，所述导电区可以在所需的位置，如所述孔的内侧壁和底部的至少一个被提供到所需的厚度。
上述方法可以还包括步骤：使用干薄膜抗蚀剂图案化由第二导电材料制成的所述导电区。
上述方法可以还包括提供连接功能元件和垫的电路。
在根据本发明的第一方面的装置中，由于由第二导电材料制成的导电区能够防止间隙的形成，材料的扩散，或者发生在该孔的内表面以及由第一导电材料制成的通孔互连之间的氧化，所述垫和所述通孔互连之间的电连接的稳定性被改进。因此，本发明可提供具有长期稳定性的装置。
另外，由于根据本发明的第二方面的制造装置的方法包括在所述孔的内表面的至少一部分上提供由第二导电材料制成的导电区的步骤，该方法可提供一种装置，其能够防止间隙的形成，材料的扩散，或者发生在该孔的内表面以及通孔互连之间的氧化。
附图说明
通过参照附图来详细描述本发明的示例实施例，本发明的以上和其他目的，特征以及优点将会更明显，在附图中：
图1是示意性的截面图，说明了根据本发明的装置的一示例实施例；
图2是示意性的截面图，说明了根据本发明的装置的另一示例实施例；
图3是示意性的截面图，说明了根据本发明的装置的另一示例实施例；
图4是部分的示意性的截面图，说明了根据本发明的装置的另一示例实施例；
图5是部分的示意性的截面图，说明了根据本发明的装置的另一示例实施例；
图6是部分的示意性的截面图，说明了根据本发明的装置的另一示例实施例；
图7是示意性的截面图，说明了根据本发明的装置的另一示例实施例；
图8是示意性的截面图，说明了根据本发明的装置的另一示例实施例；
图9A到9F是示意性的截面图，说明了根据本发明的示例实施例的制造装置的方法中的步骤；
图10是曲线图，示出了俄歇电子谱仪(Auger electron spectroscopy)的结果；
图11A到11E是截面图，说明了第一相关技术制造方法中的制造过程；以及
图12A到12C是截面图，说明了第二相关技术制造方法中的制造过程。
具体实施方式
下面将参照附图详细描述本发明的示例实施例。所描述的示例实施例目的在于对本发明的理解，并且目的不是要以任何方式限制本发明的范围。
更具体地，图1-3说明了其中使用了绝缘基板的示例实施例，并且图4到6说明了其中使用了导电基板的示例实施例。每个图示意性地示出了根据本发明的示例实施例的装置的结构，并且一些伴随有平面图以提供更清楚的理解。
图1是示意性的截面图，说明了根据本发明的装置的一示例实施例，并且一小孔(孔)被提供并且所述孔的整个内壁被由第二导电材料制成的导电区完全地覆盖。如这里使用的，术语“孔的整个内壁”包括所述孔的底部(即垫的后侧)以及所述孔的内侧壁。
如图1所示的装置10包括由绝缘材料，例如玻璃，陶瓷等制成的第一基板11，功能元件12，例如发光器件，被提供在第一基板11的第一侧(图中的上侧)上的垫13，电连接在功能元件12和垫13之间的第一电路(接线)14，电连接到垫13的通孔互连15，以及导电区18。通孔互连15是通过在从第一侧向第二侧(图中的下侧)的所述孔的内表面16’的至少一部分中填充第一导电材料17而形成的。所述导电区18是由不同于第一传导材料17的第二导电材料制成的。这里，所述孔的内表面包括限定垫13的后侧(在该孔形成之前已经与第一基板11接触的侧)的该孔的底部以及该孔的内侧壁。参考数字18a指示提供在该孔的底部上的导电区的部分。参考数字18b指示提供在该孔的内壁处的所述导电区的其余部分。
作为垫13以及第一电路14的材料，表现出优良导电性的材料被优选地使用，例如铝(Al)，铜(Cu)，铝硅(Al-Si)合金，或者铝硅铜(Al-Si-Cu)合金。然而这些材料容易被氧化。
作为通孔互连15的第一导电材料17，除金属如锡(Sn)，金-锡(Au-Sn)基合金等之外的焊料如锡(Sn)基，铅(Pb)基，金(Au)基，铟(In)基，以及铝(Al)基焊料等被优选地使用。
作为导电区18的第二导电材料，表现出传导性和关于通孔互连15的第一导电材料的优良可湿性的，抗氧化的，并且能够防止包括在第一导电材料17中的元素的扩散的材料可以被优选地使用。这样的材料的例子包括当使用单层时的金(Au)，钛(Ti)，钛-钨(TiW)，以及当使用堆叠的层时的金(上层)/铜(下层)。
导电区18被设置于所述孔的内表面16’的内表面的至少一部分，以使其表现其有效性。
图2是示意性的截面图，说明根据本发明的具有基板21的装置20的另一示例实施例。在此图中，所述导电区的部分28(下文中，称为“导电区28”)仅被提供在限定垫23的后侧的所述孔的底部，其对应于图1中示出的实施例中的18a。通过在垫23的后侧提供这样一导电区，导电区28帮助长时间地维持垫23与通孔互连25之间的优良传导性，因为垫23的氧化可被防止。
在图2所示的结构中，能够提高第一导电材料27与垫23之间的附着力的材料被优选地用作导电区28。当垫23具有由Cr和Cu制成的双层结构时特定的例子是金-锡(Au-Sn)基合金作为第一导电材料27以及镍(Ni)作为导电区28。优选地，Ni是使用镀或者溅射方法形成的。
图3是示意性的截面图，说明根据本发明的装置30的另一示例实施例。在此图中，导电区的部分38(下文中，被称为“导电区38”)仅被提供在所述孔的侧壁上，其对应于图1中所示的实施例中的18b。通过向第一基板31中的孔提供此导电区，由于通孔互连35与第一基板31之间的弱化的附着力所导致的所述通孔互连35在所述孔中的移位，以及如此导致的通孔互连35从所述孔的滑脱可以被防止。结果是，通孔互连35可以长时间地保持到垫33的优良传导性。
在图3示出的结构中，导电区38优选地具有防止包含在第一导电材料37中的元素扩散到第一基板31中的特性。作为材料组合的特定例子，当第一传导材料37由金-锡(Au-Sn)基合金制成并且第一基板31由硅制成时，镍(Ni)或者氮化钛(TiN)被用于导电区38。优选地，Ni是使用镀或者溅射方法形成的，并TiN是通过溅射或者化学气相沉积(CVD)方法形成的。
导电区18可以被设置在所述孔的内表面16’的整个表面上，如图1所示。因为除了垫13和通孔互连17之间的传导性的长期可靠性之外，通孔互连17的传导性的长期可靠性亦可得到保证，所以提供导电区18a和导电区18b是优选的。
另外，在图1所示的结构中，能够改进孔16’的内表面和垫13之间的附着力的材料被优选地用于所述导电区18。作为用于改进附着力的材料组合的特定的例子，当第一导电材料17由金-锡(Au-Sn)基合金制成时，金(Au)被用于导电区18。在此情况中，Au被优选地使用镀或者溅射方法形成。
在图1所示的结构中，导电区18优选地具有防止包含在第一导电材料17中的元素扩散到第一基板11中的特性。作为用于防止材料扩散的材料组合的例子，当第一导电材料17由金-锡(Au-Sn)基合金制成时镍(Ni)被用于导电区18。在此情况中，Ni被优选地使用镀或者溅射方法形成。
在图1中，垫13的平面图被示出以阐明垫13与通孔互连15之间的位置关系。通孔互连15与垫13之间的接触区(即由孔16’的周边限定的圆形区)被优选地置于垫13和第一基板11之间具有矩形周边的接触区内。在此配置中，当所述孔从第一基板11的第二侧(图中的下侧)形成时，可以确保通孔互连15与垫13之间的整个接触区位于垫13和第一基板11之间的接触区中。因此，垫13和第一基板11之间的接触被建立。
在此结构中，由于基板11与垫13之间没有间隙，当第一导电材料17被填充到该孔中以形成所述通孔互连15时，第一导电材料17被防止流动到第一基板11的第一侧(图中的上侧)。因此，对已经提供在第一基板11上的电路14和器件12的不利影响可被防止。因此，有可能形成高度可靠的电连接。
图4-6是局部示意性截面图，说明了根据本发明的装置的其他实施例，其中导电材料如硅或者镓的砷化物被用于第一基板。
图4是局部示意性截面图，说明了根据本发明的装置的另一个示例实施例。在此图中，由绝缘材料制成的电介质区49被提供在该孔的内部侧壁46’上，并且整个内壁(即电介质区49和垫43的后侧)被由第二传导材料制成的导电区48覆盖。作为用于电介质区49的绝缘材料，例如氧化硅(SiO2)，氮化硅(SiN)，或氮氧化硅(SiNOx)可以被使用。
就是说，当第一基板41是由导电材料制成时，有可能通过在第一基板41的孔的内侧壁46’上提供由绝缘材料制成的电介质区49来限定上面提到的结构。有可能通过以由第二导电材料制成的导电区48来覆盖电介质区49以及垫43的后侧而在图4中所示的装置中长时间地维持垫43与通孔互连45中的导电材料46之间的优良的电连接，如图4中所示。垫43通过第一电路(接线)44电连接到功能元件42。
图5是部分的示意性的截面图，说明了根据本发明的装置的另一个示例实施例。类似于图4的示例实施例，该装置包括第一基板51，功能元件52，第一电路54以及通孔互连55。在此图中，在仅覆盖孔的侧壁56’的由绝缘材料制成的电介质区59被提供之后，由第三导电材料制成的导电区58a仅被提供在电介质区59上。随后，导电区58a以及垫53的后侧被由第二传导材料制成的导电区58b覆盖。
如图5中所示，导电区58具有两层结构，并且每层具有不同的功能。例如，对于与电介质区59接触的外导电区58a的第三传导材料，表现出对电介质区59的优良附着力的材料可以被使用。相反，对于与制成通孔互连的第一导电材料57接触的第二导电材料，关于第一导电材料57具有优良可湿性的材料被优选地使用。例如，当电介质区59由二氧化硅(SiO2)制成并且第一导电区57(即通孔互连)是由金-锡(Au-Sn)合金制成时，铬可以被用作用于导电区58a的第三导电材料，并且金可以被用作用于导电区58b的第二导电材料。
在图5所示的例子中，导电区58a仅覆盖电介质区59。可选地，在提供导电区58a以覆盖电介质区59以及垫53的后侧两者之后，可提供导电区58b以覆盖整个导电区58a。
图6是部分的示意性的截面图，说明了根据本发明的装置的另一个示例实施例。图6的装置与图5的装置的不同之处在于所述电介质区和所述导电区两者从所述孔的开口向第一基板的第二侧延伸。
电介质部分69，由两层导电区68a和68b形成的导电区68被类似于图5的装置而提供在孔的内侧壁66’中，并且此实施例的特征在于从所述孔的开口向第一基板的第二侧延伸的末端69’，68a’和68b’的相对长度。更具体地，电介质部分69的末端69’可以是最长的，并且所述导电区68a的末端68a’以及导电区68b的末端68b’可以比末端69’短。根据此结构，由于可以确保电介质部分69的末端69’被提供在由导电材料制成的第一基板61与导电区68a的末端68a’或者导电区68b的末端68b’之间，有可能防止第一基板61与导电区68a或者导电区68b之间的短路。
在具有上述结构的孔中，一旦通过在孔中填充第一导电材料67形成通孔互连65，所述通孔互连65的末端从孔的开口向外侧(即图6中的下侧)伸出，从而限定半球形末端。通孔互连65的所述半球形末端65’被成形为使所述半球形末端65’完全覆盖所述导电区68b的末端68b’。
通孔互连65的这种伸出的半球形末端65’是优选的，因为它能够被用作端子，通过它设置在所述基板第一侧上的功能元件62可以限定与外部元件的电接触。所述功能元件通过第一电路64(接线)电连接到垫63。
图7是示意性的截面图，说明了根据本发明的装置70的另一个示例实施例。假定导电材料如硅或镓砷化物被用作第一基板71，以及绝缘材料如玻璃或者陶瓷被用作第二基板81，图7的装置具有下面的特征：
(a)第二基板81被结合至第一基板71的第一侧(图中的上侧)的至少一部分。
(b)第二基板81被放置成使第二基板81覆盖垫73的至少一部分。
(c)从孔76延伸的电介质区79覆盖第一基板71的第二侧(图中的下侧)的整个表面，并且被电连接到通孔互连以及导电区78的第二电路82被提供。通孔互连75包括第一导电材料77。另外，凸块83可以被提供在第二电路82上。
通过在第一基板71上提供在(a)项中描述的第二基板81，所述装置可以在通孔互连形成之后被用作封装，其中，所述第一基板上提供有功能元件72，第一电路74，垫73以及通孔互连。
具体而言，如(b)项中所描述的，通过将第二基板81放置成使第二基板81覆盖垫73的至少一部分，有可能防止在孔76的形成之后由于应力导致的垫的变形或者所述垫的强度的退化。
另外，因为垫很薄(例如大约1μm)，在以相关技术从第一基板的第二侧形成孔的过程中所述垫可能被损坏或者破坏。为了防止所述垫的损坏或者破坏，如图7中所示，第二基板81被提供以使其接触第一基板71的第一侧从而夹住垫73。在此配置中，如果垫73的后侧(与第一基板接触的侧)在孔形成期间经受某种力，则接触垫73的前侧(与第二基板接触的侧)的第二基板81支持该垫73。结果，由第二基板81支持的垫73较少地受到孔形成过程的影响，并且垫73的损坏或者破坏能够被防止。
另外，通过提供如(c)项中所述的第二电路82和凸块83，有可能实现芯片级封装。因此，可以实现该装置的尺寸的减小。特别地，通过改变第二电路82的位置，通孔互连与凸块83之间的间隔可以被改变到任何值。例如，即使当通孔互连之间的间距(pitch)窄时，仍可通过适当地设置第二电路82而增加凸块83之间的间距。因此，所述装置和外部元件可以被容易地结合。另外，由于第二电路82允许凸块83被提供在不同于所述通孔互连2之上的区域的区域中，在形成凸块83的过程或者到凸块83的结合过程中所述通孔互连可以较少地受到热或机械力的影响。因此，通孔互连与凸块83之间的电连接的可靠性可以被增强。
图8是示意性的截面图，说明了根据本发明的装置的另一个示例实施例。图8上的装置具有下列特征，并且除此之外，图8的装置具有类似于上面描述的图7的装置的结构：
(d)具有至少两层的多层电路被提供在第一基板91的第二侧(图中的下侧)上，并且所述电路的层间被插入例如由树脂制成的绝缘层111。在图8示出的例子中，电路具有两层结构，其具有第二电路112以及第三电路114。
(e)第二电路112以及第三电路114通过由导电材料制成的通孔互连113而电连接。
(f)凸块115被提供在位于绝缘层111的表面的第三电路114上。
类似于图7的装置，通过在其上提供了功能元件92，电路94，垫93以及通孔互连的第一基板91上提供第二基板101，图8的装置90可以在通孔互连形成之后被用作封装。也类似于图7，图8的装置包括孔96，第一导电材料97，导电区98以及电介质区99。
另外，通过如(f)项中所述提供凸块115以电连接到第二电路112，有可能实现芯片级封装。因此，可实现所述装置的尺寸的减小。特别地，由于图8的装置具有多层结构，其在第一基板91的第二侧上具有至少两层，因而用作与外部元件的电接触的凸块115的位置选择的灵活性可以被进一步增强。例如，如图8中所示，有可能在通孔互连之以上提供凸块115。
一种用于制造根据本发明的装置的方法包括：步骤A，提供包括第一侧和第二侧的第一基板，其中功能元件被提供在第一基板的第一侧上，第一电路连接到所述功能元件，以及通过第一电路电连接所述功能元件的垫；以及步骤B，从第一基板的第二侧提供孔直到所述垫被暴露；步骤C，在该孔的内表面的至少一部分上提供由第二导电材料制成的导电区，其中第二导电材料不同于第一导电材料；步骤D，填充第一导电材料到该孔中。
在此配置中，有可能有效地制造在所述孔的内表面的至少一部分上具有上述结构的装置(即包括由不同于通孔互连的第一导电材料的第二导电材料制成的导电区的装置被提供，如图1所示)。另外，由于所述垫的前侧可在孔被形成以及所述垫被暴露之后立即被导电区(金属薄膜)覆盖，即使所述垫由容易被氧化的金属，例如铝制成，垫的表面侧可受到稳定的第二导电材料制成的导电区的保护。因此，所述垫能够通过所述导电区建立与所填充的第一导电材料的高度可靠的电连接。
在上面描述的步骤B中，深反应离子蚀刻方法(下文中称为“DRIE方法”)可以被用于形成孔。由于DRIE方法能够使孔以高精度形成，因此孔能够被形成在所述垫的周边内。
下文中，将使用其中第一基板是硅晶片的例子来说明步骤B中形成孔的程序。一典型的硅晶片包括基板(Si)以及其上形成的氧化物层(SiO2)。由铝(Al)制成的垫被设置在限定第一基板的第一侧的氧化物层(SiO2)上，并且在以下的两个步骤(i)和(ii)中，孔从第一基板的第二侧形成：
(i)要形成孔的所述基板(Si)的第二侧的部分被暴露于第一等离子体，其是使用包含能够蚀刻所述基板(Si)的SF6的第一气体而产生的。
具有某个开口尺寸的孔开始被形成在所述基板(Si)的第二侧中，并且其深度被逐渐地增加。由于第一等离子体蚀刻氧化物层(SiO2)的蚀刻速率与对硅的蚀刻速率相比是很小的，当氧化物层(SiO2)被暴露时所述蚀刻反应停止。因此，使用第一气体的孔的形成被完成。换句话说，氧化物层(SiO2)也起到蚀刻停止器的作用。
(ii)随后，使用包含CF4的第二气体而产生的第二等离子体被照射到所述孔。CF4能够蚀刻氧化物层(SiO2)。由于第二等离子体不蚀刻硅(Si)，暴露于孔的底部的氧化物层(SiO2)被蚀刻。孔的深度随着SiO2的去除而增加。由于第二等离子体不蚀刻垫(Al)，当垫(Al)被暴露时所述蚀刻反应停止。因此，使用第二气体的孔的形成被完成。换句话说，垫(Al)也起到蚀刻停止器的作用。
在上述两个蚀刻步骤中，被开口于第一基板的第二侧并且具有限定垫后侧的底部的孔被形成。
在上述步骤C中，导电区被形成为使其从孔的开口延伸到第一基板的第二侧。通过将导电区形成为使其从孔的内壁延伸到所述孔的所述开口的附近，形成在第一基板的后侧上的电路能够建立较为可靠的电连接并且附着力可以被进一步地改进。
在上述步骤C中，所述导电区是通过堆叠由不同材料制成的两层或更多层而形成的。所述多层结构的第一层可以是由具有对第一基板的优良附着力的材料制成的，并且第二层是使用例如连续的膜沉积过程形成的。作为结果，生产过程的效率能够被提高。
在上述步骤D中，熔融金属抽吸方法被用于填充第一导电材料。通过在孔的内壁上形成导电区，与相关领域技术相比，有可能显著地增强被使用熔融金属抽吸方法填充的熔融金属(用于通孔互连的第一导电材料)与所述第一基板之间的附着力。
在上述步骤C中已经被形成的由第二导电材料制成的所述导电区可以使用干膜抗蚀剂来图案化。在湿抗蚀剂图案化过程中，液体抗蚀剂被典型地使用，并且由于抗蚀剂可能流到所述孔中，在后面的步骤中对其进行去除是困难的。在所述孔内剩余的抗蚀剂可不利地影响通孔互连的电特性。相反，当干膜抗蚀剂被使用时，抗蚀剂覆盖所述孔的开口。因此，由于使用干膜抗蚀剂的图案化没有上述孔中的剩余问题，能够形成表现出优良电特性的通孔互连。
以下，将参照图9A到9F详细说明一种制造根据本发明的一示例实施例的装置的方法。图9A到9F是示意性的截面图，说明用于制造根据本发明的一示例实施例的装置的所述方法中的步骤，并且一些伴有平面图以提供清晰的理解。
在图9A中，一固态图象传感装置被示出。所述装置被使用相关技术制造过程来制造，并且包括：由硅制成的基板171，包括一组光电二极管以及一组微透镜的功能元件172，用于提供与外部元件的连接的垫173，以及电连接在垫173和功能元件172之间的电路174。在此例子中，硅基板171具有200μm的厚度，并且垫173和电路174是由铝(Al)制成的。垫174是100μm×100μm的正方形。
首先如图9B中所示，穿透所述基板171的具有内表面176’的孔176在与垫173(图中的上侧)相对的位置从与所述功能元件172被形成的侧相对的侧(图中的下侧)被形成，直到所述垫的后侧被暴露。在此步骤中，正好在垫173下面的孔176的内壁的整个周边是在垫173的周边内。通过这样，当在后面的步骤中导电材料被填充到所述孔176中以形成所述通孔互连175时，通孔互连175与垫173之间的接触区被限定。
在这个例子中，具有80μm的直径的孔176是通过使用干蚀刻除去基板171的硅，然后除去由SiO2等制成的绝缘层(未示出)而限定的，所述绝缘层典型地提供在所述垫下面。在这个例子中，深反应离子蚀刻(DRIE)方法被用于蚀刻硅。在所述DRIE方法中，通过交替地执行以使用六氟化硫(SF6)作为蚀刻气体的高密度等离子体进行的蚀刻和到侧壁的钝化膜的形成(博施过程)，以高的纵横比蚀刻硅基板。使用四氟化碳(CF4)的RIE(反应离子蚀刻)被用于蚀刻SiO2。
然后，如图9C中所示，绝缘层179被形成在孔176的内壁上以及由硅制成的基板171的第二侧(图中的下侧)上。换句话说，绝缘层179包括覆盖孔176的内壁的部分179a以及覆盖基板171的第二侧的部分179b。形成所述绝缘层179之后的所述孔将由参考符号176a来指示。在此例中，由氧化硅(SiO2)制成的绝缘层179，是用四乙氧基硅烷(TEOS)作为源的等离子体CVD方法形成的。
然后，如图9D所示，位于孔176a底部的由SiO2制成的绝缘层179的一部分通过用蚀刻方法去除。位于孔176a底部的由SiO2制成的绝缘层179的该部分是接触垫173后侧的区。为了除去位于孔176a底部的由SiO2制成的绝缘层179的该部分，在使用抗蚀剂等对基板71的第二侧上的SiO2层进行保护后，执行一种各向异性的蚀刻过程。在该例中，使用四氟化碳(CF4)的RIE(反应离子蚀刻)来蚀刻SiO2。在蚀刻孔底部的SiO2层后，垫173的后侧被暴露的孔由参考符号176b表示。
接下来，如图9E所示，一导电薄膜178形成于孔176b的内壁和开口周围处。在该例中，该导电薄膜178具有一个两层结构，其通过使用溅射方法，沉积铬(Cr)作为第一层，和沉积金(Au)作为第二层而形成。在该过程中，孔176b的内壁，即限定所述孔的内侧壁的由SiO2制成的绝缘层179，以及限定所述孔的底部的垫173的后侧被具有两层结构的导电薄膜178覆盖。所得到的孔由参考符号176c表示。
接着，如图9F所示，导电材料177被填充进孔176c以形成电连接到垫173的通孔互连175。在该例中，包含80％重量的金和20％重量的锡的金-锡(Au-Sn)合金被用作导电材料177，且用熔融金属抽吸方法形成通孔互连175。
应该注意，尽管本例中的垫173是一个100μm×100μm的正方形，实际垫173可以是除了正方形以外的其它形状，包括圆形，椭圆形，三角形，或矩形。只要垫173用作电路，则该垫173可以具有任何尺寸。进而，尽管垫173和电路174在本例中由铝制成，本发明不限于铝，可以用任何电路材料，包括铜(Cu)，铝-硅(Al-Si)，或铝-硅-铜(Al-Si-Cu)。
另外，本例中孔176的周边是一个80μm直径的圆。然而，孔176的尺寸并不限于该直径，且只要与垫173的接触区在垫173的周边内，孔176可以具有任何尺寸。另外，孔176的周边可以是圆形以外的形状，包括椭圆形，正方形，三角形，或矩形。进而，形成孔176的方法不限于DRIE方法，并且氢氧化钾(KOH)水溶液的湿蚀刻方法也可使用。
在该例中，由SiO2制成的绝缘层179通过用TEOS为源的等离子体CVD方法形成在孔176的内壁和基板171的第二侧两者上。然而，本发明并不限于该例子，且硅烷(SiH4)也可以用做源。进而，绝缘层179可以通过以绝缘树脂涂敷来形成，而非使用等离子体CVD方法沉积SiO2。
另外，尽管本例中导电薄膜178具有由铬和金制成的两层结构，本发明并不限于这种层结构，而是可以使用不同的材料，只要该材料具有改进与所填充的导电材料和孔内壁的附着力的特性。层的数量并不限于两个，且多层结构包括三层或更多层是可能的。形成导电薄膜178的方法不限于溅射，并且其它方法，如CVD或蒸发也可以被使用。
在上面描述的例子中，包含80％重量的金与20％重量的锡的金-锡(Au-Sn)合金被用作导电材料177，但是本发明并不限于这个例子。例如，具有不同成分的金-锡合金；锡铅(Sn-Pb)合金；金属，如锡(Sn)或铟(In)；或如锡(Sn)基，铅(Pb)基，金(Au)基，铟(In)基，或铝(Al)基焊料都可以使用。
例子
下面对一个特定例子进行描述。然而，尽管参照下述例子来对本发明进行了详细说明，本发明不应该被理解为仅限于以下例子。应该明确理解，该例子只是起到说明的目的，并非旨在作为对本发明限制的一个限定。
例1
在该例子中，如图2所示，仅在用来限定垫23后侧的孔底部上提供一个由Au(厚度：300nm)/Cr(厚度：50nm)制成的堆叠层，作为导电区28。Au层是接触通孔互连27的上层，且Cr层是接触垫23后侧的下层。那么，这个样品被指定为样品A，且该样品没有提供通孔互连27。在使样品A在空气中放置240小时后，用俄歇电子谱仪从金层表面检测限定导电区28的堆叠层的氧含量。图10是说明俄歇电子谱仪的结果的曲线图。在图10中，曲线A代表样品A的结果。在样品A中，测量从导电区28的一侧执行，且横轴代表深度。横轴的原点(值0)对应于开始检测到很多铝的深度。纵轴代表检测到的氧量，且值1代表开始检测到很多铝的深度处的量。
比较例1
在这个比较例中，除了导电区28被省略外，准备了具有与图2示出的实施例相同结构的样品B，并且对例B进行例1中描述的评估。换句话说，样品B没有导电区28，且孔的内表面保持开放，没有形成通孔互连27。图10中，曲线B代表样品B的结果。在样品B中，横轴代表深度，该深度从铝的蚀刻时间计算得到，且横轴的原点(值0)对应于垫后侧的表面(铝)。纵轴代表检测到的氧量，且值1对应于在铝层表面观测到的氧量。图10表明，表面处的氧含量为一半的深度对于样品A是深度“a”而对于样品B是深度“b”。另外，深度“b”比深度“a”深三倍以上，意味着样品B被氧化的深度比样品A大三倍。
换句话说，在垫后侧的表面(铝)保持开放的样品B中，在垫的后侧形成一氧化层，这是不理想的，因为氧化层降低了要在以后形成的通孔互连的传导性。
相比之下，其中Au/Cr制成的导电区28被提供在垫23的后侧的样品A中铝的氧化程度是样品B中的三分之一，这样是优选的，因为好的电接触被建立在垫23和后来要形成的通孔互连之间。换句话说，导电区28中的金起到防止铝的氧化的作用。
例子2
在该例子中，如图3所示，仅在被限定于第一基板31中的孔的侧壁上提供了一个由Au(厚度：300nm)/Cr(厚度：50nm)制成的堆叠层作为导电区38。Au层是接触通孔互连37的上层，且Cr层是接触孔内壁的下层。然后将被提供有通孔互连37的样品指定为样品C。那么，对例C(样品数量：100)执行包括下列三个测试项目的可靠性测试。在可靠性测试前后，测量通孔互连37和垫33之间的阻力(resistance)，且将表现出50％或以下的增加率的样品判断为通过的样品。样品C的可靠性测试结果在表1中列出。
在可靠性测试中，样品被保持在高温(第一测试)，或被保持在高温和高湿度(第二测试)，或被保持在热循环(第三测试)。这三种测试以上述顺序执行。
在高温测试(第一测试)中，样品在90℃温度下在空气中被保持总共240小时。在高温和高湿度测试(第二测试)中，样品在70℃温度和90％HR湿度下在空气中被保持总共240小时。在热循环测试(第三测试)中，样品交替在两种不同的温度(-40℃和125℃)下的空气中被保持总共240小时。
一个热循环由四个步骤组成：步骤1到步骤4，且每个循环持续2个小时。在步骤1中，-40℃的温度被维持30分钟。在步骤2中，在30分钟内使温度从-40℃升高到125℃。在步骤3中，125℃的温度被维持30分钟。在步骤4中，在30分钟内温度被从125℃降低到-40℃。
例子3
在这个例子中，如图1所示，在孔的整个表面上提供一个由Au(厚度：300nm)/Cr(厚度：50nm)制成的堆叠层作为导电区28。Au层是接触通孔互连17的上层，且Cr层是接触垫33的后侧和基板11中的孔的侧壁的下层。那么，提供有通孔互连17的样品被指定为样品D。然后，对样品D(样品数量：100)执行例子2中描述的可靠性测试。在可靠性测试前后，通孔互连17和垫13之间的阻力被测量，且将表现出50％或以下的增加率的样品判断为通过样品。样品D的可靠性测试结果列于表1。
比较例2
在这个比较例中，除了导电区38被省略外，具有与图3中示出的实施例的相同结构的样品E(样品数量：100)被准备，且对例子E执行例子2中的描述的评估。换句话说，样品E没有导电区38，且在提供通孔互接37时，孔内表面被暴露。样品E的可靠性测试结果列于表1。
表1
    样品符号     C     D     E
    可靠性测试后通过的样品数     92     99     56
从表1，得到以下观测结果：
(1)在由Au/Cr制成的堆叠层被提供为限定孔内壁的第一基板31的内壁上的导电区38的样品C中，92个样品被确定为通过样品，其对应于90％的通过样品率。
(2)在由Au/Cr制成的堆叠层被提供为孔整个内表面上的导电区18的样品D中，99个样品被确定为通过样品，其对应于接近100％的通过样品率。因此，有缺陷样品的数量将是小的。
(3)相比之下，在没有导电区38的样品E中，只有56个被确定为通过的样品，其对应于小于60％的通过样品率。
这些评估结果表明只提供导电区38到孔的侧壁，就可足以维持通孔互连的好的传导性。此外，提供导电区18到孔的整个内部区，可以将通过样品率提高到接近100％。因此，将导电区18提供到孔的整个内部区的实施例(如图1所示)为最优选的。
根据本发明，提供了一种具有高度可靠的电连接的装置。因此，本发明可提高经常受到外部冲击等的设备，例如，移动电话终端或可携式摄像机的冲击抵抗力或长期可靠性。
尽管本发明的优选实施例在上面进行了描述和说明，应该理解这些例子是本发明的例子，而不应被理解为限制。可在本发明精神和范围内进行添加、省略、替换和其它修改。因此，不能认为本发明受到以上描述的限制。

Claims (21)

1.一种装置，包括：
第一基板，包括第一侧和第二侧；
功能元件，其在第一基板的第一侧上；
垫，其电连接到所述功能元件；以及通孔互连，其被提供在从所述第一侧延伸通过第一基板到所述第二侧的孔中，所述通孔互连包括：第一导电材料，其被电连接到所述垫；以及导电区，其被沿着所述第一导电材料与所述第一基板之间的孔的内表面提供，包括不同于第一导电材料的第二导电材料。
2.如权利要求1所述的装置，其中所述导电区被提供在限定所述孔的底部的所述垫上。
3.如权利要求2所述的装置，其中所述导电区是由增强第一导电材料与所述垫之间的附着力的材料制成的。
4.如权利要求1所述的装置，其中所述导电区被提供在所述孔的侧壁上。
5.如权利要求4所述的装置，其中所述第一导电材料包括至少一种元素，并且所述导电区防止包含在所述第一导电材料中的所述至少一种元素扩散到所述第一基板。
6.如权利要求1所述的装置，其中所述导电区被提供在限定所述孔的底部的所述垫以及所述孔的侧壁上。
7.如权利要求6所述的装置，其中所述导电区是由增强所述孔的内壁与所述垫之间的附着力的材料制成的。
8.如权利要求7所述的装置，其中所述第一导电材料包括至少一种元素，并且所述导电区防止包含在所述第一导电材料中的所述至少一种元素扩散到所述第一基板。
9.如权利要求1所述的装置，其中所述通孔互连与所述垫之间的接触区的周边是在所述垫与所述第一基板之间的接触区的周边内。
10.如权利要求1所述的装置，其中所述导电区包括至少两层，并且所述至少两层是由不同材料制成的。
11.如权利要求1所述的装置，还包括：
电路，其连接所述功能元件和所述垫。
12.一种制造装置的方法，包括以下步骤：
提供包括第一侧和第二侧的第一基板，被提供在第一基板的第一侧上的功能元件，以及被电连接到所述功能元件的垫；以及
从第一基板的第二侧形成孔，直到所述垫被暴露；
在所述孔的内表面的至少一部分上形成由第二导电材料制成的导电区，填充第一导电材料到所述孔中以限定通孔互连，其中所述第一导电材料不同于所述第二导电材料。
13.如权利要求12所述的制造装置的方法，还包括步骤：使用干膜抗蚀剂来图案化由第二导电材料制成的导电区。
14.如权利要求12所述的方法，还包括：
提供连接所述功能元件和所述垫的电路。
15.如权利要求1所述的装置，还包括：
绝缘电介质区，其形成在所述第一导电材料与所述第一基板之间的所述孔的内侧壁上；并且
其中所述第一基板是由导电材料形成的。
16.如权利要求15所述的装置，其中：
所述绝缘电介质区在所述第一基板的所述第二侧处从所述孔延伸，并且覆盖所述第一基板的所述第二侧的一部分；
所述导电区在所述第一基板的所述第二侧处从所述孔延伸，并且覆盖从所述孔延伸的所述绝缘电介质区的一部分；以及
所述通孔互连在所述第一基板的所述第二侧处从所述孔延伸，并且覆盖从所述孔延伸的所述导电区的一部分。
17.如权利要求16所述的装置，其中所述通孔互连完全覆盖从所述孔延伸的所述导电区的末端。
18.如权利要求1所述的装置，还包括第二基板，其被接合到所述第一基板的所述第一侧的一部分。
19.如权利要求15所述的装置，其中：
所述绝缘电介质区在所述第一基板的所述第二侧处从所述孔延伸，并且覆盖所述第一基板的所述第二侧的一部分；
第二电路被提供在位于所述第一基板的所述第二侧的所述通孔互连的末端；
以及凸块，其被提供在所述第二电路上。
20.如权利要求19所述的装置，其中所述第二电路是多层电路，并且所述电路的层间被插入第二绝缘层。
21.如权利要求20所述的装置，其中所述多层电路包括两层结构，并且所述两层被通过所述第二绝缘层形成的第二通孔互连所连接。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102290392A (zh) * 2010-06-17 2011-12-21 海力士半导体有限公司 具有导电扩散区的半导体芯片、其制造方法以及堆叠封装
CN102372249A (zh) * 2010-08-13 2012-03-14 罗伯特·博世有限公司 用于在衬底中制造电敷镀通孔的方法以及具有电敷镀通孔的衬底
CN102867777A (zh) * 2011-07-07 2013-01-09 台湾积体电路制造股份有限公司 在半导体衬底中形成接地硅通孔
CN103811461A (zh) * 2012-11-13 2014-05-21 台达电子工业股份有限公司 内连线结构和其制作方法
CN104051421B (zh) * 2013-03-13 2017-03-01 稳懋半导体股份有限公司 结合基板通孔与金属凸块的半导体晶片结构及其制程方法
CN110710069A (zh) * 2018-12-29 2020-01-17 泉州三安半导体科技有限公司 一种激光器封装结构
US11380584B2 (en) 2018-02-23 2022-07-05 Sony Semiconductor Solutions Corporation Semiconductor device and manufacturing method of semiconductor device including a through electrode for connection of wirings

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4271625B2 (ja) 2004-06-30 2009-06-03 株式会社フジクラ 半導体パッケージ及びその製造方法
SE1050461A1 (sv) 2006-02-01 2010-05-10 Silex Microsystems Ab Metoder för tillverkning av en startsubstratskiva för halvledartillverkning, med skivgenomgående anslutningar
JP5283829B2 (ja) * 2006-04-26 2013-09-04 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 集積回路製造方法
US20070284723A1 (en) * 2006-05-24 2007-12-13 Jae June Kim Packaged integrated circuit device
JP5010203B2 (ja) * 2006-07-31 2012-08-29 パナソニック株式会社 発光装置
WO2008023478A1 (fr) * 2006-08-25 2008-02-28 Murata Manufacturing Co., Ltd. pièce électronique, et procédé de fabrication de la pièce électronique
JP5117698B2 (ja) * 2006-09-27 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置
JP5266650B2 (ja) * 2007-03-05 2013-08-21 セイコーエプソン株式会社 半導体装置とその製造方法および電子機器
JP5090088B2 (ja) * 2007-07-05 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7910837B2 (en) 2007-08-10 2011-03-22 Napra Co., Ltd. Circuit board, electronic device and method for manufacturing the same
WO2009111874A1 (en) 2008-03-11 2009-09-17 The Royal Institution For The Advancement Of Learning/ Mcgiil University Low-temperature wafer level processing for mems devices
JP5455538B2 (ja) * 2008-10-21 2014-03-26 キヤノン株式会社 半導体装置及びその製造方法
JP2010114320A (ja) * 2008-11-07 2010-05-20 Panasonic Corp 半導体装置
JP5427394B2 (ja) * 2008-11-21 2014-02-26 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置の製造方法
JP5136515B2 (ja) * 2009-05-27 2013-02-06 ソニー株式会社 固体撮像装置
US8415784B2 (en) 2009-06-02 2013-04-09 Napra Co., Ltd. Electronic device, conductive composition, metal filling apparatus, and electronic device manufacturing method
JP4580027B1 (ja) * 2009-07-15 2010-11-10 有限会社ナプラ 回路基板及び電子デバイス
JP5532394B2 (ja) 2009-10-15 2014-06-25 セイコーエプソン株式会社 半導体装置及び回路基板並びに電子機器
KR101060936B1 (ko) * 2010-01-19 2011-08-30 삼성전기주식회사 인터커넥션 구조, 인터포저, 반도체 패키지 및 인터커넥션 구조의 제조 방법
KR101797560B1 (ko) * 2011-03-17 2017-11-15 서울바이오시스 주식회사 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법
JP5832852B2 (ja) 2011-10-21 2015-12-16 浜松ホトニクス株式会社 光検出装置
JP5791461B2 (ja) 2011-10-21 2015-10-07 浜松ホトニクス株式会社 光検出装置
TWI475623B (zh) * 2011-12-27 2015-03-01 Ind Tech Res Inst 堆疊式半導體結構的接合結構及其形成方法
JP5967131B2 (ja) * 2014-04-24 2016-08-10 セイコーエプソン株式会社 半導体装置の製造方法
JP5934752B2 (ja) * 2014-07-01 2016-06-15 有限会社 ナプラ 集積回路装置
JP2016039512A (ja) * 2014-08-08 2016-03-22 キヤノン株式会社 電極が貫通配線と繋がったデバイス、及びその製造方法
JP2016092061A (ja) * 2014-10-30 2016-05-23 株式会社東芝 半導体装置および固体撮像装置
JP2016139648A (ja) 2015-01-26 2016-08-04 株式会社東芝 半導体装置及びその製造方法
CN108123362A (zh) * 2015-03-30 2018-06-05 青岛海信宽带多媒体技术有限公司 激光发射器
JP6282307B2 (ja) * 2016-06-01 2018-02-21 浜松ホトニクス株式会社 半導体光検出素子
CN107068611A (zh) * 2016-12-23 2017-08-18 苏州能讯高能半导体有限公司 半导体芯片、半导体晶圆及半导体晶圆的制造方法
CN112134138A (zh) * 2020-08-18 2020-12-25 华芯半导体科技有限公司 高功率vcsel芯片及其制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3186941B2 (ja) * 1995-02-07 2001-07-11 シャープ株式会社 半導体チップおよびマルチチップ半導体モジュール
JP3724110B2 (ja) * 1997-04-24 2005-12-07 三菱電機株式会社 半導体装置の製造方法
JP3648585B2 (ja) * 1997-05-27 2005-05-18 カシオ計算機株式会社 半導体装置及びその製造方法
JP3184493B2 (ja) * 1997-10-01 2001-07-09 松下電子工業株式会社 電子装置の製造方法
EP0926723B1 (en) * 1997-11-26 2007-01-17 STMicroelectronics S.r.l. Process for forming front-back through contacts in micro-integrated electronic devices
JP4006720B2 (ja) * 1998-05-25 2007-11-14 富士通株式会社 半導体装置及びその製造方法
TW436882B (en) * 1998-06-01 2001-05-28 Toshiba Corp Semiconductor device and method for manufacturing the same
US6495442B1 (en) * 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US6352923B1 (en) * 1999-03-01 2002-03-05 United Microelectronics Corp. Method of fabricating direct contact through hole type
US6479382B1 (en) * 2001-03-08 2002-11-12 National Semiconductor Corporation Dual-sided semiconductor chip and method for forming the chip with a conductive path through the chip that connects elements on each side of the chip
US6555461B1 (en) * 2001-06-20 2003-04-29 Advanced Micro Devices, Inc. Method of forming low resistance barrier on low k interconnect
JP3967239B2 (ja) * 2001-09-20 2007-08-29 株式会社フジクラ 充填金属部付き部材の製造方法及び充填金属部付き部材
JP3540302B2 (ja) * 2001-10-19 2004-07-07 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
JP4212293B2 (ja) * 2002-04-15 2009-01-21 三洋電機株式会社 半導体装置の製造方法
TWI229435B (en) * 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
US6902872B2 (en) * 2002-07-29 2005-06-07 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
TWI286372B (en) * 2003-08-13 2007-09-01 Phoenix Prec Technology Corp Semiconductor package substrate with protective metal layer on pads formed thereon and method for fabricating the same
US7345350B2 (en) * 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102290392A (zh) * 2010-06-17 2011-12-21 海力士半导体有限公司 具有导电扩散区的半导体芯片、其制造方法以及堆叠封装
CN102372249A (zh) * 2010-08-13 2012-03-14 罗伯特·博世有限公司 用于在衬底中制造电敷镀通孔的方法以及具有电敷镀通孔的衬底
US9136169B2 (en) 2010-08-13 2015-09-15 Robert Bosch Gmbh Method for producing an electrical feedthrough in a substrate, and substrate having an electrical feedthrough
CN102372249B (zh) * 2010-08-13 2017-04-12 罗伯特·博世有限公司 用于在衬底中制造电敷镀通孔的方法以及具有电敷镀通孔的衬底
CN102867777A (zh) * 2011-07-07 2013-01-09 台湾积体电路制造股份有限公司 在半导体衬底中形成接地硅通孔
CN102867777B (zh) * 2011-07-07 2015-02-25 台湾积体电路制造股份有限公司 在半导体衬底中形成接地硅通孔
CN103811461A (zh) * 2012-11-13 2014-05-21 台达电子工业股份有限公司 内连线结构和其制作方法
CN104051421B (zh) * 2013-03-13 2017-03-01 稳懋半导体股份有限公司 结合基板通孔与金属凸块的半导体晶片结构及其制程方法
US11380584B2 (en) 2018-02-23 2022-07-05 Sony Semiconductor Solutions Corporation Semiconductor device and manufacturing method of semiconductor device including a through electrode for connection of wirings
US11791210B2 (en) 2018-02-23 2023-10-17 Sony Semiconductor Solutions Corporation Semiconductor device and manufacturing method of semiconductor device including a through electrode for connection of wirings
CN110710069A (zh) * 2018-12-29 2020-01-17 泉州三安半导体科技有限公司 一种激光器封装结构
WO2020133381A1 (zh) * 2018-12-29 2020-07-02 泉州三安半导体科技有限公司 一种激光器封装结构

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