SE1050461A1 - Metoder för tillverkning av en startsubstratskiva för halvledartillverkning, med skivgenomgående anslutningar - Google Patents

Metoder för tillverkning av en startsubstratskiva för halvledartillverkning, med skivgenomgående anslutningar

Info

Publication number
SE1050461A1
SE1050461A1 SE1050461A SE1050461A SE1050461A1 SE 1050461 A1 SE1050461 A1 SE 1050461A1 SE 1050461 A SE1050461 A SE 1050461A SE 1050461 A SE1050461 A SE 1050461A SE 1050461 A1 SE1050461 A1 SE 1050461A1
Authority
SE
Sweden
Prior art keywords
doped
disc
layer
wafer
vial
Prior art date
Application number
SE1050461A
Other languages
English (en)
Inventor
Edvard Kaelvesten
Tomas Bauer
Thorbjoern Ebefors
Original Assignee
Silex Microsystems Ab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silex Microsystems Ab filed Critical Silex Microsystems Ab
Publication of SE1050461A1 publication Critical patent/SE1050461A1/sv

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49872—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials the conductive materials containing semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48237—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12043—Photo diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Weting (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Uppfinningen avser an halvledaranordning innefattande ett dopat skivsubstråt (70) på eller i vilket det finns ett motsatt dopat skikt (72) anordnat, varvid en diodstruktur föreligger. Det finns också minst en via (76) som sträcker sig genom skivsubstratet. Vian står i elektrisk förbindelse med endera av skivsubstratet eller det motsatt dopade skiktet. En metod för att integrera en diod i en kiselskiva tillhandahålles också.(Fig. 4)

Description

lO 15 20 25 30 2 Ä andra sidan tillverkas elektroniska kretsar i högresistiva material (t.ex. ej dopat kisel). Det är önskvärt att ansluta kretsarna som tillverkats på en sida av en skiva med strukturer på den andra sidan med användning av vior av den nämnda typen.
Dessa två krav och förutsättningar motsäger varandra.
Föreliggande uppfinning tillhandahåller metoder för att lösa detta problem.
Enligt uppfinningen tillhandahålles en halvledaranordning med en diodstruktur integrerad i en halvledarskiva, innefattande en dopad via och ett motsatt dopat skikt i eller på skivan, vilken anordning definieras i krav 1.
Vidare tillhandahålles metoder för att tillverka densamma, vilka definieras i i krav 7 och 8.
Kort beskrivning av ritningarna Fig. 1 illustrerar ett första steg i en processekvens enligt föreliggande uppfinning; Fig. 2 illustrerar ett andra steg i en processekvens enligt föreliggande uppfinning; Fig. 3 illustrerar ett tredje steg i en processekvens enligt föreliggande uppfinning; Fig. 4 illustrerar ett resultat av en processekvens enligt föreliggande uppfinning; Fig. 5 illustrerar ett första steg i en processekvens enligt ytterligare en utföringsform av föreliggande uppfinning; 10 15 20 25 30 Fig. 6 illustrerar ett andra steg i en processekvens enligt ytterligare en utföringsform av föreliggande uppfinning; Fig. 7 illustrerar ett tredje steg i en processekvens enligt ytterligare en utföringsform av föreliggande uppfinning; Fig. 8 illustrerar ett resultat av en processekvens enligt utföringsformen av föreliggande uppfinning som visas i figurerna 1 1 - 13; Fig. 9 illustrerar ett första steg i en processekvens enligt ytterligare en utföringsform av föreliggande uppfinning; Fig. 10 illustrerar ett andra steg i en processekvens enligt ytterligare en utföringsform av föreliggande uppfinning; Fig. 1 1 illustrerar ett tredje steg i en processekvens enligt ytterligare en utföringsform av föreliggande uppfinning; Fig. 12 illustrerar ett fjärde steg i en processekvens enligt ytterligare en utföringsform av föreliggande uppfinning Fig. 13 illustrerar resultatet av processekvensen enligt ytterligare en utföringsform av föreliggande uppfinning som visas i figurerna 13 - 16; Fig. 14 illustrerar tillverkning av polykiselkontakter i enlighet med uppfinningen; och Fig. 15 illustrerar tillverkning av metallkontakter i enlighet med uppfinningen.
Detaljerad beskrivning av uppfinningen 10 15 20 25 30 4 För syftet med denna uppfinning skall termen "halvledartillverkning" anses betyda vilken typ av processning som helst på halvledarskivor, dvs. ytterligare processning av skivmaterial för att framställa olika slags kretsar, komponenter och/ eller anordningar, elektroniska kretsar och/ eller komponenter och / eller MEMS-tillämpningar.
Föreliggande uppfinning avser en metod för tillhandahållande av vior för CMOS- skivor, däri resistansen mellan de elektroniska (CMOS)-skikten och skivans vior kommer att reduceras.
För tillhandahållande av ett plant substrat med elektriska genomgående anslutningar, eller som de kommer att betecknas nedan, vior, används en metod som är föremål för en internationell ansökan PCT/ SEO7 / 050052 som är under behandling. Den innefattar tillhandahållande av ett lämpligt substrat, normalt en halvledarskiva av standardtyp, vanligtvis utnyttjad för tillverkning av olika typer av halvledaranordningar. Det plana substratet är företrädesvis en halvledarskiva, företrädesvis vald från kisel, dopat kisel, GaAs, InP, SiC etc.
Skivan är normalt 0,300-0,675 mm tjock.
Speciellt är ovan nämnda metod tillämpbar i fall då det är önskvärt att tillhandahålla anslutningar mellan en framsida och en baksida på en sådan skiva, där det finns höga krav på att resistiviteten i dessa anslutningar skall vara så låg som möjligt.
Uppfinnarna har nu anvisat en metod för tillhandahållande av vior för CMOS- skivor, där kontaktresistansen i gränsytan mellan metallkontaktplattorna och skivans vior kommer att reduceras.
Denna metod illustreras i Fig. 1 - 4 och kommer att beskrivas nedan.
Först mönstras en skiva av kisel 70 (eller annat lämpligt material) på bägge sidor med högdopade små områden 72. Sådan mönstring kan utföras med standardtekniker inom litografi etc. som är väl kända för fackmannen. 10 15 20 25 30 Dopningen kan göras genom en lämplig mask som definierar mönstret, bl.a. genom jonimplantering, även om andra metoder också är möjliga.
I ett nästa steg tillverkas CMOS-strukturen 74 på en sida av skivan 70.
För att tillverka viorna 76 kan en metod som beskrivits i sökandens svenska patent som nämnts tidigare häri användas. Detta innefattar etsning av spår 78, lämpligtvis medelst DRIE, i skivan från baksidan hela vägen genom skivans kiseldel, efter att ha mönstrat skivans baksida på lämpligt sätt, se fig. 2.
Hänvisning görs till nämnda svenska patent för detta, och patentets beskrivning införlivas häri genom hänvisning.
Spåren fylls sedan åtminstone partiellt med ett dielektriskt material 80 för att skapa en isolerande barriär, se fig. 3. Med partiellt menas att hela spåret inte fylls men sidoväggarna inuti spåret måste täckas. Även skivans baksida täcks.
Dielektrikat på skivans baksida kan avlägsnas och ett lämpligt dielektrikum kan avsättas på nytt på baksidan om det första dielektrikat skulle vara oönskvärt.
Slutligen, såsom visas i fig. 4, öppnas det dielektriska skiktet upp 82 vid de högdopade små områdena, och metallpaddar 84 som bildar kontaktpunkter för anbringning av ytterligare elektriska komponenten på skivans baksida, varigenom dessa ansluts till de elektroniska strukturerna på skivans andra sida.
Alternativt, om dielektrikat avlägsnas, kan hela baksidan förses med ett metallskikt, och därefter kan medelst litografi oönskad metall etsas bort, vilket lärnnar metallpaddar kvar lokaliserade ovanpå viorna.
Med denna metod kan en elektronisk anordning tillverkas som innefattar en CMOS-struktur på en skiva, och som har vior som väsentligen består av ursprungligt skivmaterial, företrädesvis dopade så att det uppvisar en låg 10 15 20 25 30 resistivitet, och ytterligare innefattande områden med låg resistivitet i kontaktområdena mellan skivan och komponenterna på denna.
Det ligger också inom ramen för uppfinningstanken att tillverka viorna med en process som liknar den som beskrivits tidigare häri, och som är föremål för den internationella ansökan PCT/ SEO? / 050052 som är under behandling, och där skivan exponeras för smält metall som kommer att tränga in i hålen genom vätningskraft eller kapillärkrafter.
I detta fall förses en CMOS-skiva, dvs. en skiva som har en CMOS-struktur på en sida, med ett hål som sträcker sig igenom skivan. Dessa hål etsas företrädesvis med användning av t.ex. DRIE. Hålen behandlas så att sidoväggarna inuti dem uppvisar vätbarhet, i detta fall måste emellertid den smälta metallen uppvisa en relativt låg smälttemperatur, dvs. <400°C, för att inte påverka CMOS-strukturerna och dess relativt känsliga komponenter.
Lämpligtvis avsätts sådant lod / legering / material på baksidan, antingen som ett täckande skikt, som därefter maskas och etsas för att tillhanda metallfläckar innefattande precis lagom mycket metall för att fylla hålen när metallen smälts.
Alternativt mönstras baksidan för att lämna kvar öppningar precis ovanför hålen och därefter avsätts metallen ovanpå detta. Vid smältning kommer metallen att dras in i hålen. Man bör vara noggrann med att optimera mängden metall för att på så sätt undvika överskottsmetall på skivan.
Substratytan på baksidan bör företrädesvis behandlas så att den inte väts av metallen, eller åtminstone uppvisar lägre vätbarhet än sidoväggarna i hålen.
Uppfinningstanken omfattar också en skivprodukt som ett halvfabrikat innefattande ett plant substrat som lämpligtvis är av ett halvledarmaterial, försett med ett mönster av fläckar som har låg resistivitet, användbart som ett utgångsmaterial för tillverkning av CMOS-skivor som har komponenter på bägge sidorna av skivan, med elektriska genomgående anslutningar mellan dem. 10 15 20 25 30 I en andra utföringsform tillhandahåller uppfinningen ett startsubstrat som visas i fig. 8 och en metod att tillverka detta, och kommer nu att beskrivas med hänvisning till figurerna 5-8. Utgående från en lågresistiv substratskiva 1 10, t.ex. av kisel, tillhandahålles sålunda en mask 1 12 på skivan i ett mönster som definierar läget och storleken av de vior som därefter skall tillverkas.
Sedan etsas de ej maskade områden bort (DRIE / KOH) till ett på förhand bestämt djup till bildande av fördjupningar 120, och därefter växes högresistivt material 122 medelst epitaxiell tillväxt på de bortetsade områdena, se fig. 6.
Dessa områden kommer att bilda substratet för tillverkning av elektroniska kretsar.
Spår 132 etsas från baksidan men inte hela vägen genom skivan, såsom antyds i fig. 7. Spåren fylls sedan med ett isolerande material 133.
Slutligen, såsom visas i fig. 8, slipas skivan så att de isolerande spåren exponeras för att på så sätt definiera vior 140. Denna produkt kan användas som ett startsubstrat för tillverkning av vilka som helst önskade elektroniska kretsar / komponenter, som därefter kan anslutas till viorna via routing.
I ett alternativt angreppssätt som illustreras i figurerna 9-13, som kommer att resultera i ett ekvivalent startsubstrat, börjar metoden med en lågresistiv skiva 150 som har ett högresistivt skikt 152 på toppen framtaget medelst epitaxiell tillväxt.
Istället för att mönstra för att definiera viorna genom maskning såsom beskrivits ovan, inverteras mönstret 154, så att hål 156 öppnas upp i masken som definierar storleken och läget av viorna. Detta illustreras schematiskt i fig. 9. Det högresistiva skiktet genometsas, se fig. 9, ned till det lågresistiva via materialet, varigenom fördjupningar 166 öppnas upp i skivan. Genom epitaxiell tillväxt fylls därefter de öppnade hålen 176 med samma eller åtminstone liknande lågresistivt material som i skivan. 10 15 20 25 30 8 Ånyo etsas spåren 182 såsom i tidigare utföringsform, och fylls med ett isolerande material, varpå samma slipningsprocess som beskrivits ovan utförs för att tillhandahålla slutprodukten som visas i fig. 13, med vior 192.
Den enda skillnaden mellan utföringsformen enligt ñg. 13 och den enligt fig. 8 illustreras av den brutna linjen vid 190 som antyder gränsytan mellan kisel från den ursprungliga skivan och epitaxiellt tillväxtmaterial.
Ytterligare en utföringsform visas i fig. 14. Här tillverkas vior 202 först medelst metoder som beskrivits ovan i en lågresistiv substratskiva 200 med ett högresistivt (dvs. icke dopat) epitaxiellt skikt 204 på toppen. Elektroniska kretsar eller komponenter tillverkas såsom önskas i toppskiktet 204.
Genom mönstring och etsning tillverkas fördjupningar 206 genom toppskiktet och ned in i viamaterialet. Routingstruktur för att kontaktera kretsarna tillverkas i toppskiktet med viorna 202 definieras genom mönstring och etsning för att tillverka en mask. Därefter påförs polykisel 208 genom masken och dopas. Efter avlägsnande av masken täcks därefter skivan med ett SiOz-skikt 209 medelst PECVD. Odopat polykisel 207 fylls på i de återstående fördjupningarna.
I denna utföringsform finns en möjlighet att utnyttja en kontakt som tillverkats för att tillhandahålla en diodfunktion. Om nämligen det lågresistiva kislet i vian är n-dopat och polykislet i skiktet 208 är p-dopat (eller vice versa), kommer kontakten endast att leda elektrisk ström i en riktning och kunna användas såsom en limiter-diod för ESD-skydd.
I ytterligare en variation kan den diodliknande strukturen tillverkas som en fotodiod. Tack vare möjligheten i enlighet med uppfinningen att tillverka mycket tätpackade vior, blir det sålunda möjligt att tillverka stora arrayer av mycket tätt placerade fotodioder, som kan användas för bl.a. bildregistrering och många andra tillämpningar. 10 I ytterligare en variation användes metall till routingen och kontakterna. Denna utföringsform visas i fig. 15. Änyo tillverkades viorna 212 såsom beskrivits tidigare, i en lågresistiv substratskiva 210 som har ett högresistivt epitaxiellt skikt 2 14 på toppen. Elektroniska kretsar eller komponenter tillverkas såsom önskas i toppskiktet 2 14. Ånyo formas en fördjupning 216 medelst mönstring/etsning såsom beskrivits tidigare, kontakt/ routingstrukturen 2 18 definieras medelst mönstring och etsning och metallen plåtteras eller avsätts i enlighet med mönstret. Slutligen avsätts ett SiOz-skikt 220 på toppen av skivan medelst PECVD.

Claims (15)

10 15 20 25 30 10 PATENTKRAV:
1. Halvledaranordning innefattande ett dopat skivsubstrat (70; 1 10; 150; 200) på eller i vilket det finns ett motsatt dopat skikt (7 2; 122; 152) anordnat, varvid en diodstruktur föreligger, och minst en via (7 6; 140; 192; 202) som sträcker sig genom skivsubstratet, vilken via står i elektrisk förbindelse med endera av skivsubstratet eller det motsatt dopade skíktet.
2. Anordning enligt krav 1, där vian är p-dopad och skiktet i eller på vian år n- dopat.
3. Anordning enligt krav 1, där vian är n-dopad och skiktet i eller på vian är p- dopat.
4. Anordning enligt något av kraven 1-3, där diodstrukturen föreligger i vian, som väsentligen består av samma material som skivsubstratet, genom att ett litet högdopat område (72) av i förhållande till vian motsatt dopat material föreligger i ytan av vian.
5. Anordning enligt krav 4, där det i den till diodstrukturen motsatt belägna änden av vian föreligger en metallkontakt, som är kopplad till vian via ett område (7 2) av material, som har samma dopning som vian.
6. Anordning enligt något av kraven 1-3, där diodstrukturen utgörs av skivsubstratet och det på detta anordnade skiktet, och där vian/viorna endast utgör förbindelse mellan skivans fram- och baksida, varvid det finns metallpaddar (84) som kopplar samman diodstrukturen med vian/viorna..
7. En metod för att integrera en diod i en kiselskiva, innefattande: tillhandahållande av en dopad lågresistiv skiva (70); som har ett motsatt dopat högresistivt skikt (152) på toppen; applicering av en mask med ett mönster (154) som innefattar hål (l56; 176) i masken som definierar storleken och läget av vior; 10 15 20 25 30 11 genometsning av det högresistiva skiktet (152) ned till det lågresistiva skiktet (152), varigenom fördjupningar (166) öppnas upp i skivan; fyllning av de öppnade hålen (156; 176) med samma eller åtminstone liknande lågresistivt material som i skivan; etsning av spår (78) från baksidan av skivan; fyllning av spåren (78) med ett isolerande material (80) ; varvid de fyllda spåren bildar isolerande inneslutningar för vior (76) ; och etablerande av en kontakt mellan det högresistiva skiktet (152) och viorna (76).
8. En metod för att integrera en diod i en kiselskiva, innefattande: att tillhandahålla en dopad lågresistiv skiva (150); att skivan förses med högdopade små områden (72); att mönstra en sida av skivan för att definiera vior som omsluter de högdopade områdena (72) ; etsning av spår (182) från baksidan av skivan enligt mönstret; fyllning av spåren (182) med ett isolerande material; varvid de fyllda spåren bildar isolerande inneslutningar för vior (7 6), och varvid en diodstruktur bildas av .
9. Metod enligt krav 7 eller 8, där vian p-dopas och skiktet i eller på vian n- dopas.
10. Metod enligt krav 7 eller 8, där vian n-dopas och skiktet i eller på vian p- dopas.
11. 1 1. Metod enligt något av krav, 8-10 där den dopade vian åstadkommes genom att skivmaterialet som tillhandahålles är eller görs lågresistivt genom dopning; 10 15 12 spår (132) etsas från skivans baksida men inte hela vågen genom skivan för att tillhandahålla isolerande inneslutningar som definierar de skivgenomgående anslutningarna (l40; 192); spåren fylls med isolerande material (133) ; skivans framsida slipas för att exponera det isolerande materialet så att de genomgående anslutningarna skapas.
12. Metod enligt krav 1 1, där det motsatt dopade skiktet åstadkommes genom mönstring med en mask och etsning av fördjupningar (206) genom toppskiktet och ned in i viamaterialet, varefter polykisel (208) påförs genom masken och dopas.
13. Metod enligt något av krav 8-12, där material och dopning väljs så att en fotodiod åstadkommes.
14. En diodarray innefattande en anordning enligt krav 1.
15. Användning av en diodliknande struktur enligt krav 1 som en limiterdiod eller en fotodiod.
SE1050461A 2006-02-01 2007-01-31 Metoder för tillverkning av en startsubstratskiva för halvledartillverkning, med skivgenomgående anslutningar SE1050461A1 (sv)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
SE0600214 2006-02-01
PCT/SE2007/050053 WO2007089207A1 (en) 2006-02-01 2007-01-31 Methods for making a starting substrate wafer for semiconductor engineering having wafer through connections

Publications (1)

Publication Number Publication Date
SE1050461A1 true SE1050461A1 (sv) 2010-05-10

Family

ID=38327689

Family Applications (2)

Application Number Title Priority Date Filing Date
SE1050461A SE1050461A1 (sv) 2006-02-01 2007-01-31 Metoder för tillverkning av en startsubstratskiva för halvledartillverkning, med skivgenomgående anslutningar
SE0801620A SE533308C2 (sv) 2006-02-01 2007-01-31 Metoder för tillverkning av en startsubstratskiva för halvledartillverkning, med skivgenomgående anslutningar

Family Applications After (1)

Application Number Title Priority Date Filing Date
SE0801620A SE533308C2 (sv) 2006-02-01 2007-01-31 Metoder för tillverkning av en startsubstratskiva för halvledartillverkning, med skivgenomgående anslutningar

Country Status (5)

Country Link
US (2) US8324103B2 (sv)
EP (2) EP2005467B1 (sv)
AT (1) ATE511703T1 (sv)
SE (2) SE1050461A1 (sv)
WO (2) WO2007089207A1 (sv)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8018065B2 (en) 2008-02-28 2011-09-13 Atmel Corporation Wafer-level integrated circuit package with top and bottom side electrical connections
US8049310B2 (en) * 2008-04-01 2011-11-01 Qimonda Ag Semiconductor device with an interconnect element and method for manufacture
WO2009153728A1 (en) * 2008-06-16 2009-12-23 Nxp B.V. Through wafer via filling method
NO20083766L (no) 2008-09-01 2010-03-02 Idex Asa Overflatesensor
WO2010049852A1 (en) 2008-10-30 2010-05-06 Nxp B.V. Through-substrate via and redistribution layer with metal paste
SE534510C2 (sv) 2008-11-19 2011-09-13 Silex Microsystems Ab Funktionell inkapsling
US8630033B2 (en) 2008-12-23 2014-01-14 Silex Microsystems Ab Via structure and method thereof
SE533992C2 (sv) 2008-12-23 2011-03-22 Silex Microsystems Ab Elektrisk anslutning i en struktur med isolerande och ledande lager
US8729713B2 (en) 2008-12-23 2014-05-20 Silex Microsystems Ab Via structure and method thereof
US8426233B1 (en) 2009-01-09 2013-04-23 Integrated Device Technology, Inc. Methods of packaging microelectromechanical resonators
TW201032389A (en) * 2009-02-20 2010-09-01 Aiconn Technology Corp Wireless transceiver module
US8053898B2 (en) * 2009-10-05 2011-11-08 Samsung Electronics Co., Ltd. Connection for off-chip electrostatic discharge protection
NO20093601A1 (no) 2009-12-29 2011-06-30 Idex Asa Overflatesensor
DE102010029760B4 (de) 2010-06-07 2019-02-21 Robert Bosch Gmbh Bauelement mit einer Durchkontaktierung und Verfahren zu seiner Herstellung
CN103229290B (zh) 2010-11-23 2016-10-05 罗伯特·博世有限公司 薄芯片在载体衬底上的低共熔压焊
SE536530C2 (sv) * 2011-04-21 2014-02-04 Silex Microsystems Ab Startsubstrat för halvledarteknologi med substratgenomgåendekopplingar och en metod för tillverkning därav
US8803269B2 (en) * 2011-05-05 2014-08-12 Cisco Technology, Inc. Wafer scale packaging platform for transceivers
US8575000B2 (en) * 2011-07-19 2013-11-05 SanDisk Technologies, Inc. Copper interconnects separated by air gaps and method of making thereof
US9029259B2 (en) * 2012-02-17 2015-05-12 Teledyne Scientific & Imaging, Llc Self-aligning hybridization method
SE538069C2 (sv) 2012-03-12 2016-02-23 Silex Microsystems Ab Metod att tillverka tätpackade viastrukturer med routing iplanet
SE538058C2 (sv) 2012-03-30 2016-02-23 Silex Microsystems Ab Metod att tillhandahålla ett viahål och en routing-struktur
US9102517B2 (en) 2012-08-22 2015-08-11 International Business Machines Corporation Semiconductor structures provided within a cavity and related design structures
SE538062C2 (sv) 2012-09-27 2016-02-23 Silex Microsystems Ab Kemiskt pläterad metallvia genom kisel
DE102013208816A1 (de) 2013-05-14 2014-11-20 Robert Bosch Gmbh Verfahren zum Erzeugen eines Durchkontakts in einem CMOS-Substrat
KR102245134B1 (ko) 2014-04-18 2021-04-28 삼성전자 주식회사 반도체 칩을 구비하는 반도체 패키지
WO2023129537A2 (en) * 2021-12-28 2023-07-06 Medtronic, Inc. Electrical component and method of forming same
WO2023129538A1 (en) * 2021-12-28 2023-07-06 Medtronic, Inc. Electrical component and method of forming same

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1439736A1 (de) * 1964-10-30 1969-03-27 Telefunken Patent Verfahren zur Herstellung niedriger Kollektor- bzw. Diodenbahnwiderstaende in einer Festkoerperschaltung
DE1933731C3 (de) * 1968-07-05 1982-03-25 Honeywell Information Systems Italia S.p.A., Caluso, Torino Verfahren zum Herstellen einer integrierten Halbleiterschaltung
US3982268A (en) * 1973-10-30 1976-09-21 General Electric Company Deep diode lead throughs
US4785341A (en) * 1979-06-29 1988-11-15 International Business Machines Corporation Interconnection of opposite conductivity type semiconductor regions
JPS5972783A (ja) * 1982-10-19 1984-04-24 Sanyo Electric Co Ltd マトリクス型発光ダイオ−ド
US4724223A (en) * 1986-12-11 1988-02-09 Gte Laboratories Incorporated Method of making electrical contacts
AU2462595A (en) 1994-05-05 1995-11-29 Siliconix Incorporated Surface mount and flip chip technology
US5654232A (en) * 1994-08-24 1997-08-05 Intel Corporation Wetting layer sidewalls to promote copper reflow into grooves
US6002177A (en) 1995-12-27 1999-12-14 International Business Machines Corporation High density integrated circuit packaging with chip stacking and via interconnections
US7510961B2 (en) 1997-02-14 2009-03-31 Micron Technology, Inc. Utilization of energy absorbing layer to improve metal flow and fill in a novel interconnect structure
WO1998044319A1 (en) * 1997-04-03 1998-10-08 Yamatake Corporation Circuit board and detector, and method for manufacturing the same
JP4592837B2 (ja) 1998-07-31 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2000252512A (ja) * 1999-02-25 2000-09-14 Siird Center:Kk Ｐｉｎフォトダイオード
US6221769B1 (en) * 1999-03-05 2001-04-24 International Business Machines Corporation Method for integrated circuit power and electrical connections via through-wafer interconnects
US6387793B1 (en) 2000-03-09 2002-05-14 Hrl Laboratories, Llc Method for manufacturing precision electroplated solder bumps
US6303469B1 (en) * 2000-06-07 2001-10-16 Micron Technology, Inc. Thin microelectronic substrates and methods of manufacture
US6887753B2 (en) * 2001-02-28 2005-05-03 Micron Technology, Inc. Methods of forming semiconductor circuitry, and semiconductor circuit constructions
JP3967239B2 (ja) 2001-09-20 2007-08-29 株式会社フジクラ 充填金属部付き部材の製造方法及び充填金属部付き部材
US6750516B2 (en) 2001-10-18 2004-06-15 Hewlett-Packard Development Company, L.P. Systems and methods for electrically isolating portions of wafers
JP2004095849A (ja) 2002-08-30 2004-03-25 Fujikura Ltd 貫通電極付き半導体基板の製造方法、貫通電極付き半導体デバイスの製造方法
SE526366C3 (sv) 2003-03-21 2005-10-26 Silex Microsystems Ab Elektriska anslutningar i substrat
JP4263953B2 (ja) 2003-06-23 2009-05-13 三洋電機株式会社 半導体装置及びその製造方法
US7345350B2 (en) * 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
US7224056B2 (en) * 2003-09-26 2007-05-29 Tessera, Inc. Back-face and edge interconnects for lidded package
US7276787B2 (en) * 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
US6943106B1 (en) * 2004-02-20 2005-09-13 Micron Technology, Inc. Methods of fabricating interconnects for semiconductor components including plating solder-wetting material and solder filling
EP1575084B1 (en) 2004-03-01 2010-05-26 Imec Method for depositing a solder material on a substrate
JP2005303258A (ja) 2004-03-16 2005-10-27 Fujikura Ltd デバイス及びその製造方法
JP2007250561A (ja) 2004-04-12 2007-09-27 Japan Science & Technology Agency 半導体素子および半導体システム
US7271482B2 (en) * 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods

Also Published As

Publication number Publication date
US8324103B2 (en) 2012-12-04
US20090195948A1 (en) 2009-08-06
WO2007089207A1 (en) 2007-08-09
EP2005467B1 (en) 2018-07-11
EP2005467A4 (en) 2011-05-18
US20100052107A1 (en) 2010-03-04
SE533308C2 (sv) 2010-08-24
US9312217B2 (en) 2016-04-12
EP1987535A1 (en) 2008-11-05
SE0801620L (sv) 2008-10-30
WO2007089206A1 (en) 2007-08-09
ATE511703T1 (de) 2011-06-15
EP2005467A1 (en) 2008-12-24
EP1987535B1 (en) 2011-06-01

Similar Documents

Publication Publication Date Title
SE1050461A1 (sv) Metoder för tillverkning av en startsubstratskiva för halvledartillverkning, med skivgenomgående anslutningar
SE526366C3 (sv) Elektriska anslutningar i substrat
JP2007005828A (ja) 半導体基板上に形成される高精度高周波数キャパシタ
US8178931B2 (en) Bridge for semiconductor internal node
TWI373838B (en) Component with semiconductor junction and its production method
TWI627708B (zh) 具有保留處理晶圓部之裝置層轉移
SE1150356A1 (sv) Startsubstrat för halvledarteknologi med substratgenomgående kopplingar och en metod för tillverkning därav
US8546918B2 (en) Semiconductor device
CN114512501A (zh) 具有间距不同的衍射光栅的光电检测器阵列
TWI730314B (zh) 埋線及相關製造技術
US8736003B2 (en) Integrated hybrid hall effect transducer
KR100909537B1 (ko) 반도체 소자 및 그 제조 방법
KR101088926B1 (ko) 쓰루-칩 연결부들을 지닌 프론트-엔드 공정처리된 웨이퍼
CN103489925B (zh) 半导体装置及其制造方法
CN102034807B (zh) 栅极保护方法和装置
CN104701197A (zh) 半导体器件的制造方法及其结构
JP2009539249A (ja) マイクロエレクロトニクス素子チップ
US7224035B1 (en) Apparatus and fabrication methods for incorporating sub-millimeter, high-resistivity mechanical components with low-resistivity conductors while maintaining electrical isolation therebetween
CN108122838A (zh) 半导体器件制备工艺
US20220342238A1 (en) Semiconductor device and method of manufacturing the same
US8836128B1 (en) Forming fence conductors in an integrated circuit
CN105742337B (zh) 包括隔离结构的半导体器件以及制造半导体器件的方法
JP6084139B2 (ja) 半導体基板およびその製造方法
WO2018051749A1 (ja) 半導体デバイス及びその製造方法
JP2015012260A (ja) フューズ

Legal Events

Date Code Title Description
NAV Patent application has lapsed