KR101797560B1 - 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법 - Google Patents

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Abstract

웨이퍼 레벨 발광 다이오드 패키지 및 그 제조 방법이 개시된다. 이 발광 다이오드 패키지는, 제1 리드 전극 및 제2 리드 전극을 갖고, 제1 관통홀 및 제2 관통홀을 갖는 마운트 기판과, 마운트 기판 상부에 위치하고, 제1 도전형 반도체층, 제2 도전형 반도체층 및 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 개재된 활성 영역을 갖는 반도체 적층 구조체와, 반도체 적층 구조체를 마운트 기판에 구조적으로 결합시키는 제1 결합기 및 제2 결합기를 포함한다. 제1 결합기는 제1 관통홀의 적어도 일부를 채우고, 제2 결합기는 제2 관통홀의 적어도 일부를 채우며, 제1 결합기는 상기 제1 리드 전극과 상기 제1 도전형 반도체층을 전기적으로 연결하고, 제2 결합기는 상기 제2 리드 전극과 상기 제2 도전형 반도체층을 전기적으로 연결한다. 이에 따라, 반도체 적층 구조체와 마운트 기판을 상대적으로 저온 공정을 이용하여 결합시킬 수 있다.

Description

웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법{WAFER LEVEL LED PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 발광 다이오드 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법에 관한 것이다.
발광 다이오드는 경박단소화가 가능하고, 에너지 절감과 오랜 기간 동안 수명이 유지되는 장점을 갖는다. 이에 따라, 발광 다이오드는 휴대폰을 비롯한 각종 표시장치의 배면 광원으로 이용되고 있으며, 발광 다이오드를 실장한 발광 다이오드 패키지는 높은 연색성을 갖는 백색광을 구현할 수 있어 형광등과 같은 백색광원을 대체하여 일반조명에 적용되고 있다.
종래, 발광 다이오드 패키지는 통상 개별 발광 다이오드 칩을 리드 전극들을 갖는 패키지에 실장하고, 발광 다이오드 칩과 리드 전극들을 본딩 와이어로 연결하고, 발광 다이오드 칩을 봉지재로 봉지함으로써 형성된다.
상기 종래 기술에 따른 발광 다이오드 패키지 제조 방법은, 발광 다이오드 칩을 개별적으로 취급하기 때문에, 발광 다이오드 패키지를 대량으로 제작하는데 있어서 시간 및 비용이 많이 들어 생상성이 나쁘다. 더욱이, 발광 다이오드 칩을 실장한 후, 다시 본딩 와이어를 형성하기 때문에, 발광 다이오드 패키지 제조 공정이 복잡하다. 또한, 캐필러리를 이용한 와이어 본딩 공정은 캐필러리를 이동하기 위한 공간을 필요로 하기 때문에 패키지 크기를 소형화하는데 한계로 작용하고 있으며, 와이어의 본딩 불량 또는 단선 등에 의해 패키지 불량을 초래하기 쉽다.
또한, 에피층을 성장하기 위한 성장기판의 크기가 2인치에서 4인치 나아가 6인치로 커짐에 따라, 하나의 성장 기판에서 제조되는 발광 다이오드 칩은 수천 개 내지 수만 개에 이르고 있다. 따라서, 이러한 발광 다이오드 칩들을 이용하여 대량으로 신속하게 발광 다이오드 패키지를 제조할 것이 더욱 요구되고 있으나, 상기 종래 기술은 이러한 요구에 부응하기 어렵다.
이에 따라, 최근에는 성장 기판 상에 복수의 반도체 적층 구조체를 형성한 후 개별 발광 다이오드 칩으로 분할하기 전에, 복수의 반도체 적층 구조체를 솔더 본딩 기술을 이용하여 제2 기판에 본딩하고, 제2 기판과 함께 복수의 반도체 적층 구조체를 개별 발광 다이오드 칩으로 분할함으로써 웨이퍼 레벨 발광 다이오드 패키지를 제조하는 기술이 연구되고 있다. 그러나, 솔더 본딩과 같이, 상대적으로 높은 온도(예컨대 200℃ 이상)에서 기판 본딩을 수행할 경우, 성장 기판과 제2 기판의 열팽창 계수 차이에 의해 본딩 불량이 발생되기 쉽다. 고온 본딩 공정에 의해 발생되는 본딩 불량은 성장 기판 크기가 증가할수록 더욱 심각할 것이다.
본 발명이 해결하려는 과제는, 상대적으로 저온 공정을 이용하여 복수의 반도체 적층 구조체와 제2 기판을 결합시켜 제조될 수 있는 웨이퍼 레벨 발광 다이오드 패키지 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 복수의 반도체 적층 구조체와 제2 기판을 쉽게 정렬시킬 수 있는 웨이퍼 레벨 발광 다이오드 패키지 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 반도체 적층 구조체와 제2 기판이 안정하게 결합될 수 있는 웨이퍼 레벨 발광 다이오드 패키지 및 그 제조 방법을 제공하는 것이다.
본 발명의 실시예들에 따르면 웨이퍼 레벨 발광 다이오드 패키지가 제공된다. 이 발광 다이오드 패키지는, 제1 리드 전극 및 제2 리드 전극을 갖고, 제1 관통홀 및 제2 관통홀을 갖는 마운트 기판; 상기 마운트 기판 상부에 위치하고, 제1 도전형 반도체층, 제2 도전형 반도체층 및 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 개재된 활성 영역을 갖는 반도체 적층 구조체; 및 상기 반도체 적층 구조체를 상기 마운트 기판에 구조적으로 결합시키는 제1 결합기 및 제2 결합기를 포함한다. 상기 제1 결합기는 상기 제1 관통홀의 적어도 일부를 채우고, 상기 제2 결합기는 상기 제2 관통홀의 적어도 일부를 채우며, 상기 제1 결합기는 상기 제1 리드 전극과 상기 제1 도전형 반도체층을 전기적으로 연결하고, 상기 제2 결합기는 상기 제2 리드 전극과 상기 제2 도전형 반도체층을 전기적으로 연결한다.
상기 제1 및 제2 결합기가 상기 관통홀들을 통해 마운트 기판과 반도체 적층 구조체들을 결합시키기 때문에, 제1 및 제2 결합기를 전해 도금, 무전해 도금, 웨이브 솔더링, 스크린 인쇄 기술 등과 같이 상대적으로 저온 공정을 이용하여 형성할 수 있다.
상기 제1 리드 전극 및 제2 리드 전극은 각각 상기 제1 관통홀 및 제2 관통홀의 측벽을 덮을 수 있다. 나아가, 상기 제1 리드 전극 및 제2 리드 전극은 대응하는 관통홀로부터 상기 마운트 기판의 상부면 및 하부면으로 연장할 수 있다.
상기 발광 다이오드 패키지는 또한, 상기 반도체 적층 구조체 상에 위치하는 성장 기판을 더 포함할 수 있으며, 나아가, 상기 성장 기판 상에 위치하는 파장변환기를 더 포함할 수 있다.
몇몇 실시예들에 있어서, 언더필이 상기 반도체 적층 구조체와 상기 마운트 기판 사이에 위치할 수 있다. 상기 언더필은 수분 등으로부터 상기 반도체 적층 구조체를 보호할 수 있다. 나아가, 상기 언더필은 상기 반도체 적층 구조체를 상기 마운트 기판 상에 부착시키는 접착제일 수 있다. 이에 따라, 반도체 적층 구조체와 마운트 기판이 더욱 확고하게 결합된 발광 다이오드 패키지가 제공될 수 있다.
상기 제1 결합기는 상기 제2 결합기와 동일한 재료로 형성될 수 있으며, 또한, 이들 결합기들은 균일한 재료로 형성될 수 있다.
또한, 상기 발광 다이오드 패키지는 상기 제1 도전형 반도체층에 오믹 콘택하는 제1 콘택층; 및 상기 제2 도전형 반도체층에 오믹콘택하는 제2 콘택층을 더 포함할 수 있다. 상기 제1 및 제2 결합기는 상기 제1 콘택층 및 제2 콘택층을 상기 제1 및 제2 리드 전극들에 결합시킬 수 있다.
또한, 상기 발광 다이오드 패키지는 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 범프; 및 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 범프를 더 포함할 수 있다. 상기 제1 범프 및 제2 범프는 각각 상기 제1 관통홀 및 제2 관통홀 내에 정렬되고, 상기 제1 결합기 및 상기 제2 결합기는 상기 제1 및 제2 범프를 상기 마운트 기판에 결합시킬 수 있다. 상기 제1 범프 및 제2 범프는 반도체 적층 구조체를 상기 마운트 기판에 대해 정렬되도록 하며, 또한, 반도체 적층 구조체가 마운트 기판에 더욱 견고하게 결합되도록 한다.
몇몇 실시예들에 있어서, 확산 방지층이 상기 제1 및 제2 결합기와 상기 제1 및 제2 범프 사이에 각각 개재될 수 있다. 확산 방지층은 제1 및 제2 범프 재료가 제1 및 제2 결합기 내로 확산되는 것을 방지한다. 확산 방지층은 Ni, Ni/Au, Ni/Pd/Au 등으로 형성될 수 있으며, 예컨대, ENIG(Electroless Nickel Immersion Gold), ENEPIG(Electroless Nickel Electroless Palladium Immersion Gold )일 수 있다.
상기 제1 및 제2 범프는 각각 제1 콘택층 및 제2 콘택층 상에 위치할 수 있다.
본 발명의 다른 실시예들에 따르면, 웨이퍼 레벨 발광 다이오드 패키지 제조 방법이 제공된다. 이 방법은, 성장 기판 상에 복수의 반도체 적층 구조체를 형성하되, 상기 각 반도체 적층 구조체는 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 개재된 활성 영역을 포함하고; 상기 복수의 반도체 적층 구조체에 대응하도록 정렬된 제1 관통홀들 및 제2 관통홀들을 갖는 마운트 기판을 준비하고; 상기 복수의 반도체 적층 구조체를 상기 마운트 기판 상에 배치하고; 상기 제1 관통홀들 및 제2 관통홀들을 통해 상기 복수의 반도체 적층 구조체를 상기 마운트 기판에 결합시키는 제1 결합기들 및 제2 결합기들을 형성하는 것을 포함한다.
마운트 기판의 관통홀들을 통해 결합기들을 형성할 수 있어 저온 공정 기술을 이용하여 복수의 반도체 적층 구조체와 마운트 기판을 결합시킬 수 있다. 예컨대, 상기 제1 및 제2 결합기들은 전해 도금, 무전해 도금, 웨이브 솔더링 또는 스크린 인쇄 기술을 사용하여 형성될 수 있다.
몇몇 실시예들에 있어서, 상기 각 반도체 적층 구조체의 제1 도전형 반도체층 및 제2 도전형 반도체층 상에 각각 제1 범프 및 제2 범프를 형성하는 것을 더 포함할 수 있다. 상기 제1 범프들 및 제2 범프들이 각각 상기 제1 관통홀들 및 상기 제2 관통홀들 내에 정렬되도록 상기 복수의 반도체 적층 구조체가 상기 마운트 기판 상에 배치된다. 이에 따라, 복수의 반도체 적층 구조체를 상기 관통홀들에 대해 용이하게 정렬할 수 있다.
또한, 상기 방법은, 상기 복수의 반도체 적층 구조체를 상기 마운트 기판 상에 배치하기 전에, 상기 반도체 적층 구조체를 덮는 언더필을 형성하는 것을 더 포함할 수 있다. 상기 제1 범프들 및 제2 범프들은 상기 언더필을 형성하기 전 또는 후에 형성될 수 있으며, 상기 언더필 외부에 노출되도록 형성된다.
또한, 상기 방법은 상기 제1 범프들 및 제2 범프들을 덮는 확산 방지층을 형성하는 것을 더 포함할 수 있다. 확산 방지층은 상기 제1 및 제2 결합기들을 형성하는 동안 제1 및 제2 범프들의 재료가 결합기들 내로 확산되는 것을 방지한다.
본 발명에 따르면, 상대적으로 저온 공정을 이용하여 복수의 반도체 적층 구조체와 마운트 기판을 결합시킬 수 있으며, 또한, 반도체 적층 구조체와 마운트 기판을 견고하게 결합시킬 수 있다. 나아가, 범프들을 관통홀들 내에 정렬함으로써 복수의 반도체 적층 구조체와 관통홀들을 용이하게 자가 정렬시킬 수 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 웨이퍼 레벨 발광 다이오드 패키지 제조 방법을 설명하기 위한 단면도들이다.
도 6 내지 도 9는 본 발명의 다른 실시예에 따른 웨이퍼 레벨 발광 다이오드 패키지 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명된 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 발광 다이오드 패키지 제조 방법을 설명하기 위한 단면도들이다.
(웨이퍼(20) 준비)
도 1을 참조하면, 제1 기판(21) 상에 복수의 반도체 적층 구조체(30)가 형성된 웨이퍼(20)가 준비된다.
상기 웨이퍼(20)는, 제1 기판(21) 및 상기 제1 기판 상에 정렬된 복수의 반도체 적층 구조체(30)를 포함하며, 또한, 제1 콘택층(35a), 제2 콘택층(35b), 절연층(33), 언더필(40) 및 버퍼층(도시하지 않음)을 포함할 수 있다. 상기 반도체 적층 구조체(30)는, 제1 도전형 반도체층(25), 활성영역(27) 및 제2 도전형 반도체층(29)을 포함할 수 있다.
제1 기판(21)은 질화물 반도체층을 성장시킬 수 있는 성장 기판, 예컨대 사파이어, 실리콘 탄화물, 스피넬 등일 수 있다.
상기 반도체 적층 구조체(30)는 통상의 발광 다이오드 칩 제조 공정에 의해 제조될 수 있다. 즉, 제1 기판(21) 상에 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)을 포함하는 에피층들을 성장시키고, 이들 에피층들을 패터닝하여 상기 제1 기판(21) 상에 복수의 반도체 적층 구조체(30)가 형성된다. 상기 제1 도전형 반도체층(25)의 일부 영역을 노출시키기 위해 제2 도전형 반도체층(29) 및 활성층(27)이 또한 부분적으로 제거될 수 있다.
상기 활성층(27), 상기 제1 및 제2 도전형 반도체층들(25, 29)은 III-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체로 형성될 수 있다. 상기 제1 및 제2 도전형 반도체층들(25, 29)은 각각 단일층 또는 다중층일 수 있다. 예를 들어, 상기 제1 도전형 및/또는 제2 도전형 반도체층(25, 29)은 콘택층과 클래드층을 포함할 수 있으며, 또한 초격자층을 포함할 수 있다. 또한, 상기 활성층(27)은 단일 양자우물 구조 또는 다중 양자우물 구조일 수 있다. 예컨대, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형일 수 있으나, 이에 한정되는 것은 아니며, 그 반대일 수 있다. 버퍼층은 제1 기판(21)과 제1 도전형 반도체층(25) 사이에서 격자 부정합을 완화하여 반도체층들(25, 27, 29) 내에 발생되는 결함밀도를 감소시킨다.
한편, 제1 콘택층(35a) 및 제2 콘택층(35b)이 각 반도체 적층 구조체(30) 상에 형성된다. 제1 콘택층(35a)은 제1 도전형 반도체층(25)에 오믹 콘택하고, 제2 콘택층(35b)은 제2 도전형 반도체층(29)에 오믹 콘택한다. 상기 제1 및 제2 콘택층(35b)은 예컨대, Ti, Cu, Ni, Al, Au 또는 Cr을 포함할 수 있으며 이들 중 2개 이상의 물질로 형성될 수도 있다. 나아가, 상기 제2 콘택층(35b)은 Ag와 같은 반사 금속층을 포함할 수도 있다.
상기 제1 콘택층(35a) 및 제2 콘택층(35b)을 형성하기 전 또는 후에 반도체 적층 구조체들(30)을 덮는 절연층(33)이 또한 형성될 수 있다. 상기 절연층(33)은 예컨대 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
한편, 상기 반도체 적층 구조체(30)들이 형성된 제1 기판(21) 상에 언더필(40)이 형성될 수 있다. 상기 언더필(40)은 예컨대 스핀 코트, 디스펜싱, 화학기상 증착, 물리기상 증착, 또는 스크린 인쇄 기술 등을 이용하여 형성될 수 있으며, 제1 콘택층(35a) 및 제2 콘택층(35b)을 노출시키는 개구부들(40a, 40b)을 갖도록 패터닝될 수 있다. 언더필(40)은 열경화성 수지 또는 열가소성 수지로 형성될 수 있다. 언더필(40)은 수분 침투를 방지하여 반도체 적층 구조체(30)를 보호한다. 나아가, 상기 언더필(40)은 접착층으로 사용될 수도 있다. 또한, 상기 언더필(40)은 형광체 및/또는 충진제를 포함할 수 있다. 상기 형광체는 반도체 적층 구조체(30)의 측면으로 방출되는 광을 파장변환시키기 위해 첨가될 수 있으며, 충진제는 예컨대 언더필(40)의 열팽창 계수 및 탄성 계수를 조절하기 위해 첨가될 수 있다.
복수의 반도체 적층 구조체(30)가 제1 기판(21) 상에서 서로 분리된 것으로 도시하였으나, 이에 한정되는 것은 아니며, 예컨대 제1 도전형 반도체층(25)은 서로 연결될 수도 있다.
(마운트 기판 (50) 준비)
도 2를 참조하면, 웨이퍼 레벨에서 복수의 반도체 적층 구조체(30)를 결합하기 위한 마운트 기판(50)이 준비된다. 마운트 기판(50)은 제2 기판(51)과 제1 리드 전극들(53a) 및 제2 리드 전극들(53b)을 포함할 수 있다. 또한, 마운트 기판(50)은 제2 기판(51)을 관통하는 제1 관통홀들(51a) 및 제2 관통홀들(51b)을 포함한다. 상기 제1 및 제2 리드 전극들(53a, 53b)은 제2 기판(51) 하부에 외부 전원에 연결하기 위한 단자들을 갖는다.
상기 제1 관통홀(51a) 및 제2 관통홀(51b)은 복수의 반도체 적층 구조체(30) 상의 제1 콘택층(35a) 및 제2 콘택층(35b)에 대응하도록 형성되며, 제1 리드 전극들(53a) 및 제2 리드 전극들(53b)은 각각 상기 관통홀들(35a, 35b)에 대응하여 위치한다. 예컨대, 상기 제1 리드 전극들(35a)은 제1 관통홀들(51a)의 측벽을 덮도록 형성되고, 제2 리드 전극들(35b)은 제2 관통홀들(51b)의 측벽을 덮도록 형성된다. 나아가, 상기 제1 및 제2 리드 전극들(35a, 35b)은 각각 제1 및 제2 관통홀들(51a, 51b)로부터 제2 기판(51)의 바닥면으로 연장하여 제2 기판(51) 바닥면에 위치할 수 있으며, 또한, 제2 기판(51)의 상부면으로 연장할 수도 있다.
제2 기판(51)은 리드 전극들(53a, 53b)이 인쇄된 인쇄회로기판, 예컨대, 통상의 FR4-PCB와 같은 유기 PCB, 메탈-PCB, 메탈 코어 PCB, 세라믹 기판, Si 기판, AlN 기판 또는 SiC 기판 등일 수 있다.
상기 제2 기판(51)이 메탈 PCB와 같이 도전성 기판인 경우, 상기 제1 및 제2 리드 전극들(53a, 53b)은 절연층(도시하지 않음)에 의해 도전성 기판으로부터 절연될 수 있다.
(웨이퍼(20)와 마운트 기판(50) 정렬)
도 3을 참조하면, 제1 기판(21) 상의 복수의 반도체 적층 구조체(30)가 마운트 기판(50)에 대향하도록 복수의 반도체 적층 구조체가 마운트 기판(50) 상에 배치된다. 이때, 상기 제1 콘택층(35a) 및 제2 콘택층(35b)이 제1 관통홀(51a) 및 제2 관통홀(51b) 상에 위치하도록 정렬된다. 언더필(40)이 형성된 경우, 개구부들(40a, 40b)이 제1 관통홀(51a) 및 제2 관통홀(51b)에 정렬될 수 있다. 상기 언더필(40)은 제1 기판(21)과 제2 기판(51) 사이의 공간을 채우고, 제1 기판(21) 상에 부착될 수 있다.
(반도체 적층 구조체(30)와 마운트 기판(50)의 결합)
도 4를 참조하면, 제1 관통홀들(51a) 및 제2 관통홀들(51b)을 통해 제1 결합기(55a) 및 제2 결합기(55b)를 형성하여, 복수의 반도체 적층 구조체를 마운트 기판(50)에 결합시킨다. 상기 제1 및 제2 결합기(55a, 55b)는 전해 도금, 무전해 도금, 웨이브 솔더링, 스크린 인쇄 기술 등을 사용하여 형성될 수 있다. 이들 기술은 100℃ 이하의 저온 공정에서 수행될 수 있으며, 따라서, 제1 기판(21)과 제2 기판(51) 사이의 열팽창 계수 차이에 의한 본딩 불량 문제를 해결할 수 있다.
제1 결합기(55a) 및 제2 결합기(55b)는 동일 공정을 통해 함께 형성되며, 따라서, 동일한 재료로 형성된다. 나아가, 이들 결합기들(55a, 55b)는 균일한 재료, 예컨대 AuSn 등의 솔더로 형성될 수 있다.
상기 제1 결합기(55a)는 제1 리드 전극(53a)과 제1 콘택층(35a)을 결합시켜 반도체 적층 구조체(30)를 구조적 및 전기적으로 마운트 기판(50)에 연결하고, 상기 제2 결합기(55b)는 제2 리드 전극(53b)과 제2 콘택층(35b)을 결합시켜 반도체 적층 구조체(30)를 구조적 및 전기적으로 마운트 기판(50)에 연결한다.
상기 제1 및 제2 결합기들(55a, 55b)을 형성하는 동안 언더필(40)에 의해 제1 콘택층(35a)과 제2 콘택층(35b)의 단락이 방지될 수 있다. 한편, 언더필(40)을 사용하지 않을 경우, 절연층(33)이 반도체 적층 구조체(30)의 단락을 방지하며, 제1 콘택층(35a)과 제2 콘택층(35b) 사이의 거리를 조절함으로써 콘택층들(35a, 35b) 사이의 단락이 방지될 수 있다.
(파장 변환기(60) 형성)
다시, 도 4를 참조하면, 상기 결합 공정이 완료된 후, 제1 기판(21)의 뒷면 상에 파장변환기(60)가 형성된다. 상기 파장변환기(60)는 형광체를 코팅하거나, 형광체를 함유하는 수지를 코팅하여 형성할 수 있다. 예컨대, 형광체를 함유하는 수지를 제1 기판(21)에 도포하고 스퀴즈를 이용하여 균일한 두께로 파장변환기(60)를 형성할 수 있다. 이와 달리, 형광체를 함유하는 파장변환기, 예컨대 글래스를 제1 기판(21)에 부착하여 형성할 수도 있다. 상기 글래스는 접착제를 사용하여 제1 기판(21)에 부착될 수 있으나, 접착제를 사용하지 않고 저온 직접 본딩 기술을 이용하여 제1 기판(21)에 부착될 수도 있다.
(분할 공정)
도 5를 참조하면, 상기 제1 기판(21) 및 제2 기판(51)이 분할되어 웨이퍼 레벨 발광 다이오드 패키지가 완성된다. 언더필(40)이 형성된 경우, 상기 언더필(40)도 함께 분할된다. 상기 제1 기판(21) 및 제2 기판(51)은 스크라이빙 및 브레이킹, 소잉에 의해 분할될 수 있으며, 레이저를 이용하여 분할될 수 있다.
상기 제1 기판(21) 및 제2 기판(51)은 예컨대 레이저를 이용하여 동일공정에서 함께 분할될 수 있다. 이에 따라, 제1 기판(21)과 제2 기판(51)은 거의 동일한 크기로 형성될 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 제1 기판(21)을 먼저 분할하고 그 후 별개의 공정에서 제2 기판(51)을 분할할 수도 있다. 이 경우, 제1 기판(21)의 크기가 제2 기판(51)의 크기보다 약간 더 작게 형성될 수 있다.
본 실시예에 따르면, 제1 및 제2 결합기들(55a, 55b)의 적어도 일부가 제1 및 제2 관통홀들(55a, 55b) 내에 형성되어 반도체 적층 구조체(30)와 마운트 기판(50)을 결합시킨다.
도 6 내지 도 9는 본 발명의 또 다른 실시예에 따른 웨이퍼 레벨 발광 다이오드 패키지 제조 방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 본 실시예에 따른 제조 방법은 앞의 실시예의 제조 방법과 대비하여 제1 콘택층(35a) 및 제2 콘택층(35b) 상에 각각 제1 범프(37a) 및 제2 범프(37b)가 더 형성되는 것에 차이가 있다.
즉, 도 1을 참조하여 설명한 바와 같이 제1 기판(21) 상에 복수의 반도체 적층 구조체(30), 제1 콘택층(35a), 제2 콘택층(35b)이 형성된다. 한편, 도 1을 참조하여 설명한 바와 같이 언더필(40)을 형성하기 전 또는 후에 제1 콘택층(35a) 상에 제1 범프(37a)가 형성되고, 제2 콘택층(35b) 상에 제2 범프(37b)가 형성된다. 나아가, 상기 제1 및 제2 범프들(37a, 37b) 상에 확산 방지층(38)이 형성될 수 있다.
상기 제1 및 제2 범프(37a, 37b)는 전해 도금, 무전해 도금, 스크린 프린트, 와이어 본딩 기술을 이용한 스터드 범프, 솔더 볼 등으로 형성될 수 있으며, Au, Cu 또는 Al을 포함할 수 있다.
한편, 확산 방지층(38)은 Ni, Ni/Au, Ni/Pd/Au 등으로 형성될 수 있으며, 예컨대, ENIG(Electroless Nickel Immersion Gold), ENEPIG(Electroless Nickel Electroless Palladium Immersion Gold ) 등으로 형성 수 있다. 확산 방지층(38)은 제1 및 제2 결합기를 형성하는 동안 제1 및 제2 범프(37a, 37b)의 재료가 결합기 내로 확산하는 것을 방지한다.
도 7을 참조하면, 도 2를 참조하여 설명한 바와 같은 마운트 기판(50)이 준비되고, 상기 제1 및 제2 범프들(37a, 37b)이 각각 제2 기판(51)의 제1 및 제2 관통홀들(51a, 51b) 내에 정렬되도록 복수의 반도체 적층 구조체(30)가 제2 기판(51) 상에 배치된다.
상기 제1 및 제2 범프들(37a, 37b)이 관통홀들(51a, 51b) 내에 배치되기 때문에, 복수의 반도체 적층 구조체(30)가 제2 기판(51)에 대해 자가정렬될 수 있다.
도 8을 참조하면, 도 4를 참조하여 설명한 바와 같이, 제1 및 제2 결합기들(55a, 55b)이 제2 기판(51)의 제1 및 제2 관통홀들(51a, 51b)을 통해 형성되어 복수의 반도체 적층 구조체(30)를 마운트 기판(50)에 결합시킨다. 특히, 상기 제1 및 제2 결합기들(55a, 55b)는 제1 범프(37a)를 제1 리드 전극(53a)에 결합시키고, 제2 범프(37b)를 제2 리드 전극(53b)에 결합시킬 수 있다.
또한, 도 4를 참조하여 설명한 바와 같이, 제1 기판(21) 상에 파장변환기(60)가 형성될 수 있다.
도 9를 참조하면, 도 5를 참조하여 설명한 바와 같이, 상기 제1 기판(21) 및 제2 기판(51)이 분할되어 본 실시예에 따른 웨이퍼 레벨 발광 다이오드 패키지가 완성된다.
앞서, 다양한 실시예들에 대해 설명하였지만, 특정 실시예에 한정되어 설명된 구성요소는 본 발명의 사상을 변경하지 않는 범위 내에서 다른 실시예들에 적용될 수 있다는 것을 이해할 필요가 있다. 또한, 본 발명은 앞서 설명한 실시예들에 한정되는 것은 아니며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변형 및 변경이 가능하다.

Claims (20)

  1. 제1 리드 전극 및 제2 리드 전극을 갖고, 제1 관통홀 및 제2 관통홀을 갖는 마운트 기판;
    상기 마운트 기판 상부에 위치하고, 제1 도전형 반도체층, 제2 도전형 반도체층 및 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 개재된 활성 영역을 갖는 반도체 적층 구조체;
    상기 반도체 적층 구조체를 상기 마운트 기판에 구조적으로 결합시키는 제1 결합기 및 제2 결합기;
    상기 제1 도전형 반도체층에 전기적으로 연결된 제1 범프; 및
    상기 제2 도전형 반도체층에 전기적으로 연결된 제2 범프를 포함하고;
    상기 제1 범프 및 제2 범프는 각각 상기 제1 관통홀 및 제2 관통홀 내에 정렬되되, 상기 제1 범프 및 제2 범프의 일부분들이 각각 상기 제1 관통홀 및 제2 관통홀 내부에 배치되고,
    상기 제1 결합기는 상기 제1 관통홀의 적어도 일부를 채우고, 상기 제2 결합기는 상기 제2 관통홀의 적어도 일부를 채우며,
    상기 제1 결합기 및 상기 제2 결합기는 상기 제1 및 제2 범프를 상기 마운트 기판에 결합시키고,
    상기 제1 결합기는 상기 제1 리드 전극과 상기 제1 범프를 전기적으로 연결하고, 상기 제2 결합기는 상기 제2 리드 전극과 상기 제2 범프를 전기적으로 연결하는 웨이퍼 레벨 발광 다이오드 패키지.
  2. 청구항 1에 있어서,
    상기 제1 리드 전극 및 제2 리드 전극은 각각 상기 제1 관통홀 및 제2 관통홀의 측벽을 덮는 웨이퍼 레벨 발광 다이오드 패키지.
  3. 청구항 1에 있어서,
    상기 반도체 적층 구조체 상에 위치하는 성장 기판; 및
    상기 성장 기판 상에 위치하는 파장변환기를 더 포함하는 웨이퍼 레벨 발광 다이오드 패키지.
  4. 청구항 1에 있어서,
    상기 반도체 적층 구조체와 상기 마운트 기판 사이에 위치하는 언더필을 더 포함하는 웨이퍼 레벨 발광 다이오드 패키지.
  5. 청구항 4에 있어서,
    상기 언더필은 상기 반도체 적층 구조체를 상기 마운트 기판 상에 부착시키는 접착제인 웨이퍼 레벨 발광 다이오드 패키지.
  6. 청구항 1에 있어서,
    상기 제1 결합기는 상기 제2 결합기와 동일한 재료로 형성된 웨이퍼 레벨 발광 다이오드 패키지.
  7. 삭제
  8. 삭제
  9. 청구항 1에 있어서,
    상기 제1 및 제2 결합기와 상기 제1 및 제2 범프 사이에 각각 개재된 확산 방지층을 더 포함하는 웨이퍼 레벨 발광 다이오드 패키지.
  10. 청구항 1에 있어서,
    상기 제1 도전형 반도체층에 오믹 콘택하는 제1 콘택층; 및
    상기 제2 도전형 반도체층에 오믹콘택하는 제2 콘택층을 더 포함하고,
    상기 제1 및 제2 범프는 각각 상기 제1 콘택층 및 제2 콘택층 상에 위치하는 웨이퍼 레벨 발광 다이오드 패키지.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101626905B1 (ko) * 2014-11-06 2016-06-03 주식회사 세미콘라이트 반도체 발광소자
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KR102359818B1 (ko) * 2017-07-21 2022-02-08 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 패키지 및 그 제조방법
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KR102393035B1 (ko) * 2017-09-01 2022-05-02 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 패키지
KR102379835B1 (ko) * 2017-09-08 2022-03-29 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 패키지
KR102407337B1 (ko) * 2017-09-12 2022-06-10 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 패키지 및 조명 모듈

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005303258A (ja) * 2004-03-16 2005-10-27 Fujikura Ltd デバイス及びその製造方法
KR100652133B1 (ko) * 2005-12-20 2006-11-30 서울옵토디바이스주식회사 플립칩 구조의 발광 소자
JP2010103186A (ja) * 2008-10-21 2010-05-06 Sony Corp 半導体発光装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005303258A (ja) * 2004-03-16 2005-10-27 Fujikura Ltd デバイス及びその製造方法
KR100652133B1 (ko) * 2005-12-20 2006-11-30 서울옵토디바이스주식회사 플립칩 구조의 발광 소자
JP2010103186A (ja) * 2008-10-21 2010-05-06 Sony Corp 半導体発光装置の製造方法

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