KR101873503B1 - 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법 - Google Patents

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Abstract

웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법이 개시된다. 이 발광 다이오드 패키지 제조 방법은, 제1 기판 상에 복수의 반도체 적층 구조체를 형성하고, 이웃하는 반도체 적층 구조체들 상의 제1 도전 패드들 및 제2 도전패드들이 서로 전기적으로 연결되도록 각 반도체 적층 구조체 상에 제1 도전형 반도체층에 접속하는 제1 도전 패드 및 제2 도전형 반도체층에 접속하는 제2 도전 패드를 형성하고, 복수의 반도체 적층 구조체를 제1 및 제2 관통홀들을 갖는 마운트 기판 상에 배치하고, 제1 관통홀들 및 제2 관통홀들을 통해 제1 도전 패드들 및 제2 도전 패드들에 결합되는 제1 비아들 및 제2 비아들을 형성하는 것을 포함한다.

Description

웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법{WAFER LEVEL LED PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 발광 다이오드 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법에 관한 것이다.
발광 다이오드는 경박단소화가 가능하고, 에너지 절감과 오랜 기간 동안 수명이 유지되는 장점을 갖는다. 이에 따라, 발광 다이오드는 휴대폰을 비롯한 각종 표시장치의 배면 광원으로 이용되고 있으며, 발광 다이오드를 실장한 발광 다이오드 패키지는 높은 연색성을 갖는 백색광을 구현할 수 있어 형광등과 같은 백색광원을 대체하여 일반조명에 적용되고 있다.
종래, 발광 다이오드 패키지는 통상 개별 발광 다이오드 칩을 리드 전극들을 갖는 패키지에 실장하고, 발광 다이오드 칩과 리드 전극들을 본딩 와이어로 연결하고, 발광 다이오드 칩을 봉지재로 봉지함으로써 형성된다.
상기 종래 기술에 따른 발광 다이오드 패키지 제조 방법은, 발광 다이오드 칩을 개별적으로 취급하기 때문에, 발광 다이오드 패키지를 대량으로 제작하는데 있어서 시간 및 비용이 많이 들어 생산성이 나쁘다. 더욱이, 발광 다이오드 칩을 실장한 후, 다시 본딩 와이어를 형성하기 때문에, 발광 다이오드 패키지 제조 공정이 복잡하다. 또한, 캐필러리를 이용한 와이어 본딩 공정은 캐필러리를 이동하기 위한 공간을 필요로 하기 때문에 패키지 크기를 소형화하는데 한계로 작용하고 있으며, 와이어의 본딩 불량 또는 단선 등에 의해 패키지 불량을 초래하기 쉽다.
또한, 에피층을 성장하기 위한 성장기판의 크기가 2인치에서 4인치 나아가 6인치로 커짐에 따라, 하나의 성장 기판에서 제조되는 발광 다이오드 칩은 수천 개 내지 수만 개에 이르고 있다. 따라서, 이러한 발광 다이오드 칩들을 이용하여 대량으로 신속하게 발광 다이오드 패키지를 제조할 것이 더욱 요구되고 있으나, 상기 종래 기술은 이러한 요구에 부응하기 어렵다.
이에 따라, 최근에는 성장 기판 상에 복수의 반도체 적층 구조체를 형성한 후 개별 발광 다이오드 칩으로 분할하기 전에, 복수의 반도체 적층 구조체를 솔더 본딩 기술을 이용하여 제2 기판에 본딩하고, 제2 기판과 함께 복수의 반도체 적층 구조체를 개별 발광 다이오드 칩으로 분할함으로써 웨이퍼 레벨 발광 다이오드 패키지를 제조하는 기술이 연구되고 있다. 그러나, 솔더 본딩과 같이, 상대적으로 높은 온도(예컨대 200℃ 이상)에서 기판 본딩을 수행할 경우, 성장 기판과 제2 기판의 열팽창 계수 차이에 의해 본딩 불량이 발생되기 쉽다. 고온 본딩 공정에 의해 발생되는 본딩 불량은 성장 기판 크기가 증가할수록 더욱 심각할 것이다.
본 발명이 해결하려는 과제는, 상대적으로 저온 공정을 이용하여 복수의 반도체 적층 구조체와 제2 기판을 결합시켜 제조될 수 있는 웨이퍼 레벨 발광 다이오드 패키지 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 반도체 적층 구조체와 제2 기판이 안정하게 결합될 수 있는 웨이퍼 레벨 발광 다이오드 패키지 및 그 제조 방법을 제공하는 것이다.
본 발명의 실시예들에 따르면 웨이퍼 레벨 발광 다이오드 패키지가 제공된다. 이 발광 다이오드 패키지는, 제1 관통홀 및 제2 관통홀을 갖는 마운트 기판; 상기 마운트 기판 상부에 위치하고, 제1 도전형 반도체층, 제2 도전형 반도체층 및 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 개재된 활성 영역을 갖는 반도체 적층 구조체; 상기 마운트 기판과 상기 반도체 적층 구조체 사이에 위치하고 상기 제1 도전형 반도체층 및 제2 도전형 반도체층에 각각 접속하는 제1 도전 패드 및 제2 도전 패드; 상기 제1 도전 패드를 상기 반도체 적층 구조체의 제2 도전형 반도체층 및 활성층으로부터 절연시키는 절연층; 상기 제1 관통홀 및 제2 관통홀을 통해 상기 제1 도전 패드 및 제2 도전 패드에 접속된 제1 비아 및 제2 비아; 및 상기 마운트 기판의 하부에 위치하며 상기 제1 비아 및 제2 비아에 각각 전기적으로 연결된 제1 리드 전극 및 제2 리드 전극을 포함한다.
상기 제1 및 제2 비아들이 상기 관통홀들을 통해 마운트 기판과 반도체 적층 구조체들을 결합시킨다. 상기 제1 및 제2 비아들은 전기 도금 등과 같이 상대적으로 저온 공정을 이용하여 형성될 수 있다.
한편, 상기 반도체 적층 구조체는 상기 제1 도전형 반도체층을 노출시키는 복수의 홀들을 가질 수 있으며, 상기 제1 도전 패드는 상기 복수의 홀들에 노출된 상기 제1 도전형 반도체층에 접속될 수 있다.
또한, 파장변환기가 상기 반도체 적층 구조체 상부에 위치할 수 있다. 파장변환기는 다양한 형상을 가질 수 있다. 예컨대, 파장변환기는 반구 형상을 가질 수 있으나, 이에 한정되는 것은 아니며, 평평한 상부면을 가질 수도 있다.
나아가, 상기 파장변환기 상에 또는 상기 파장변환기와 상기 반도체 적층 구조체 사이에 투명 수지가 개재될 수 있다.
더욱이, 상기 파장변환기는 균일한 두께를 가질 수 있으나, 이에 한정되는 것은 아니며, 상기 반도체 적층 구조체의 가장자리에 비해 중심 영역 근처에서 더 두꺼울 수 있다.
몇몇 실시예들에 있어서, 가접착층이 상기 반도체 적층 구조체와 상기 마운트 기판 사이에 위치할 수 있다. 가접착층은 반도체 적층 구조체와 마운트 기판의 접착력을 보강함과 아울러, 외부에서 수분이 침투하는 것을 방지할 수 있다.
한편, 상기 제1 도전 패드 및 제2 도전 패드는 동일 레벨에 위치할 수 있다. 즉, 제1 도전 패드의 하부면과 상기 제2 도전 패드의 하부면이 상기 마운트 기판으로부터 같은 높이에 위치할 수 있다.
또한, 상기 발광 다이오드 패키지는, 상기 제2 도전형 반도체층에 콘택하는 오믹 콘택층을 더 포함할 수 있다. 상기 절연층은 상기 오믹 콘택층과 상기 제1 도전 패드 사이에 개재되어 상기 제1 도전 패드를 상기 오믹 콘택층으로부터 절연시켜, 상기 제2 도전 패드는 상기 절연층의 개구부를 통해 상기 오믹 콘택층에 접속될 수 있다.
상기 반도체 적층 구조체 상부에 성장 기판이 위치할 수 있으나, 이에 한정되는 것은 아니며, 성장 기판은 제거될 수도 있다.
본 발명의 다른 실시예들에 따르면, 웨이퍼 레벨 발광 다이오드 패키지 제조 방법이 제공된다. 이 방법은, 제1 기판 상에 복수의 반도체 적층 구조체를 형성하되, 상기 각 반도체 적층 구조체는 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 개재된 활성 영역을 포함하고; 상기 각 반도체 적층 구조체 상에 상기 제1 도전형 반도체층에 접속하는 제1 도전 패드 및 상기 제2 도전형 반도체층에 접속하는 제2 도전 패드를 형성하되, 이웃하는 반도체 적층 구조체들 상의 제1 도전 패드들 및 제2 도전패드들은 서로 전기적으로 연결되고; 상기 복수의 반도체 적층 구조체에 대응하도록 정렬된 제1 관통홀들 및 제2 관통홀들을 갖는 마운트 기판을 준비하고; 상기 복수의 반도체 적층 구조체를 상기 마운트 기판 상에 배치하고; 상기 제1 관통홀들 및 제2 관통홀들을 통해 상기 제1 도전 패드들 및 제2 도전 패드들에 결합되는 제1 비아들 및 제2 비아들을 형성하는 것을 포함한다.
상기 제1 비아들 및 제2 비아들은 전기 도금을 사용하여 형성될 수 있다.
한편, 상기 방법은, 상기 제1 기판의 가장자리에 상기 제1 도전 패드들 및 제2 도전 패드들을 서로 전기적으로 접속시키는 링 패턴을 형성하는 것을 더 포함할 수 있다. 상기 링 패턴에 의해 제1 및 제2 도전 패드들이 전기적으로 연결되어 전기 도금을 용이하게 수행할 수 있다.
한편, 상기 방법은, 상기 반도체 적층 구조체들 상부에 파장 변환기를 형성하는 것을 더 포함할 수 있다. 상기 파장변환기는 각 반도체 적층 구조체의 가장자리에 비해 중심 영역 근처에서 더 두껍게 형성될 수 있다.
몇몇 실시예들에 있어서, 상기 복수의 반도체 적층 구조체를 상기 마운트 기판 상에 배치하기 전에, 가접착층이 형성될 수 있다. 가접착층은 제1 비아들 및 제2 비아들을 형성하기 전에 상기 반도체 적층 구조체들을 상기 마운트 기판에 예비 접착시킨다.
한편, 상기 복수의 반도체 적층 구조체를 형성하는 것은, 상기 제2 도전형 반도체층 및 활성층을 식각하여 상기 제1 도전형 반도체층을 노출시키는 복수의 홀들을 형성하는 것을 포함할 수 있다. 상기 제1 도전 패드들은 상기 복수의 홀들을 통해 상기 제1 도전형 반도체층에 접속할 수 있다.
나아가, 상기 방법은, 상기 제1 및 제2 도전패드들을 형성하기 전에, 상기 제2 도전형 반도체층 상에 오믹 콘택층을 형성하고, 상기 반도체 적층 구조체들 및 오믹 콘택층을 덮는 절연층을 형성하는 것을 더 포함할 수 있다.
또한, 상기 제1 도전 패드들 및 상기 제2 도전 패드들은 상기 절연층 상에 형성될 수 있으며, 이때 상기 제2 도전패드들은 상기 절연층을 통해 상기 오믹 콘택층에 접속될 수 있다. 상기 제1 도전 패드들은 상기 복수의 홀들에서 절연층을 통해 상기 제1 도전형 반도체층에 접속된다.
본 발명에 따르면, 상대적으로 저온 공정을 이용하여 복수의 반도체 적층 구조체와 마운트 기판을 결합시킬 수 있으며, 또한, 반도체 적층 구조체와 마운트 기판을 견고하게 결합시킬 수 있다. 또한, 본 발명에 따르면, 웨이퍼 상에 형성된 제1 및 제2 도전 패드들과 링 패턴을 이용하여 전기 도금을 용이하게 수행할 수 있다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 웨이퍼 레벨 발광 다이오드 패키지 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 9는 본 발명의 또 다른 실시예에 따른 웨이퍼 레벨 발광 다이오드 패키지 제조 방법을 설명하기 위한 단면도이다.
도 10 및 도 11은 본 발명의 또 다른 실시예에 따른 웨이퍼 레벨 발광 다이오드 패키지 제조 방법을 설명하기 위한 단면도들이다.
도 12a 내지 도 12c는 도 10 및 11의 웨이퍼 레벨 발광 다이오드 패키지의 다양한 변형예들을 설명하기 위한 단면도들이다.
도 13은 웨이퍼 상에 형성되는 제1 도전 패드 및 제2 도전 패드의 변형예를 설명하기 위한 평면도이다.
도 14는 반도체 적층 구조체의 변형예를 설명하기 위한 평면도이다.
도 15 내지 도 17은 본 발명의 또 다른 실시예에 따른 웨이퍼 레벨 발광 다이오드 패키지 제조 방법을 설명하기 위한 단면도들이다.
도 18 내지 도 20은 본 발명의 또 다른 실시예에 따른 웨이퍼 레벨 발광 다이오드 패키지 제조 방법을 설명하기 위한 단면도들이다.
도 21 및 도 22는 본 발명의 또 다른 실시예에 따른 웨이퍼 레벨 발광 다이오드 패키지 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명된 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 발광 다이오드 패키지 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
(웨이퍼(20) 준비)
도 1은 웨이퍼(20)의 전체 평면도이고, 도 2는 도 1의 부분 평면도이며, 도 3은 도 1 또는 도 2의 절취선 A-A를 따라 취해진 부분 단면도이다.
도 1 내지 도 3을 참조하면, 제1 기판(21) 상에 복수의 반도체 적층 구조체(30)가 형성된 웨이퍼(20)가 준비된다.
상기 웨이퍼(20)는, 제1 기판(21) 및 상기 제1 기판 상에 정렬된 복수의 반도체 적층 구조체(30)를 포함하며, 또한, 오믹 콘택층(31), 절연층(33), 제1 도전 패드(35a), 제2 도전 패드(35b), 및 버퍼층(도시하지 않음)을 포함할 수 있다. 또한, 상기 웨이퍼는 링 패턴(35c)을 포함할 수 있다. 상기 반도체 적층 구조체(30)는, 제1 도전형 반도체층(25), 활성영역(27) 및 제2 도전형 반도체층(29)을 포함할 수 있다.
제1 기판(21)은 질화물 반도체층을 성장시킬 수 있는 성장 기판, 예컨대 사파이어, 실리콘 탄화물, 스피넬 등일 수 있다.
상기 반도체 적층 구조체(30)는 통상의 발광 다이오드 칩 제조 공정에 의해 제조될 수 있다. 즉, 제1 기판(21) 상에 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)을 포함하는 에피층들을 성장시키고, 이들 에피층들을 패터닝하여 상기 제1 기판(21) 상에 복수의 반도체 적층 구조체(30)가 형성된다. 상기 제1 도전형 반도체층(25)의 일부 영역을 노출시키기 위해 제2 도전형 반도체층(29) 및 활성층(27)이 또한 부분적으로 제거될 수 있다. 예컨대, 도 2 및 도 3에 도시한 바와 같이, 제2 도전형 반도체층(29) 및 활성층(27)을 부분적으로 제거하여 각 반도체 적층 구조체(30)에 제1 도전형 반도체층(25)을 노출시키는 복수의 홀들(30a)이 형성될 수 있다.
상기 활성층(27), 상기 제1 및 제2 도전형 반도체층들(25, 29)은 III-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체로 형성될 수 있다. 상기 제1 및 제2 도전형 반도체층들(25, 29)은 각각 단일층 또는 다중층일 수 있다. 예를 들어, 상기 제1 도전형 및/또는 제2 도전형 반도체층(25, 29)은 콘택층과 클래드층을 포함할 수 있으며, 또한 초격자층을 포함할 수 있다. 또한, 상기 활성층(27)은 단일 양자우물 구조 또는 다중 양자우물 구조일 수 있다. 예컨대, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형일 수 있으나, 이에 한정되는 것은 아니며, 그 반대일 수 있다. 버퍼층은 제1 기판(21)과 제1 도전형 반도체층(25) 사이에서 격자 부정합을 완화하여 반도체층들(25, 27, 29) 내에 발생되는 결함밀도를 감소시킨다.
각 반도체 적층 구조체(30)의 제2 도전형 반도체층(29) 상에 오믹 콘택층(31)이 형성된다. 상기 오믹 콘택층(31)은 Ag와 같은 반사층을 포함할 수 있으며, 또한 확산 방지층을 포함할 수 있다. 상기 오믹 콘택층(31)은 복수의 홀들(30a)을 형성한 후에 형성될 수도 있으나, 복수의 홀들(30a)을 형성하기 전에 제2 도전형 반도체층(29) 상에 형성될 수 있으며, 복수의 홀들(30a)을 형성하기 위해 패터닝될 수 있다.
상기 절연층(33)은 상기 반도체 적층 구조체들(30)을 덮는다. 상기 절연층(33)은 복수의 홀들(30a) 내의 측벽을 덮으며, 상기 홀들(30a)의 바닥에서 제1 도전형 반도체층(25)을 노출시킨다. 상기 절연층(33)은 또한 상기 반도체 적층 구조체들(30)의 측면들을 덮을 수 있다. 한편, 상기 절연층(33)은 오믹 콘택층을 노출시키는 개구부들을 갖는다. 상기 절연층(33)은 예컨대 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
한편, 제1 도전 패드(35a) 및 제2 도전 패드(35b)각 각 반도체 적층 구조체(30) 상에 형성된다. 제1 도전 패드(35a)는 제1 도전형 반도체층(25)에 접속되고고, 제2 도전 패드(35b)는 제2 도전형 반도체층(29)에 접속된다. 도시한 바와 같이, 제1 도전 패드(35a)는 복수의 홀들(30a) 내에 노출된 제1 도전형 반도체층(25)에 접속될 수 있으며, 절연층(33)에 의해 제2 도전형 반도체층(29) 및 활성층(27)과 오믹 콘택층(31)으로부터 절연된다. 한편, 제2 도전 패드(35b)는 절연층(33)의 개구부를 통해 오믹 콘택층(31)에 접속된다. 상기 제1 및 제2 패드(35a, 35b)는 예컨대, Ti, Cu, Ni, Al, Au 또는 Cr을 포함할 수 있으며 이들 중 2개 이상의 물질로 형성될 수도 있다.
각 반도체 적층 구조체 상에서 상기 제1 도전 패드(35a) 및 제2 도전 패드(35b)는 서로 이격된다. 다만, 도시한 바와 같이, 이웃하는 반도체 적층 구조체들(30) 상의 제1 도전패드들(35a)은 서로 접속될 수 있으며, 또한, 제2 도전 패드들(35b)은 서로 접속될 수 있다.
한편, 상기 제1 및 제2 도전패드들(35a, 35b)을 형성하는 동안, 제1 기판(21)의 가장자리에 링 패턴(35c)이 형성될 수 있다. 링 패턴(35c)은 제1 및 제2 도전패드들(35a, 35b)을 서로 전기적으로 접속시킨다. 상기 링 패턴(35c)은 제1 및 제2 도전 패드들(35a, 35b)과 동일한 물질층으로 형성될 수 있다.
본 실시예에 있어서, 복수의 반도체 적층 구조체(30)가 제1 기판(21) 상에서 서로 분리된 것으로 도시하였으나, 이에 한정되는 것은 아니며, 예컨대 제1 도전형 반도체층(25)은 서로 연결될 수도 있다. 다만, 복수의 반도체 적층 구조체(30)가 서로 분리된 경우, 상기 절연층(33)이 상기 반도체 적층 구조체(30)의 측면 전체를 덮을 수 있어, 외부에서 수분 등이 반도체 적층 구조체 내로 침투하는 것을 효과적으로 방지할 수 있다.
(마운트 기판 (51) 준비)
도 4는 마운트 기판(51)의 평면도를 나타내고, 도 5는 마운트 기판(51)의 부분 단면도를 나타낸다.
도 4 및 도 5를 참조하면, 웨이퍼 레벨에서 복수의 반도체 적층 구조체(30)를 결합하기 위한 마운트 기판(51)이 준비된다. 마운트 기판(51)은 제1 관통홀들(51a) 및 제2 관통홀들(51b)을 포함하며, 또한 관통 패턴(51c)을 포함할 수 있다.
상기 제1 관통홀들(51a) 및 제2 관통홀들(51b)은 상기 복수의 반도체 적층 구조체(30) 상이 제1 및 제2 도전패드들(35a, 35b)에 대응하여 형성된다. 각 반도체 적층 구조체(30)에 대응하여 적어도 하나의 제1 관통홀(51a)과 적어도 하나의 제2 관통홀(51b)이 형성된다.
마운트 기판(51)은 절연성 기판이거나, 또는 도전성 기판의 표면에 산화막 또는 절연막을 형성한 기판일 수 있다. 예컨대, 마운트 기판(51)은 FR4와 같은 유기 기판, 또는 AlN, 알루미나 기판, 저온 또는 고온 동시 소성 세라믹 기판, Si 기판, SiC 기판 또는 금속 기판 등일 수 있다. 상기 마운트 기판(51)이 Si나 금속 기판과 같은 도전성 기판인 경우, 산화막 또는 절연막을 형성하여 표면이 절연처리된다.
한편, 상기 관통 패턴(51c)은 마운트 기판(51)과 웨이퍼(20)를 정렬했을때, 웨이퍼(20) 상의 링 패턴(35c)을 노출시켜 외부 전원을 연결할 수 있도록 한다. 상기 관통 패턴(51c)은, 도시한 바와 같이, 마운트 기판(51)의 가장 자리에 노치 형태로 형성될 수 있으나, 이에 한정되는 것은 아니다. 더욱이, 마운트 기판(51)의 전체 크기를 웨이퍼(20)의 전체 크기보다 작게 형성할 경우, 관통 패턴(51c)은 생략될 수 있다.
(웨이퍼(20)와 마운트 기판(51)의 결합)
도 6 내지 도 8은 웨이퍼(20)와 마운트 기판(51)을 정렬하여 웨이퍼 레벨 발광 다이오드 패키지를 제조하는 방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 상기 반도체 적층 구조체(30)들이 형성된 제1 기판(21) 상에 가접착층(40)이 형성될 수 있다. 상기 가접착층(40)은 예컨대 스핀 코트, 디스펜싱, 화학기상 증착, 물리기상 증착, 또는 스크린 인쇄 기술 등을 이용하여 형성될 수 있으며, 제1 도전 패드(35a) 및 제2 도전 패드(35b)를 노출시키는 개구부들을 갖도록 패터닝될 수 있다. 가접착층(40)은 열경화성 수지 또는 열가소성 수지로 형성될 수 있으며, 웨이퍼(20)와 마운트 기판(51)을 예비로 접착하기 위한 접착층으로 사용될 수 있다.
아울러, 제1 기판(21) 상의 복수의 반도체 적층 구조체(30)가 마운트 기판(51)에 대향하도록 마운트 기판(50) 상에 배치된다.
도 7을 참조하면, 상기 제1 도전 패드(35a) 및 제2 도전패드(35b)가 각각 제1 관통홀(51a) 및 제2 관통홀(51b) 상에 위치하도록 정렬되고, 가접착층(40)이 상기 웨이퍼(20)와 마운트 기판(51)을 예비 접착시킨다.
이어서, 전기 도금 기술을 이용하여 마운트 기판(51)의 제1 및 제2 관통홀들(51a, 51b)에 제1 비아들(53a) 및 제2 비아들(53b)이 형성된다. 예컨대, 도금조에 상기 마운트 기판(51)과 웨이퍼(20)의 결합체를 넣어 도금시킬 수 있다. 특히, 상기 웨이퍼(20) 상의 링 패텅(35c)에 전원을 연결함으로써 전기 도금을 수행할 수 있다. 이에 따라, 제1 및 제2 관통홀들(51a, 51b)을 통해 노출된 제1 도전 패드(35a) 및 제2 도전 패드(35b)에서부터 도금이 시작되어 상기 관통홀들(51a, 51b)을 채우며, 이에 따라, 상기 제1 비아들(53a) 및 제2 비아들(53b)이 형성된다. 상기 제1 비아들(53a) 및 제2 비아들(53b)이 마운트 기판(51)의 하부면 아래로 연장되어 제1 및 제2 리드 전극들(55a, 55b)이 형성된다.
상기 제1 비아들(53a) 및 제2 비아들(53b)은 동일 공정을 통해 함께 형성되며, 따라서, 동일한 재료, 예컨대 AuSn 등의 솔더로 형성될 수 있다. 상기 제1 비아들(53a) 및 제2 비아들(53b)은 마운트 기판(51)과 제1 및 제2 도전 패드들(35a, 35b)을 결합시켜 반도체 적층 구조체(30)를 구조적 및 전기적으로 마운트 기판(51)에 연결한다.
도금 기술은 100℃ 이하의 저온 공정에서 수행될 수 있으며, 따라서, 제1 기판(21)과 마운트 기판(51) 사이의 열팽창 계수 차이에 의한 본딩 불량 문제를 해결할 수 있다.
도 8을 참조하면, 이어서, 제1 기판(21)과 마운트 기판(51)을 절단하여 개별 발광 다이오드 패키지가 완성된다. 상기 제1 기판(21) 및 마운트 기판(51)은 스크라이빙 및 브레이킹, 소잉에 의해 분할될 수 있으며, 레이저를 이용하여 분할될 수 있다. 이 발광 다이오드 패키지는 제1 기판(21)을 통해 광을 방출한다. 한편, 상기 제1 기판(21)을 절단하기 전에, 상기 제1 기판(21) 상에 파장 변환기(도시하지 않음)가 먼저 형성될 수도 있다. 파장 변환기의 형성에 대해서는 후술하는 실시예들에 의해서 명확하게 될 것이다.
도 9는 본 발명의 또 다른 실시예에 따른 웨이퍼 레벨 발광 다이오드 패키지 제조 방법을 설명하기 위한 단면도이다.
도 9를 참조하면, 앞서, 도 7을 참조하여 설명한 바와 같이, 제1 비아들(53a) 및 제2 비아들(53b)이 형성된다. 그 후, 반도체 적층 구조체(30)로부터 제1 기판(21)이 제거된다. 이어서, 마운트 기판(51)을 절단하여 개발 발광 다이오드 패키지가 완성된다. 덧붙여, 노출된 제1 도전형 반도체층(25)에 거칠어진 표면(도시하지 않음)이 형성될 수 있다.
도 10 및 도 11은 본 발명의 또 다른 실시예에 따른 웨이퍼 레벨 발광 다이오드 패키지 제조 방법을 설명하기 위한 단면도들이다.
도 10을 참조하면, 도 9를 참조하여 설명한 바와 같이 제1 기판(21)이 제거된 후, 노출된 제1 도전형 반도체층(25) 상에 파장 변환기(60)가 형성된다. 상기 파장변환기(60)는 형광체를 코팅하거나, 형광체를 함유하는 수지를 코팅하여 형성할 수 있다. 예컨대, 형광체를 함유하는 수지를 노출된 제1 도전형 반도체층(27) 표면에 도포하고 스퀴즈를 이용하여 균일한 두께로 파장변환기(60)를 형성할 수 있다. 이와 달리, 형광체를 함유하는 파장변환기, 예컨대 글래스를 부착하여 형성할 수도 있다.
도 11을 참조하면, 이어서, 상기 마운트 기판(51)을 분할하여 개별 발광 다이오드 패키지가 완성된다.
본 실시예에 따르면, 제1 도전형 반도체층(27) 상에 직접 접촉하는 파장 변환기(60)가 형성된다. 그러나, 본 실시예에 따른 파장 변환기(60)는 앞서 도 8의 발광 다이오드 패키지 제조에도 적용될 수 있으며, 따라서, 파장 변환기(60)가 제1 기판(21) 상에 형성될 수 있다.
또한, 도 12a, 12b 및 12c에 도시한 바와 같은 다양한 변형예들이 가능하다. 예컨대, 도 12a에 도시된 바와 같이, 파장 변환기(60) 상에 투명 수지(61)가 형성될 수 있다. 상기 투명 수지(61)는 수분 등으로부터 파장 변환기(60)를 보호할 수 있으며, 반구 형상과 같이 볼록한 렌즈 형상을 가질 수 있다. 또한, 도 12b에 도시된 바와 같이, 파장 변환기(60a)가 반구 형상과 같이 볼록한 렌즈 형상을 갖도록 형성될 수 있다. 나아가. 볼록한 형상의 투명 수지(62)가 먼저 형성되고, 그 위에 파장 변환기(60b)가 형성될 수도 있다. 상기 파장 변환기(60b)는 반도체 적층 구조체(30)의 바깥측에 비해 중심 영역에서 더 두꺼울 수 있다. 따라서, 반도체 적층 구조체로부터 방출된 광량이 위치에 따라 다를 경우, 파장 변환기(60b)의 두께를 조절하여 균일한 색변환을 달성할 수 있다.
도 13은 웨이퍼 상에 형성되는 제1 도전 패드 및 제2 도전 패드의 변형예를 설명하기 위한 평면도이다.
도 13을 참조하면, 앞서, 도 1 및 도 2를 참조하여 설명한 웨이퍼(20)는 제1 도전 패드(35a)와 제2 도전 패드(35b)가 서로 떨어져 위치하는 것으로 설명하였으나, 본 실시예에 있어서, 하나의 반도체 적층 구조체(30) 상의 제1 도전 패드(35a)와 인접한 반도체 적층 구조체(30) 상의 제2 도전 패드(35b)가 서로 연결되어 있다.
반도체 적층 구조체들(30)은 최종적으로 개별 발광 다이오드 패키지로 분할되며, 따라서 서로 연결된 제1 도전 패드(35a)와 제2 도전 패드(35b)는 분할 공정에서 서로 분리된다.
본 실시예에 따르면, 제1 도전 패드(35a) 및 제2 도전 패드(35b)가 각각 반도체 적층 구조체(30)의 측면을 덮으며, 이들 도전 패드들(35a, 35b)은 앞서 도 3에 도시된 절연층(33)에 의해 반도체 적층 구조체(30)의 측면으로부터 절연될 수 있다.
도 14는 반도체 적층 구조체의 변형예를 설명하기 위한 평면도이다.
앞서, 도 2 및 도 3을 참조하여 설명한 반도체 적층 구조체(30)는 제1 도전형 반도체층(25)을 노출시키는 복수의 홀들(30a)을 갖는다. 이에 반해, 본 실시예에서는, 복수의 홀들(30a) 대신 수평형 발광 다이오드와 유사한 형태로 제1 도전형 반도체층(25)의 가장 자리 근처의 일부 영역(30b)이 노출된다. 상기 제1 도전 패드(35a)는 상기 일부 영역(30b)의 노출된 제1 도전형 반도체층(25)에 접속함과 아울러, 제2 도전형 반도체층(29) 상부를 덮는다.
제1 도전 패드(35a)와 제1 도전형 반도체층(25)은 다양한 형태로 접속될 수 있다. 또한, 제1 도전 패드(35a)의 적어도 일부는 제2 도전 패드(35b)와 동일 레벨에 위치할 수 있다.
도 15 내지 도 17은 본 발명의 또 다른 실시예에 따른 웨이퍼 레벨 발광 다이오드 패키지 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에서는, 제1 및 제2 비아들(53a, 53b)과 리드 전극들(55a, 55b)을 별도로 형성하는 방법을 설명한다.
도 15를 참조하면, 앞서, 도 7을 참조하여 설명한 바와 같이, 도금 공정을 통해 제1 비아들(53a) 및 제2 비아들(53b)을 형성한다. 이때, 상기 제1 및 제2 비아들(53a, 53b)은 충분한 시간 동안 형성될 수 있으며, 따라서 마운트 기판(51) 하부면 상에 상대적으로 두꺼운 도금층이 형성될 수 있다.
도 16을 참조하면, 상기 마운트 기판(51) 하부에 형성된 도금층을 제거한다. 상기 도금층은 마운트 기판(51)의 하부면이 노출될 때까지, 연마, 래핑, CMP 등을 이용하여 제거될 수 있다. 상기 도금층을 제거하는 동안, 마운트 기판(51)의 일부도 함께 제거되어 마운트 기판(51)을 박형화할 수 있다.
도 17을 참조하면, 이어서, 상기 마운트 기판(51)의 하부면에 제1 리드 전극들(55a) 및 제2 리드 전극들(55b)을 형성한다. 제1 리드 전극들(55a)은 제1 비아들(53a)을 덮어 전기적으로 연결되고, 제2 리드 전극들(55b)은 제2 비아들(53b)을 덮어 전기적으로 연결된다. 이어서, 개별 발광 다이오드 패키지로 분할되어 발광 다이오드 패키지가 완성될 수 있다.
본 실시예에 따르면, 제1 및 제2 비아들(53a, 53b)을 형성하기 위한 도금 공정에 의해 리드 전극들(55a, 55b)을 균일하게 형성하기 어려운 경우, 제1 및 제2 비아들(53a, 53b)을 형성하는 도금 공정과 리드 전극들(55a, 55b)을 형성하는 공정을 분리하여, 리드 전극들(55a, 55b)을 평탄하고 균일하게 형성할 수 있다.
도 18 내지 도 20은 본 발명의 또 다른 실시예에 따른 웨이퍼 레벨 발광 다이오드 패키지 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에서도, 제1 및 제2 비아들(53a, 53b)과 리드 전극들(55a, 55b)를 별도로 형성하는 방법을 설명한다.
도 18을 참조하면, 앞서 도 7을 참조하여 설명한 바와 같이, 도금 공정을 통해 제1 비아들(53a) 및 제2 비아들(53b)을 형성한다. 이때, 상기 제1 및 제2 비아들(53a, 53b)은 마운트 기판(51)의 관통홀들(51a, 51b)을 충분히 채우지 않고 부분적으로 채운다.
도 19를 참조하면, 상기 관통홀들(51a, 51b) 내의 제1 및 제2 비아들(53a, 53b)이 노출될 때 까지 상기 마운트 기판(51)면을 연마, 래핑, CMP 등을 이용하여 부분적으로 제거한다. 상기 마운트 기판(51)을 제거하는 동안, 제1 및 제2 비아들(53a, 53b)의 일부도 함께 제거될 수 있다.
도 20을 참조하면, 이어서, 상기 마운트 기판(51)의 하부면에 제1 리드 전극들(55a) 및 제2 리드 전극들(55b)을 형성한다. 제1 리드 전극들(55a)은 제1 비아들(53a)을 덮어 전기적으로 연결되고, 제2 리드 전극들(55b)은 제2 비아들(53b)을 덮어 전기적으로 연결된다. 이어서, 개별 발광 다이오드 패키지로 분할되어 발광 다이오드 패키지가 완성될 수 있다.
본 실시예에 따르면, 제1 및 제2 비아들(53a, 53b)을 형성하기 위한 도금 공정에 의해 리드 전극들(55a, 55b)을 균일하게 형성하기 어려운 경우, 도금 공정과 리드 전극들(55a, 55b)을 형성하는 공정을 분리하여, 리드 전극들(55a, 55b)을 평탄하고 균일하게 형성할 수 있다.
도 21 및 도 22는 본 발명의 또 다른 실시예에 따른 웨이퍼 레벨 발광 다이오드 패키지 제조 방법을 설명하기 위한 단면도들이다.
도 21을 참조하면, 앞서 설명한 실시예들에 있어서, 웨이퍼(20)와 마운트 기판(51)을 가접착하기 위해 가접착층(40)이 사용된 것으로 도시 및 설명하였다. 그러나, 본 실시예에 있어서, 가접착층(40)이 생략된다. 제1 도전 패드(35a) 및 제2 도전 패드(35b)가 마운트 기판(51) 표면에 밀착되고, 지그(도시하지 않음)와 같은 클램핑 수단을 이용하여 웨이퍼(20)와 마운트 기판(51)을 위치 고정시킨다. 그 후, 도금 공정을 통해 앞서 설명한 실시예들과 같이 제1 비아(53a) 및 제2 비아(53b)를 형성한 후, 마운트 기판(51)을 절단하여 도 22와 같은 개별 발광 다이오드 패키지가 완성된다.
본 실시예에 따르면, 마운트 기판(51)과 제1 및 제2 도전 패드들(35a, 35b)이 밀착되고, 제1 및 제2 비아들(53a, 53b)이 마운트 기판(51)과 제1 및 제2 도전 패드들(35a, 35b)을 결합하는 패키지가 제공된다.
앞서, 다양한 실시예들에 대해 설명하였지만, 특정 실시예에 한정되어 설명된 사항은 본 발명의 사상을 변경하지 않는 범위 내에서 다른 실시예들에 적용될 수 있다는 것을 이해할 필요가 있다. 또한, 본 발명은 앞서 설명한 실시예들에 한정되는 것은 아니며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변형 및 변경이 가능하다.

Claims (21)

  1. 제1 관통홀 및 제2 관통홀을 갖는 마운트 기판;
    상기 마운트 기판 상부에 위치하고, 제1 도전형 반도체층, 제2 도전형 반도체층 및 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 개재된 활성 영역을 갖는 반도체 적층 구조체;
    상기 마운트 기판과 상기 반도체 적층 구조체 사이에 위치하고 상기 제1 도전형 반도체층 및 제2 도전형 반도체층에 각각 접속하는 제1 도전 패드 및 제2 도전 패드;
    상기 제1 도전 패드를 상기 반도체 적층 구조체의 제2 도전형 반도체층 및 활성층으로부터 절연시키는 절연층;
    상기 제1 관통홀 및 제2 관통홀을 통해 상기 제1 도전 패드 및 제2 도전 패드에 접속된 제1 비아 및 제2 비아; 및
    상기 마운트 기판의 하부에 위치하며 상기 제1 비아 및 제2 비아에 각각 전기적으로 연결된 제1 리드 전극 및 제2 리드 전극을 포함하고,
    상기 제1 도전 패드 및 제2 도전 패드는 각각 상기 마운트 기판의 일방향으로 상기 마운트 기판의 폭과 동일하게 형성되는 웨이퍼 레벨 발광 다이오드 패키지.
  2. 청구항 1에 있어서,
    상기 반도체 적층 구조체는 상기 제1 도전형 반도체층을 노출시키는 복수의 홀들을 갖고,
    상기 제1 도전 패드는 상기 복수의 홀들에 노출된 상기 제1 도전형 반도체층에 접속된 웨이퍼 레벨 발광 다이오드 패키지.
  3. 청구항 1에 있어서,
    상기 반도체 적층 구조체 상부에 위치하는 파장변환기를 더 포함하는 웨이퍼 레벨 발광 다이오드 패키지.
  4. 청구항 3에 있어서,
    상기 파장변환기는 반구 형상을 갖는 웨이퍼 레벨 발광 다이오드 패키지.
  5. 청구항 3에 있어서,
    상기 파장변환기와 상기 반도체 적층 구조체 사이에 개재된 투명 수지를 더 포함하는 웨이퍼 레벨 발광 다이오드 패키지.
  6. 청구항 5에 있어서,
    상기 파장변환기는 상기 반도체 적층 구조체의 가장자리에 비해 중심 영역 근처에서 더 두꺼운 웨이퍼 레벨 발광 다이오드 패키지.
  7. 청구항 1에 있어서,
    상기 반도체 적층 구조체와 상기 마운트 기판 사이에 위치하는 가접착층을 더 포함하는 웨이퍼 레벨 발광 다이오드 패키지.
  8. 청구항 1에 있어서,
    상기 제1 도전 패드 및 제2 도전 패드는 동일 레벨에 위치하는 웨이퍼 레벨 발광 다이오드 패키지.
  9. 청구항 8에 있어서,
    상기 제2 도전형 반도체층에 콘택하는 오믹 콘택층을 더 포함하고,
    상기 절연층은 상기 오믹 콘택층과 상기 제1 도전 패드 사이에 개재되어 상기 제1 도전 패드를 상기 오믹 콘택층으로부터 절연시키고,
    상기 제2 도전 패드는 상기 절연층의 개구부를 통해 상기 오믹 콘택층에 접속된 웨이퍼 레벨 발광 다이오드 패키지.
  10. 청구항 1에 있어서,
    상기 반도체 적층 구조체 상에 위치하는 성장 기판을 더 포함하는 웨이퍼 레벨 발광 다이오드 패키지.
  11. 제1 기판 상에 복수의 반도체 적층 구조체를 형성하되, 상기 각 반도체 적층 구조체는 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 개재된 활성 영역을 포함하고,
    상기 각 반도체 적층 구조체 상에 상기 제1 도전형 반도체층에 접속하는 제1 도전 패드 및 상기 제2 도전형 반도체층에 접속하는 제2 도전 패드를 형성하되, 이웃하는 반도체 적층 구조체들 상의 제1 도전 패드들 및 제2 도전패드들은 서로 전기적으로 연결되고,
    상기 복수의 반도체 적층 구조체에 대응하도록 정렬된 제1 관통홀들 및 제2 관통홀들을 갖는 마운트 기판을 준비하고,
    상기 복수의 반도체 적층 구조체를 상기 마운트 기판 상에 배치하고,
    상기 제1 관통홀들 및 제2 관통홀들을 통해 상기 제1 도전 패드들 및 제2 도전 패드들에 결합되는 제1 비아들 및 제2 비아들을 형성하는 것을 포함하는 발광 다이오드 패키지 제조 방법.
  12. 청구항 11에 있어서,
    상기 제1 비아들 및 제2 비아들은 전기 도금을 사용하여 형성되는 발광 다이오드 패키지 제조 방법.
  13. 청구항 11에 있어서,
    상기 제1 기판의 가장자리에 상기 제1 도전 패드들 및 제2 도전 패드들을 서로 전기적으로 접속시키는 링 패턴을 형성하는 것을 더 포함하는 발광 다이오드 패키지 제조 방법.
  14. 청구항 13에 있어서,
    상기 링 패턴은 상기 제1 및 제2 도전패턴들과 함께 형성되는 발광 다이오드 패키지 제조 방법.
  15. 청구항 11에 있어서,
    상기 제1 및 제2 비아들을 형성한 후, 상기 제1 기판을 제거하는 것을 더 포함하는 발광 다이오드 패키지 제조 방법.
  16. 청구항 11에 있어서,
    상기 반도체 적층 구조체들 상부에 파장 변환기를 형성하는 것을 더 포함하는 발광 다이오드 패키지 제조 방법.
  17. 청구항 16에 있어서,
    상기 파장변환기는 각 반도체 적층 구조체의 가장자리에 비해 중심 영역 근처에서 더 두꺼운 발광 다이오드 패키지 제조 방법.
  18. 청구항 11에 있어서,
    상기 복수의 반도체 적층 구조체를 상기 마운트 기판 상에 배치하기 전에, 가접착층을 형성하는 것을 더 포함하는 발광 다이오드 패키지 제조 방법.
  19. 청구항 11에 있어서,
    상기 복수의 반도체 적층 구조체를 형성하는 것은,
    상기 제2 도전형 반도체층 및 활성층을 식각하여 상기 제1 도전형 반도체층을 노출시키는 복수의 홀들을 형성하는 것을 포함하고,
    상기 제1 도전 패드들은 상기 복수의 홀들을 통해 상기 제1 도전형 반도체층에 접속하는 발광 다이오드 패키지 제조 방법.
  20. 청구항 19에 있어서,
    상기 제1 및 제2 도전패드들을 형성하기 전에,
    상기 제2 도전형 반도체층 상에 오믹 콘택층을 형성하고,
    상기 반도체 적층 구조체들 및 오믹 콘택층을 덮는 절연층을 형성하는 것을 더 포함하는 발광 다이오드 패키지 제조 방법.
  21. 청구항 20에 있어서,
    상기 제1 도전 패드들 및 상기 제2 도전 패드들은 상기 절연층 상에 형성되되,
    상기 제2 도전패드들은 상기 절연층을 통해 상기 오믹 콘택층에 접속되는 발광 다이오드 패키지 제조 방법.
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